JP3530574B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、冗長メモリセルを備
えた半導体記憶装置に関し、特に、冗長メモリセルが使
用されているか否かを判別することが可能な半導体記憶
装置に関するものである。

【０００２】

【従来の技術】一般に、半導体記憶装置においては、歩
留り等の観点から不良ビットを救済するために、冗長メ
モリセル行および冗長メモリセル列のような冗長ビット
が設けられる。

【０００３】このような冗長ビットを設けた半導体記憶
装置については、冗長ビットが使用されているか否かを
判別するテストが一般的に行なわれている。

【０００４】図３０は、従来の半導体記憶装置における
冗長ビットの使用の有無を判別する回路の一例を示す回
路図である。この図３０に示される回路は、特公平２−
４１１１７号公報に開示されたものである。

【０００５】図３０を参照して、入力端子４０１は、テ
スト用の信号として電源電位ＶＣＣよりも高い電位を受
ける。電源電位線４０４には、電源電位ＶＣＣが供給さ
れる。入力端子４０１と、電源電位線４０４との間に、
複数段のＭＯＳＦＥＴダイオード４０２，４０２，４０
２およびヒューズ４０３が直列に接続される。そのヒュ
ーズ４０３は、冗長ビットが使用された場合に切断され
る。

【０００６】次に、図３０の回路の動作について説明す
る。冗長ビットの使用の有無を判別するテストを行なう
場合、そのテスト時に、電源電位ＶＣＣよりも高い電位
が入力端子４０１に印加される。そして、ヒューズ４０
３に電流が流れるか否かが検出される。

【０００７】このように電源電位ＶＣＣよりも高い電位
が入力端子４０１に印加されると、ＭＯＳＦＥＴダイオ
ード４０２，４０２，４０２のそれぞれがオンする。

【０００８】冗長ビットが使用されていない場合には、
ヒューズ４０３が切断されていないため、ヒューズ４０
３に電流が流れる。一方、冗長ビットが使用されている
場合には、ヒューズ４０３が切断されているため、ヒュ
ーズ４０３に電流が流れない。

【０００９】したがって、テスト時に、ヒューズ４０３
に電流が流れるか否かの検出結果に基づいて、冗長ビッ
トの使用の有無が判別される。

【００１０】次に、冗長ビットの使用の有無が判別可能
な従来のその他の半導体記憶装置について説明する。

【００１１】図３１は、冗長ビットの使用の有無を判別
することが可能な従来のその他の半導体記憶装置の構成
を示すブロック図である。この図３１の半導体記憶装置
は、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬ
ＥＣＴＲＯＮ ＤＥＶＩＣＥＳ．ＶＯＬ．ＥＤ−３２，
ＮＯ．９，ＳＥＰＴＥＭＢＥＲ １９８５ Ａ Ｆａｓ
ｔ ８Ｋ×８ Ｍｉｘｅｄ ＣＭＯＳ Ｓｔａｔｉｃ
ＲＡＭに記載されたものである。

【００１２】図３１の半導体記憶装置は、メモリセルア
レイ２、冗長メモリセル列４、行アドレスバッファ１
１、行デコーダ１２、列アドレスバッファ１３、列デコ
ーダ１４、マルチプレクサ１５、冗長プログラム回路１
７ｂ、冗長用列デコーダ１８ｂ、冗長用マルチプレクサ
１９、制御回路６６および入出力データバッファ６００
を含む。

【００１３】メモリセルアレイ２は、マトリクス状に配
置された複数のメモリセル２０，２０，…を含む。冗長
メモリセル列４は、列を構成する複数の冗長メモリセル
４０，４０，…を含む。

【００１４】行アドレスバッファ１１は、行アドレス信
号Ａ０〜Ａｎを受け、その信号を増幅するとともに波形
整形して出力する。行デコーダ１２は、行アドレスバッ
ファ１１の出力信号を受け、その信号をデコードしてメ
モリセルアレイ２内のメモリセル行の１行を活性化す
る。これにより、メモリセルアレイ２のメモリセル行が
選択される。

【００１５】列アドレスバッファ１３は、列アドレス信
号Ｂ０〜Ｂｍを受け、その信号を増幅するとともに波形
整形して出力する。列デコーダ１４は、列アドレスバッ
ファ１３の出力信号を受け、その信号をデコードし、そ
のデコード結果としての出力信号をマルチプレクサ１５
に与える。

【００１６】データの書込時において、マルチプレクサ
１５は、列アドレスデコーダの出力信号に応答して、メ
モリセルアレイ２内のメモリセル列を選択し、選択した
メモリセル列に、データ入出力バッファ６００から与え
られる書込データを与える。

【００１７】データの読出時において、マルチプレクサ
１５は、列デコーダ１４の出力信号に応答して、メモリ
セルアレイ２のメモリセル列を選択し、その選択したメ
モリセル列から読出されたデータをデータ入出力バッフ
ァ６００に与える。

【００１８】冗長プログラム回路１７ｂには、冗長メモ
リセル列４に置換えられた列アドレスがプログラムされ
る。この冗長プログラム回路１７ｂは、列アドレスバッ
ファ１３から出力される列アドレス信号を受け、その信
号の列アドレスと、プログラムされている列アドレスと
が一致した場合に、列デコーダ１４を非活性化させるた
めの信号および冗長用列デコーダ１８ｂを活性化させる
ための信号を発生する。

【００１９】列デコーダ１４は、冗長プログラム回路１
７ｂからの信号を受けた場合に非活性化される。冗長用
列デコーダ１８ｂは、冗長プログラム回路１７ｂからの
信号を受けるとともにテストモード信号ＴＥを受ける。
このテストモード信号ＴＥは、冗長メモリセル列４等の
冗長ビットの使用の有無をテストするテストモードにお
いて活性化される信号である。

【００２０】冗長用列デコーダ１８ｂは、冗長プログラ
ム回路１７ｂから与えられる信号に応答して活性化さ
れ、一方、テストモード信号ＴＥに応答して非活性化さ
れる。冗長用列デコーダ１８ｂは、活性化された場合
に、冗長メモリセル列４を選択するための信号を冗長用
マルチプレクサ１９に与える。

【００２１】データの書込動作において、冗長用マルチ
プレクサ１９は、冗長用列デコーダ１８ｂの出力信号に
応答して、冗長メモリセル列４を選択し、その冗長メモ
リセル列４に入出力データバッファ６００から与えられ
る書込データを与える。データの読出動作において、冗
長用マルチプレクサ１９は、冗長用列デコーダ１８ｂの
出力信号に応答して、冗長メモリセル列４を選択し、そ
の冗長メモリセル列４から読出されたデータを入出力デ
ータバッファ６００に与える。

【００２２】制御回路６６は、読出書込制御信号ＷＥを
受け、その信号に応答して、入出力データバッファ６０
０を制御するための制御信号を出力する。入出力データ
バッファ６００は、書込のためのデータ入力信号ＤＩお
よび読出されるデータ出力信号ＤＯのそれぞれの増幅等
を行なうものである。

【００２３】この入出力データバッファ６００は、制御
回路６６からの制御信号を受け、その制御信号に応答し
てデータ入力信号ＤＩの入力動作およびデータ出力信号
ＤＯの出力動作を選択的に行なう。

【００２４】すなわち、この入出力データバッファ６０
０は、読出動作においてデータ入力信号ＤＩをマルチプ
レクサ１５および冗長用マルチプレクサ１９に与え、書
込動作において、データ出力信号ＤＯを外部に出力させ
る。

【００２５】次に、図３１の半導体記憶装置の動作を、
通常動作時と、テストモード時とに分けて説明する。

【００２６】（１） 通常動作時 行アドレスに対応するメモリセル行の選択は、次のよう
に行なわれる。行アドレス信号は、行アドレスバッファ
１１において増幅および波形整形される。そして、行ア
ドレスバッファ１１からの行アドレス信号が行デコーダ
１２においてデコードされる。この行デコーダ１２によ
って、メモリセルアレイ２内のメモリセル行が選択され
る。

【００２７】列アドレスに対応するメモリセル列の選択
は、次のように行なわれる。列アドレス信号Ｂ０〜Ｂｍ
は、列アドレスバッファ１３において増幅および波形整
形される。

【００２８】冗長メモリセル列４が使用されている場合
には、列デコーダ１４およびマルチプレクサ１５によっ
てメモリセルアレイ２内のメモリセル列が選択され、さ
らに、冗長用列デコーダ１８ｂおよび冗長用マルチプレ
クサ１９によって冗長メモリセル列４が選択される。

【００２９】列アドレスバッファ１３から与えられる列
アドレス信号の列アドレスと、冗長プログラム回路１７
ｂにプログラムされている列アドレスとが一致しない場
合には、冗長プログラム回路１７ｂの出力信号に基づい
て、列デコーダ１４の出力信号が活性化されるとともに
冗長用列デコーダ１８ｂの出力信号が非活性化される。

【００３０】この場合には、列アドレスバッファ１３か
ら出力される列アドレス信号が列デコーダ１４によって
デコードされる。そして、列デコーダ１４の出力信号に
基づいて、マルチプレクサ１５によってメモリセルアレ
イ２内のメモリセル列が選択される。

【００３１】一方、列アドレスバッファ１３から出力さ
れる列アドレス信号の列アドレスと、冗長プログラム回
路１７ｂにプログラムされている列アドレスとが一致す
る場合には、冗長プログラム回路１７ｂの出力信号に基
づいて、列デコーダ１４の出力信号が非活性化されると
ともに冗長用列デコーダ１８ｂの出力信号が活性化され
る。

【００３２】この場合には、冗長用列デコーダ１８ｂの
出力信号に基づいて、冗長用マルチプレクサ１９によっ
て冗長メモリセル列４が選択される。

【００３３】冗長メモリセル列４が使用されていない場
合には、列デコーダ１４およびマルチプレクサ１５によ
って、メモリセルアレイ２内のメモリセル列のみが選択
される。

【００３４】以上のような行および列の選択によって指
定されたメモリセルが、データの読出および書込の対象
となる。

【００３５】データを読出す場合には、読出書込制御信
号ＷＥを、読出を指示する状態にする。それに応答し
て、制御回路６６によって入出力データバッファ６００
が読出状態にされる。そして、メモリセル２０の記憶デ
ータが、マルチプレクサ１５または冗長用マルチプレク
サ１９と、入出力データバッファ６００とを経てデータ
出力信号ＤＯとして出力される。

【００３６】データを書込む場合は、読出書込制御信号
ＷＥを、書込を指示する状態にする。それに応答して、
制御回路６６により入出力データバッファ６００が書込
状態にされる。そして、データ入力信号ＤＩが、読出の
場合と逆の経路を経てメモリセル２０に書込まれる。

【００３７】（２） テストモード時 テストモードにおいては、テストモード信号ＴＥが活性
化される。これにより、冗長用列デコーダ１８ｂが非活
性化され、それに応答して、冗長用マルチプレクサ１９
が非活性化される。その結果、冗長メモリセル列４に対
する書込および読出が禁止される。したがって、メモリ
セルアレイ２のメモリセル列から冗長メモリセル列４へ
の置換えが行なわれた列アドレスが読出において選択さ
れると、不定データが読出されることになる。

【００３８】そして、テストモードにおいては、冗長メ
モリセル列４の使用の有無を判別するために各アドレス
に所定の情報が予め書込まれ、その後、各アドレスの記
憶情報が読出される。

【００３９】その読出動作において、冗長メモリセル列
４への置換えが行なわれている列アドレスが選択された
場合には、不定情報が読出される。一方、冗長メモリセ
ル列４への置換えが行なわれていない列アドレスが選択
された場合には、予め書込まれた情報と同じ記憶情報が
読出される。

【００４０】冗長メモリセル列４の使用の有無は、読出
された情報と書込まれた情報とが一致するか否かにより
判別される。すなわち、読出された情報と書込まれた情
報とが一致しない場合に、その一致しない列アドレスの
メモリセル列が冗長メモリセル列４に置換えられたと判
別されるのである。

【００４１】このような冗長メモリセル４の使用の有無
の判別を行なう場合には、確実な判別結果を得るため
に、各アドレスについて前述のような情報の書込および
読出を複数回行なう必要があった。その理由は、１回の
書込および読出では、読出された情報が不定情報である
か否かがわからないためである。

【００４２】

【発明が解決しようとする課題】しかし、図３０および
図３１に示されるものを一例とする従来の半導体記憶装
置においては、次のような問題があった。

【００４３】図３０に示される判別回路を有する半導体
記憶装置においては、冗長ビットの使用の有無の判別時
に高電圧を発生させる必要がある。またその高電圧は、
かなり高い高電圧にする必要があった。

【００４４】その理由は、ＭＯＳＦＥＴダイオード４０
２の各々のしきい値電圧の値が製造プロセスによってば
らつくため、この判別回路を確実に動作させるために
は、そのようなしきい値電圧のばらつきを見込んでかな
り高い高電圧を発生させる必要があるからである。

【００４５】しかし、そのような高電圧をＭＯＳＦＥＴ
ダイオード４０２に印加すると、ＭＯＳＦＥＴダイオー
ド４０２のゲート・基板間が高電圧となり、ゲート絶縁
膜が破壊される恐れがあった。

【００４６】また、このような図３０の判別回路を一例
とする従来の冗長ビットの使用の有無の判別回路では、
高電圧等のテストのための専用の信号が必要である。こ
のために、冗長ビットの使用の有無の判別を効率的に行
なうことができないという問題があった。

【００４７】また、図３１に示される半導体記憶装置に
おいては、冗長ビットの使用の有無の確実な判別を行な
うために、テストモードにおいて、書込および読出の動
作を複数回繰返し行なう必要があるので、判別に長時間
を要する。このため、冗長ビットの使用の有無の判別が
効率的に行なえないという問題があった。

【００４８】この発明はこのような問題を解決するため
になされたものである。この発明の目的は、冗長ビット
の使用の有無の判別を効率的に行なうことが可能な半導
体記憶装置を得ることである。

【００４９】この発明の他の目的は、高電圧およびテス
トモード信号等の外部から与えられるテスト専用の信号
を必要とすることなく、冗長ビットの使用の有無の判別
を行なうことが可能な半導体記憶装置を得ることであ
る。

【００５０】この発明のその他の目的は、冗長ビットの
使用の有無の判別に要する時間を短縮することが可能な
半導体記憶装置を得ることである。

【００５１】

【課題を解決するための手段】請求項１に記載の本発明
は、半導体記憶装置であって、メモリセルアレイ、冗長
メモリセルの行およびまたは列、特定アドレス検出手
段、電源ノード、状態記憶手段およびスイッチング手段
を備える。

【００５２】メモリセルアレイは、複数のメモリセルが
マトリクス状に配置される。冗長メモリセルの行および
または列は、メモリセルアレイの任意のメモリセルの行
および列に置換えられる。

【００５３】特定アドレス検出手段は、メモリセルアレ
イの特定のアドレスが選択されたことを検出し、検出信
号を発生する。電源ノードは、電源電位を受ける。

【００５４】状態記憶手段は、冗長メモリセルの行およ
びまたは列の使用の有無に対応した出力状態を予め記憶
し、電源電位の立上がりに応答して、記憶した出力状態
を発生する。

【００５５】スイッチング手段は、特定アドレス検出手
段の検出信号に応答してスイッチングし、特定のアドレ
スが選択された場合に、状態記憶手段で発生された出力
状態を、冗長メモリセルの行およびまたは列の使用の有
無を示す情報として出力させる。

【００５６】請求項２に記載の本発明は、請求項１に記
載の発明の状態記憶手段が、電源電位を受けるヒューズ
手段を含み、そのヒューズ手段が切断されているか否か
に応じて冗長メモリセルの行およびまたは列の使用の有
無に対応した出力状態を記憶し、電源電位の立上がりに
応答して、記憶した出力状態を発生する。

【００５７】請求項３に記載の本発明は、請求項２に記
載の発明の状態記憶手段が、ヒューズ手段が切断された
場合に冗長メモリセルの行およびまたは列が使用されて
いることを示す第１の出力状態を記憶し、ヒューズ手段
が切断されていない場合に冗長メモリセルの行および列
が使用されていないことを示す第２の出力状態を記憶す
る。

【００５８】請求項４に記載の本発明は、請求項１に記
載の発明において、メモリセルアレイに設けられたワー
ド線と、メモリセルアレイの行アドレスを選択するため
の信号を出力する行デコーダと、メモリセルアレイの列
アドレスを選択するための信号を出力する列デコーダと
をさらに含み、特定アドレス検出手段が、行デコーダの
出力信号をワード線とは別の経路から受けるとともに列
デコーダの出力信号を受け、それらの信号に応答して、
特定のアドレスが選択されたか否かを検出する。

【００５９】請求項５に記載の本発明は、半導体記憶装
置であって、メモリセルアレイ、冗長メモリセルの行お
よび列、複数の特定アドレス検出手段、電源ノード、複
数の状態記憶手段および複数のスイッチング手段を備え
る。

【００６０】メモリセルアレイは、複数のメモリセルが
マトリクス状に配置される。冗長メモリセルの行および
列は、メモリセルアレイの任意のメモリセルの行および
列に置換えられる。

【００６１】特定アドレス検出手段は、メモリセルアレ
イの複数の特定のアドレスのそれぞれに対応して設けら
れ、各々が、対応する特定のアドレスが選択されたこと
を検出し、検出信号を発生する。

【００６２】電源ノードは、電源電位を受ける。複数の
状態記憶手段は、複数の特定アドレス検出手段のそれぞ
れに対応して設けられ、各々が、冗長メモリセルの行お
よび列の使用態様に対応した出力状態を記憶し、電源電
位の立上がりに応答して、記憶した出力状態を発生す
る。

【００６３】複数のスイッチング手段は、複数の状態記
憶手段のそれぞれに対応して設けられ、各々が、対応す
る特定アドレス検出手段の検出信号に応答してスイッチ
ングし、対応する特定のアドレスが選択された場合に、
対応する状態記憶手段で発生された出力状態を、冗長メ
モリセルの行および列の使用の態様を示す情報として出
力させる。

【００６４】請求項６に記載の本発明は、請求項５に記
載の発明において、複数の状態記憶手段の各々が、電源
電位を受けるヒューズ手段を有し、そのヒューズ手段が
切断されているか否かに応じて冗長メモリセルの行およ
び列の使用態様に対応した出力状態を記憶し、電源電位
の立上がりに応答して、記憶した出力状態を発生する。

【００６５】請求項７に記載の本発明は、半導体記憶装
置であって、電源電位を受ける電源ノードと、冗長メモ
リセルの行および列と、冗長メモリセルの行および列の
使用の有無に関する情報を記憶するためのメモリセルを
特定のアドレスに含むメモリセルアレイとを備える。

【００６６】特定のアドレスのメモリセルは、電源電位
を受けるヒューズ手段を有し、そのヒューズ手段が切断
されているか否かに応じて冗長メモリセルの使用の有無
に対応した出力状態を記憶し、電源電位の立上がりに応
答して、記憶した出力状態を発生する。

【００６７】

【００６８】

【００６９】

【００７０】

【００７１】

【００７２】

【００７３】

【００７４】

【００７５】

【００７６】

【００７７】請求項８に記載の本発明は、メモリセルア
レイ、列選択切換手段、テストモード用メモリセル行お
よびテストモード用行デコーダを備える。

【００７８】メモリセルアレイは、複数のメモリセルが
マトリクス状に配置され、選択可能な列アドレスの総数
よりも多い列数のメモリセル列を有する。

【００７９】列選択切換手段は、メモリセルアレイにお
ける不良が生じたメモリセルの存在の有無に応じて、列
アドレスのそれぞれに対応するメモリセル列の選択状態
を切換える。その場合に、列選択切換手段は、第１の状
態と第２の状態とを選択的に形成する。

【００８０】第１の状態は、不良が生じたメモリセル列
が存在しない場合に、列アドレスのそれぞれに対応する
メモリセル列を、メモリセルアレイの一端のメモリセル
列から順に１列ずつ１対１の態様で選択する。

【００８１】第２の状態は、不良が生じたメモリセル列
が存在する場合に、第１の選択状態で選択されたメモリ
セル列のうち、不良が生じたメモリセル列およびそのメ
モリセル列よりもメモリセルアレイの他端側に存在する
メモリセル列の各々を、各々の他端側の隣に位置するメ
モリセル列に置換える。

【００８２】テストモード用メモリセル行は、メモリセ
ルアレイのメモリセル列のそれぞれに対応する複数のテ
スト用メモリセルにより行が構成される。そのテストモ
ード用メモリセル行は、テスト用メモリセルの各々が、
隣り合うテスト用メモリセルと異なる情報を予め記憶す
る。

【００８３】テストモード用行デコーダは、テストモー
ド状態を示すテストモード信号を受け、その信号に応答
して、テストモード状態においてテストモード用メモリ
セル行を選択する。

【００８４】そして、テストモード状態において各列ア
ドレスに対応するテスト用メモリセルに記憶された情報
を読出して、列選択切換手段によるメモリセルの列の置
換えの有無を判断するために、メモリセルアレイの各列
アドレスが順次選択される。

【００８５】請求項９に記載の本発明は、メモリセルア
レイ、行選択切換手段、テストモード用メモリセル列お
よびテストモード用マルチプレクサを備える。

【００８６】メモリセルアレイは、複数のメモリセルが
マトリクス状に配置され、選択可能な行アドレスの総数
よりも多い行数のメモリセル行を有する。

【００８７】行選択切換手段は、メモリセルアレイにお
ける不良が生じたメモリセルの存在の有無に応じて、行
アドレスのそれぞれに対応するメモリセル行の選択状態
を切換える。その場合、行選択切換手段は、第１の状態
と第２の状態とを選択的に形成する。

【００８８】第１の状態は、不良が生じたメモリセル行
が存在しない場合に、行アドレスのそれぞれに対応する
メモリセル行を、メモリセルアレイの一端のメモリセル
行から順に１行ずつ１対１の態様で選択する。

【００８９】第２の状態は、不良が生じたメモリセル行
が存在する場合に、第１の選択状態で選択されたメモリ
セル行のうち、不良が生じたメモリセル行およびそのメ
モリセル行よりもメモリセルアレイの他端側に存在する
メモリセル行の各々を、各々の他端側の隣に位置するメ
モリセル行に置換える。

【００９０】テストモード用メモリセル列は、メモリセ
ルアレイのメモリセル行のそれぞれに対応する複数のテ
スト用メモリセルにより列が構成される。そのテストモ
ード用メモリセル列は、テスト用メモリセルの各々が、
隣り合うテスト用メモリセルと異なる情報を予め記憶す
る。

【００９１】テストモード用マルチプレクサは、テスト
モード状態を示すテストモード信号を受け、その信号に
応答して、テストモード状態においてテストモード用メ
モリセル列を選択する。

【００９２】そして、テストモード状態において、各行
アドレスに対応するテスト用メモリセルに記憶された情
報を読出して、行選択切換手段によるメモリセル行の置
換えの有無を判断するためにメモリセルアレイの各行ア
ドレスが選択される。

【００９３】請求項１０に記載の本発明は、請求項８ま
たは９に記載の半導体記憶装置において、電源電位を受
ける電源ノードと、接地電位を受ける接地ノードとをさ
らに備える。

【００９４】さらに、メモリセルアレイのメモリセル
が、第１および第２の記憶ノード、第１および第２のド
ライバトランジスタおよび第１および第２の負荷手段を
含み、複数のテスト用メモリセルが、第１の情報を記憶
した第１のテスト用メモリセルおよび第１の情報と異な
る第２の情報を記憶した第２のテスト用メモリセルを含
む。

【００９５】さらに、第１および第２のテスト用メモリ
セルの各々が、第３および第４の記憶ノード、第３のド
ライバトランジスタならびに第３および第４の負荷手段
を含む。

【００９６】メモリセルアレイのメモリセルにおいて、
第１のドライバトランジスタは、第２の記憶ノードに接
続されたゲートを有し、第１の記憶ノードと接地ノード
との間に接続される。第２のドライバトランジスタは、
第１の記憶ノードに接続されたゲートを有し、第２の記
憶ノードと接地ノードとの間に接続される。第１および
第２の負荷手段は、第１および第２の記憶ノードと電源
ノードとの間にそれぞれ接続される。

【００９７】第１および第２のテスト用メモリセル各々
において、第３のドライバトランジスタは、第３および
第４の記憶ノードの一方に接続されたゲートを有し、第
３および第４の記憶ノードの他方との間に接続される。
第３および第４の負荷手段は、第３および第４の記憶ノ
ードと電源ノードとの間にそれぞれ接続される。

【００９８】前記第１および第２のテスト用メモリセル
は、前記第３のドライバトランジスタの前記第３および
第４の記憶ノードに対する接続状態が異なる。

【００９９】請求項１１に記載の本発明は、請求項８ま
たは９に記載の半導体記憶装置において、電源電位を受
ける電源ノードと、接地電位を受ける接地ノードとをさ
らに備える。

【０１００】さらに、メモリセルアレイのメモリセル
が、第１および第２の記憶ノード、第１および第２のド
ライバトランジスタおよび第１および第２の負荷手段を
含み、複数のテスト用メモリセルが、第１の情報を記憶
した第１のテスト用メモリセルおよび第１の情報と異な
る第２の情報を記憶した第２のテスト用メモリセルを含
む。

【０１０１】さらに、第１および第２のテスト用メモリ
セル各々が、第３および第４の記憶ノード、第３および
第４のドライバトランジスタならびに第３の負荷手段を
含む。

【０１０２】メモリセルアレイのメモリセルにおいて、
第１のドライバトランジスタは、第２の記憶ノードに接
続されたゲートを有し、第１の記憶ノードと接地ノード
との間に接続される。第２のドライバトランジスタは、
第１の記憶ノードに接続されたゲートを有し、第２の記
憶ノードと接地ノードとの間に接続される。第１および
第２の負荷手段は、第１および第２の記憶ノードと電源
ノードとの間にそれぞれ接続される。

【０１０３】第１および第２のテスト用メモリセルの各
々においては、第３のドライバトランジスタが、第４の
記憶ノードに接続されたゲートを有し、第３の記憶ノー
ドと接地ノードとの間に接続される。第４のドライバト
ランジスタは、第３の記憶ノードに接続されたゲートを
有し、第４の記憶ノードと接地ノードとの間に接続され
る。第３の負荷手段は、第３および第４の記憶ノードの
一方と電源ノードとの間に接続される。

【０１０４】前記第１および第２のテスト用メモリセル
は、前記第３の負荷手段の前記第３および第４の記憶ノ
ードに対する接続状態が異なる。

【０１０５】

【０１０６】

【０１０７】

【０１０８】

【０１０９】

【０１１０】

【０１１１】

【作用】請求項１に記載の本発明によれば、電源電位が
立上がると、状態記憶手段において、予め記憶されてい
た出力状態が発生される。その出力状態は、冗長メモリ
セルの行およびまたは列の使用の有無に対応する。

【０１１２】そして、特定アドレス検出手段によって特
定のアドレスが選択されたことが検出されると、スイッ
チング手段のスイッチング動作によって、状態記憶手段
で発生された出力状態が出力される。その出力は、冗長
メモリセルの行およびまたは列の使用の有無を示す情報
である。

【０１１３】したがって、電源電位が立上がった後に読
出のために特定のアドレスが選択されると、冗長メモリ
セルの行およびまたは列の使用の有無を示す情報が出力
される。

【０１１４】請求項２に記載の本発明によれば、冗長メ
モリセルの行およびまたは列の使用の有無に対応する出
力状態は、ヒューズ手段が切断されているか否かに応じ
て状態記憶手段に記憶される。したがって、ヒューズ手
段を切断しておくか否かに応じて、状態記憶手段の出力
状態が設定される。

【０１１５】請求項３に記載の本発明によれば、状態記
憶手段においては、ヒューズ手段が切断された場合に第
１の出力状態が記憶され、ヒューズ手段が切断されてい
ない場合に第２の出力状態が記憶される。第１の出力状
態は、冗長メモリセルの行およびまたは列が使用されて
いることを示し、一方、第２の出力状態は、冗長メモリ
セルの行およびまたは列が使用されていないことを示
す。

【０１１６】したがって、冗長メモリセルが使用されて
いる場合にのみヒューズ手段を切断する作業が必要であ
る。このために、状態記憶手段の出力状態の設定作業が
簡単化できる。

【０１１７】請求項４に記載の本発明によれば、特定ア
ドレス検出手段が受ける行デコーダの出力信号は、ワー
ド線とは別の経路を介して行デコーダから特定アドレス
検出手段まで伝達される。

【０１１８】したがって、ワード線を介して行デコーダ
の出力信号を受ける場合よりも、特定アドレスの検出が
高速にて行なえる。このため、冗長メモリセルの行およ
び列の使用の有無の判別に関する動作が高速化し得る。

【０１１９】請求項５に記載の本発明によれば、電源電
位が立上がると、各状態記憶手段において、予め記憶さ
れていた出力状態が発生される。その出力状態は、冗長
メモリセルの行および列の使用態様に対応する。この場
合の使用態様とは、たとえば、メモリセルの行が冗長メ
モリセルの行に置換えられた状態およびメモリセルの列
が冗長メモリセルの列に置換えられた状態等の使用態様
である。

【０１２０】そして、複数の特定アドレス検出手段の各
々において、対応する特定のアドレスが選択されたこと
が検出されると、対応するスイッチング手段のスイッチ
ング動作によって、対応する状態記憶手段で発生された
出力状態が出力される。その出力は、冗長メモリセルの
行および列の使用態様を示す情報である。

【０１２１】したがって、電源電位が立上がった後に、
読出のために各特定のアドレスが選択されると、選択さ
れた特定アドレスに対応して、冗長メモリセルの行およ
び列の使用態様を示す情報が出力される。

【０１２２】請求項６に記載の本発明によれば、複数の
状態記憶手段の各々において、冗長メモリセルの行およ
び列の使用態様は、ヒューズ手段が切断されているか否
かに応じて記憶される。したがって、ヒューズ手段を切
断しておくか否かに応じて、状態記憶手段の出力状態が
設定される。

【０１２３】請求項７に記載の本発明によれば、電源電
位が立上がると、特定アドレスのメモリセルにおいて、
予め記憶された出力状態が発生される。その出力状態
は、冗長メモリセルの行および列の使用の有無に対応す
る。その出力状態の記憶は、ヒューズ手段を切断させる
か否かに応じて設定される。

【０１２４】特定アドレスのメモリセルは、メモリセル
アレイの一部を構成する。このため、特定アドレスが選
択されると、特定アドレスのメモリセルで発生された出
力状態が出力される。

【０１２５】このように、メモリセルアレイの一部を構
成する特定アドレスのメモリセルが冗長メモリセルの行
および列の使用の有無に対応する出力状態を発生するた
め、そのような出力状態を発生する手段をメモリセルア
レイの外部に設ける必要がない。

【０１２６】

【０１２７】

【０１２８】

【０１２９】

【０１３０】

【０１３１】

【０１３２】

【０１３３】

【０１３４】

【０１３５】

【０１３６】請求項８に記載の本発明によれば、メモリ
セルアレイにおいては、不良が生じたメモリセルの存在
の有無およびその存在する場所に応じて、書込および読
出に使用されるメモリセル列の選択状態が異なる。

【０１３７】すなわち、不良が生じたメモリセル列が存
在しない場合には、列選択切換手段により第１の状態が
形成される。一方、不良が生じたメモリセル列が存在す
る場合には、列選択切換手段により第２の状態が形成さ
れる。

【０１３８】その第２の状態においては、第１の状態で
選択されていたメモリセル列のうち、不良が生じたメモ
リセル列から、第１の状態で選択されていない非選択メ
モリセル列が存在する側のメモリセル列の各々が、その
非選択メモリセル列の側の隣に位置するメモリセル列に
置換えられる。

【０１３９】テストモードにおいて、テストモード用行
デコーダがテストモード信号を受けると、行について
は、テストモード用メモリセル行のみが選択される。ま
た、列については、各列アドレスが選択される。

【０１４０】このため、テストモードにおいては、テス
トモード用メモリセル行の各テスト用メモリセルから記
憶情報の読出が行なわれる。テスト用メモリセルの各々
には、隣り合うテスト用メモリセルと異なる情報が予め
記憶されている。

【０１４１】このため、メモリセル列が置換えられてい
ないメモリセルアレイから読出された記憶情報は、その
記憶情報の並び方に規則性がある。一方、メモリセル列
が置換えられたメモリセルアレイから読出された記憶情
報は、その記憶情報の一部に規則性がない。

【０１４２】したがって、テストモードにおいて、読出
された記憶情報の並び方に規則性があるか否かに基づい
て、メモリセル列の置換えが行なわれているか否かを判
別することができる。また、その際には、不良が生じた
列アドレスを判別することも可能である。

【０１４３】請求項９に記載の本発明によれば、メモリ
セルアレイにおいては、不良が生じたメモリセルの存在
の有無およびその存在する場所に応じて、書込および読
出に使用されるメモリセル行の選択状態が異なる。

【０１４４】すなわち、不良が生じたメモリセル行が存
在しない場合には、行選択切換手段により第１の状態が
形成される。一方、不良が生じたメモリセル行が存在す
る場合には、行選択切換手段により第２の状態が形成さ
れる。

【０１４５】その第２の状態においては、第１の状態で
選択されていたメモリセル行のうち、不良が生じたメモ
リセル行から、第１の状態で選択されていない非選択メ
モリセル行が存在する側のメモリセル行の各々が、その
非選択メモリセル行の側の隣に位置するメモリセル行に
置換えられる。

【０１４６】テストモードにおいて、テストモード用マ
ルチプレクサがテストモード信号を受けると、列につい
ては、テストモード用メモリセル列のみが選択される。
また、行については、各行アドレスが選択される。

【０１４７】このため、テストモードにおいては、各行
アドレスに対応するテスト用メモリセルから記憶情報の
読出が行なわれる。テスト用メモリセルの各々には、隣
り合うテスト用メモリセルと異なる情報が予め記憶され
ている。

【０１４８】このため、メモリセル行が置換えられてい
ないメモリセルアレイから読出された記憶情報は、その
記憶情報の並び方に規則性がある。一方、メモリセル行
が置換えられたメモリセルアレイから読出された記憶情
報は、その記憶情報の一部に規則性がない。

【０１４９】したがって、テストモードにおいて、読出
された記憶情報の並び方に規則性があるか否かに基づい
て、メモリセル行の置換が行なわれているか否かを判別
することができる。また、その際には、不良が生じた行
アドレスを判別することも可能である。

【０１５０】請求項１０に記載の本発明によれば、メモ
リセルアレイのメモリセルは、第１および第２のドライ
バトランジスタと、第１および第２の負荷手段とで構成
される。

【０１５１】テスト用メモリセルにおける第１および第
２のテスト用メモリセルの各々は、第３のドライバトラ
ンジスタと、第３および第４の負荷手段とで構成され
る。その構成は、メモリセルアレイのメモリセルにおい
て、１つのドライバトランジスタを接続しないような構
成である。

【０１５２】このため、テスト用メモリセルの各々は、
メモリセルアレイのメモリセルと同じ程度の面積で形成
される。一般的に、メモリセルの形成領域の面積は、最
小限の面積となるように設定される。そのため、メモリ
セルアレイのメモリセルと同じ程度の面積のテスト用メ
モリセルを有するテストモード用メモリセル行および列
を設けることが可能である。したがって、テストモード
用メモリセル行および列を設けることによる回路の形成
領域の面積の増加が最小限に抑制される。

【０１５３】請求項１１に記載の本発明によれば、メモ
リセルアレイのメモリセルは、第１および第２のドライ
バトランジスタと、第１および第２の負荷手段とで構成
される。

【０１５４】テスト用メモリセルにおける第１および第
２のテスト用メモリセルの各々は、第３および第４のド
ライバトランジスタと、第３の負荷手段とで構成され
る。その構成は、メモリセルアレイのメモリセルにおい
て、１つの負荷手段を接続しないような構成である。

【０１５５】このため、テスト用メモリセルの各々は、
メモリセルアレイのメモリセルと同じ程度の面積で形成
される。一般的に、メモリセルの形成領域の面積は、最
小限の面積となるように設定される。そのため、メモリ
セルアレイのメモリセルと同じ程度の面積のテスト用メ
モリセルを有するテストモード用メモリセル行および列
を設けることが可能である。したがって、テストモード
用メモリセル行および列を設けることによる回路の形成
領域の面積の増加が最小限に抑制される。

【０１５６】

【０１５７】

【０１５８】

【０１５９】

【０１６０】

【０１６１】

【０１６２】

【０１６３】

【実施例】次に、この発明の実施例を図面に基づいて詳
細に説明する。

【０１６４】第１実施例 図１は、第１実施例による冗長メモリセルを備えた半導
体記憶装置の構成を示すブロック図である。

【０１６５】図１を参照して、この半導体記憶装置は、
メモリセルアレイ２、冗長メモリセル行３、冗長メモリ
セル列４、行アドレスバッファ１１、行デコーダ１２、
列アドレスバッファ１３、列デコーダ１４、マルチプレ
クサ１５、冗長プログラム回路１７ａ，１７ｂ、冗長用
行デコーダ１８ａ、冗長用列デコーダ１８ｂ、冗長用マ
ルチプレクサ１９、フリップフロップ回路５、ＮＭＯＳ
トランジスタ６１，６２、データバス６１ｂ，６２ｂ、
センスアンプ６３、出力データバッファ６４、入力デー
タバッファ６５、制御回路６６、特定アドレス検出ゲー
ト６７およびインバータ６８を含む。

【０１６６】メモリセルアレイ２は、複数のメモリセル
２０，２０，…、複数のワード線ＷＬ０〜ＷＬｎ、複数
のビット線対ＢＬ０，／ＢＬ０〜ＢＬｍ，／ＢＬｍを含
む。ワード線ＷＬ０〜ＷＬｎのそれぞれと、ビット線対
ＢＬ０，／ＢＬ０〜ＢＬｍ，／ＢＬｍとは交差して設け
られる。

【０１６７】ビット線対ＢＬ０，／ＢＬ０〜ＢＬｍ，／
ＢＬｍの各々は、ビット線負荷Ｌを介して、電源電位Ｖ
ＣＣを受ける電源ノードＮ１０と接続される。これらの
ワード線とビット線対との交点のそれぞれに複数のメモ
リセル２０，２０，…が設けられる。メモリセル２０，
２０，…の各々は、対応するワード線およびビット線対
に接続される。

【０１６８】冗長メモリセル行３は、行を構成する複数
の冗長メモリセル３０，３０，…を含む。この冗長メモ
リセル列３に対応してワード線ＷＬが設けられる。冗長
メモリセル３０，３０，…の各々は、ワード線ＷＬと、
ビット線対ＢＬ０，／ＢＬ０〜ＢＬｍ，／ＢＬｍのうち
の対応するものとに接続される。

【０１６９】冗長メモリセル列４は、列を構成する複数
の冗長メモリセル４０，４０，…を含む。この冗長メモ
リセル列４に対応してビット線対ＢＬ，／ＢＬが設けら
れる。冗長メモリセル４０，４０，…の各々は、ビット
線対ＢＬ，／ＢＬと、ワード線ＷＬ０〜ＷＬｎのうちの
対応するものとに接続される。

【０１７０】行アドレスバッファ１１は、行アドレス信
号Ａ０〜Ａｎを受け、その信号を増幅および波形整形し
て出力する。行デコーダ１２は、行アドレスバッファ１
１の出力信号を受け、その信号をデコードして、メモリ
セルアレイ２内のメモリセル行を活性化する。これによ
り、メモリセルアレイ２のメモリセル行が選択される。

【０１７１】列アドレスバッファ１３は、列アドレス信
号Ｂ０〜Ｂｍを受け、その信号を増幅および波形整形し
て出力する。列デコーダ１４は、列アドレスバッファ１
３の出力信号を受け、その信号をデコードする。その結
果としての出力信号を列デコーダ１４は、マルチプレク
サ１５に与える。

【０１７２】マルチプレクサ１５は、列デコーダ１４の
出力信号に基づいてメモリセルアレイ２内のメモリセル
列を活性化する。これにより、メモリセル列が選択され
る。マルチプレクサ１５は、読出動作において、選択さ
れたメモリセル列から読出された読出データをデータバ
ス６１ｂに与え、一方、書込動作において、データバス
６１ｂから与えられた書込データを選択されたメモリセ
ル列に与える。

【０１７３】冗長プログラム回路１７ａには、冗長メモ
リセル行３に置換えられた行アドレスがプログラムされ
る。冗長プログラム回路１７ａは、行アドレスバッファ
１１から出力される行アドレス信号を受け、その信号の
行アドレスと、プログラムされている行アドレスとが一
致した場合に、行デコーダ１２を非活性化させるための
信号および冗長用行デコーダ１８ａを活性化させるため
の信号を発生させる。

【０１７４】行デコーダ１２は、冗長プログラム回路１
７ａからの信号を受けた場合に非活性化される。冗長用
行デコーダ１８ａは、冗長プログラム回路１７ａからの
信号を受けた場合に活性化される。冗長用行デコーダ１
８ａは、冗長プログラム回路１７ａからの信号を受けた
場合に活性化され、ワード線ＷＬを選択する。これによ
り、冗長メモリセル行３が選択される。

【０１７５】冗長プログラム回路１７ｂは、冗長メモリ
セル列４に置換えられた列アドレスがプログラムされ
る。冗長プログラム回路１７ｂは、列アドレスバッファ
１３から出力される列アドレス信号を受け、その信号の
列アドレスと、プログラムされている列アドレスとが一
致した場合に、列デコーダ１４を非活性化させるための
信号および冗長用列デコーダ１８ｂを活性化させるため
の信号を発生させる。

【０１７６】列デコーダ１４は、冗長プログラム回路１
７ｂからの信号を受けた場合に非活性化される。冗長用
列デコーダ１８ｂは、冗長プログラム回路１７ｂからの
信号を受けた場合に活性化される。冗長用列デコーダ１
８ｂは、活性化されると、冗長メモリセル列４を選択す
るための信号を冗長用マルチプレクサ１９に与える。

【０１７７】冗長用マルチプレクサ１９は、冗長用列デ
コーダ１８ｂの出力信号に応答して、ビット線対ＢＬ，
／ＢＬを選択する。冗長用マルチプレクサ１９は、読出
動作において、冗長メモリセル列４から読出された読出
データをデータバス６１ｂに与え、一方、書込動作にお
いて、データバス６１ｂから与えられた書込データを冗
長メモリセル列４に与える。

【０１７８】データバス６１ｂには、スイッチング用の
トランジスタ６１が設けられる。したがって、データバ
ス６１ｂにおいては、トランジスタ６１がオンした場合
に、データの伝達が行なわれる。

【０１７９】マルチプレクサ１５または冗長用マルチプ
レクサ１９からデータバス６１ｂに与えられた読出デー
タは、トランジスタ６１、センスアンプ６３および出力
データバッファ６４を介し、データ出力信号ＤＯとして
出力される。データ入力信号ＤＩは、入力データバッフ
ァ６５を介してデータバス６１ｂに与えられ、さらに、
トランジスタ６１を介して、マルチプレクサ１５または
冗長用マルチプレクサ１９に与えられる。

【０１８０】読出書込制御信号ＷＥは、制御回路６６に
与えられる。読出動作の場合には、制御回路６６は、読
出書込制御信号ＷＥに応答して、センスアンプ６３およ
び出力データバッファ６４を活性化させ、かつ、入力デ
ータバッファ６５を非活性化させる。これにより、デー
タ出力信号ＤＯの出力が行なわれる。

【０１８１】読出動作の場合には、制御回路６６は、読
出書込制御信号ＷＥに応答して、入力データバッファ６
５を活性化させ、かつ、センスアンプ６３および出力デ
ータバッファ６４のそれぞれを非活性化させる。これに
より、データ入力信号ＤＩの入力が行なわれる。

【０１８２】フリップフロップ回路５は、冗長メモリセ
ル行３および冗長メモリセル列４の少なくとも一方が使
用されている場合に、電源電位の立上がりに応答して、
出力信号をＨレベルにする。

【０１８３】フリップフロップ回路５の出力信号は、デ
ータバス６２ｂを介して、トランジスタ６１とセンスア
ンプ６３との間のノードに与えられる。データバス６２
ｂには、スイッチング回路としてのトランジスタ６２が
設けられる。したがって、データバス６２ｂにおいて
は、トランジスタ６２がオンした場合に、信号の伝達が
行なわれる。

【０１８４】特定アドレス検出ゲート６７は、ＡＮＤゲ
ートにより構成される。特定アドレス検出ゲート６７
は、行デコーダ１２から出力され、ワード線ＷＬ０を伝
達される特定の行アドレス“０”に対応する信号と、列
デコーダ１４から出力され、ビット線対ＢＬ０，／ＢＬ
０を選択するための特定の列アドレス“０”に対応する
信号とを受ける。特定アドレス検出ゲート６７は、受け
たそれらの信号がともに活性化された場合に、出力信号
をＨレベルにする。

【０１８５】特定アドレス検出ゲート６７の出力信号
は、トランジスタ６２のゲートに与えられるとともに、
インバータ６８を介してトランジスタ６１のゲートに与
えられる。特定アドレス検出ゲート６７の出力信号がＬ
レベルである場合は、トランジスタ６１がオンし、トラ
ンジスタ６２がオフする。この場合には、データバス６
１ｂを介した入出力データの伝達が行なわれ、データバ
ス６２ｂを介したデータの伝達は行なわれない。

【０１８６】特定アドレス検出ゲート６７の出力信号が
Ｈレベルである場合は、トランジスタ６２がオンし、ト
ランジスタ６１がオフする。この場合には、データバス
６２ｂを介したデータの伝達が行なわれ、データバス６
１ｂを介したデータの伝達は行なわれない。

【０１８７】次に、図１の半導体記憶装置の特徴的な動
作について説明する。読出動作および書込動作の各々に
おいて、特定アドレス（行，列）＝（０，０）が選択さ
れると、そのアドレスに対応するメモリセル２０が選択
されず、その代わりに、特定アドレス検出ゲート６７に
よってフリップフロップ回路５が選択される。その場合
におけるデータの読出および書込は、それぞれフリップ
フロップ回路５を対象として行なわれる。

【０１８８】冗長メモリセル行３および冗長メモリセル
列４の少なくとも一方が使用されている場合に、電源電
位ＶＣＣが立上げられると、フリップフロップ回路５の
出力信号がＬレベルになる。一方、冗長メモリセル行３
および冗長メモリセル列４のいずれもが使用されていな
い場合は、フリップフロップ回路５の出力信号がＨレベ
ルになる。

【０１８９】この半導体記憶装置では、冗長メモリセル
行３および冗長メモリセル列４の使用の有無を検出する
場合に、電源投入後に特定アドレス（０，０）が選択さ
れる必要がある。

【０１９０】その特定アドレスが選択されると、特定ア
ドレス検出ゲート６７の出力信号によりトランジスタ６
２がオンし、トランジスタ６１がオフする。このため、
フリップフロップ回路５の出力信号が、データバス６２
ｂ、センスアンプ６３および出力データバッファ６４を
経て外部に読出される。

【０１９１】前述したように、電源電位が立上げられた
場合のフリップフロップ回路５の出力信号は、冗長メモ
リセル行３および冗長メモリセル列４の少なくとも一方
が使用されている場合にＨレベルとなり、それらが使用
されていない場合にＬレベルになる。

【０１９２】したがって、この装置の電源投入後に、読
出のために特定アドレス（０，０）を選択し、それによ
って読出された信号のレベルを判別することにより、冗
長メモリセル行３および冗長メモリセル列４の使用の有
無を判別することができる。

【０１９３】次に、図１のフリップフロップ回路５につ
いて詳細に説明する。図２は、図１のフリップフロップ
回路５の構成を示す回路図である。図２を参照して、こ
のフリップフロップ回路は、ＮＭＯＳトランジスタ５
１，５２、ＰＭＯＳトランジスタ５３，５４、ヒューズ
５５，５６、抵抗Ｒ１およびキャパシタＣ１，Ｃ２を含
む。

【０１９４】電源電位ＶＤＤを受ける電源ノードＮ１
と、接地電位を受ける接地ノードＮ２との間にヒューズ
５５、トランジスタ５３およびトランジスタ５１が直列
に接続される。電源ノードＮ１と接地ノードＮ２との間
には、ヒューズ５６、トランジスタ５４およびトランジ
スタ５２も直列に接続される。

【０１９５】トランジスタ５３および５１の間のノード
Ｎ３と、トランジスタ５４および５２のそれぞれのゲー
トとが接続される。トランジスタ５４および５２の間の
ノードＮ４と、トランジスタ５３および５１のそれぞれ
のゲートとが接続される。ヒューズ５５およびトランジ
スタ５３の間のノードと、ヒューズ５６およびトランジ
スタ５４の間のノードとの間に抵抗Ｒ１が接続される。

【０１９６】抵抗Ｒ１の一方端と接地ノードＮ２との間
にキャパシタＣ１が接続される。抵抗Ｒ１の他方端と接
地ノードＮ２との間にキャパシタＣ２が接続される。ノ
ードＮ３は、データバス６２ｂと接続される。

【０１９７】このフリップフロップ回路５においては、
冗長メモリセル行３および冗長メモリセル列４の少なく
とも一方が使用されている場合にはヒューズ５５が予め
切断され、それらのいずれもが使用されていない場合に
ヒューズ５６が予め切断される。

【０１９８】次に、図２のフリップフロップ回路の動作
について説明する。ヒューズ５５が切断されている場合
には、電源電位ＶＤＤが立上げられると、トランジスタ
５４がトランジスタ５３よりも先にオンする。それは、
抵抗Ｒ１およびキャパシタＣ１，Ｃ２の働きによって、
トランジスタ５３のゲート・ソース間の電位差の増加
が、トランジスタ５４のゲート・ソース間の電位差の増
加よりも遅れるからである。

【０１９９】したがって、この場合には、ノードＮ４の
電位がＨレベルになる。そして、ノードＮ４の電位がＨ
レベルになったために、トランジスタ５１がオンする。
これにより、ノードＮ３の電位がＬレベルになる。した
がって、この場合には、データバス６２ｂに伝達される
フリップフロップ回路５の出力信号がＬレベルになる。

【０２００】一方、ヒューズ５６が切断されている場合
に、電源電位が立上げられると、トランジスタ５３がト
ランジスタ５４よりも先にオンする。それに従って、こ
の場合には、ヒューズ５５が切断されている場合とは逆
に、ノードＮ３の電位がＨレベルになり、トランジスタ
５２がオンする。

【０２０１】これにより、ノードＮ４の電位がＬレベル
になる。したがって、この場合には、データバス６２ｂ
に伝達されるフリップフロップ回路５の出力信号は、Ｈ
レベルになる。

【０２０２】このように、冗長メモリセル行３および冗
長メモリセル列４の少なくとも一方が使用されている場
合には、電源電位の立上がりに応答して、フリップフロ
ップ回路５の出力信号がＬレベルになる。一方、冗長メ
モリセル行３および冗長メモリセル列４のいずれもが使
用されていない場合には、電源電位の立上がりに応答し
て、フリップフロップ回路５の出力信号がＨレベルにな
る。

【０２０３】第２実施例 次に、第２実施例について説明する。第２実施例におい
ては、図２のフリップフロップ回路のその他の例につい
て説明する。詳しくは、冗長メモリセル行３および冗長
メモリセル列４の少なくとも一方を使用している場合に
のみヒューズを切断する例について説明する。

【０２０４】図３は、第２実施例によるフリップフロッ
プ回路の構成を示す回路図である。図３において図２と
同じものには同一の参照符号を付し、その説明を省略す
る。

【０２０５】図３のフリップフロップ回路が図４のもの
と異なるのは、高い抵抗値を有する抵抗Ｒ２およびＲ３
がさらに設けられていることである。抵抗Ｒ２は、ヒュ
ーズ５５およびトランジスタ５３の間のノードと、トラ
ンジスタ５４のゲート、トランジスタ５２のゲートおよ
びノードＮ３の接続ノードとの間に設けられる。抵抗Ｒ
３は、トランジスタ５３のゲート、トランジスタ５１の
ゲートおよびノードＮ４の接続ノードと、接地ノードＮ
２との間に設けられる。

【０２０６】このような図３のフリップフロップ回路に
おいては、冗長メモリセル行３および冗長メモリセル列
４の少なくとも一方が使用されている場合にのみヒュー
ズ５５が切断される。ヒューズ５６は、常に切断されな
い。

【０２０７】次に、図３のフリップフロップ回路の動作
について説明する。ヒューズ５５および５６がともに切
断されていない場合に、電源電位ＶＤＤが立上げられる
と、トランジスタ５２のゲートが受ける電位が、トラン
ジスタ５１がゲートに受ける電位よりも早くＨレベルに
なる。

【０２０８】このため、ノードＮ３の電位がＨレベルに
なる。したがって、この場合には、データバス６２ｂに
伝達されるフリップフロップ回路５の出力信号は、Ｈレ
ベルになる。

【０２０９】ヒューズ５５が切断されている場合に、電
源電位が立上げられると、抵抗Ｒ１およびキャパシタＣ
１，Ｃ２の働きによって、トランジスタ５４のゲートが
受ける電位が、ゆっくりと増加する。これにより、トラ
ンジスタ５４は、トランジスタ５３よりも早くオンす
る。

【０２１０】したがって、この場合には、ノードＮ４の
電位がＨレベルになる。そして、ノードＮ４の電位がＨ
レベルになったために、トランジスタ５１がオンする。
これにより、ノードＮ３の電位がＬレベルになる。した
がって、この場合には、データバス６２ｂに伝達される
フリップフロップ回路５の出力信号は、Ｌレベルにな
る。

【０２１１】このように、図３のフリップフロップ回路
では、冗長メモリセル行３および冗長メモリセル列４を
使用しない場合に、ヒューズ５５および５６を切断する
必要がない。このため、冗長メモリセル行３および冗長
メモリセル列４の使用の有無の判別を可能とするための
準備作業に要する時間を短縮することができる。

【０２１２】また、半導体記憶装置において冗長メモリ
セル行および冗長メモリセル列を全く使用しないような
運用形態をとる場合には、レーザトリミング装置等のヒ
ューズ切断用の装置が不要となる。

【０２１３】第３実施例 次に、第３実施例について説明する。この第３実施例に
おいては、図１に示されるような特定アドレス検出ゲー
ト６７による特定アドレスの検出速度の高速化を図った
例について説明する。

【０２１４】図４は、第３実施例による冗長メモリセル
を備えた半導体記憶装置の構成を示すブロック図であ
る。図４の半導体記憶装置において図１と共通するもの
には同一の参照符号を付し、その説明を省略する。

【０２１５】図４の半導体記憶装置が図１のものと異な
るのは、特定アドレス検出ゲート６７が受ける行デコー
ダ１２の出力信号の伝達経路である。すなわち、図４に
おいては、特定アドレス検出ゲート６７は、行デコーダ
１２の出力信号をワード線ＷＬ０とは別の伝達経路によ
り直接的に受ける。

【０２１６】したがって、図４の特定アドレス検出ゲー
トは、信号の伝達が遅れる、ワード線ＷＬ０の末端から
行デコーダ１２の出力信号を受ける場合よりも、高速で
その信号を受けることができる。これにより、特定アド
レス検出ゲート６７による特定アドレスの検出速度を高
速化できる。その結果、冗長メモリセル行３および冗長
メモリセル列４の使用の有無の判別を高速で行なうこと
ができる。

【０２１７】第４実施例 次に、第４実施例について説明する。この第４実施例に
おいては、第１〜第３実施例に示したような、冗長ビッ
トの使用の有無に応じたレベルの信号を出力するフリッ
プフロップ回路を、複数設けた例について説明する。

【０２１８】図５は、第４実施例による冗長メモリセル
を備えた半導体記憶装置の構成を示すブロック図であ
る。図５の半導体記憶装置において図１と共通するもの
には同一の参照符号を付し、その説明を省略する。

【０２１９】図５の半導体記憶装置が図１のものと異な
るのは、フリップフロップ回路５０、特定アドレス検出
ゲート６７０およびＮＭＯＳトランジスタ６２０が付け
加えられており、図１のインバータ６８の代わりにＮＯ
Ｒゲート６９が設けられていることである。

【０２２０】フリップフロップ回路５０は、フリップフ
ロップ回路５と同様の構成のものである。特定アドレス
検出ゲート６７０は、行デコーダ１２から出力され、ワ
ード線ＷＬ１を伝達される特定の行アドレス“１”に対
応する信号と、列デコーダ１４から出力され、ビット線
対ＢＬ０，／ＢＬ０を選択するための列アドレス“０”
に対応する信号とを受ける。特定アドレス検出ゲート６
７０は、受けたそれらの信号がともに活性化された場合
に、出力信号をＨレベルとする。

【０２２１】トランジスタ６２０は、データバス６２ｂ
に設けられ、ゲートに特定アドレス検出ゲート６７０の
出力信号を受ける。トランジスタ６２０は、特定アドレ
ス検出ゲート６７０の出力信号に応答してスイッチング
し、オンした場合に、フリップフロップ回路５０を対象
としたデータの伝達を行なう。

【０２２２】ＮＯＲゲート６９は、特定アドレス検出ゲ
ート６７および６７０のそれぞれの出力信号を受ける。
ＮＯＲゲート６９は、受けたそれらの信号の少なくとも
一方がＨレベルである場合にＬレベルの出力信号をトラ
ンジスタ６１のゲートに与え、それ以外の場合にＨレベ
ルの出力信号をトランジスタ６１のゲートに与える。

【０２２３】フリップフロップ回路５は、冗長メモリセ
ル行３が使用された場合に、電源電位の立上がりに応答
してＬレベルの出力信号を発生するような設定がなされ
る。フリップフロップ回路５０は、冗長メモリセル列４
が使用された場合に、電源電位の立上がりに応答してＬ
レベルの出力信号を発生するような設定がなされる。こ
のようなフリップフロップ回路５および５０の各々の出
力状態の設定は、各々が有するヒューズ手段を切断する
か否かに応じてなされる。

【０２２４】次に、図５の半導体記憶装置の特徴的な動
作について説明する。特定アドレス（０，０）または
（１，０）が選択された場合には、トランジスタ６１が
オフする。特定アドレス（０，０）が選択された場合に
はトランジスタ６２がオンし、特定アドレス（１，０）
が選択された場合にはトランジスタ６２０がオンする。

【０２２５】したがって、読出動作において特定アドレ
ス（０，０）が選択された場合には、フリップフロップ
回路５の出力信号がデータ出力信号ＤＯとして外部に出
力され、特定アドレス（１，０）が選択された場合に
は、フリップフロップ回路５０の出力信号がデータ出力
信号ＤＯとして出力される。

【０２２６】冗長メモリセル行３が使用されているか否
かを判別する場合は、電源投入後に、読出のために特定
アドレス（０，０）を選択する。冗長メモリセル列４が
使用されているか否かを判別する場合は、電源投入後
に、読出のために特定アドレス（１，０）を選択する。

【０２２７】それらの場合に読出されたデータ出力信号
ＤＯのそれぞれのレベルを判別することにより、冗長メ
モリセル行３の使用の有無および冗長メモリセル列４の
使用の有無をそれぞれ判別することができる。

【０２２８】なお、この第４実施例においては、フリッ
プフロップ回路、トランジスタおよび特定アドレス検出
ゲートの組を２組設けたが、そのような組は、３組以上
設けてもよい。

【０２２９】このように、フリップフロップ回路を多数
設けると、それらのフリップフロップ回路から出力され
る信号をコード化し、そのコード情報が、冗長メモリセ
ル行３および冗長メモリセル列４に置換えられた行およ
び列を特定するような情報になるようにすれば、そのコ
ード情報を判別することにより、冗長メモリセル行３お
よび冗長メモリセル列４に置換えられた行および列を判
別することができる。

【０２３０】以上に説明した第１〜第４実施例において
は、フリップフロップ回路５（フリプフロップ回路５０
を含む）がメモリセルアレイ２の外部に設けられてい
る。このため、駆動能力が大きい。次にその理由につい
て説明する。

【０２３１】通常、メモリセルは多数設けられるため、
その形成領域の面積は、できる限り小さい面積に設定さ
れる。そのため、メモリセルにおいては、メモリセル内
のトランジスタのゲート幅が短くなるので、駆動能力が
小さい。

【０２３２】これに対して、フリップフロップ回路５
は、多数設ける必要がないため、そのサイズをメモリセ
ルのサイズの数倍から数１０倍に設定しても、チップ面
積に対する割合は無視できるほど小さい。

【０２３３】したがって、フリップフロップ回路５を構
成するトランジスタのチャネル幅を大きくすることが可
能であり、これにより、駆動能力を大きくすることが可
能である。このように、駆動能力が大きいことにより、
フリップフロップ回路５は、高速で動作することが可能
である。

【０２３４】第５実施例 次に、第５実施例について説明する。この第５実施例に
おいては、図１に示されるようなフリップフロップ回路
５と同様の機能を有するメモリセルをメモリセルアレイ
内に設けた例について説明する。

【０２３５】図６は、第５実施例による冗長メモリセル
を備えた半導体記憶装置の構成を示すブロック図であ
る。図６の半導体記憶装置において図１のものと共通す
るものには同一の参照符号を付し、その説明は省略す
る。

【０２３６】図６の半導体記憶装置が、図１のものと異
なるのは、フリップフロップ回路５、トランジスタ６
１，６２、特定アドレス検出ゲート６７およびインバー
タ６８が設けられていないことおよび特定アドレス
（０，０）に対応するメモリセル２０の代わりに、メモ
リセル２１が設けられていることである。

【０２３７】メモリセル２１は、図１のフリップフロッ
プ回路５と同様に、データの記憶および冗長ビットの使
用の有無に応じた信号を出力するものである。このメモ
リセル２１がフリップフロップ回路５と異なるのは、メ
モリセルアレイ２内に設けられていることである。

【０２３８】次に、図６の半導体記憶装置の特徴的な動
作について説明する。通常の読出動作および書込動作に
おいてメモリセル２１は、他のメモリセル２０と同様の
動作を行なう。

【０２３９】そして、電源投入時において、メモリセル
２１は、図１のフリップフロップ回路５と同様に、冗長
メモリセル行３および冗長メモリセル列４の使用の有無
に応じたレベルの信号を出力する。

【０２４０】したがって、電源投入の直後に読出のため
に特定アドレス（０，０）が選択されると、冗長メモリ
セル行３および冗長メモリセル列４の使用の有無に応じ
たデータが、メモリセル２１から読出され、データ出力
信号ＤＯとして外部に出力される。このため、冗長メモ
リセル行３および冗長メモリセル列４の使用の有無の判
別を行なうことができる。

【０２４１】次に、図６に示されるメモリセル２１につ
いて詳細に説明する。図７は、図６の特定アドレス
（０，０）に対応するメモリセル２１の構成を示すブロ
ック図である。

【０２４２】図７を参照して、このメモリセル２１は、
ＮＭＯＳトランジスタ２１１，２１２、ＰＭＯＳトラン
ジスタ２１３，２１４、ヒューズ２１５，２１６、抵抗
Ｒ１０，Ｒ２０，Ｒ３０、キャパシタＣ１０，Ｃ２０お
よびＮチャネル型のアクセストランジスタ２１７，２１
８を含む。これらの構成要素のうち、アクセストランジ
スタ２１７および２１８以外のものは、図３に示される
フリップフロップ回路と同じ態様で接続される。

【０２４３】アクセストランジスタ２１７は、ワード線
ＷＬ０に接続されたゲートを有し、トランジスタ２１３
および２１１の間のノードＮ３０と、ビット線ＢＬ０と
の間に接続される。アクセストランジスタ２１８は、ワ
ード線ＷＬ０に接続されたゲートを有し、トランジスタ
２１４および２１２の間のノードＮ４０と、ビット線Ｂ
Ｌ０との間に接続される。

【０２４４】メモリセル２１は、このような構成を有す
るため、通常の読出動作および書込動作においては他の
メモリセル２０と同様に動作し、電源投入直後において
は、冗長ビットの使用の有無に応じた信号を出力するこ
とが可能である。

【０２４５】このように、第５実施例による半導体記憶
装置においては、メモリセルアレイ２内のメモリセル２
１が、冗長メモリセル行３および冗長メモリセル列４の
使用の有無に対応する信号を出力するようにした。この
ため、メモリセルアレイ２の外部に０冗長メモリセル行
３および冗長メモリセル列４の使用の有無の判別用の回
路を設ける必要がない。

【０２４６】なお、この第５実施例では、メモリセル２
１を１個だけ設けた例について示したが、これに限ら
ず、メモリセル２１は、第４実施例のフリップフロップ
回路の場合と同様に、他のアドレスに対応して複数個設
けてもよい。

【０２４７】第６実施例 次に、第６実施例について説明する。この第６実施例に
おいては、図１に示される冗長メモリセル行３および冗
長メモリセル列４の使用の有無の判別をするための回路
をＤＲＡＭ（ダイナミックランダムアクセスメモリ）に
適用した場合の例について説明する。

【０２４８】図８は、第６実施例による冗長メモリセル
を備えた半導体記憶装置の構成を示すブロック図であ
る。この半導体記憶装置は、ＤＲＡＭを構成する。

【０２４９】図８のＤＲＡＭが図１のＳＲＡＭ型の半導
体記憶装置と異なるのは次の点である。

【０２５０】センスアンプＳＡ０〜ＳＡｍおよびＳＡ
が、ビット線対ＢＬ０，／ＢＬ０〜ＢＬｍ，／ＢＬｍお
よびＢＬ，／ＢＬのそれぞれに対応して設けられる。ま
た、図１のセンスアンプ６３の代わりに、プリアンプ６
３０が設けられる。さらに、メモリセルアレイ２、冗長
メモリセル行３および冗長メモリセル列４におけるメモ
リセル２２，３１および４１の各々は、データを記憶す
るキャパシタと、トランスファゲートとしてのＮチャネ
ルトランジスタとを含む。

【０２５１】このように、第６実施例によるＤＲＡＭ型
の半導体記憶装置においても、第５実施例による半導体
記憶装置と同様に、フリップフロップ回路５の出力信号
に基づいて、冗長メモリセル行３および冗長メモリセル
列４の使用の有無を判別することができる。

【０２５２】なお、第１〜第６の実施例においては、冗
長メモリセル行および冗長メモリセル列の両方を備えた
例について説明したが、これに限らず、それらの一方を
備えた半導体記憶装置についても、本発明は適用可能で
ある。

【０２５３】第７実施例 次に、第７実施例について説明する。

【０２５４】図９は、第７実施例による冗長メモリセル
を備えた半導体記憶装置の構成を示すブロック図であ
る。図９の半導体記憶装置において図３１と共通のもの
には同一の参照符号を付し、その説明を省略する。

【０２５５】図９の半導体記憶装置が図３１のものと異
なるのは、次の点である。テストモード用行デコーダ７
ａおよびテストモード用メモリセル行７１が設けられ
る。さらに、テストモード信号ＴＥは、冗長用列デコー
ダ１８ｂには与えられず、テストモード用行デコーダ７
ａおよび行アドレスバッファ１１に与えられる。

【０２５６】テストモード用メモリセル行７１は、第１
の記憶情報“１”を予め記憶したテストモード用メモリ
セル７１１，７１１，…と、第２の記憶情報“０”を予
め記憶したテスト用メモリセル７１２とを含む。これら
のテスト用メモリセル７１１，７１１，…および７１２
の記憶情報は固定されている。

【０２５７】テスト用メモリセル７１１，７１１，…の
それぞれは、メモリセルアレイ２の各メモリセル列に１
対１の対応で設けられる。テスト用メモリセル７１２
は、冗長メモリセル列４に対応して設けられる。

【０２５８】テストモード信号ＴＥが非活性状態の場合
には、行アドレスバッファ１１が活性化され、テストモ
ード用行デコーダ７ａが非活性化される。逆に、テスト
モード信号ＴＥが活性化状態の場合には、テストモード
用行デコーダ７ａが活性化され、行アドレスバッファ１
１が非活性化される。

【０２５９】次に、図９の半導体記憶装置の動作につい
て説明する。 （１） 通常動作 通常動作の場合には、テストモード信号ＴＥが非活性化
される。これにより、テストモード用行デコーダ７ａが
非活性化されるため、テストモード用メモリセル行７１
の動作が禁止される。一方、行アドレスバッファ１１は
活性化される。したがって、通常動作の場合には、図３
１に示された半導体記憶装置と同様の読出動作および書
込動作が行なわれる。

【０２６０】（２） テストモードにおける動作 テストモードにおいては、読出動作が行なわれる。この
場合には、テストモード信号ＴＥが活性化される。これ
により、行アドレスバッファ１１が非活性化ささるため
に、メモリセルアレイ２内のメモリセル行は選択されな
い。

【０２６１】この場合には、テストモード用行デコーダ
７ａが活性化されるため、行についてはテストモード用
メモリセル行７１のみが選択される。一方、列アドレス
は、順次各列アドレスが選択される。したがって、テス
トモードにおいては、各列アドレスに対応して、テスト
モード用メモリセル行７１からの読出が行なわれる。

【０２６２】冗長メモリセル列４が使用されていない場
合には、テストモードにおいて、テスト用メモリセル７
１１，７１１，…のそれぞれから記憶情報が読出され
る。したがって、冗長メモリセル列４が使用されていな
い場合には、第１の記憶情報“１”のみが読出される。

【０２６３】一方、冗長メモリセル列４が使用されてい
る場合には、不良が生じたメモリセル列が冗長メモリセ
ル列４に置換えられている。このため、その置換えが行
なわれた列アドレスについては、テスト用メモリセル７
１２から第２の記憶情報“０”が読出される。

【０２６４】したがって、冗長メモリセル列４が使用さ
れている場合には、その置換えの対象となった列アドレ
スに対応して読出された情報のみが“０”となる。

【０２６５】このため、テストモードにおいて読出され
た記憶情報に基づいて、冗長メモリセル列４の使用の有
無の判別および置換えが行なわれたメモリセル列の特定
を行なうことができる。

【０２６６】なお、この第７実施例においては、テスト
用メモリセル７１１に第１の記憶情報“１”が記憶さ
れ、テスト用メモリセル７１２に第２の記憶情報“０”
が記憶されている場合について説明した。しかし、これ
に限らず、テスト用メモリセル７１１のそれぞれに第２
の記憶情報“０”を記憶させ、テスト用メモリセル７１
２に第１の記憶情報“１”を記憶させてもよい。

【０２６７】第８実施例 次に、第８実施例について説明する。この第８実施例に
おいては、冗長メモリセル行を備えた半導体記憶装置に
ついて、その冗長メモリセル行の使用の有無を判別する
ことが可能な例について説明する。

【０２６８】図１０は、第８実施例による冗長メモリセ
ルを備えた半導体記憶装置の構成を示すブロック図であ
る。図１０において図９のものと共通するものには同一
の参照符号を付し、その説明を省略する。

【０２６９】図１０の半導体記憶装置が図９のものと異
なるのは、次の点である。冗長プログラム回路１７ｂ、
冗長用列デコーダ１８ｂおよび冗長メモリセル列４が設
けられておらず、冗長プログラム回路１７ａ、冗長用行
デコーダ１８ａおよび冗長メモリセル行３が設けられ
る。さらに、テストモード用行デコーダ７ａおよびテス
トモード用メモリセル行７１が設けられておらず、テス
トモード用マルチプレクサ７ｂおよびテストモード用メ
モリセル列７２が設けられる。テストモード信号ＴＥ
は、行アドレスバッファ１１には与えられず、列アドレ
スバッファ１３およびテストモード用マルチプレクサ７
ｂに与えられる。

【０２７０】冗長プログラム回路１７ａおよび冗長用行
デコーダ１８ａのそれぞれは、図１に示されたものと同
じ機能を有するものである。冗長メモリセル行３は、行
を構成する複数の冗長メモリセル３０，３０，…を含
む。この冗長メモリセル行３は、メモリセルアレイ２内
の不良が生じたメモリセル行と置換えられるものであ
る。

【０２７１】したがって、メモリセルアレイ２内の任意
の行アドレスに対応するメモリセル行に不良が生じる
と、その行アドレスに対応するメモリセル行が、冗長メ
モリセル行３に置換えられる。

【０２７２】テストモード用マルチプレクサ７ｂは、テ
ストモード信号ＴＥに応答してテストモード用メモリセ
ル列７２を選択する。テストモード用メモリセル列７２
は、第１の記憶情報“１”を予め記憶したテスト用メモ
リセル７２１，７２１，…と第２の記憶情報“０”を予
め記憶したテスト用メモリセル７２２とを含む。これら
の記憶情報は固定される。これらのテスト用メモリセル
７２１，７２１，…および７２２が行を構成する。

【０２７３】テスト用メモリセル７２１，７２１，…の
それぞれは、メモリセルアレイ２の各メモリセル行に１
対１の対応で設けられる。テスト用メモリセル７２２
は、冗長メモリセル行３に対応して設けられる。

【０２７４】テストモード信号ＴＥが非活性状態の場合
には、列アドレスバッファ１３が活性化され、テストモ
ード用マルチプレクサ７ｂが非活性化される。テストモ
ード信号ＴＥが活性状態の場合には、列アドレスバッフ
ァ１３が非活性化され、テストモード用マルチプレクサ
７ｂが活性化される。

【０２７５】次に、図１０の半導体記憶装置の動作につ
いて説明する。 （１） 通常動作 通常動作の場合には、テストモード信号ＴＥが非活性化
される。これにより、テストモード用マルチプレクサ７
ｂが非活性化されるため、テストモード用メモリセル列
７２は選択されない。この場合には、列アドレスバッフ
ァ１３が活性化されるため、通常の読出動作および書込
動作が行なわれる。

【０２７６】（２） テストモードにおける動作 テストモードにおいては、読出動作が行なわれる。この
場合には、テストモード信号ＴＥが活性化される。これ
により、列アドレスバッファ１３が非活性化されるため
に、メモリセルアレイ２内のメモリセル列は選択されな
い。この場合には、テストモード用マルチプレクサ７ｂ
が活性化されるため、テストモード用メモリセル列７２
のみが選択される。

【０２７７】一方、行アドレスは、順次選択される。し
たがって、テストモードにおいては、各行アドレスに対
応して、テストモード用メモリセル列７２からの読出が
行なわれる。

【０２７８】冗長メモリセル行３が使用されていない場
合には、テストモードにおいて、テスト用メモリセル７
２１，７２１，…のそれぞれから記憶情報が読出され
る。したがって、冗長メモリセル行３が使用されていな
い場合には、第１の記憶情報“１”のみが読出される。

【０２７９】一方、冗長メモリセル行３が使用されてい
る場合には、不良が生じたメモリセル行が冗長メモリセ
ル行３に置換えられているため、その置換えが行なわれ
た行アドレスについては、テスト用メモリセル７２２か
ら第２の記憶情報“０”が読出される。

【０２８０】したがって、冗長メモリセル行３が使用さ
れている場合には、その置換えの対象となった行アドレ
スに対応して読出された情報のみが“０”となる。この
ため、テストモードにおいて読出された記憶情報に基づ
いて、冗長メモリセル行３の使用の有無の判別および置
換えが行なわれたメモリセル行の特定を行なうことがで
きる。

【０２８１】なお、この第８実施例においては、テスト
用メモリセル７２１に第１の記憶情報“１”が記憶さ
れ、テスト用メモリセル７２２に第２の記憶情報“０”
が記憶されている場合について説明した。しかし、これ
に限らず、テスト用メモリセル７２１に第２の記憶情報
“０”を記憶させ、テスト用メモリセル７２２に第１の
記憶情報“１”を記憶させてもよい。

【０２８２】以下に説明する第９および第１０実施例に
おいては、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩ
Ｄ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．２６，Ｎ
Ｏ．４，ＡＰＲＩＬ １９９１ Ａ７−ｎｓ １−Ｍｂ
ＢｉＣＭＯＳ ＥＣＬ ＳＲＡＭ ｗｉｔｈ Ｓｈｉ
ｆｔ Ｒｅｄｕｎｄａｎｃｙに開示されたシフトリダン
ダンシー回路を有する半導体記憶装置において、メモリ
セル行またはメモリセル列が置換えられたか否かを判別
することが可能な例について説明する。

【０２８３】このようなシフトリダンダンシー回路を備
えた半導体記憶装置では、メモリセルに不良が生じた場
合に、その不良が生じたメモリセル行またはメモリセル
列が、隣のメモリセル行またはメモリセル列に置換えら
れる冗長方式が用いられる。

【０２８４】第９実施例 次に、第９実施例について説明する。第９実施例におい
ては、メモリセルに不良が生じた場合に、メモリセル列
をシフトして置換える形式の半導体記憶装置において、
メモリセル列の置換えが行なわれているか否かを判別す
ることが可能な例について説明する。

【０２８５】図１１は、第９実施例によるシフトリダン
ダンシー回路を備えた半導体記憶装置の構成を示すブロ
ック図である。この図１１の半導体記憶装置において図
９のものと共通するものには同一の参照符号を付し、そ
の説明を省略する。

【０２８６】図１１の半導体記憶装置が図９のものと異
なるのは次の点である。冗長プログラム回路１７ｂ、冗
長用列デコーダ１８ｂ、冗長用マルチプレクサ１９およ
び冗長メモリセル列４が設けられておらず、シフトリダ
ンダンシー回路９および冗長プログラム回路１７０ｂが
設けられる。また、メモリセルアレイ２には、メモリセ
ル列が、選択される列アドレスの総数よりも多く設けら
れる。さらに、テストモード用メモリセル行７１の代わ
りに、テストモード用メモリセル行７１０が設けられ
る。

【０２８７】シフトリダンダンシー回路９は、複数の可
動接点９０ａ，９０ａ，…と、複数の固定接点９０ｂ，
９０ｂ，…とを含む。可動接点９０ａ，９０ａ，…は、
マルチプレクサ１５で選択される列アドレスに対応して
設けられる。固定接点９０ｂ，９０ｂ，…は、メモリセ
ルアレイ２の各メモリセル列に対応して設けられる。各
可動接点９０ａは、隣り合う固定接点９０ｂ，９０ｂの
間で切換えられる。

【０２８８】シフトリダンダンシー回路９においては、
メモリセルアレイ２に不良が生じていない場合に、すべ
ての可動設定９０ａが、図中左側の固定接点９０ｂに切
換えられる。したがって、図１１においては、メモリセ
ルアレイ２に不良が生じていない場合には、右端のメモ
リセル列は使用されない。

【０２８９】冗長プログラム回路１７０ｂには、不良が
生じた列アドレスがプログラムされる。この冗長プログ
ラム回路１７０ｂにより、不良が生じた列アドレスに対
応するメモリセル列から右側の列すべてが、各々右隣の
列に置換えられるように、シフトリダンダンシー回路９
の切換状態が設定される。これにより、不良が生じたメ
モリセル列が、他のメモリセル列に置換えられる。

【０２９０】テストモード用メモリセル行７１０は、複
数のテスト用メモリセル７１１，７１１，…を含む。テ
スト用メモリセル７１１，７１１，…のそれぞれは、メ
モリセルアレイ２のメモリセル列のそれぞれに対応して
設けられる。

【０２９１】テスト用メモリセル７１１，７１１，…の
各々は、隣り合うものと異なる情報を予め記憶する。た
とえば、図１１に示されるように、テスト用メモリセル
７１１，７１１，…は、第１の記憶情報“１”と第２の
記憶情報“０”とを交互に記憶する。それらの記憶情報
は固定される。

【０２９２】次に、図１１の半導体記憶装置の動作につ
いて説明する。 （１） 通常動作 通常動作の場合には、テストモード信号ＴＥが非活性化
される。これにより、テストモード用行デコーダ７ａが
非活性化されるため、テストモード用メモリセル行７１
０は選択されない。この場合には、行アドレスバッファ
１１が活性化されるため、通常の読出動作および書込動
作が行なわれる。

【０２９３】（２） テストモードにおける動作 テストモードにおいては、読出動作が行なわれる。この
場合には、テストモード信号ＴＥが活性化される。これ
により、行アドレスバッファ１１が非活性化されるため
に、メモリセルアレイ２内のメモリセル行は選択されな
い。この場合には、テストモード用メモリセル行７ａが
活性化されるため、テストモード用メモリセル行７１０
のみが選択される。

【０２９４】一方、列アドレスは、順次選択される。し
たがって、テストモードにおいては、各列アドレスに対
応して、テストモード用メモリセル行７１０からの読出
が行なわれる。

【０２９５】シフトリダンダンシー回路９によってメモ
リセル列の置換えが行なわれていない場合には、テスト
モード用メモリセル行７１０から読出された記憶情報
は、“１，０，１，０，…”のように規則的な配列を有
する。

【０２９６】一方、シフトリダンダンシー回路９によっ
てメモリセル列の置換えが行なわれている場合には、読
出された記憶情報は、たとえば、“１，０，１，１，
０，…”のような不規則な配列を有する。

【０２９７】このため、テストモードにおいて読出され
た記憶情報に基づいて、メモリセル列の置換えの有無の
判別および不良が生じた列アドレスの特定を行なうこと
ができる。

【０２９８】なお、この第９実施例においては、不良が
生じたメモリセル列が存在する場合に、メモリセル列を
右隣の列に置換えるシフトリダンダンシー回路について
説明した。しかし、これに限らず、メモリセル列を左隣
の列に置換えるシフトリダンダンシー回路にも適用可能
である。

【０２９９】第１０実施例 次に、第１０実施例について説明する。この第１０実施
例においては、メモリセルに不良が生じた場合にメモリ
セル行をシフトして置換える形式の半導体記憶装置にお
いて、メモリセル行の置換えが行なわれているか否かを
判別することが可能な例について説明する。

【０３００】図１２は、第１０実施例によるシフトリダ
ンダンシー回路を備えた半導体記憶装置の構成を示すブ
ロック図である。図１２において図１０と共通する部分
には同一の参照符号を付し、その説明を省略する。

【０３０１】図１２の半導体記憶装置が図１０のものと
異なるのは次の点である。冗長プログラム回路１７ａ、
冗長用行デコーダ１８ａおよび冗長メモリセル行３が設
けられておらず、シフトリダンダンシー回路８および冗
長プログラム回路１７０ａが設けられる。また、メモリ
セルアレイ２には、メモリセル行が、選択される行アド
レスの総数よりも多く設けられる。さらに、テストモー
ド用メモリセル列７２の代わりに、テストモード用メモ
リセル列７２０が設けられる。

【０３０２】シフトリダンダンシー回路８は、複数の可
動接点８０ａ，８０ａ，…と、複数の固定接点８０ｂ，
８０ｂ，…とを含む。可動接点８０ａ，８０ａ，…のそ
れぞれは、行デコーダ１２により選択される行アドレス
のそれぞれに対応して設けられる。

【０３０３】固定接点８０ｂ，８０ｂ，…のそれぞれ
は、メモリセルアレイ２のメモリセル行のそれぞれに対
応して設けられる。各可動接点８０ａは、隣り合う固定
接点８０ｂ，８０ｂ，…の間で切換えられる。

【０３０４】シフトリダンダンシー回路８においては、
メモリセルアレイ２に不良が生じていない場合に、すべ
ての可動接点８０ａが、図中下側の固定接点８０ｂに切
換えられた状態となっている。したがって、図１２にお
いては、メモリセル２に不良が生じていない場合に上端
のメモリセル行は使用されない。

【０３０５】冗長プログラム回路１７０ａには、不良が
生じた行アドレスがプログラムされる。この冗長プログ
ラム回路１７０ａにより、不良が生じた行アドレスに対
応するメモリセル行から上側の行すべてが、各々上隣の
行に置換えられるように、シフトリダンダンシー回路８
の切換スイッチが切換えられる。これにより、不良が生
じたメモリセル行が、他のメモリセル行に置換えられ
る。

【０３０６】テストモード用メモリセル列７２０は、複
数のテスト用メモリセル７２１，７２１，…を含む。テ
スト用メモリセル７２１，７２１，…のそれぞれは、メ
モリセルアレイ２のメモリセル行のそれぞれに対応して
設けられる。テスト用メモリセル７２１，７２１，…の
各々には、隣り合うものと異なる情報が予め記憶され
る。たとえば、テスト用メモリセル７２１，７２１，…
には、“１，０，１，０，…”の情報が固定される。

【０３０７】次に、図１２の半導体記憶装置の動作につ
いて説明する。 （１） 通常動作 通常動作の場合には、テストモード信号ＴＥが非活性化
される。これにより、テストモード用マルチプレクサ７
ｂが非活性化されるため、テストモード用メモリセル列
７２０は選択されない。この場合には、列アドレスバッ
ファ１３が活性化されるため、通常の読出動作および書
込動作が行なわれる。

【０３０８】（２） テストモードにおける動作 テストモードにおいては、読出動作が行なわれる。この
場合には、テストモード信号ＴＥが活性化される。これ
により、列アドレスバッファ１３が非活性化されるため
に、メモリセルアレイ２内のメモリセル列は選択されな
い。この場合には、テストモード用マルチプレクサ７ｂ
が活性化されるため、テストモード用メモリセル列７２
０のみが選択される。

【０３０９】一方、行アドレスは、順次選択される。し
たがって、テストモードにおいては、各行アドレスに対
応して、テストモード用メモリセル列７２０からの読出
が行なわれる。

【０３１０】シフトリダンダンシー回路８によってメモ
リセル行の置換えが行なわれていない場合には、テスト
モードにおいて、テスト用メモリセル７２１，７２１，
…のそれぞれから“１，０，１，０，…”のような規則
的な配列の記憶情報が読出される。

【０３１１】一方、シフトリダンダンシー回路８によっ
てメモリセル行の置換えが行なわれている場合には、テ
ストモードにおいて、テスト用メモリセル７２１，７２
１，…から、たとえば、“１，０，１，１，…”のよう
な不規則な配列の記憶情報が読出される。

【０３１２】このため、テストモードにおいて読出され
た記憶情報に基づいて、メモリセルアレイ２のメモリセ
ル行の置換えの有無および不良が生じた行アドレスの特
定を行なうことができる。

【０３１３】なお、この第１０実施例においては、不良
が生じたメモリセル行が存在する場合に、メモリセル行
を上隣の行に置換えるシフトリダンダンシー回路につい
て説明した。しかし、これに限らず、メモリセル行を下
隣の行に置換えるシフトリダンダンシー回路においても
適用可能である。

【０３１４】第１１実施例 次に、第１１実施例について説明する。この第１１実施
例においては、図９〜図２０の半導体記憶装置に供給さ
れるテストモード信号ＴＥを、その装置の内部で発生さ
せることが可能なテストモード信号発生回路について説
明する。

【０３１５】図１３は、第１１実施例によるテストモー
ド信号発生回路の構成を示す回路図である。図１３を参
照して、このテストモード信号発生回路は、ラッチ回路
１０１、ＮＭＯＳトランジスタ１０２およびインバータ
１０３を含む。

【０３１６】電源ノードＮ１０は、電源電位ＶＣＣを受
ける。ラッチ回路１０１の出力信号は、インバータ１０
３で反転され、テストモード信号ＴＥとして出力され
る。トランジスタ１０２は、読出書込制御信号ＷＥを受
けるゲートを有し、電源ノードＮ１０と、ラッチ回路１
０１およびインバータ１０３の間のノードとの間に接続
される。読出書込制御信号ＷＥは、読出動作時にＬレベ
ルになり、書込動作時にＨレベルになる。

【０３１７】ラッチ回路１０１は、電源電位ＶＣＣを受
け、その電源電位ＶＣＣが立上げられる電源投入時に、
出力信号をＬレベルに保持する。その後、ラッチ回路１
０１は、トランジスタ１０２から伝達される電位のレベ
ルを保持する。

【０３１８】次に、図１３のテストモード信号発生回路
の動作について説明する。電源が投入され、電源電位Ｖ
ＣＣが立上げられると、ラッチ回路１０１は出力信号を
Ｌレベルに保持する。電源投入直後には、読出動作モー
ドが設定される。これにより、読出書込制御信号ＷＥが
Ｌレベルになるため、トランジスタ１０２はオフ状態で
ある。したがって、この場合、テストモード信号ＴＥは
Ｈレベルとなり、活性化される。

【０３１９】その後、動作モードが書込動作モードに移
行され、読出書込制御信号ＷＥがＨレベルになる。これ
により、トランジスタ１０２がオンし、ラッチ回路１０
１およびインバータ１０３のそれぞれに電源電位ＶＣＣ
が供給される。このため、ラッチ回路１０１は、出力信
号をＨレベルに保持し、テストモード信号ＴＥがＬレベ
ルになる。

【０３２０】これにより、テストモード信号ＴＥはＬレ
ベルとなり、非活性化される。それ以降、ラッチ回路１
０１は、出力信号をＨレベルに保持するため、テストモ
ード信号は、次の電源再投入時まで非活性状態に保持さ
れる。

【０３２１】したがって、テストモード信号ＴＥは、電
源投入直後の読出動作モードの期間にのみ活性化され、
その次に書込動作モードになると非活性化される。そし
て、その後、テストモード信号ＴＥは、電源が再投入さ
れるまで活性化されない。

【０３２２】テストモード信号ＴＥが活性化される期間
をこのように限ったのは、次のような理由があるからで
ある。すなわち、揮発性メモリでは、電源が投入されて
いないときに記憶情報が破壊されてしまうため、電源投
入後に書込をせずに読出をすると不定情報が出力され
る。

【０３２３】このため、そのような不定情報が出力され
る期間において、テストモード用メモリセルの行および
列の記憶情報が出力されても特別な不都合がない。した
がって、テストモード信号ＴＥは、電源投入直後の読出
動作モードの期間に自動的に発生させることとした。

【０３２４】このように、テストモード信号発生回路が
半導体記憶装置に設けられると、外部からテストモード
信号ＴＥを与える必要がなくなる。

【０３２５】第１２実施例 次に、第１２実施例について説明する。この第１２実施
例においては、テストモード信号発生回路のその他の例
について説明する。

【０３２６】図１４は、第１２実施例によるテストモー
ド信号発生回路の構成を示す回路図である。このテスト
モード信号発生回路は、ＮＭＯＳトランジスタ１０２、
インバータ１０３，１０４，１０７，１０８およびキャ
パシタ１０５，１０６を含む。

【０３２７】電源ノードＮ１０と接地ノードＮ２０との
間にトランジスタ１０２およびキャパシタ１０６が接続
される。読出書込制御信号／ＷＥが、インバータ１０４
を介してトランジスタ１０２のゲートに与えられる。読
出書込制御信号／ＷＥは、信号ＷＥと逆極性の信号であ
る。インバータ１０７および１０８は、入力端子と出力
端子とが相互に接続される。

【０３２８】インバータ１０８の出力端子とインバータ
１０７の入力端子との間のノードＮ１１と、電源ノード
Ｎ１０との間にキャパシタ１０５が接続される。インバ
ータ１０７の出力端子とインバータ１０８の入力端子と
の間のノードＮ１２が、トランジスタ１０２、キャパシ
タ１０６およびインバータ１０３のそれぞれの間のノー
ドに接続される。

【０３２９】したがって、テストモード信号ＴＥは、ノ
ードＮ１２の電位のレベルが反転されたレベルとなる。
なお、読出書込制御信号／ＷＥは、読出動作時にＨレベ
ルとなり、書込動作時にＬレベルとなる信号である。

【０３３０】次に、図１４のテストモード信号発生回路
の動作について説明する。電源が投入され、電源電位Ｖ
ＣＣが立上げられると、ノードＮ１１は、キャパシタ１
０５の容量結合によりＨレベルになる。一方、ノードＮ
１２は、キャパシタ１０６の容量結合によりＬレベルに
なる。

【０３３１】電源投入直後には、読出動作モードが設定
される。これにより、読出書込制御信号／ＷＥがＨレベ
ルになるため、トランジスタ１０２はオフ状態である。
したがって、ラッチ回路１２０は、トランジスタ１０２
から伝達される電位の影響を受けずに、出力信号をＬレ
ベルに保持する。これにより、テストモード信号ＴＥ
は、Ｈレベルになる。

【０３３２】その後、動作モードが書込動作のモードに
移行され、読出書込制御信号／ＷＥがＬレベルになる。
これにより、キャパシタ１０６が充電され、ノードＮ１
２がＨレベルになる。一方、ノードＮ１１は、キャパシ
タ１０５が放電されることにより、Ｌレベルになる。

【０３３３】したがって、ラッチ回路１２０は、出力信
号をＨレベルに保持する。このため、テストモード信号
ＴＥがＬレベルになり、非活性化される。このように、
図１４のテストモード信号発生回路は、図１３のものと
同様の動作をする。

【０３３４】第１３実施例 次に、第１３実施例について説明する。この第１３実施
例においては、図１４のテストモード信号発生回路と同
様の動作をするその他のテストモード信号発生回路につ
いて説明する。

【０３３５】図１５は、第１３実施例によるテストモー
ド信号発生回路の構成を示す回路図である。この図１５
の回路において図１４のものと共通するものには同一の
参照符号を付しその説明を省略する。

【０３３６】図１５のテストモード信号発生回路が図１
４のものと異なるのは、次の点である。図１５の回路に
おいては、キャパシタ１０５，１０６およびインバータ
１０７，１０８が設けられていない。その代わりに、ラ
ッチ回路１３０が設けられる。

【０３３７】ラッチ回路１３０は、ＰＭＯＳトランジス
タ１１１，１１２、ＮＭＯＳトランジスタ１１３，１１
４、抵抗１０９およびキャパシタ１１０を含む。電源ノ
ードＮ１０と接地ノードＮ２０との間にトランジスタ１
１１および１１３が直列に接続される。電源ノードＮ１
０と接地ノードＮ２０との間には、抵抗１０９およびキ
ャパシタ１１０も直列に接続される。

【０３３８】抵抗１０９およびキャパシタ１１０の間の
ノードと、接地ノードＮ２０との間にトランジスタ１１
２および１１４が直列に接続される。トランジスタ１１
２および１１４のそれぞれのゲートは、トランジスタ１
１１および１１３の間のノードＮ５と接続される。

【０３３９】トランジスタ１１１および１１３のそれぞ
れのゲートは、トランジスタ１１２および１１４の間の
ノードＮ６と接続される。ノードＮ６は、トランジスタ
１０２およびインバータ１０３の間のノードと接続され
る。

【０３４０】次に、図１５のテストモード信号発生回路
の動作について説明する。電源電位ＶＣＣが立上げられ
ると、ノードＮ５がＨレベルになり、ノードＮ６がＬレ
ベルになる。それは、抵抗１０９およびキャパシタ１１
０の働きにより、トランジスタ１１１がトランジスタ１
１２よりも早くオンするためである。

【０３４１】この場合、トランジスタ１１１およびトラ
ンジスタ１１４がそれぞれオンすることにより、ノード
Ｎ５がＨレベルになり、それとともにノードＮ６がＬレ
ベルになる。

【０３４２】電源投入直後には、読出動作モードが設定
されるため、トランジスタ１０２がオフ状態である。こ
のため、この場合のテストモード信号ＴＥはＨレベルと
なり、活性化される。

【０３４３】一方、その後に、動作モードが書込動作の
モードに移行されると、トランジスタ１０２がオンし、
ラッチ回路１３０が出力信号をＨレベルに保持するこの
ため、書込動作に移行した後は、テストモード信号ＴＥ
がＬレベルに保持され、非活性状態が保持される。した
がって、図１５のテストモード信号発生回路は、図１４
のものと同様の動作を行なう。

【０３４４】第１４実施例 次に、第１４実施例について説明する。この第１４実施
例においては、電源投入時にＨレベルの出力信号を保持
するラッチ回路を備えたテストモード信号発生回路につ
いて説明する。

【０３４５】図１６は、第１４実施例によるテストモー
ド信号発生回路の構成を示す回路図である。図１６を参
照して、この回路は、ラッチ回路１１５およびＮＭＯＳ
トランジスタ１１６を含む。

【０３４６】ラッチ回路１１５の出力信号は、そのまま
テストモード信号ＴＥとして出力される。トランジスタ
１１６は、読出書込制御信号ＷＥを受けるゲートを有
し、ラッチ回路１１５と接地ノードＮ２０との間に接続
される。

【０３４７】ラッチ回路１１５は、電源電位Ｖｃｃを受
け、電源電位Ｖｃｃが立上げられる電源投入時に、その
出力信号をＨレベルに保持し、その後、トランジスタ１
１６から伝達される電位を保持する。

【０３４８】次に、図１６のテストモード信号発生回路
の動作について説明する。電源が投入され、電源電位Ｖ
ｃｃが立上げられると、ラッチ回路１１５は、出力信号
をＨレベルに保持する。電源投入直後に、読出動作モー
ドが設定されると、読出書込制御信号ＷＥがＬレベルで
あるため、トランジスタ１１６はオフ状態である。した
がって、この場合、テストモード信号ＴＥはＨレベルと
なり、活性化される。

【０３４９】その後、動作モードが書込動作のモードに
移行され、読出書込制御信号ＷＥがＨレベルになる。こ
れにより、トランジスタ１１６がオンし、ラッチ回路１
１５に接地電位が供給される。このため、ラッチ回路１
１５はＬレベルを保持する。これにより、テストモード
信号ＴＥはＬレベルとなり、非活性化される。

【０３５０】第１５実施例 次に、第１５実施例について説明する。この第１５実施
例においては、図９〜図１２に示されるテスト用メモリ
セル７１１，７１２，７２１および７２２を、メモリセ
ルアレイ２におけるメモリセル２０の一部を変更するこ
とにより形成する例について説明する。

【０３５１】ここで、まず、メモリセルアレイ２におけ
るメモリセル２０について説明する。図１７は、メモリ
セルアレイにおけるメモリセルの構成を示す回路図であ
る。図１７を参照して、このメモリセルアレイは、ＮＭ
ＯＳトランジスタよりなるアクセストランジスタ２０
１，２０２、ＴＦＴトランジスタよりなる負荷トランジ
スタ２０３，２０４およびＮＭＯＳトランジスタよりな
るドライバトランジスタ２０５，２０６を含む。

【０３５２】電源ノードＮ１０と接地ノードＮ２０との
間にトランジスタ２０３および２０５が直列に接続され
る。電源ノードＮ１０と接地ノードＮ２０との間には、
トランジスタ２０４および２０６も直列に接続される。

【０３５３】トランジスタ２０３および２０５の間の記
憶ノードであるノードＮ７と、ビット線ＢＬとの間にト
ランジスタ２０１が接続される。トランジスタ２０４お
よび２０６の間の記憶ノードであるノードＮ８と、ビッ
ト線／ＢＬとの間にトランジスタ２０２が接続される。
トランジスタ２０１および２０２の各々のゲートは、ワ
ード線ＷＬと接続される。

【０３５４】次に、図１７のメモリセルアレイの動作に
ついて説明する。ノードＮ７は、負荷トランジスタ２０
３がオンするとＨレベルになり、ドライバトランジスタ
２０５がオンするとＬレベルになる。一方、ノードＮ８
は、負荷トランジスタ２０４がオンするとＨレベルにな
り、ドライバトランジスタ２０６がオンするとＬレベル
になる。

【０３５５】トランジスタ２０３，２０４，２０５およ
び２０６は、ラッチ回路を構成しているため、ノードＮ
７のレベルとノードＮ８のレベルとは、異なるレベルに
なる。

【０３５６】ワード線ＷＬのレベルがＨレベルになる
と、アクセストランジスタ２０１および２０２がともに
オンする。これにより、ビット線ＢＬとノードＮ７とが
接続されるとともに、ビット線／ＢＬとノードＮ８とが
接続され、データの書込および読出が行なわれる。

【０３５７】次に、図１７に示されるメモリセルの配線
パターンの平面的なレイアウトについて説明する。ここ
では、そのレイアウトを、下層と上層とに分けて説明す
る。

【０３５８】図１８は、メモリセルの下層の平面図であ
り、図１９は、メモリセルの上層の平面図である。

【０３５９】まず、図１８を参照して、基板の主表面上
に活性領域９００，９００および９００がそれぞれ形成
される。活性領域９００，９００および９００の上に、
ワード線ＷＬと、第１の多結晶シリコン層９１および９
１とが形成される。

【０３６０】また、第１の多結晶シリコン層９１および
９１の上に第２の多結晶シリコン層９２，９２および９
２が形成される。活性領域９００，９００および９００
と、第２の多結晶シリコン層９２，９２および９２は、
第１のコンタクト９３，９３，９３および９４を介して
電気的に接続される。

【０３６１】ワード線ＷＬと、活性領域９０および９０
の各々とが交差する部分にアクセストランジスタ２０１
および２０２がそれぞれ形成される。また、活性領域９
００および９００の各々と、第１の多結晶シリコン層９
１および９１の各々とが交差する部分にドライバトラン
ジスタ２０５および２０６がそれぞれ形成される。

【０３６２】次に、図１９を参照して、第２の多結晶シ
リコン層９２，９２および９２の上に、第３の多結晶シ
リコン層９５，９５および９５が形成される。

【０３６３】活性領域９００，９００および９００と、
第１の多結晶シリコン層９１および９１と、第３の多結
晶シリコン層９５，９５および９５とが第２のコンタク
ト９６，９６および９６を介して電気的に接続される。

【０３６４】第３の多結晶シリコン層９５，９５および
９５の上に、第４の多結晶シリコン層９７が形成され
る。第３の多結晶シリコン層９５，９５および９５と第
４の多結晶シリコン層９７とが、第３のコンタクト９８
および９９を介して電気的に接続される。第３の多結晶
シリコン層９５および９５の各々と、第４の多結晶シリ
コン層９７とが交差する部分に負荷トランジスタ２０３
および２０４がそれぞれ形成される。

【０３６５】第４の多結晶シリコン層９７の上には、ビ
ット線ＢＬおよび／ＢＬが形成される。第２の多結晶シ
リコン層９２および９２と、ビット線ＢＬおよび／ＢＬ
とが、第４のコンタクト８００および８００を介してそ
れぞれ電気的に接続される。

【０３６６】次に、前述したようなメモリセルの構成の
一部を変更して形成されるテスト用メモリセルについて
説明する。図２０は、第１５実施例によるテスト用メモ
リセルの構成を示す回路図である。この図２０のテスト
用メモリセルにおいて図１７のメモリセルと共通する部
分には同一の参照符号を付し、その説明を省略する。

【０３６７】図２０のテスト用メモリセルが図１７のメ
モリセルと異なるのは、ノードＮ８にハイレベルの電位
を伝達する負荷トランジスタ２０４が設けられていない
ことである。このような構成は、図１９において第４の
多結晶シリコン層９７を負荷トランジスタ２０４の部分
で切断することにより実現される。

【０３６８】図２０のテスト用メモリセルにおいては、
負荷トランジスタ２０４がないため、ノードＮ８にＨレ
ベルの電位が供給されない。このため、ノードＮ８は、
常にＬレベルになる。このノードＮ８のレベルにより、
ドライバトランジスタ２０３はオン状態となるため、ノ
ードＮ７は、常にＨレベルになる。したがって、図２０
のテスト用メモリセルにおいては、記憶情報が固定され
る。

【０３６９】次に、テスト用メモリセルのその他の例に
ついて説明する。図２１は、第１５実施例によるその他
のテスト用メモリセルの構成を示す回路図である。

【０３７０】図２１のテスト用メモリセルが図１７のメ
モリセルと異なるのは、ノードＮ７にＬレベルの電位を
伝達するドライバトランジスタ２０５が設けられていな
いことである。このような構成は、図１８の活性領域９
００をドライバトランジスタ２０５の部分で切断するこ
とにより実現される。

【０３７１】図２１のテスト用メモリセルにおいては、
ドライバトランジスタ２０５がないため、ノードＮ７に
Ｌレベルの電位が供給されない。このため、ノードＮ７
は、常にＨレベルになる。このノードＮ７のレベルによ
り、ドライバトランジスタ２０６がオン状態となるた
め、ノードＮ８は、常にＬレベルになる。したがって、
図２１のテスト用メモリセルにおいては、記憶情報が固
定される。

【０３７２】第１６実施例 次に、第１６実施例について説明する。この第１６実施
例においては、高抵抗負荷型のテスト用メモリセルにつ
いて説明する。ここでは、高抵抗負荷型のメモリセルの
一部を変更して形成されるテスト用メモリセルについて
説明する。

【０３７３】高抵抗負荷型のメモリセルは、図１７にお
ける負荷トランジスタ２０３および２０４のそれぞれを
高い抵抗値を有する高抵抗に置換えた構成を有する。

【０３７４】次に、高抵抗負荷型のメモリセルの配線パ
ターンの平面的なレイアウトについて説明する。ここで
は、そのレイアウトを下層と上層とに分けて説明する。

【０３７５】高抵抗負荷型のメモリセルの下層のレイア
ウトは、図１８に示されるものと同じである。このた
め、説明は省略する。

【０３７６】図２２は、高抵抗負荷型のメモリセルの上
層の平面図である。図２２のレイアウトが図１９のレイ
アウトと異なるのは次の点である。図２２の第４の多結
晶シリコン層９７０は、図１９における第４の多結晶シ
リコン層とは特性が異なる。すなわち、第４の多結晶シ
リコン層９７０が抵抗体となっている。

【０３７７】さらに、図２２のテスト用メモリセルにお
いては、図１８のようなトランジスタ２０３および２０
４が形成されないため、第３の多結晶シリコン層９５０
および９５０の形状が、図１９における第３の多結晶シ
リコン層とは異なる。

【０３７８】次に、図２２に示された高抵抗負荷型のメ
モリセルの構成の一部を変更して形成されるテスト用メ
モリセルについて説明する。

【０３７９】図２３は、第１６実施例によるテスト用メ
モリセルの構成を示す回路図である。図２３を参照し
て、電源ノードＮ１０とノードＮ７との間には、ノード
Ｎ７にＨレベルの電位を供給する高抵抗２０７が接続さ
れている。一方、ノードＮ８には、高抵抗負荷型のメモ
リセルに設けられているような高抵抗が設けられていな
い。

【０３８０】このような構成は、図２２の第４の多結晶
シリコン層９７０における、第３のコンタクト９９につ
ながる部分を切断することにより実現される。

【０３８１】図２３のテスト用メモリセルにおいては、
ノードＮ８にＨレベルの電位が供給されないため、ノー
ドＮ８のレベルは常にＬレベルになる。このノードＮ８
のレベルにより、トランジスタ２０５がオフ状態となる
ため、ノードＮ７は、常にＨレベルになる。したがっ
て、図２３のテスト用メモリセルにおいては、記憶情報
が固定される。

【０３８２】次に、その他の例について説明する。図２
４は、第１６実施例によるその他のテスト用メモリセル
の構成を示す回路図である。図２４を参照して、このテ
スト用メモリセルにおいては、電源ノードＮ１０とノー
ドＮ８との間に高抵抗２０８が接続されている。しか
し、ノードＮ７には、図２３に示されるようなドライバ
トランジスタ２０５が接続されていない。

【０３８３】このような構成は、高抵抗負荷型のメモリ
セルにおいて、図１８に示される活性領域９００をドラ
イバトランジスタ２０５の部分で切断することにより実
現される。

【０３８４】図２４のテスト用メモリセルにおいては、
ドライバトランジスタ２０５がないため、ノードＮ７に
Ｌレベルの電位が供給されない。このため、ノードＮ７
は、常にＨレベルになる。このノードＮ７のレベルによ
り、トランジスタ２０６がオン状態となるため、ノード
Ｎ８は、常にＬレベルになる。したがって、図２４のテ
スト用メモリセルにおいては記憶情報が固定される。

【０３８５】第１７実施例 次に、第１７実施例について説明する。この第１７実施
例においては、図２０および図２１に示されるテスト用
メモリセルの変形例について説明する。

【０３８６】図２５は、第１７実施例によるテスト用メ
モリセルの構成を示す回路図である。この図２５のテス
ト用メモリセルは、図２０のものと同様に記憶情報を固
定するものである。

【０３８７】図２５を参照して、このテスト用メモリセ
ルは、ノードＮ８と、負荷トランジスタ２０４とが接続
されていない。このため、ノードＮ８にはＨレベルの電
位が供給されない。したがって、図２５のテスト用メモ
リセルにおいては、図２０のものと同様に記憶情報が固
定される。このような構成は、図１９に示される第３の
コンタクト９９をなくすことにより実現可能である。

【０３８８】図２６は、第１７実施例によるその他のテ
スト用メモリセルの構成を示す回路図である。この図２
６のテスト用メモリセルは、図２１のものと同様に記憶
情報を固定するものである。

【０３８９】図２６を参照して、このテスト用メモリセ
ルは、ドライバトランジスタ２０５と接地ノードＮ２０
とが接続されていない。このため、ノードＮ７にはＬレ
ベルの電位が供給されない。したがって、図２６のテス
ト用メモリセルにおいては、図２１のものと同様に記憶
情報が固定される。このような構成は図１８に示される
第１のコンタクト９４をなくすことにより実現可能であ
る。

【０３９０】第１８実施例 次に、第１８実施例について説明する。この第１８実施
例においては、図２３および図２４に示されるテスト用
メモリセルの変形例について説明する。

【０３９１】図２７は、第１８実施例によるテスト用メ
モリセルの構成を示す回路図である。この図２７のテス
ト用メモリセルは、図２３のものと同様に記憶情報を固
定するものである。

【０３９２】図２７を参照して、このテスト用メモリセ
ルは、ノードＮ８と高抵抗２０８とが接続されていな
い。このため、ノードＮ８にはＨレベルの電位が供給さ
れない。したがって、図２７のテスト用メモリセルにお
いては、図２３のものと同様に記憶情報が固定される。
このような構成は、高抵抗負荷型のメモリセルにおい
て、図２２に示される第３のコンタクト９９をなくすこ
とにより実現可能である。

【０３９３】図２８は、第１８実施例によるその他のテ
スト用メモリセルの構成を示す回路図である。この図２
８のテスト用メモリセルは、図２４のものと同様に記憶
情報を固定するものである。

【０３９４】図２８を参照して、このテスト用メモリセ
ルは、ドライバトランジスタ２０５と接地ノードＮ２０
とが接続されていない。このような構成は、高抵抗負荷
型のメモリセルにおいて、図１８に示される第１のコン
タクト９４をなくすことにより実現される。

【０３９５】このため、ノードＮ７にはＬレベルの電位
が供給されない。したがって、図２８のテスト用メモリ
セルにおいては、図２４のものと同様に記憶情報が固定
される。

【０３９６】第１９実施例 次に、第１９実施例について説明する。この第１９実施
例においては、メモリセルアレイの配線パターンの仕上
がりを均等にすることが可能なテストモード用メモリセ
ル行およびテストモード用メモリセル列を有する半導体
記憶装置の例について説明する。

【０３９７】メモリセルアレイを形成する場合、配線パ
ターンが粗の部分と密の部分では、配線パターンの仕上
がりの幅等のサイズに差が生じるというプロセス上の問
題がある。メモリセルアレイの外側の部分は、メモリセ
ルアレイ内に比べて配線パターンが粗であるので、メモ
リセルアレイ端とメモリセルアレイ内とで配線パターン
の仕上がり幅等のサイズに差が生じる。

【０３９８】そのような仕上がりサイズの差をなくすた
めの対策としては、メモリセルアレイの外側に不要な配
線パターンを配置して、メモリセルアレイの端部の配線
パターンが粗にならないようにする方法が用いられる場
合がある。しかし、そのような方法を用いると、不要な
配線パターンを付加する必要があるため、回路の形成領
域の面積が増加するという問題があった。

【０３９９】そのような問題を解決することが可能な半
導体記憶装置を以下に説明する。図２９は、第１９実施
例による半導体記憶装置の構成を示すブロック図であ
る。

【０４００】図２９を参照して、この半導体記憶装置
は、メモリセルアレイ２、行デコーダ１２、列デコーダ
１４、冗長メモリセル行３、冗長メモリセル列４、テス
トモード用メモリセル行７２およびテストモード用メモ
リセル列７２を含む。

【０４０１】メモリセルアレイ２の外側には、冗長メモ
リセル行３および冗長メモリセル列４が設けられる。冗
長メモリセル行３の外側にはテストモード用メモリセル
行７１が設けられる。冗長メモリセル列４の外側にはテ
ストモード用メモリセル列７２が設けられる。

【０４０２】このような態様でテストモード用メモリセ
ル行７１およびテストモード用メモリセル列７２を設け
ると、テストモード用メモリセル行７１およびテストモ
ード用メモリセル列７２のそれぞれが、前述したような
不要な配線パターンと同じ働きをする。このため、メモ
リセルアレイ２内の配線パターンの仕上がりが均等にな
る。このように、図２９の半導体記憶装置においては、
不要な配線パターンを配置することなく、メモリセルア
レイ２の配線パターンの仕上がりの幅等のサイズを均等
にすることができる。

【０４０３】

【発明の効果】請求項１に記載の本発明によれば、電源
電位が立上がった後に読出のために特定のアドレスが選
択されると、そのアドレスに対応する冗長メモリセルの
行およびまたは列の使用の有無を示す情報が出力され
る。

【０４０４】したがって、高電圧およびテストモード信
号等の外部から与えられるテスト専用の信号を必要とす
ることなく、冗長ビットの使用の有無の判別を行なうこ
とができる。このように、読出のために特定のアドレス
を選択するだけで冗長ビットの使用の有無を判別するこ
とができるので、冗長ビットの使用の有無の判別を効率
的に行なうことができる。

【０４０５】請求項２に記載の本発明によれば、状態記
憶手段の出力状態は、ヒューズ手段が切断されているか
否かに応じて記憶される。このため、ヒューズ手段を切
断しておくか否かに応じて、状態記憶手段の出力状態を
設定することができる。

【０４０６】請求項３に記載の本発明によれば、状態記
憶手段の出力状態の記憶の設定は、ヒューズを切断する
か否かにより行なわれる。したがって、冗長メモリセル
の行およびまたは列が使用されている場合にのみヒュー
ズ手段を切断すればよいため、状態記憶手段の出力状態
の記憶設定のための作業を簡単化することができる。

【０４０７】請求項４に記載の本発明によれば、特定ア
ドレス検出手段が受ける行デコーダの出力信号は、ワー
ド線とは別の経路から伝達されるため、ワード線を介し
て行デコーダの出力信号を受ける場合よりも、特定アド
レスの検出を高速で行なうことができる。このため、冗
長メモリセルの行および列の使用の有無の判別に関する
動作を高速化することができる。

【０４０８】請求項５に記載の本発明によれば、電源電
位が立上がった後に、読出のために特定のアドレスのう
ちのいずれかが選択されると、そのアドレスに対応する
冗長メモリセルの行および列の使用の態様を示す情報が
出力される。

【０４０９】このため、高電圧およびテストモード信号
等の外部から与えられるテスト専用の信号を必要とする
ことなく、冗長メモリセルの行および列の使用の態様を
判別することができる。このように、特定のアドレスを
選択するだけで、冗長メモリセルの行および列の使用の
態様を判別できるため、冗長メモリセルの行および列の
使用の有無の判別を効率的に行なうことができる。

【０４１０】請求項６に記載の本発明によれば、複数の
状態記憶手段の各々における出力状態は、ヒューズ手段
が切断されているか否かに応じて設定される。したがっ
て、ヒューズ手段を切断しておくか否かに応じて、冗長
メモリセルの行および列の使用の態様に対応した出力状
態の記憶を設定することができる。

【０４１１】請求項７に記載の本発明によれば、電源電
位が立上がった後に、読出のために特定のアドレスのメ
モリセルが選択されると、そのメモリセルから冗長メモ
リセルの行および列の使用の有無を示す情報が出力され
る。

【０４１２】したがって、高電圧およびテストモード信
号等の外部から与えられるテスト専用の信号を必要とす
ることなく、冗長メモリセルの行および列の使用の有無
を判別することができる。このように、特定のアドレス
のメモリセルを選択するだけで、冗長メモリセルの行お
よび列の使用の有無の判別を行なうことができるので、
その判別を効率的に行なうことができる。

【０４１３】さらに、メモリセルアレイ内に状態記憶用
のメモリセルが設けられているため、状態記憶用の手段
を外部に設ける必要がないため、冗長メモリセルの行お
よび列の使用の有無を判別するための回路の構成を簡単
化することができる。

【０４１４】

【０４１５】

【０４１６】

【０４１７】

【０４１８】

【０４１９】

【０４２０】請求項８に記載の本発明によれば、テスト
モードにおいて、各列アドレスに対応してテストモード
用メモリセル行から読出された記憶情報は、メモリセル
列が置換えられていない場合に記憶情報の並び方に規則
性があり、一方、メモリセル列が置換えられた場合に記
憶情報の一部に規則性がない。

【０４２１】したがって、テストモードにおいて、読出
された記憶情報に規則性があるか否かに基づいて、メモ
リセル列の置換が行なわれているか否かを判別すること
ができる。また、その際には、不良が生じた列アドレス
を判別することができる。

【０４２２】このように、テストを１回行なうだけで、
メモリセル列が置換えられたか否かを判別することがで
きるため、その判別に要する時間を短くすることができ
るとともにその判別を効率的に行なうことができる。

【０４２３】請求項９に記載の本発明によれば、テスト
モードにおいて、各行アドレスに対応してテストモード
用メモリセル列から読出された記憶情報は、メモリセル
行が置換えられていない場合に記憶情報の並び方に規則
性があり、一方、メモリセル行が置換えられた場合の記
憶情報の一部に規則性がない。

【０４２４】したがって、テストモードにおいて、読出
された情報に規則性があるか否かに基づいて、メモリセ
ル行の置換えが行なわれているか否かを判別することが
できる。また、その際には、不良が生じた行アドレスを
判別することもできる。

【０４２５】このように、テストを１回行なうだけで、
メモリセル行が置換えられたか否かを判別することがで
きるため、その判別を効率的に行なうことができる。

【０４２６】請求項１０に記載の本発明によれば、テス
ト用メモリセルにおける第１および第２のテスト用メモ
リセル各々は、１つのドライバトランジスタと、２つの
負荷手段とで構成される。

【０４２７】これらのテスト用メモリセルの構成は、メ
モリセルアレイのメモリセルの一部を変更した構成であ
る。このため、テスト用メモリセルの各々は、メモリセ
ルアレイのメモリセルと同様の面積で構成される。

【０４２８】メモリセルの形成領域の面積は、最小限の
面積となるように設定されるため、メモリセルと同様の
面積のテスト用メモリセルを有するテストモード用メモ
リセルの行および列を設けることにより、面積の増加を
最小限に抑えることができる。したがって、テスト用メ
モリセルを設けることによる回路の形成領域の面積の増
加を少なくすることができる。

【０４２９】請求項１１に記載の本発明によれば、テス
ト用メモリセルにおける第１および第２のテスト用メモ
リセル各々は、２つのドライバトランジスタと、１つの
負荷手段とで構成される。

【０４３０】これらのテスト用メモリセルの構成は、メ
モリセルアレイのメモリセルの一部を変更した構成であ
る。このため、テスト用メモリセルの各々は、メモリセ
ルアレイのメモリセルと同様の面積で構成される。

【０４３１】メモリセルの形成領域の面積は、最小限の
面積となるように設定されるため、メモリセルと同様の
面積のテスト用メモリセルを有するテストモード用メモ
リセルの行および列を設けることにより、面積の増加を
最小限に抑えることができる。したがって、テスト用メ
モリセルを設けることによる回路の形成領域の面積の増
加を少なくすることができる。

【０４３２】

【０４３３】

【０４３４】

【０４３５】

【図面の簡単な説明】

【図１】 第１実施例による冗長メモリセルを備えた半
導体記憶装置の構成を示すブロック図である。

【図２】 図１のフリップフロップ回路の構成を示す回
路図である。

【図３】 第２実施例によるフリップフロップ回路の構
成を示す回路図である。

【図４】 第３実施例による冗長メモリセルを備えた半
導体記憶装置の構成を示すブロック図である。

【図５】 第４実施例による冗長メモリセルを備えた半
導体記憶装置の構成を示すブロック図である。

【図６】 第５実施例による冗長メモリセルを備えた半
導体記憶装置の構成を示すブロック図である。

【図７】 図６の特定アドレスに対応するメモリセルの
構成を示す回路図である。

【図８】 第６実施例による冗長メモリセルを備えた半
導体記憶装置の構成を示すブロック図である。

【図９】 第７実施例による冗長メモリセルを備えた半
導体記憶装置の構成を示すブロック図である。

【図１０】 第８実施例による冗長メモリセルを備えた
半導体記憶装置の構成を示すブロック図である。

【図１１】 第９実施例によるシフトリダンダンシー回
路を備えた半導体記憶装置の構成を示すブロック図であ
る。

【図１２】 第１０実施例によるシフトリダンダンシー
回路を備えた半導体記憶装置の構成を示すブロック図で
ある。

【図１３】 第１１実施例によるテストモード信号発生
回路の構成を示す回路図である。

【図１４】 第１２実施例によるテストモード信号発生
回路の構成を示す回路図である。

【図１５】 第１３実施例によるテストモード信号発生
回路の構成を示す回路図である。

【図１６】 第１４実施例によるテストモード信号発生
回路の構成を示す回路図である。

【図１７】 メモリセルアレイにおけるメモリセルの構
成を示す回路図である。

【図１８】 メモリセルアレイのメモリセルの下層の平
面図である。

【図１９】 メモリセルアレイのメモリセルの上層の平
面図である。

【図２０】 第１５実施例によるテスト用メモリセルの
構成を示す回路図である。

【図２１】 第１５実施例によるその他のテスト用メモ
リセルの構成を示す回路図である。

【図２２】 高抵抗負荷型のメモリセルの上層の平面図
である。

【図２３】 第１６実施例によるテスト用メモリセルの
構成を示す回路図である。

【図２４】 第１６実施例によるその他のテスト用メモ
リセルの構成を示す回路図である。

【図２５】 第１７実施例によるテスト用メモリセルの
構成を示す回路図である。

【図２６】 第１７実施例によるその他のテスト用メモ
リセルの構成を示す回路図である。

【図２７】 第１８実施例によるテスト用メモリセルの
構成を示す回路図である。

【図２８】 第１８実施例によるその他のテスト用メモ
リセルの構成を示す回路図である。

【図２９】 第１９実施例による半導体記憶装置の構成
を示すブロック図である。

【図３０】 従来の半導体記憶装置における冗長ビット
の使用の有無を判別する回路の一例を示す回路図であ
る。

【図３１】 冗長ビットの使用の有無を判別することが
可能な従来のその他の半導体記憶装置の構成を示すブロ
ック図である。

【符号の説明】

２ メモリセルアレイ、３ 冗長メモリセル行、４ 冗
長メモリセル列、５，５０ フリップフロップ回路、５
５，５６ ヒューズ、６２，６２０ ＮＭＯＳトランジ
スタ、６７，６７０ 特定アドレス検出ゲート、７１
テストモード用メモリセル行、７２ テストモード用メ
モリセル列、７１１，７１２，７２１，７２２ テスト
用メモリセル、１０１ ラッチ回路、１０２ ＮＭＯＳ
トランジスタ、２０３，２０４ 負荷トランジスタ、２
０５，２０６ ドライバトランジスタ、２０７，２０８
高抵抗。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 21/8244 Ｈ０１Ｌ 27/10 ３８１ 27/11 (56)参考文献 特開 昭60−115100（ＪＰ，Ａ) 特開 昭62−100000（ＪＰ，Ａ) 特開 平６−60698（ＪＰ，Ａ) 特開 平３−59895（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 複数のメモリセルがマトリクス状に配置
   されたメモリセルアレイと、 前記メモリセルアレイの任意のメモリセルの行およびま
   たは列に置換えられる冗長メモリセルの行およびまたは
   列と、 前記メモリセルアレイの特定のアドレスが選択されたこ
   とを検出し、検出信号を発生する特定アドレス検出手段
   と、 電源電位を受ける電源ノードと、 前記冗長メモリセルの行およびまたは列の使用の有無に
   対応した出力状態を予め記憶し、前記電源電位の立上が
   りに応答して、記憶した出力状態を発生する状態記憶手
   段と、 前記特定アドレス検出手段の検出信号に応答してスイッ
   チングし、前記特定のアドレスが選択された場合に、前
   記状態記憶手段で発生された出力状態を、前記冗長メモ
   リセルの行およびまたは列の使用の有無を示す情報とし
   て出力させるためのスイッチング手段とを備えた、半導
   体記憶装置。
2. 【請求項２】 前記状態記憶手段は、前記電源電位を受
   けるヒューズ手段を含み、前記ヒューズ手段が切断され
   ているか否かに応じて前記冗長メモリセルの行およびま
   たは列の使用の有無に対応した出力状態を記憶し、前記
   電源電位の立上がりに応答して、記憶した出力状態を発
   生する、請求項１記載の半導体記憶装置。
3. 【請求項３】 前記状態記憶手段は、前記ヒューズ手段
   が切断された場合に、前記冗長メモリセルの行およびま
   たは列が使用されていることを示す第１の出力状態を記
   憶し、前記ヒューズ手段が切断されていない場合に、前
   記冗長メモリセルの行および列が使用されていないこと
   を示す第２の出力状態を記憶する、請求項２記載の半導
   体記憶装置。
4. 【請求項４】 前記メモリセルアレイに設けられたワー
   ド線と、 前記メモリセルアレイの行アドレスを選択するための信
   号を出力する行デコーダと、 前記メモリセルアレイの列アドレスを選択するための信
   号を出力する列デコーダとをさらに含み、前記特定アド
   レス検出手段は、前記行デコーダの出力信号を前記ワー
   ド線とは別の経路から受けるとともに前記列デコーダの
   出力信号を受け、それらの信号に応答して、前記特定の
   アドレスが選択されたか否かを検出する、請求項１記載
   の半導体記憶装置。
5. 【請求項５】 複数のメモリセルがマトリクス状に配置
   されたメモリセルアレイと、 前記メモリセルアレイの任意のメモリセルの行および列
   に置換えられる冗長メモリセルの行および列と、 前記メモリセルアレイの複数の特定のアドレスのそれぞ
   れに対応して設けられ、各々が、対応する特定のアドレ
   スが選択されたことを検出し、検出信号を発生する複数
   の特定アドレス検出手段と、 電源電位を受ける電源ノードと、 前記複数の特定アドレス検出手段のそれぞれに対応して
   設けられ、各々が、前記冗長メモリセルの行および列の
   使用態様に対応した出力状態を記憶し、前記電源電位の
   立上がりに応答して、記憶した出力状態を発生する複数
   の状態記憶手段と、 前記複数の状態記憶手段のそれぞれに対応して設けら
   れ、各々が、対応する前記特定アドレス検出手段の検出
   信号に応答してスイッチングし、対応する前記特定のア
   ドレスが選択された場合に、対応する前記状態記憶手段
   で発生された出力状態を、前記冗長メモリセルの行およ
   び列の使用態様を示す情報として出力させるための複数
   のスイッチング手段とを備えた、半導体記憶装置。
6. 【請求項６】 前記複数の状態記憶手段の各々は、電源
   電位を受けるヒューズ手段を有し、前記ヒューズ手段が
   切断されているか否かに応じて前記冗長メモリセルの行
   および列の使用態様に対応した出力状態を記憶し、前記
   電源電位の立上がりに応答して、記憶した出力状態を発
   生する、請求項５記載の半導体記憶装置。
7. 【請求項７】 電源電位を受ける電源ノードと、 冗長メモリセルの行および列と、 前記冗長メモリセルの行および列の使用の有無に関する
   情報を記憶するためのメモリセルを特定のアドレスに含
   むメモリセルアレイとを備え、 前記特定のアドレスのメモリセルは、 前記電源電位を受けるヒューズ手段を有し、前記ヒュー
   ズ手段が切断されているか否かに応じて前記冗長メモリ
   セルの使用の有無に対応した出力状態を記憶し、前記電
   源電位の立上がりに応答して、記憶した出力状態を発生
   する、半導体記憶装置。
8. 【請求項８】 複数のメモリセルがマトリクス状に配置
   され、選択可能な列アドレスの総数よりも多い列数のメ
   モリセル列を有するメモリセルアレイと、 前記メモリセルアレイにおける不良が生じたメモリセル
   の存在の有無に応じて、前記列アドレスのそれぞれに対
   応するメモリセル列の選択状態を切換える列選択切換手
   段と、 前記列選択切換手段は、 不良が生じたメモリセル列が存在しない場合に、前記列
   アドレスのそれぞれに対応するメモリセル列を、前記メ
   モリセルアレイの一端のメモリセル列から順に１列ずつ
   １対１の態様で選択した第１の状態と、 不良が生じたメモリセル列が存在する場合に、前記第１
   の選択状態で選択されたメモリセル列のうち、不良が生
   じたメモリセル列およびそのメモリセル列よりも前記メ
   モリセルアレイの他端側に存在するメモリセル列の各々
   を、各々の前記他端側の隣に位置するメモリセル列に置
   換えた第２の状態とを選択的に形成し、 前記メモリセルアレイのメモリセル列のそれぞれに対応
   する複数のテスト用メモリセルにより行が構成されるテ
   ストモード用メモリセル行と、 前記テストモード用メモリセル行は、テスト用メモリセ
   ルの各々が、隣り合うテスト用メモリセルと異なる情報
   を予め記憶しており、 テストモード状態を示すテストモード信号を受け、その
   信号に応答して、前記テストモード状態において前記テ
   ストモード用メモリセル行を選択するテストモード用行
   デコーダとを備え、 前記テストモード状態において、各列アドレスに対応す
   るテスト用メモリセルに記憶された情報を読出して前記
   列選択切換手段によるメモリセル列の置換の有無を判断
   するために、前記メモリセルアレイの各列アドレスが選
   択される、半導体記憶装置。
9. 【請求項９】 複数のメモリセルがマトリクス状に配置
   され、選択可能な行アドレスの総数よりも多い行数のメ
   モリセル行を有するメモリセルアレイと、 前記メモリセルアレイにおける不良が生じたメモリセル
   の存在の有無に応じて、前記行アドレスのそれぞれに対
   応するメモリセル行の選択状態を切換える行選択切換手
   段と、 前記行選択切換手段は、 不良が生じたメモリセル行が存在しない場合に、前記行
   アドレスのそれぞれに対応するメモリセル行を、前記メ
   モリセルアレイの一端のメモリセル行から順に１行ずつ
   １対１の態様で選択した第１の状態と、 不良が生じたメモリセル行が存在する場合に、前記第１
   の選択状態で選択されたメモリセル行のうち、不良が生
   じたメモリセル行およびそのメモリセル行よりも前記メ
   モリセルアレイの他端側に存在するメモリセル行の各々
   を、各々の前記他端側の隣に位置するメモリセル行に置
   換えた第２の状態とを選択的に形成し、 前記メモリセルアレイのメモリセル行のそれぞれに対応
   する複数のテスト用メモリセルにより列が構成されるテ
   ストモード用メモリセル列と、 前記テストモード用メモリセル列は、テスト用メモリセ
   ルの各々が、隣り合うテスト用メモリセルと異なる情報
   を予め記憶しており、 テストモード状態を示すテストモード信号を受け、その
   信号に応答して、前記テストモード状態において前記テ
   ストモード用メモリセル列を選択するテストモード用マ
   ルチプレクサとを備え、 前記テストモード状態において各行アドレスに対応する
   テスト用メモリセルに記憶された情報を読出して前記行
   選択切換手段によるメモリセル行の置換の有無を判断す
   るために前記メモリセルアレイの各行アドレスが選択さ
   れる、半導体記憶装置。
10. 【請求項１０】 電源電位を受ける電源ノードと、 接地電位を受ける接地ノードとをさらに備え、 前記メモリセルアレイのメモリセルは、 第１および第２の記憶ノードと、 前記第２の記憶ノードに接続されたゲートを有し、前記
    第１の記憶ノードと前記接地ノードとの間に接続された
    第１のドライバトランジスタと、 前記第１の記憶ノードに接続されたゲートを有し、前記
    第２の記憶ノードと前記接地ノードとの間に接続された
    第２のドライバトランジスタと、 前記第１の記憶ノードと前記電源ノードとの間に接続さ
    れた第１の負荷手段と、 前記第２の記憶ノードと前記電源ノードとの間に接続さ
    れた第２の負荷手段とを含み、 前記複数のテスト用メモリセルは、第１の情報を記憶し
    た第１のテスト用メモリセルおよび前記第１の情報と異
    なる第２の情報を記憶した第２のテスト用メモリセルの
    ２種類のメモリセルを有し、 前記第１および第２のテスト用メモリセルの各々は、 第３および第４の記憶ノードと、 前記第３および第４の記憶ノードの一方に接続されたゲ
    ートを有し、前記第３および第４の記憶ノードの他方と
    前記接地ノードとの間に接続された第３のドライバトラ
    ンジスタと、 前記第３の記憶ノードと前記電源ノードとの間に接続さ
    れた第３の負荷手段と、 前記第４の記憶ノードと前記電源ノードとの間に接続さ
    れた第４の負荷手段とを含み、 前記第１および第２のテスト用メモリセルは、前記第３
    のドライバトランジスタの前記第３および第４の記憶ノ
    ードに対する接続状態が異なる、請求項８または９記載
    の半導体記憶装置。
11. 【請求項１１】 電源電位を受ける電源ノードと、 接地電位を受ける接地ノードとをさらに備え、 前記メモリセルアレイのメモリセルは、 第１および第２の記憶ノードと、 前記第２の記憶ノードに接続されたゲートを有し、前記
    第１の記憶ノードと前記接地ノードとの間に接続された
    第１のドライバトランジスタと、 前記第１の記憶ノードに接続されたゲートを有し、前記
    第２の記憶ノードと前記接地ノードとの間に接続された
    第２のドライバトランジスタと、 前記第１の記憶ノードと前記電源ノードとの間に接続さ
    れた第１の負荷手段と、 前記第２の記憶ノードと前記電源ノードとの間に接続さ
    れた第２の負荷手段とを含み、 前記複数のテスト用メモリセルは、第１の情報を記憶し
    た第１のテスト用メモリセルおよび前記第１の情報と異
    なる第２の情報を記憶した第２のテスト用メモリセルの
    ２種類のメモリセルを有し、 前記第１および第２のテスト用メモリセルの各々は、 第３および第４の記憶ノードと、 前記第４の記憶ノードに接続されたゲートを有し、前記
    第３の記憶ノードと前記接地ノードとの間に接続された
    第３のドライバトランジスタと、 前記第３の記憶ノードに接続されたゲートを有し、前記
    第４の記憶ノードと前記接地ノードとの間に接続された
    第４のドライバトランジスタと、 前記第３および第４の記憶ノードの一方と前記電源ノー
    ドとの間に接続された第３の負荷手段とを含み、 前記第１および第２のテスト用メモリセルは、前記第３
    の負荷手段の前記第３および第４の記憶ノードに対する
    接続状態が異なる、請求項８または９記載の半導体記憶
    装置。