KR0161343B1

KR0161343B1 - 용장메모리셀을 가지는 반도체기억장치

Info

Publication number: KR0161343B1
Application number: KR1019950012694A
Authority: KR
Inventors: 겐지 아나미; 시게끼 오바야시; 오사무 이노우에
Original assignee: 기다오까 다까시; 미쓰비시 뎅끼 가부시끼가이샤
Priority date: 1994-05-20
Filing date: 1995-05-20
Publication date: 1999-02-01
Also published as: US5555522A; JP3530574B2; DE19517555A1; JPH07320495A; DE19517555C2; KR950034276A

Abstract

플립플롭회로, 용장메모리셀행과 열, 특정어드레스검출게이트, 트랜지스터, 센스앰프와 데이터출력버퍼를 구성되는 반도체기억장치에 있어서, 전원전위가 동작하면, 플립플롭회로(5)에서 용장메모리셀의 행(3) 및, 열(4)의 사용유무에 대응하는 미리 기억되어있던 출력상태가 발생된다.

그리고, 특정어드레스검출게이트(67)에 의해 특정어드레스가 선택된 것이 검출되면 트랜지스터(62)의 스위칭 동작에 의해 플립플롭회로(5)에서 발생된 출력상태가 트랜지스터(62), 센스앰프(63) 및 데이터출력버퍼(64)를 통해서 외부로 출력된다.

이와같이 출력된 정보에 의거해서 용장메모리셀행(3) 및 용장메모리셀열(4)의 사용유무를 판별할 수 있다.

따라서, 용장비트 사용유무의 판별을 효율적으로 할 수 있다.

Description

용장메모리셀을 가지는 반도체기억장치

제1도는 제1실시예에 의한 용장메모리셀을 구비한 반도체기억장치의 구성을 나타내는 블록도.

제2도는 제1의 플립플롭 회로의 구성을 나타내는 회로도.

제3도는 제2실시예에 의한 플립플롭 회로의 구성을 나타내는 회로도.

제4도는 제3실시예에 의한 메모리셀을 구비한 반도체기억장치의 구성을 나타내는 블록도.

제5도는 제4실시예에 의한 용장메모리셀을 구비한 반도체기억장치의 구성을 나타내는 블록도.

제6도는 제5실시예에 의한 용장메모리셀을 구비한 반도체기억장치의 구성을 나타내는 블럭도.

제7도는 제6도의 특정어드레스에 대응하는 메모리셀을 구성을 나타내는 회로도.

제8도는 제6실시예에 의한 용장메모리셀을 구비한 반도체기억장치의 구성을 나타내는 블록도.

제9도는 제7실시예에 의한 용장메모리셀을 구비한 반도체기억장치의 구성을 나타내는 블록도.

제10도는 제8실시예에 의한 용장메모리셀을 구비한 반도체기억장치의 구성을 나타내는 블록도.

제11도는 제9실시예에 의한 쉬프트리던던시 회로를 구비한 반도체기억장치의 구성을 나타내는 블록도.

제12도는 제10실시예에 의한 쉬프트리던던시 회로를 구비한 반도체기억장치의 구성을 나타내는 블록도.

제13도는 제11실시예에 의한 데스트모드신호발생회로의 구성을 나타내는 회로도.

제14도는 제12실시예에 의한 테스트모드신호발생회로의 구성을 나타내는 회로도.

제15도는 제13실시예에 의한 테스트모드신호발생회로의 구성을 나타내는 회로도.

제16도는 제14실시예에 의한 테스트모드신호발생회로의 구성을 나타내는 회로도.

제17도는 메모리셀어레이에서 메모리셀의 구성을 나타내는 회로도.

제18도는 메모리셀어레이의 메모리셀 하충평면도.

제19도는 메모리셀어레이의 메모리셀 상층평면도.

제20도는 제15실시예에 의한 테스트용 메모리셀의 구성을 나타내는 회로도.

제21도는 제15실시예에 의한 그외의 테스트용 메모리셀의 구성을 나타내는 회로도.

제22도는 고저항 부하형의 메모리셀의 상층평면도.

제23도는 제16실시예에 의한 테스트용 메모리셀의 구성을 나타내는 회로도.

제24도는 제16실시예에 의한 그외의 테스트용 메모리셀의 구성을 나타내는 회로도.

제25도는 제17실시예에 의한 테스트용 메모리셀의 구성을 나타내는 회로도.

제26도는 제17실시예에 의한 그외의 테스트용 메모리셀의 구성을 나타내는 회로도.

제27도는 제18실시예에 의한 테스트용 메모리셀의 구성을 나타내는 회로도.

제28도는 제18실시예에 의한 그외의 테스트용 메모리셀의 구성을 나타내는 회로도.

제29도는 제19실시예에 의한 반도체기억장치의 구성을 나타내는 블록도.

제30도는 종래의 반도체기억장치에서 용장비트의 사용유무를 판별하는 회로의 일예를 나타내는 회로도.

제31도는 용장비트의 사용유무를 판별하는 것이 가능한 종래의 다른 반도체기억장치의 구성을 나타내는 블록도.

* 도면의 주요부분에 대한 부호의 설명

2 : 메모리셀어레이 3 : 용장메모리셀행

4 : 용장메모리셀열 5, 50 : 플립플롭회로

55, 56 : 휴즈 62, 620 :NMOS트랜지스터

67, 670 : 특정어드레스검출게이트 71 : 테스트모드용 메모리셀행

72 : 테스트모드용 메모리셀열

711, 712, 721, 722 : 테스트용 메모리셀

101 : 랫치회로 102 : NMOS트랜지스터

203, 204 : 부하트랜지스터 205, 206 : 드라이버트랜지스터

207, 208 : 고저항

본 발명은 용장메모리를 구비한 반도체기억장치에 관한 것으로, 특히, 용장메모리가 사용되어있는가 아닌가를 판별하는 것이 가능한 반도체기억장치에 관한 것이다.

일반적으로 반도체기억장치에 있어서는 원료에 대한 제품의 비율등의 관점으로부터 불량비트를 구제하기위해서 용장메모리행 및, 용장메모리열과같은 용장비트가 설치된다.

이와같은 용장비트를 설치한 반도체기억장치에 대해서는 용장비트가 사용되어있는 아닌지를 판별하는 테스트가 일반적으로 행하여 지고 있다.

제30도는 종래의 반도체기억장치에 있어서 용장비트의 사용의 유무를 판별하는 회로의 일예를 나타내는 회로도이다.

이 제30도에나타난 회로는 특공평 2-41117호 공보에 개시되어있는 것이다.

제30도를 참조하여 입력단자(401)는 테스트용의 신호로서 전원전위 VCC보다 높은 전위를 받는다.

전원전위선(404)에는 전원전위VCC가 공급된다.

입력단자(401)와 전원전위선(404)과의 사이에 복수단의 MOSFET다이오드(402) 및 휴즈(403)가 직렬로 접속된다.

그 휴즈(403)는 용장비트가 사용된 경우에 절단된다.

다음, 제30도회로의 동작에 대하여 설명한다.

용장비트의 사용의 유무를 판별하는 테스트를 행하는 경우, 그 테스트시, 전원전위 VCC보다도 높은 전위가 입력단자(401)에 인가된다.

그리고, 휴즈(403)에 전류가 흐르는지 그렇지않은지가 검출된다.

이와같이, 전원전위 VCC보다 높은 전위가 입력단자(401)에 인가되면 다른 MOSFET다이오드(402)의 각각이 온한다.

용장비트가 사용되어 있지 않은 경우에는, 휴즈(403)가 절단되어 있지않기 때문에, 휴즈(403)에 전류가 흐른다.

한편, 용장비트가 사용되어 있는 경우에는 휴즈(403)가 절단되어 있기 때문에 휴즈(403)에 전류가 흐르지 않는다.

따라서, 테스트시 휴즈(403)에 전류가 흐르는가 그렇지 않은가의 검출결과에 입각하여 용장비트의 사용의 유무가 판별된다.

다음 용장비트의 사용의 유무가 판별가능한 종래의 그외의 반도체기억장치에 대하여 설명한다.

제31도는 용장비트의 사용의 유무를 판별하는 것이 가능한 종래의 그외의 반도체기억장치의 구성을 나타내는 블록도이다.

이 제31도의 반도체기억장치는 IEEE TRANSACTIONS ON ELECTRON DEVICES.VOL. ED-32, NO. 9, SEPTEMBER 1985 A Fast 8K x 8 Mixed CMOS Static RAM에 기재된 것이다.

제31도의 반도체기억장치는 메모리셀어레이(2), 용장메모리셀열(4), 행어드레스버퍼(11), 행디코더(12), 행어드레스버퍼(13), 행디코더(14), 멀티플렉서(15), 용장프로그램회로(17b), 용장용행디코더(18b), 용장용멀티플렉서(19), 제어회로(66) 및, 입출력데이타버퍼(600)를 포함한다.

메모리셀어레이(2)는 메트릭스상에 배치된 복수의 메모리셀(20)을 포함한다.

용장메모리셀열(4)는 열을 구성하는 복수의 용장메모리셀(40)을 포함한다.

행어드레스버퍼(11)은 행어드레스신호(A0∼An)를 받고, 그 신호를 증폭함과 동시에 파형정형하여 출력한다.

행디코더(12)는 행어드레스버퍼(11)의 출력신호를 받고, 그 신호를 디코더하여 메모리셀어레이(2)내의 메모리셀행의 1행을 활성화한다.

이것에 의해, 메모리셀어레이(2)의 메모리셀행이 선택된다.

열어드레스버퍼(13)은 열어드레스신호(B0∼Bm)를 받고, 그 신호를 증폭함과 동시에 파형정형하여 출력한다.

열디코더(14)는 열어드레스버퍼(13)의 출력신호를 받고, 그 신호를 디코더하고, 그 디코더 결과로 하여 출력신호를 멀터플렉서(15)에 부여한다.

데이터 기록시에 있어서 멀티플렉스(15)는 열어드레스디코더의 출력신호에 응답하여, 메모리셀어레이(2)내의 메모리셀열을 선택하고, 선택한 메모리셀열에 데이터출력버퍼(600)으로부터 주어진 기록데이타를 부여한다.

데이터의 판독시에 있어서 멀티플렉서(15)는 열디코더(14)의 출력신호에 응답하여, 메모리셀어레이(2)의 메모리셀열을 선택하고, 그 선택한 메모리셀열로부터 판독된 데이터를 입출력버퍼(600)에 부여한다.

용장프로그램회로(17b)에는 용장메모리셀열(4)에 치환된 열어드레스가 프로그램된다.

이 용장프로그램회로(17b)는 열어드레스버퍼(13)으로부터 출력된 열어드레스 신호를 받고, 구 신호의 열어드레스와 프로그램되어있는 열어드레스가 일치한 경우에, 열디코더(14)를 비활성화 시키기위한 신호 및 용장용열디코더(18b)를 활성화 시키기위한 신호를 발생한다.

열디코더(14)는 용장프로그램회로(17b)로부터의 신호를 받은 경우에, 비활성화 된다.

용장용열디코더(18b)는 용장프로그램회로(17b)로부터의 신호를 받음과 동시에 테스트모드신호TE를 받는다.

이 테스트모드신호TE는 용장메모리셀열(4)등의 용장비트의 사용의 유무를 테스트하는 테스모드에 있어서 활성되는 신호이다.

용장용열디코더(18b)는 용장프로그램회로(17b)로부터 주어진 신호에 응답하여 활성화 되고, 한편, 테스트모드신호(TE)에 응답하여 비활성화 된다.

용장용열디코더(18b)는 활성화된 경우에, 용장메모리셀열(4)을 선택하기위한 신호를 용장용 멀티플렉서(19)에 부여한다.

디코더의 기록동작에 있어서, 용장용멀티플렉서(19)는 용장용디코더(18b)의 출력신호에 응답하여 용장메모리셀열(4)을 선택하고, 그 용장메모리셀열(4)에 입출력데이타버퍼(600)으로부터 주어진 기록데이타를 부여한다.

데이터판독 동작에 있어서 용장용멀티플렉서(19)는 용장용열디코더(18b)의 출력신호에응답하여, 용장메모리셀열(4)을 선택하고, 그 용장메모리셀열(4)로부터 판독된 데이터를 입출력데이타버퍼(600)에 부여한다.

제어회로(66)은 판독기록 제어회로WE를 받고, 그 신호에 응답하여 입출력데이타버퍼(600)을 제어하기위한 제어신호를 출력한다.

입출력데이타버퍼(600)는 기록을 위한 데이터입출력신호DI및, 판독된 데이터출력신호 DO의 각각의 중폭등을 행하는 것이다.

이 입출력데이타버퍼(600)은 제어회로(66)로부터의 제어신호를 받고, 그 제어신호에 응답하여 데이터입력신호DI의 입력동작 및, 데이터출력신호DO의 출력동작을 선택적으로 행한다.

즉, 이 출력데이타버퍼(600)는 판독동작에 있어서, 데이터입력신호DI를 멀티플렉서15 및 용장용멀티플렉서(19)에 부여하고, 기록동작에 있어서 데이터출력신호DO를 외부로 출력시킨다.

다음으로, 제31도의 반도체기억장치의 동작을 통상동작시와, 테스트모드시로 나누어서 설명한다.

(1) 통상동작시

행어드레스에 대응하는 메모리셀행의 선택은 다음과같이 행하여진다.

행어드레스신호는 행어드레스버퍼(11)에 있어서 증폭 및, 파형정형된다.

그리고, 행어드레스버퍼(11)로부터의 행어드레스신호가 행디코더(12)에있어서 디코더된다.

이 행디코더(12)에의해, 메모리셀어레이(2)내의 메모리셀행이 선택된다.

행어드레스에 대응하는 메모리셀열의 선택은 다음과 같이 행하여 진다.

열어드레스신호(B0∼Bm)은 열어드레스버퍼(13)에 있어서 증폭 및, 과형정형된다.

용장메모리셀열(4)이 사용되어있는 경우에는 열디코더(14) 및, 멀티플렉서(15)에 의하여 메모리셀어레이(2)내의 메모리셀열이 선택되고, 더욱이 용장용열디코더(18b) 및, 용장용멀티플렉서(19)에 의해 용장메모리셀(4)이 선택된다.

열어드레스버퍼(13)로부터 주어진 열어드레스신호의 열어드레스와 용장프로그램회로(17b)에 프로그램되어있는 열어드레스가 일치하지않는 용장프로그램회로(17b)의 출력신호에 입각하여 열디코더(14)의 출력신호가 활성화됨과 동시에 용장용열디코더(18b)의 출력신호가 활성화된다.

이 경우에는 열어드레스버퍼(13)으로부터 출력된 열어드레스신호가 열디코더(14)에 의해, 디코더된다.

그리고, 열디코더(14)의 출력신호에 입각하여, 멀티플랙서(15)에 의해 메모리셀어레이(2)내의 메모리셀열이 선택된다.

한편, 열어드레스버퍼(13)로부터 출력되는 열어드레스신호의 열어드레스와, 용장프로그램회로(17b)에 프로그램되어잇는 열어드레스가 일치하는 경우에는 용장프로그램회로(17b)의 출력신호에 입각하고, 열디코더(14)의 출력신호가 비활성화됨과 동시에 용장용열디코더(18b)의 출력신호가 활성화된다.

이 경우에는 용장용열디코더(18b)의 출력신호에 입각하여 용장용멀티플렉서(19)에의해 용장메모리셀열(4)이 선택된다.

용장메모리셀열(4)이 사용되어있지않은 경우에는, 열디코더(14) 및, 멀티플렉서(15)에의하여 메모리셀어레이(2)내의 메모리셀열만선택된다.

이상과같은 행 및, 열의 선택에 의하여 지정된 메모리셀이 데이터의 판독 및, 기록의 대상이 된다.

데이터를 출력할 경우에는 판독기록제어신호(WE)를 판독을 지시하는 상태로한다.

그것에 응답하여 제어회로(66)에 의해 입출력데이타버퍼(600)이 판독상태로 된다.

그리고, 메모리셀(20)의 기억데이타가 멀티플렉서(15)또는 용장용멀티플렉서(19)와, 입출력데이타(600)를 경과해서 데이터출력신호DO로써 출력된다.

데이터를 기록할 경우에는 판독기록제어신호WE를, 기록을 지시하는 상태로 한다.

그것에 응답하여 제어회로(66)에의해 입출력데이타버퍼(600)가 기록상태로된다.

그리고, 데이터입력신호DI가 판독의 경우와 반대의 경로를 거쳐서 메모리셀(20)에 기록된다.

(2) 테스트 모드시

테스트모드에 있어서는 테스트모드신호TE가 활성화된다.

이것에 의해 용장용열디코더(18b)가 비활성되고, 그것에 응답하여 용장용멀티플렉서(19)가 비활성화 된다.

그 결과, 용장메모리셀열(4)에 대한 기록 및 판독이 금지된다.

따라서 메모리셀어레이(2)의 메모리셀열로부터 용장메모리셀열(4)로의 치환이 행하여진 열어드레스가 판독에 있어 선택되면 부정데이타가 판독되는 것이 된다.

그리고, 테스트모드에 있어서는 용장메모리셀얼(4)의 사용의 유무를 판별하기 위해서 각 어드레스에 소정의 정보가 미리 기록되고, 그후, 각어드레스의 기억정보가 판독된다.

그 판독동작에 있어서 용장메모리셀열(4)로의 치환이 행해지고 있는 열어드레스가 선택된 경우에는 부정정보가 판독된다.

한편, 용장메모리셀열(4)의 행하여지지않은 열어드레스가 선택된 경우에는 미리 기록된 정보와 같은 기억정보가 판독된다.

용장메모리셀열(4)의 사용의 유무는 판독된 정보와 기록된 정보가 일치하는가 하지않는가에 의해 판별된다.

즉, 판독된 정보와 기록된 정보가 일치하지않는 경우에는 그 일치하지않는 열어드레스의 메모리셀열이 용장메모리셀열(4)에 치환될 수 있다고 판별된 것이다.

이와같은 용장메모리셀(4)의 사용이 유무의 판별을 행하는 경우에는 확실한 판별효과를 얻기위해서 각어드레스에 대하여 전술한것과 같이 정보의 기록 및 판독을 복수회 행할 필요가 있다.

그 이유는 1회의 기록 및, 판독에서는 판독된 정보가 부정정보인가 아닌가를 알지못하기 때문이다.

그러나, 제30도 및 제31도에 나타낸 것을 일예로하는 종래의 반도체기억장치에 있어서는 다음과 같은 문제가 있다.

제30도에 나타나 판별회로를 가지는 반도체기억장치에 있어서는 용장비트의 사용의 유무의 판별시에 고전압을 발생시킬 필요가 있다.

또는 그 고전압은 꽤높은 전압으로 할 필요가 있다.

그 이유는 MOSFET다이오드(402)의 각각의 드레스홀드치전압의 값이 제조 프로세스에 의해 변동되기 때문에 이 판별회로를 확실하게 동작시키기 위해서는 그와같은 드레스홀드치전압의 변동을 예상하여 꽤높은 고전압을 발생시킬 필요가 있기 때문이다.

그러나 이와같은 고전압을 MOSFET다이오드(402)에 인가하면 MOSFET다이오드(402)의 게이트 기판사이가 고전압으로 되고, 게이트절연막이 파괴될 우려가 있다.

또한 이와같은 제30도의 판별회로를 일예로 하는 종래의 용장비트의 사용의 유무의 판별회로에서는 고전압등의 테스트를 위한 전용신호가 필요하다.

이 때문에 용장비트의 사용의 유무의 판별을 효율적으로 행할 수 없다는 문제가 있다.

또한 제31도에 나타난 반도체기억장치에 있어서는 용장비트의 사용유무의 확실한 판별을 행하기 위해서 테스트모드에 있어서 기록 및, 판독의 동작을 복수회 반복을 행할 필요가 있기 때문에 판별에 장시간을 요한다.

이 때문에 용장비트의 사용의 유무판별이 효율적으로 행할수 없다라는 문제가 있다.

이 발명으 목적은 용장비트의 사용의 유무의 판별을 효율적을 행하는 것이 가능한 반도체기억장치를 얻는 것이다.

이 발명의 다른 목적은 고전압 및, 테스트모드신호등의 외부로부터 주어진 테스트전용의 신호를 필요로하지 않고, 용장비트의 사용유무의 판별을 행하는 것이 가능한 반도체기억장치를 얻는 것이다.

이 발명의 그외의 다른 목적은 용장비트의 사용유무의 판별에 필요한 시간을 단축하는 것이 가능한 반도체기억장치를 얻는 것이다.

이 발명에 관계되는 반도체기억장치는 메모리셀어레이, 용장메모리셀의 행 및, 열 특정의 어드레스검출수단, 전원노드, 상태기억수단 및, 스위칭수단을 구비한다.

메모리셀어레이는 복수의 메모리셀이 메트릭스상에 배치된다.

용장메모리셀의 행 및, 열은 메모리셀어레이의 임의의 메모리셀의 행 및, 열로 치환된다.

특정 어드레스 검출수단은 메모리셀어레이의 특정의 어드레스가 선택된 것을 검출하고, 검출신호를 발생한다.

전원 노드는 전원전위를 받는다.

상태기억수단은 용장메모리셀의 행 및, 열의 사용의 유무에 대응한 출력상태를 미리 기억하고, 전원전위의 스타트에 응답하고, 기억한 출력상태를 발생한다.

스위칭수단은 특정 어드레스검출수단의 검출신호에 응답하여 스위칭하고, 특정의 어드레스가 선택된 경우에 상태기억수단에서 발생된 출력상태를 용장메모리의 행 및, 열의 사용의 유무를 나타내는 정보로써 출력된다.

동작에 있어서, 전원전위가 시작되면 상태기억수단에 있어서 미리 기억되어있는 출력상태가 발생된다.

그 출력상태는 용장메모리셀의 행 및, 열의 사용의 유무에 대응한다.

그리고, 특정 어그레스 검출수단에 의해 특정의 어드레스가 선택된 것이 검출되면 스위칭수단의 스위칭동작에 의해 상태기억수단에서 발생된 출력상태가 출력된다.

그 출력은 용장메모리의 행 및, 열의 사용의 유무를 나타내는 정보이다.

이와같이 전원전위가 시작된후에 판독을 위한 특정의 어드레스가 선택되면 용장메모리셀의 행 및, 열의 사용의 유무를 나타내는 정보가 출력된다.

따라서, 고전압 및, 테스트모드신호등의 외부로부터 주어진 테스트전용의 신호를 필요하지 않고, 용장비트의 사용의 유무의 판별을 행하는 것이 가능하다.

이와같이 판독을 위한 특정의 어드레스를 선택하는 것만으로 용장비트의 사용의 유무를 판별할 수가있기 때문에, 용장비트의 사용의 유무의 판별을 효율적으로 행할 수가 있다.

또는 상태기억수단이 전원전위를 받는 휴즈수단을 포함하고, 그 휴즈수단이 절단되어 있는가 아닌가에 따라서 용장메모리셀의 행 및, 열의 사용의 유무에 대응한 출력상태를 기억하고, 전원전위시작에 응답하여 기억한 출력상태를 발생하도록 하여도 좋다.

이와같이 상태기억 수단의 출력상태는 휴즈수단이 절단되어 있는가 아닌가에 따라서 기억된다.

이 때문에 휴즈수단을 절단해둘까 그렇지 않을까에 따라, 상태기억 수단의 출력상태를 설정할 수 있다.

또한, 상태기억 수단이 휴즈수단이 절단된 경우에 용장메모리셀의 행 및, 열이 사용되어 있는 것을 나타내는 제1의 출력상태를 기억하고, 휴즈수단이 절단되어 있지않은 경우에 용장메모리셀의 행 및, 열이 사용되어있지않은 것을 나타내는 제2의 출력상태를 기억하도록 해도 괜찮다.

이와같이 상태기억 수단의 출력상태의 기억의 설정은 휴즈를 절단하는가 아닌가에 의해 행하여 진다.

따라서, 용장메모리셀의 행 및 열이 사용되어 있는 경우에만 휴즈수단을 절단하면 좋기 때문에 상태기억 수단의 출력상태의 기억설정을 위한 작업을 간단화 할 수 있다.

또한, 메모리셀어레이에 설치된 워드선과 메모리셀어레이의 행어드레스를 선택하기 위해 신호를 출력하는 행디코더와 메모리셀어레이의 열어드레스를 선택하기위한 신호를 출력하는 열디코더를 더 포함하고, 특정어드레스수검출수단이 행디코더의 출력신호를 워드선과는 다른 신호선에서 입력됨과 동시에 열디코더의 출력신호를 입력받어, 그들 신호에 응답해서 특정의 어드레스가 선택되는가 아닌가를 검출하도록해도 좋다.

이와같이하면 특정어드레스검출이 입력되는 행디코더의 출력신호는 워드선과는 다른 경우에서 전달되기 때문에, 워드선을 통해서 행디코더의 출력신호를 수신하는 경우보다도, 특정어드레스의 검출을 고속으로 행할 수 있다.

이 때문에, 용장메모리셀의 행 및 열의 사용의 유무의 판별에 관한 동작을 고속화할 수 있다.

본 발명의 다른 국면에 따른 반도체기억장치는 메모리셀어레이, 용장메모리셀의 행 및 열, 복수의 특정어드레스검출수단, 전원노드, 복수의 상태기억수단 및 복수의 스위칭수단을 구비한다.

메모리셀어레이는 복수의 메모리셀이 매트릭스상으로 배열된다.

용장메모리셀의 행 및 열은 메모리셀어레이의 임의의 메모리셀의 행 및 열에 치환된다.

특정어드레스검출수단은 메모리셀어레이의 복수의 특정어드레스의 각각에 대응해서 설치되며, 각각이 대응하는 특정의 어드레스가 선택된 것을 검출하고, 검출신호를 발생한다.

전원노드는 전원전위를 받는다.

복수의 상태기억수단은 복수의 특정어드레스검출수단의 각각에 대응해서 설치되며, 각각이 용장메모리셀의 행 및 열의 사용양태에 대응한 출력상태를 기억하고, 전원전위의 수신에 응답해서 기억된 출력상태를 발생한다.

복수의 스위칭수단은 복수의 상태기억수단의 각각에 대응해서 설치되며, 각각이 대응하는 특정어드레스검출수단의 검출신호에 응답해서 스위칭하고, 대응하는 특정어드레스가 선택된 경우에, 대응하는 상태기억수단에서 발생되는 출력상태를 용장메모리셀의 행 및 열의 사용양태를 나타내는 정보로해서 출력시킨다.

동작에서 전원전위가 수신되면, 각 상태기억수단에서 미리 기억되어 있던 출력상태가 발생된다.

그 출력상태는 용장메모리셀의 행 및 열의 사용양태에 대응한다.

이 경우의 사용양태과는 예를들면 메모리셀의 행이 용장메모리셀의 행으로 치환된 상태 및 메모리셀의 열이 용장메모리셀의 열에 치환된 상태 등의 사용양태이다.

그리고, 복수의 특정어드레스검출수단의 각각에 있어서, 대응하는 특정어드레스가 선택된 것이 검출되면, 대응하는 스위칭수단의 스위칭동작에 의해, 대응하는 상태 기억수단으로 발생된 출력상태가 출력된다.

그 출력은 용장메모리셀의 행 및 열의 사용양태를 나타내는 정보이다.

따라서, 전원전위가 수신된 후에 판독을 위해 각 특정어드레스가 선택되면, 선택된 특정어드레스에 대응해서, 용장메모리셀의 행 및 열의 사용양태를 나타내는 정보가 출력된다.

이 때문에, 고전압 및 테스트모드신호 등의 외부에서 주어진 테스터전용의 신호를 필요로하지않고, 용장메모리셀의 행 및 열의 사용양태를 판별할 수 있다.

이와같이, 특정의 어드레스를 선택할뿐, 용장메모리셀의 행 및 열의 사용양태를 판별할 수 있기 때문에, 용장메모리셀의 행 및 열의 사용의 유무의 판별을 효율적으로 행할 수 있다.

또 복수의 상태기억수단의 각각이 전원전위를 받는 휴즈수단을 가지고, 그 휴즈수단이 절단되어있는가 아닌가에 응해서 용장메모리셀의 행 및 열의 사용양태에 대응된 출력상태를 기억하고, 전원전위의 수신에 응답해서 기억된 출력상태를 발생하게 해도 좋다.

이와같이하면, 복수의 상태기억수단의 각각에서 출력상태는 휴즈수단이 절단되어 있는가 아닌가에 응해서 설정된다.

따라서, 휴즈수단은 절단해놓는가 아닌가에 응해서 용장메모리셀의 행 및 열의 사용양태에 대응된 출력상태의 기억을 설정할 수 있다.

본 발명의 또다른 국면에 따르면, 반도체기억장치는 전원전위를 받는 전원노드와 용장메모리셀의 행 및 열과, 용장메모리셀의 행 및 열의 사용유무에 관한 정보를 기억하기위한 메모리셀을 특정의 어드레스에 포함하는 메모리셀어레이를 구비한다.

특정의 어드레스 메모리셀은 전원전위를 받는 휴즈수단을 가지고, 그 휴즈수단이 절단되어있는가 아닌가에 응해서 용장메모리셀의 사용의 유무에 대응된 출력상태를 기억하고, 전원전위의 수신에 응답해서 기억된 출력상태를 발생한다.

동작에서 전원전압이 수신되면, 특정어드레스의 메모리셀에서 미리 기억된 출력상태가 발생된다.

그 출력상태는 용장메모리셀의 행 및 열의 사용유무에 대응한다.

그 출력상태의 기억은 휴즈수단을 절단시키는가 아닌가에 응해서 설정된다.

특정어드레스의 메모리셀을 메모리셀어레이의 일부를 구성한다.

이 때문에 특정어드레스가 선택되면, 특정어드레스의 메모리셀에서 발생된 출력상태가 출력된다.

따라서, 고전압 및 테스트모드신호 등의 외부에서 주어진 테스터전용신호를 필요로 하지않고, 용장메모리셀의 행 및 열의 사용의 유무를 판별할 수 있다.

이와같이, 특정어드레스의 메모리셀을 선택할뿐으로, 용장메모리셀의 행 및 열의 사용유무의 판별을 행할 수 있으므로, 그 판별을 효율적으로 행할 수 있다.

이와같이, 메모리셀어레이의 일부를 구성하는 특정어드레스의 메모리셀이 용장메모리셀의 행 및 열의 사용유무에 대응하는 출력상태를 발생하기 때문에, 그와같은 출력상태를 발생하는 수단을 메모리셀어레이의 외부에 설치할 필요가 없다.

이 때문에, 용장메모리셀의 행 및 열의 사용유무를 판별하기 위한 회로의 구성을 간단화할 수 있다.

본 발명의 또 다른 국면에 따르면, 반도체기억장치는 메모리셀어레이, 용장메모리셀열, 테스트모드용 메모리셀행 및 테스트모드용 행디코더를 구비한다.

메모리셀어레이는 복수의 메모리셀이 매트릭스상으로 배치된다.

용장메모리셀열은 메모리셀어레이의 임의 열어드레스의 메모리셀열로 치환된다.

테스트모드용 메모리셀행은 메모리셀어레이의 각열 및 용장메모리셀열의 각각에 대응하는 복수의 테스트용 메모리셀에 의해 행이 구성된다.

그 테스트모드용 메모리셀행은 용장메모리셀열에 대응하는 테스트용 메모리셀과, 메모리셀어레이의 각 열에 대응하는 테스트용 메모리셀의 각각과 다른 정보를 미리 기억한다.

테스트모드용 행디코더는 테스트모드상태를 나타내는 테스트모드신호를 받고, 그 신호에 응답해서 테스트모드상태에서 테스트모드용 메모리셀행을 선택한다.

그리고, 테스트모드상태에서, 테스트모드용 메모리셀행의 테스트용 메모리셀에 기억된 정보를판독해서 용장메모리셀열에 의해 치환유무를 판단하기 위한 메모리셀 어레이의 각 열어드레스가 선택된다.

이와같이 테스트 모드에서, 테스트모드용 행디코더가 테스트모드신호를 수신하면 행에 대해서는 테스트모드용 메모리셀행만이 선택된다.

또 열에 대해서는 각 열어드레스가 선택된다.

이 때문에 테스트모드에 있어서는 테스트모드용 메모리셀행의 테스트용 메모리셀중, 각 열어드레스에 대응하는 테스트용 메모리셀에서 기억정보의 판독이 행해진다.

그 경우에, 용장메모리셀열에 의한 열치환이 행해지지않는 열어드레스에 대해서는 메모리셀어레이의 각열에 대응하는 테스트용메모리셀의 기억정보가 판독된다.

한편, 용장메모리셀 열에 의한 열의 치환이 행해지고 있는 열어드레스에 대해서는 용장메모리열에 대응하는 테스트용 메모리셀의 기억정보가 판독된다.

테스트모드용 메모리셀행에 있어서 테스트용메모리셀은 용장메모리셀열에 대응한 것과 메모리셀어레이의 각열에 대응하는 것에서 기억정보가 다르다.

이 때문에, 테스트에서 판독된 기억정보중 용장메모리셀열에 의해 치환이 행해진 열어드레스의 기억정보는 다른 기억정보와 다르다.

따라서, 테스트모드에서 판독된 기억정보에 의거해서 용장메모리열이 사용되어 있는가 아닌가를 판별할 수 있다.

또 그때에는 용장메모리셀열에 치환된 열어드레스를 판별하는 것도 가능하다.

이와같이, 테스트를 1회 행한 것으로, 용장메모리셀의 사용유무를 판별할 수 있기 때문에, 그 판별에 요하는 시간을 단축할 수 있음과 동시에 그 판별을 효율적으로 행할수 있다.

또 본 국면의 반도체기억장치에 있어서, 전원전위를 받는 전원노드와 접지전위를 받는 접지노드를 더 구비하여 이하와 같은 구성을 가져도 좋다.

또, 메모리셀어레이의 메모리셀이 제1 및 제2의 기억노드, 제1 및 제2 드라이버 트랜지스터 및 제1 및 제2 부하수단을 포함하고, 복수의 테스트용 메모리셀이 제1 정보를 기억된 제1 테스트용 메모리셀 및 제1 정보와 다른 제2 정보를 기억되는 제2 테스트용 메모리셀을 포함한다.

또 제1 및 제2 테스트용 메모리셀의 각각이 제3 및 제4의 기억노드, 제3의 드라이버트랜지스터 및 제3 및 제4의 부하수단을 포함한다.

메모리셀어레이의 메모리셀에서 제1의 드라이버트랜지스터는 제2의 기억노드에 접속된 게이트를 가지고 제1기억노드와 접지노드와의 사이에 접속된다.

제2 드라이버트랜지스터는 제1 기억노드에 접속된 게이트를 가지고, 제2 기억노드와 접지노드와의 사이에 접속된다.

제1 및 제2 부하수단은 제1 및 제2 기억노드와 전원노드와의 사이에 각각 접속된다.

제1 및 제2 테스트용 메모리셀 각각에서, 제3드라이버트랜지스터는 제3 및 제4의 기억노드의 한쪽에 접속된 게이트를 가지고, 제3 및 제4 기억노드의 다른쪽과의 사이에 접속된다.

제3 및 제4의 부하수단은 제3 및 제4 기억노드와 전원노드와의 사이에 각각 접속된다.

상기 제1 및 제2 테스트용 메모리셀은 상기 제3의 드라이버트랜지스터의 상기 제3 및 제4 기억노드에 대한 접속상태가 다르다.

이와같이하면, 테스트용 메모리셀에서 제1 및 제2 테스트용 메모리셀 각각은 하나의 드라이버 트랜지스터와 2개의 부하수단으로 구성된다.

이들 테스트용 메모리셀의 구성은 메모리셀어레이의 메모리셀의 일부를 변경한 구성이다.

이 때문에, 테스트용 메모리셀의 각각은 메모리셀 어레이의 메모리셀과 같은 면적으로 구성된다.

메모릴셀의 형성영역의 면적은 최소한의 면적으로 되도록 설정되기 때문에 메모리셀과 같은 모양의 면적의 테스트용 메모리셀을 가지는 테스트모드용 메모리셀의 행 및 열을 설치하는 것에 의해, 면적의 증가를 최소한으로 억제할 수 있다.

따라서 테스트용 메모리셀을 설치하는 것에 의한 회로의 형성영역의 면적의 증가를 적게할 수 있다.

또, 본 국면의 반도체장치에 있어서, 다음과 같은 구성을 구비해도 좋다.

전원전위를 받는 전원노드와 접지전위를 받는 정지노드를 더 구비한다.

또 메모리셀어레이의 메모리셀이 제1 및 제2 기억노드, 제1 및 제2의 드라이버트랜지스터 및 제1 및 제2 부하수단을 포함하고, 복수의 테스트용 메모리셀이 제1의 정보를 기억된 제1 테스트용 메모리셀 및 제1 정보와 다른 제2의 정보를 기억한 제2 테스트용 메모리셀을 포함한다.

또한 제1 및 제2테스트용 메모리셀 각각이 제3 및 제4 기억노드, 제3 및 제4의 드라이버트랜지스터 및 제3 부하수단을 포함한다.

메모리셀어레이의 메모리셀에 있어서 제1 의 드라이버 트랜지스터는 제2의 기억노드에 접속된 게이트를 가지고, 제1 기억노드와 접지노드와의 사이에 접속된다.

제2 드라이버트랜지스터는 제1 기억노드에 접속된 게이트를 가지고, 제2기억노드와 접지노드와의 사이에 접속된다.

제1 및 제2 테스트용 메모리셀의 각각에 있어서는 제3 드라이버 트랜지스터가 제4의 기억노드에 접속된 게이트를 가지고, 제3 기억노드와 접지노드와의 사이에 접속된다.

제4의 드라이버 트랜지스터는 제3의 기억노드로 접속된 게이트를 가지고, 제4 기억노드와 접지노드와의 사이에 접속된다.

제3 부하수단은 제3 및 제4의 기억노드의 한쪽과 전원노드와 사이에 접속된다.

제1 및 제2 테스트용 메모리셀은 제3 부하수단의 상기 제3 및 제4의 기억노드에 대한 접속상태가 다르다.

이와같이하면, 테스트용 메모리셀에서 제1 및 제2 테스트용 메모리셀 각각은 2개 드라이버트랜지스터와 하나의 부하수단으로 구성된다.

이들 테스트용 메모리셀 구성은 메모리셀어레이의 메모리셀의 일부를 변경한 구성이다.

이 때문에 테스트용 메모리셀 각각은 메모리셀 어레이의 메모리셀과 같은 면적으로 구성된다.

메모리셀의 형성영역의 면적은 최소한 면적으로 되도록 설정되기 때문에 메모리셀과 같은 면적의 테스트용 메모리셀을 가지는 테스트모드용 메모리셀의 행 및 열을 설치하는 것에 의해 면적의 증가를 최소한으로 억제할 수 있다.

따라서 테스트용 메모리셀을 설치하는 것에 의한 회로의 형성영역의 면적증가를 적게할 수 있다.

본 발명의 또다른 국면에 따르면 반도체기억장치를 메모리셀어레이, 용장메모리셀행, 테스트모드용 메모리셀 열 및 테스트모드용 멀티플렉서를 구비한다.

용장메모리셀행은 메모리셀어레이의 임의의 행어드레스의 메모리셀행으로 치환된다.

테스트모드용 메모리열은 메모리셀어레이의 각행 및 용장메모리셀행의 각각에 대응하는 복수의 테스트용 메모리셀에 의해 열이 구성된다.

그리고, 테스트모드용 메모리셀열은 용장메모리셀행에 대응하는 테스트용 메모리셀과, 메모리셀어레이의 각행에 대응하는 테스트용 메모리셀의 각각이 다른 정보를 미리 기억한다.

테스트모드용 멀티플렉서는 테스트모드상태를 나타내는 테스트모드신호를 받어, 그 신호에 응답해서, 테스트모드상태에서 테스트모드용 메모리셀열을 선택한다.

그리고, 테스트모드상태에서, 테스트모드용 메모리셀열의 테스트용 메모리셀에 기억된 정보를 판독해서 용장메모리셀행에 의한 치환유무를 판단하기 때문에, 메모리셀어레이의 각행어드레스가 선택된다.

이와같은 구성에 의하면 테스트모드에스 테스트모드용 멀티플렉서가 테스트모드신호를 수신하면, 열에 대해서는 테스트모드용 메모리셀열만이 선택된다.

또, 행에 대해서는 각 행어드레스가 선택된다.

이 때문에 테스트모드에 있어서는 테스트모드용 메모리셀열의 테스트모드용 메모리셀중, 각행어드레스에 대응하는 테스트모드용 메모리셀에서 기억정보의 판독이 행해진다.

그 경우에 용장메모리셀행에 의한 행의 치환이 행해지지않는 행어드레스에 대해서는 메모리셀어레이의 각행에 대응하는 테스트메모리셀의 기억정보가 핀독된다.

한편, 용장메모리셀행에 의한 행의 치환이 행해지고 있는 행어드레스에 대해서는 용장메모리셀행에 대응하는 테스트용 메모리셀의 기억정보가 판독된다.

테스트모드영 메모리셀열에 있어서 테스트용 메모리셀은 용장메모리셀행에 대응하는 것과 메모리셀 어레이의 각 행에 대응하는 것과는 기억정보가 다르다.

이 때문에, 테스트모드에 있어서 판독된 기억정보중 용장메모리셀행에 의해 치환이 행해진 행어드레스의 기억정보는 다른 기억정보와 다르다.

따라서 테스트모드에 있어서 판독된 기억정보의 상이에 의거해서 용장메모리셀행이 사용되고 있는가 아닌가를 판별할 수 있다.

또 그때에는 용장메모리셀행에 치환된 행어드레스를 판별하는 것도 가능하다.

이와같이, 테스트를 1회 행할뿐으로 용장메모리셀행의 사용유무를 판별할 수 있기 때문에, 그 판별에 요하는 시간을 단축할 수 있음과 동시에 그 판별을 효율적으로 행할 수 있다.

본 발명의 또다른 국면에 따르면, 반도체기억장치는 메모리셀어레이, 열선택절환수단, 테스트모드용 메모리셀행 및 테스트모드용 행디코더를 구비한다.

메모릴셀어레이는 복수의 메모리셀이 매트릭스상으로 배치되며, 선택가능한 열어드레스의 총수보다도 많은 열수의 메모리셀열을 가진다.

열선택절환수단은 메모리셀어레이에서 불량이 생긴 메모리셀의 존재의 유무에 응해서 열어드레스의 각각에 대응하는 메모리셀열의 선택상태를 절환한다.

그 경우에 열선택절환수단은 제1 상태와 제2 상태를 선택적으로 형성한다.

제1 상태는 불량이 생긴 메모리셀열이 존재하지않는 경우에 열어드레스의 각각에 대응하는 메모리셀열을 메모리셀어레이의 일단의 메모리셀열에서 차례로 1열씩 1대 1양태으로 선택한다.

제2 상태는 불량이 생긴 메모리셀열이 존재하는 경우에 제1 선택상태에서 선택된 메모리셀열중 불량이 생긴 메모리셀열 및 그 메모리셀열보다도 메모리셀어레이의 타단측에 존재하는 메모리셀열의 각각을 타단측의 이웃에 위치하는 메모리셀열로 치환된다.

테스트모드용 메모리셀행은 메모리셀어레이의 메모리셀열의 각각에 대응하는 복수의 테스트용 메모리셀에 의해 행이 구성된다.

그 테스트모드용 메모리셀행은 테스트용 메모리셀의 각각이 이웃하는 테스트용 메모리셀과 다른 정보를 미리 기억한다.

테스트모드용 행디코더는 테스트모드상태를 나타내는 테스트모드신호를 받어, 그 신호에 응답해서 테스트 모드상태에서 테스트모드용 메모리셀행을 선택한다.

그리고 테스트모드상태에서 각 열어드레스에 대응하는 테스트용 메모리셀에 기억된 정보를 판독해서 열선택절환수단에 의해 메모리셀의 열의 치환유무를 판단하기 때문에 메모리셀어레이의 각열어드레스가 순차선택된다.

이와같이 메모리셀어레이에서는 불량이 생긴 메모리셀의 존재유무 및 그 존재하는 장소에 응해서 기록 및 판독에 사용되는 메모리셀열의 선택상태가 다르다.

즉 불량이 생긴 메모리셀열이 존재하지 않는 경우에는 열선택절환수단에 의해 제1의 상태가 형성된다.

한편 불량이 생긴 메모리셀열이 존재하는 경우에는 열선택절환수단에 의해 제2상태가 형성된다.

그 제2 상태에서는 제1 상태에서 선택되어 있던 메모리셀열 중 불량이 생긴 메모리셀열에서, 제1 상태에서 선택되어 있지않은 비선택 메모리셀열이 존재하는 측의 메모리셀열의 각각이 그 비선택 메모리셀열의 측의 이웃에 위치하는 메모리셀열로 치환된다.

테스트모드에서, 테스트모드용행디코더가 테스트모드신호를 받으면 행에 대해서는 테스트모드용 메모리실행만이 선택된다.

또, 열에 대해서는 각 열어드레스가 선택된다.

이 때문에, 테스트모드에 있어서는 테스트모드용 메모리셀행의 각 테스트용 메모리셀에서 기억정보의 판독이 행해진다.

테스트용 메모리셀의 각각에서는 이웃하는 테스트용 메모리셀과 다른 정보가 미리 기억되어 있다.

이 때문에, 메모리셀열이 치환되어있지않은 메모리셀어레이에서 판독된 기억정보는 그 기억정보의 늘어선 쪽을 규칙성이 있다.

한편, 메모리셀열이 치환된 메모리셀어레이에서 판독된 기억정보는 그 기억정보의 일부에 규칙성이 없다.

따라서, 테스트모드에서 판독된 기억정보의 늘어선 쪽으로 규칙성이 있는가 아닌가에 의거해서, 메모리셀열의 치환이 행해지는가 아닌가를 판별할 수 있다.

또, 그때에는 불량이 생긴 열어드레스를 판별하는 것도 가능하다.

이와같이, 테스트를 1회만 해해도, 메모리셀열이 치환되는가 아닌가를 판별할 수 있기 때문에, 그 판별에 요하는 시간을 단출할 수 있음과 동시에 그 판별을 효율적으로 행할 수 있다.

본 발명의 또다른 국면에 따르면, 반도체기억장치는 메모리셀어레이, 행선택절환수단, 테스트모드용 메모리셀열 및 테스트모드용 멀티플렉서를 구비한다.

메모리셀어레이는 복수의 메모리셀이 매트릭스상으로 배치되며, 선택가능한 행어드레스의 총수보다도 많은 행수의 메모리셀행을 가진다.

행선택절환수단은 메모리셀어레이에서 불량이 생긴 메모리셀의 존재유무에 응해서 행어드레스의 각각에 대응하는 메모리셀행의 선택상태를 절환한다.

그 경우, 행선택절환수단은 제1 상태와 제2 상태를 선택적으로 형성한다.

제1 상태는 불량에 생긴 메모리셀행이 존재하지 않는 경우에, 행어드레스의 각각에 대응하는 메모리셀행을 메모리셀어레이의 일단의 메모리셀행에서 차례로 1행씩 1대 1양태으로 선택한다.

제2양태는 불량에 생긴 메모리셀행이 존재하는 경우에, 제1선택상태로 선택된 메모리셀행중 불량이 생긴 메모리셀행 및 그 메모리셀행보다도 메모리셀어레이의 타단측에 존재하는 메모리셀행의 각각을 각각의 타단측의 이웃에 위치하는 메모리셀행으로 치환된다.

테스트모드용 메모리셀열은 메모리셀어레이의 메모리셀행의 각각에 대응하는 복수의 테스트용 메모리셀에 의해 열이 구성된다.

그 테스트모드용 메모리셀열은 테스트용 메모리셀의 각각이 이웃하는 테스트용 메모리셀과 다른 정보를 미리 기억한다.

테스트모드용 멀티플렉서는 테스트모드상태를 나타내는 테스트모드신호를 받어, 그 신호에 응답해서 테스트모드상태에서 테스트모드용 메모리셀열을 선택한다.

그리고, 테스트모드상태에서 각 행어드레스에 대응하는 테스트용 메모리셀에 기억된 정보를 검출해서, 행선택절환수단에 의한 메모리셀행의 치환유무를 판단하기 위해 메모리셀어레이의 각 행어드레스가 선택된다.

이와같이, 메모리셀어레이에서 불량이 생긴 메모리셀의 존재유무 및 그 존재하는 장소에 응해서 기록 및 판독에 사용되는 메모리셀행의 선택상태가 다르다.

즉, 불량이 생긴 메모리셀행이 존재하지 않는 경우에는 행선택절환수단에 의해 제1상태가 형성된다.

한편 불량이 생긴 메모리셀행이 존재하는 경우에는 행선택절환수단에 의해 제2 상태가 형성된다.

그 제2 상태에 있어서는 제1 상태에서 선택되어 있던 메모리셀행중 불량이 생긴 메모리행에서 제1 상태로 선택되지 않는 비선택 메모리셀행이 존재하는 측의 메모리셀행의 각각이 그 비선택 메모리셀행 측으로 위치하는 메모리셀행으로 치환된다.

테스트모드에서 테스트모드용 멀티플렉서가 테스트모드신호를 받으면, 일에 대해서는 테스트모드용 메모리셀열만이 선택된다.

또, 행에 대해서는 각 행어드레스가 선택된다.

이 때문에, 테스트모드에서는 각 행어드레스에 대응하는 테스트용 메모리셀에서 기억정보의 판독이 행해진다.

이 때문에, 메모리셀행이 치환되지 않는 메모리셀어레이에서 판독된 기억정보는 그 기억정보의 늘어선쪽에 규칙성이 있다.

한편 메모리셀행이 치환된 메모리셀어레이에서 판독된 기억정보는 그 기억정보의 일부에 규칙성이 없다.

따라서, 테스트모드에서, 판독된 기억정보의 늘어선쪽에 규칙성이 있는가 없는가에 의거해서, 메모리셀행의 치환이 행해지는가 아닌가를 판별할 수 있다.

또, 그때에는 불량이 생긴 행어드레스를 판별하는 것도 가능하다.

이와같이 테스트를 1회만 행하므로서, 메모리셀행이 치환되었던가 아닌가를 판별할 수 있기 때문에 그 판별을 효율적으로 행할 수 있다.

청구항14 기재의 본 발명은 테스트모드신호를 발생하는 반도체기억장치이고, 전원노드, 랫치수단, 전위공급수단을 구비한다.

청구항14 기재의 본 발명은 테스트모드신호를 발생하는 반도체기억장치고, 전원노드, 랫치수단, 전원공급수단을 구비한다.

전원노드는 전원전위를 받는다.

랫치수단은 전원전위의 수신에 돕기해서 제1 논리치를 가지는 제1 전위의 출력을 보지한다.

전원공급수단은 기록모드상태를 나타내는 기록제어신호를 수신하고, 그 신호에 응답해서, 기록모드상태에서 랫치수단에 보지시키기 위한 제2 논리치를 가지는 제2 전위를 공급한다.

랫치수단의 출력신호가 테스트모드신호로해서 발생된다.

동작에서, 전원전위가 수신되면, 랫치수단에서, 제1 논리치를 가지는 제1전원의 출력이 보지된다.

그리고, 기록모드에서 전위공급수단이 기록제어신호를 받어서 제2 논리치를 가지는 제2 전위를 랫치수단으로 공급한다.

이것에 의해 기록모드에서 랫치수단은 제2 전위를 보지한다.

이와같이 랫치수단에서 보지되는 출력신호에 의거한 신호가 테스트모드신호로 된다.

이 때문에 테스트모드신호는 전원전위의 수신에 따라 활성화시켜 그후의 기록모드에서 비활성화시킬 수 있다.

따라서, 외부에서 테스트모드신호를 받지않고, 테스트모드신호를 발생하는 것이 가능하다.

그결과, 전원전위의 수신시에서 최초의 기록모드가 개시되기까지의 기간을 테스트모드의 기간으로해서 설정할 수 있다.

이와같이, 테스트모드신호를 반도체기억장치 내부에서 발생시킬 수 있기 때문에 외부에서 테스트모드신호를 받지않고, 용장비트의 판별 등의 테스트를 행할 수 있다.

본 발명의 또 다른 국면에 따른 반도체기억장치는 메모리셀어레이, 용장메모리셀행, 용장메모리열, 테스트모드용 메모리셀행 및 테스트모드용 메모리셀열을 구비한다.

용장메모리셀행은 메모리셀 어레이에 대해 임의의 위치에 형성되며, 메모리셀어레이의 임의의 메모리셀행으로 치환된다.

용장메모리셀열은 메모리셀어레이에 대해 임의의 위치에 형성되며, 메모리셀어레이의 임의의 메모리셀행으로 치환된다.

용장메모리셀열은 메모리셀어레이에 대해서 임의의 위치로 형성되며, 메모리셀어레이의 임의의 메로리열로 치환된다.

테스트모드용 메모리셀행을 메모리셀어레이의 메모리셀의 행의 외측에 형성되며, 복수의 테스트용 메모리셀에 의해 행이 구성된다.

테스트모드용 메모리셀열은 메모리셀어레이의 메모리셀의 외측에 형성되며, 복수의 테스트용 메모리셀에 의해 열이 구성된다.

테스트모드용 메모리셀행은 테스트모드시에 메모리셀열의 치환의 유무를 판단하기 위해 선택되며, 테스트모드용 메모리열은 테스트모드시에, 용장메모리셀의 치환유무를 판단하기 위하여 선택된다.

이와같이, 테스트모드용 메모리셀행 및 테스트모드용 메모리셀열이 각각 메모리셀어레이의 외측에 설치된다.

일반적으로 메모리셀어레이내의 배선패턴을 균등으로 하기 위해서, 배선패턴이 밀한 메모리셀어레이 내측과 배선패턴이 성한 메모리셀어레이의 외측과의 사이에 불필요한 배선패턴을 배치하는 것이다.

본 발명에서는 메모리셀어레이의 외측에 태스트모드용의 메모리셀행 및 열이 설치되어 있고, 이것이 전술한 바와같이 불필요한 배선패턴과 같은 역할을 한다.

따라서, 메모리셀어레이내의 배선패턴의 마무리가 균등하게 된다.

또 불필요한 배선패턴 대신에 테스트모드용의 메모리셀행 및 열이 설치되므로서 테스트모드용의 메모리셀행 및 메모리셀열을 설치하는 경우에 면적의 증가가 억제된다.

다음에 본 발명의 실시예를 도면에 의거해서 상세하게 설명한다.

[제1 실시예]

제1도는 제1 실시예에 의한 용장메모리셀을 구비한 반도체기억장치의 구성을 나타내는 블록도이다.

제1도를 참조해서, 본 반도체기억장치는 메모리셀어레이(2), 용장메모리셀행(3), 용장메모리셀열(4), 행어드레스버퍼(11), 행디코더(12), 열어드레스버퍼(13), 열디코더(14), 멀티플렉서(15), 용장프로그램회로(17a, 17b), 용장용 행디코더(18a), 용장용 열디코더(18b), 용장용 멀티플렉서(19), 플립플롭회로(5), NMOS트랜지스터(61, 62), 데이터버스(61b, 62b), 센스앰프(63), 출력데이터버퍼(64), 입력데이터버퍼(65), 제어회로(66), 특정어드레스검출게이트(67) 및 인버터(68)를 포함한다.

메모리셀어레이(2)는 복수의 메모리셀(20), 복수의 워드선(WL0∼WLm), 복수의 비트선쌍 BL0, /BL0∼BLm, /BLm은 교차해서 설치된다.

비트선쌍 BL0, /BL0∼BLm, /BLm의 각각은 비트선부하 L을 통해서, 전원전위(Vcc)를 받는 전원노드(N10)와 접속된다.

이들의 워드선과 비트선쌍과의 교점의 각각에 복수의 메모리셀(20)이 설치된다.

메모리셀(20)의 각각은 대응하는 워드선 및 비트선쌍에 접속된다.

용장메모리셀열(4)은 열을 구성하는 복수의 용장메모리셀(40)을 포함한다.

이 용장메모리셀열(4)에 대응해서 비트선쌍 BL, /BL이 설치된다.

용장메모리셀(40)의 각각은 비트선쌍 BL, /BL과, 워드선(WL0∼WLm)중 대응하는 것에 접속된다.

행어드레스버퍼(11)는 행어드레스신호(A0∼Am)를 수신하고, 그 신호를 증폭 및 파형정형해서 출력한다.

행디코더(12)는 행어드레스버퍼(11)의 출력신호를 수신, 그 신호를 디코드해서 메모리셀어레이(2)내의 메모리셀행을 활성화한다.

이것에 의해 메모리셀어레이(2)의 메모리셀행이 선택된다.

열어드레스버퍼(13)는 열어드레스신호(B0∼Bm)을 수신, 그 신호를 증폭 및 파형 정형해서 출력한다.

열디코더(14)는 열어드레스버퍼(13)의 출력신호를 받어, 그 신호를 디코드한다.

그 결과로해서 출력신호를 열디코더(14)는 멀티플렉서(15)로 보낸다.

멀티플렉서(15)는 열디코더(14)의 출력신호에 의거해서 메모리셀어레이(2)내의 메모리셀열을 활성화한다.

이것에 의해, 메모리셀열이 선택된다.

멀티플렉서(15)는 판독동작에서 선택된 메모리셀열에서 판독된 판독데이타를 데이터버스(61b)로 보내고, 한편 기록동작에서 데이터버스(61b)에서 주어진 기록데이터를 선택된 메모리셀열로 보낸다.

용장프로그램회로(17a)에는 용장메모리셀행(3)에 치환된 행어드레스가 프로그램된다.

용장프로그램회로(17a)는 행어드레스버퍼(11)에서 출력된 행어드레스 신호를 수신하여, 그 신호의 행어드레스와 프로그램되어 있는 행어드레스가 일치한 경우에 행디코더(12)를 비활성화시키기 위한 신호 및 용장용행디코더(18a)를 활성화하시키기 위한 신호를 발생시킨다.

행디코더(12)는 용장프로그램회로(17a)에서의 신호를 받는 경우에 비활성화된다.

용장용행디코더(18a)는 용장프로그램회로(17a)에서의 신호를 받는 경우에 활성화된다.

용장용디코더(18a)는 용장프로그램회로(17a)에서의 신호를 받는 경우에 활성화되며, 워드선(WL)을 선택한다.

이것에 의해 용장메모리셀행(3)이 선택된다.

용장프로그램회로(17b)는 용장메모리셀열(4)에 치환된 열어드레스가 프로그램된다.

용장프로그램회로(17b)는 열어드레스버퍼(13)에서 출력된 열어드레스신호를 받어 그 신호의 열어드레스와 프로그램되어 있는 열어드레스가 일치한 경우에, 열디코더(14)를 비활성화시키기 위한 신호 및 용장용열디코더(18b)를 활성화시키기위한 신호를 발생시킨다.

열디코더(14)는 용장프로그램회로(17b)에서의 신호를 받은 경우에 비활성화된다.

용장용열디코더(18b)는 용장프로그램회로(17b)에서의 신호를 받는 경우에 활성화된다.

용장용열디코더(18b)는 활성화되면, 용장메모리열(4)을 선택하기 위한 신호를 용장용 멀티플렉서(19)로 보낸다.

용장용 멀티플렉서(19)는 용장용열디코더(18b)의 출력신호에 응답해서 비트선쌍(BL, /BL)을 선택한다.

용장용 멀티플렉서(19)는 판독동작에서, 용장메모리셀열(4)에서 판독된 판독데이터를 데이터버스(61b)에 공급하고, 한편 기록동작에서 데이터버스(61b)에서 공급된 기록데이터를 용장메모리셀열(4)로 공급한다.

데이터버스(61b)에는 스위치용 트랜지스터(61)가 설치된다.

따라서, 데이터버스(61b)에서 트랜지스터(61)가 온 된 경우에 데이터의 전달이 행해진다.

멀티플렉서(5) 또는 용장용 멀티플렉서(19)에서 데이터버스(61b)에 주어진 판독데이터는 트랜지스터(61), 센스앰프(63) 및 출력데이터버퍼(64)를 통해서, 데이터 출력신호(D0)로해서 출력된다.

데이터입력신호(DI)는 입력데이터버퍼(65)를 통해서 데이터버스(61b)로 공급되며, 또 트랜지스터(61)를 통해서 멀티플렉서(15) 또는 용장용 멀티플렉서(19)로 공급된다.

판독기록제어신호(WE)는 제어회로(66)로 공급된다.

판독동작의 경우에는 제어회로(66)는 판독기록제어신호(WE)에 응답해서, 센스앰프(63) 및 출력데이터버퍼(64)를 활성화시키고, 또 입력데이터버퍼(65)를 비활성화시킨다.

이것에 의해 데이터출력신호 D0의 출력이 행해진다.

판독동작의 경우에는 제어회로(66)는 판독기록제어신호(WE)에 응답해서, 입력데이터버퍼(65)를 활성화시키고, 또 센스앰프(63) 및 출력데이터버퍼(64)의 각각을 비활성화시킨다.

이것에 의해 데이터입력신호(DI)의 입력이 행해진다.

플립플롭회로(5)는 용장메모리셀행(3) 및 용장메모리셀열(4)의 적어도 한쪽이 사용되고 있는 경우에, 전원전압의 수신에 응답해서 출력신호를 H레벨로 한다.

플립플롭회로(5)의 출력신호는 데이터버스(62b)를 통해서, 트랜지스터(61)와 센스앰프(63)과의 사이의 노드로 공급된다.

데이터버스(62b)에는 스위칭회로로해서의 트랜지스터(62)가 설치된다.

따라서 데어터버스(62b)에서는 트랜지스터(62)가 온된 경우에 신호의 전달이 행해진다.

특정어드레스검출게이트(67)는 AND게이트에 의해 구성된다.

특정어드레스검출게이트(67)는 행디코더(12)에서 출력되며, 워드선(WL0)을 전달되는 특정의 행어드레스 0으로 대응하는 신호와, 열디코더(14)에서 출력되며 비트선쌍(BL0, /BL0)을 선택하기 위한 특정열어드레스 0에 대응하는 신호를 수신한다.

특정어드레스검출게이트(67)는 수신된 이들 신호가 동시에 활성화된 경우에, 출력신호를 H레벨로 한다.

특정어드레스검출게이트(67)의 출력신호는 트랜지스터(62)의 게이트로 공급하는 동시에, 인버터(68)을 통해서 트랜지스터(61)의 게이트로 공급된다.

특정어드레스검출게이트(67)의 출력신호가 L레벨인 경우는 트랜지스터(61)가 온 되고, 트랜지스터(62)가 오프된다.

이 경우에는 데이터버스(61b)를 통한 입출력데이터 전달이 행해져 데이터버스(62b)를 통한 데이터전달은 행해지지 않는다.

특정어드레스검출게이트(67)의 출력신호가 H레벨인 경우는 트랜지스터(61)가 온하고, 트랜지스터(61)가 오프한다.

이 경우에는 데이터버스(62b)를 통한 데이터의 전달이 행해져, 데이터버스(61b)를 통한 데이터의 전달은 행해지지 않는다.

다음에 제11도의 반도체기억장치의 특징적인 동작에 대해 설명한다.

판독동작 및 기록동작의 각각에서 특정어드레스(행, 열) = (0, 0)가 선택되면, 그 어드레스에 대응하는 메모리셀(20)이 선택되지않고, 그 대신에 특정어드레스검출게이트(67)에 플립플롭회로(5)가 선택된다.

그 경우에서 데이터의 판독 및 기록은 각각 플립플롭회로(5)를 대상으로 해서 행해진다.

용장메모리셀행(3) 및 용장메모리셀열(4)의 적어도 한쪽이 사용되고 있는 경우에, 전원전위 Vcc가 수신되면, 플립플롭회로(5)의 출력신호 L레벨로 된다.

한편, 용장메모리셀행(3) 및 용장메모리셀열(4)의 어느쪽도 사용되지 않는 경우에, 플립플롭회로(5)의 출력신호가 H레벨로 된다.

이 반도체기억장치에서는 용장메모리셀행(3) 및 용장메모리셀열(4)의 사용유무를 검출하는 경우에, 전원투입후에 특정어드레스(0, 0)가 선택될 필요가 있다.

그 특정어드레스가 선택되면, 특정어드레스검출게이트(67)의 출력신호에 의해 트랜지스터(62)가 온하고, 트랜지스터(61)가 오프한다.

이 때문에, 플립플롭회로(5)의 출력신호가 데이터버스(62b), 센스앰프(63) 및 출력데이터버퍼(64)를 경유해서 외부로 판독된다.

전술한 바와같이, 전원전위가 수신된 경우의 플립플롭회로(5)의 출력신호는 용장메모리셀행(3) 및 용장메모리셀열(4)의 적어도 한쪽이 사용되고 있는 경우에 H레벨로 되고, 이들이 사용되고 있지않는 경우에 L레벨로 된다.

따라서, 본 장치의 전원투입후에 판독을 위한 특정어드레스(0, 0)을 선택하고, 그것에 의해 판독된 신호의 레벨을 판별하는 것에 의해 용장메모리셀행(3) 및 용장메모리셀열(4)의 사용유무를 판별할 수 있다.

다음에 제1도의 플립플롭회로(5)에 대해서 상세하게 설명한다.

제2도는 제1도의 플립플롭회로(5)의 구성을 나타내는 회로도이다.

제2도를 참조하여 이 플립플롭회로는 NMOS트랜지스터(51, 52), PMOS트랜지스터(53, 54), 휴즈(55, 56), 저항(R1) 및 캐피시터(C1, C2)를 포함한다.

전원전위 VDD를 받는 전원노드 N1과 접지전위를 받는 접지전위 N2와의 사이에 휴즈(55), 트랜지스터(53) 및 트랜지스터(51)가 직렬로 접속된다.

전원노드(N1)과 접지노드(N2)와의 사이에는 휴즈(56), 트랜지스터(54) 및 트랜지스터(52)도 직렬로 접속된다.

트랜지스터(53) 및 (51)의 사이의 노드 N3와 트랜지스터(54, 52)의 각각의 게이트가 접속된다.

트랜지스터(54) 및 (52)사이의 노드(N4)와 트랜지스터(53, 51)의 각각의 게이트가 접속된다.

후즈(55) 및 트랜지스터(53)사이의 노드와 휴즈(56) 및 트랜지스터(54)사이의 노드사이에 저항 R1이 접속된다.

저항(R1)의 한쪽단과 접지노드 N2와의 사이에 캐패시터(C1)가 접속된다.

저항(R1)의 다른쪽단과 접지노드 N2와의 사이에 캐패시터(C2)가 접속된다.

이 플립플롭회로(5)에서는 용장메모리셀행(3) 및 용장메모리셀열(4)의 적어도 한쪽이 사용되고 있는 경우에는 휴즈(55)가 미리 절단되며, 그들의 어느쪽도 사용되지 않는 경우에 후즈(56)가 미리 절단된다.

다음에 제2도의 플립플롭회로의 동작에 대해서 설명한다.

휴즈(55)가 절단되어 있는 경우에는 전원전압 VDD가 수신되면, 트랜지스터(54)가 트랜지스터(53)보다도 먼저 온한다.

그것은 저항 R1 및 캐패시터(C1, C2)의 동작에 의해 트랜지스터(C1, C2)의 동작에 의해 트랜지스터(53)의 게이트·소스간의 전위차의 증가가 트랜지스터(54)의 게이트·소스간의 전위차 증가보다도 늦어지기 때문이다.

따라서, 이 경우에는 노드 N4의 전위가 H레벨로 된다.

그리고, 노드 N4의 전위가 H레벨로 되기 때문에, 트랜지스터(51)가 온한다.

이것에 의해 노드 N3의 전위가 L레벨로 된다.

따라서, 이 경우에는 데이터버스(62b)에 전달되는 플립플롭회로(5)의 출력신호가 L레벨로 된다.

한편, 휴즈(56)이 파단되어 있는 경우에, 전원전위가 수신되면, 트랜지스터(53)이 트랜지스터(54)보다도 먼저 온한다.

그것에 따라서, 이 경우에는 휴즈(55)가 파단되어 있는 경우와는 역으로 노드 N3의 전위가 H레벨로 되고, 트랜지스터(52)가 온한다.

이것에 의해 노드 N4의 전위가 L레벨로 된다.

따라서 이 경우에는 데이터버스(62b)에 전달되는 플립플롭회로(5)의 출력신호는 H레벨로 된다.

이와같이, 용장메모리셀행(3) 및 용장메모리셀열(4)의 적어도 한쪽이 사용되어 있는 경우에는 전원전위 수신에 응답해서, 플립플롭회로(5)의 출력신호가 L레벨로 된다.

한편, 용장메모리셀행(3) 및 용장메모리셀(4)의 어느쪽도 사용되지 않는 경우에는 전원전위의 수신에 응답해서 플립플롭회로(5)의 출력신호가 H레벨로 된다.

[제2 실시예]

다음에 제2 실시예에 대해 설명한다.

제2 실시예에 있어서는 제2도의 플립플롭회로의 열에 대해 설명한다.

상세하게는 용장메모리셀행(3) 및 용장메모리셀열(4)의 적어도 한쪽을 사용하고 있는 경우에만 휴즈를 절단하는 예에 대해서 설명한다.

제3도는 제2 실시에에 의한 플립플롭회로의 구성을 나타내는 회로도이다.

제3도에 있어서 제2도와 같은 것에는 동일참조부호를 붙여서 그 설명을 생략한다.

제3도의 플립플롭회로가 제4도의 것과 다른 것은 높은 저저항을 가지는 저항 R2 및 R3가 더 설치되어 있는 것이다.

저항 R2는 휴즈(55) 및 트랜지스터(53)사이 노드와 트랜지스터(54)의 게이트 트랜지스터(52)의 게이트 및 노드 N3의 접속노드와의 사이에 설치된다.

저항 R3는 트랜지스터(53)의 게이트 트랜지스터(51)의 게이트 및 노드(N4)의 접속노드와 접지노드(N2)와의 사이에 설치된다.

이와같은 제3도의 플립플롭회로에서는 용장메모리셀행(3) 및 용장메모리셀(4)의 적어도 한쪽이 사용되고 있는 경우에만 휴즈(55)가 절단된다.

휴즈(56)는 상시 절단되지 않는다.

다음에, 제3도의 플립플롭회로 동작에 대해 설명한다.

휴즈(55, 56)이 동시에 절단되지않는 경우에 전원전위 VDD가 수신되면, 트랜지스터(52)의 게이트가 수신된 전위가 트랜지스터(51)가 게이트에 수신되는 전위보다도 빨리 H레벨로 된다.

이 때문에, 노드 N3의 전위가 H레벨로 된다.

휴즈(55)가 전달되어 있는 경우에 전원전위가 수신되면, 저항(R1) 및 캐패시터(C1, C2)의 동작에 의해 트랜지스터(54)의 게이트가 수신하는 전위가 천천히 증가한다.

이것에 의해 트랜지스터(54)는 트랜지스터(53)보다도 빠르게 온한다.

따라서 이 경우에는 노드 N4의 전위가 H레벨로 된다.

그래서 노드 N4의 전위가 H레벨로 되기 때문에 트랜지스터(51)가 온한다.

이것에 의해 노드 N3의 전위가 L레벨로 된다.

따라서, 이 경우에는 데이터버스(62b)에 전달되는 플립플롭회로(5)의 출력신호는 L레벨로 된다.

이와같이, 제3도의 플립플롭회로에서는 용장메모리셀행(3) 및 용장메모리셀열(4)를 사용하지 않는 경우에, 휴즈(55, 56)를 절단할 필요가 없다.

이 때문에 용장메모리셀행(3) 및 용장메모리셀열(4)의 사용유무 판별을 가능하게 하기위한 준비작업에 요하는 시간을 단축할 수 있다.

또 반도체기억장치에서 용장메모리셀행 및 용장메모리셀열을 전부 사용하지않게 운용형태를 취하는 경우에는 레이저트리밍장치용의 휴즈절단용의 장치가 불필요하게 된다.

[제3 실시예]

다음 제3 실시예에 대해 설명한다.

이 제3 실시예에 있어서는 제1도에 나타내게한 특정어드레스검출게이트(67)에 의한 특정어드레스의 검출속도의 고속화를 도모한 예에 대해 설명한다.

제4도는 제3 실시예에 의한 용장메모리셀을 구비한 반도체기억장치의 구성을 나타내는 블록도이다.

제4의 반도체기억장치에서 제1도와 공통할 것에는 동일의 참조부호를 부착하고 그 설명을 생략한다.

제4도의 반도체기억장치가 제1도의 것과 다른 것은 특정어드레스검출게이트(67)이 수신하는 행디코더(12)의 출력신호의 전달경로이다.

즉 제4도에 있어서는 특정어드레스검출게이트(67)은 행디코더(12)의 출력신호를 워드선 WL0과는 다른 전달경로에 의해 직접적으로 수신한다.

워드선 WL0의 말단에서 행디코더(12)의 출력신호를 받는 경우보다도 고속으로 그 신호를 받을 수 있다.

[제4 실시예]

다음에 제4 실시예에 대해 설명한다.

이 제4 실시예에서는 제1∼제3 실시예에 나타난 바와같은 용장비트의 사용유무에 응한 레벨의 신호를 출력하는 플립플롭회로를 복수 설치된 예에 대해 설명한다.

제5도는 제4 실시예에 의한 용장메모리셀을 구비한 반도체기억장치의 구성을 나타내는 블록도이다.

제5도의 반도체기억장치에 있어서 제1도와 공통하는 것에는 동일참조부호를 붙쳐서 그 설명을 생략한다.

제5도의 반도체기억장치가 제1도의 것과는 다른 것을 플립플롭회로(150), 특정어드레스검출게이트(670) 및 NMOS트랜지스터(620)가 부가되어 있고, 제1도의 인버터(68)대신에 NOR게이트(69)가 설치되어 있는 것이다.

플립플롭회로(50)는 플립플롭회로(5)와 같은 구성의 것이다.

특정어드레스검출게이트(670)는 행디코더(12)에서 출력되며, 워드선(WL1)로 전달되는 특정의 행어드레스 1에 대응하는 신호와, 열디코더(14)에서 출력되며, 비트선쌍(BL0, /BL0)을 선택하기위한 열어드레스 0에 대응하는 신호를 받는다.

특정어드레스검출게이트(670)는 수신된 그들의 신호가 동시에 활성화된 경우에 출력신호를 H레벨로 한다.

트랜지스터(620)는 데이터버스(62b)에 설치되며, 게이트에 특정어드레스검출게이트(670)의 출력신호를 받는다.

트랜지스터(620)는 특정어드레스검출게이트(670)의 출력신호에 대응해서 스위칭하고, 온한 경우에 플립플롭회로(50)를 대상으로 한 데이터의 전달을 행한다.

NOR게이트(69)는 특정어드레스검출게이트(67) 및 (670)의 각각의 출력신호를 받는다.

NOR게이트(69)는 수신된 그들신호의 적어도 한쪽이 H레벨인 경우에 L레벨의 출력신호를 트랜지스터(61)의 게이트로 공급하고, 그 이외의 경우에 H레벨의 출력신호를 트랜지스터(61)의 게이트로 공급한다.

플립플롭회로(5)는 용량메모리셀행(3)이 사용된 경우에 전원전위의 수신에 응답해서 L레벨의 출력신호를 발생하도록 설정된다.

플립플롭회로(50)는 용량메모리셀열(4)이 사용된 경우에 전원전위의 수신에 응답해서 L레벨의 출력신호를 발생하도록 설정된다.

이와같은 플립플롭회로(5) 및 (50)의 각각의 출력상태의 설정은 각각이 가지는 휴즈수단을 절단하는가 아닌가에 응하게 된다.

다음에 제5도의 반도체기억장치의 특징적인 동작에 대해 설명한다.

특정어드레스(0, 0) 또는 (1, 0)이 선택된 경우에는 트랜지스터(61)가 오프한다.

특정어드레스(0, 0)이 선택된 경우에는 트랜지스터(62)를 온하고, 특정어드레스(1, 0)가 선택된 경우에는 트랜지스터(620)가 온한다.

따라서, 판독동작에 있어서 특정어드레스(0, 0)가 선택된 경우에는 플립플롭회로(5)의 출력신호가 데이터 출력신호 DO로해서 외부로 출력되며, 특정어드레스(1, 0)가 선택된 경우에는 플립플롭회로(50)의 출력신호가 데이터출력신호(DO)로해서 출력된다.

용장메모리셀행(3)이 사용되고 있는가 아닌가를 판별하는 경우는, 전원투입후에 판독을 위한 특정어드레스(0, 0)를 선택한다.

용장메모리셀행(4)이 사용되고 있는가 아닌가를 판별하는 경우는 전원투입후에 판독을 위한 특정어드레스(1, 0)를 선택한다.

그 경우에 판독된 데이터출력신호 DO의 각각 레벨을 판별하는 것에 의해 용장메모리셀행(3)의 사용유무 및 용장메모리셀(4)의 사용유무를 각각 판별할 수 있다.

또한, 본 실시예에 있어서는 플립플롭회로, 트랜지스터 및 특정어드레스검출게이트조를 2개조 설치했으나, 그와같은 조는 3조이상 설치해도 좋다.

이와같이, 플림플롭호로를 다수 설치하면, 그들의 플립플롭회로에서 출력되는 신호를 코드화하고, 그 코드정보가 용장메모리셀행(3) 및 용장메모리셀열(4)로 치환된 행 및 열을 특정하도록 한 정보로 되게하면 그 코드정보를 판별하는 것에 의해, 용장메모리셀행(3) 및 용장메모리셀열(4)에 치환된 행 및 열을 판별할 수 있다.

이상으로 설명한 제1∼제4 실시예에서는 플립플롭회로(5)(플립플롭회로(50)를 포함한다)가 메모리셀어레이(2)의 외부에 설치되어 있다.

이 때문에, 구동능력이 크다.

다음에 그 이유에 대해 설명한다.

통상, 메모리셀은 다수 설치되어 있기 때문에, 그 형성영역의 면적은 될 수 있는 한 적은 면적으로 설정된다.

그 때문에 메모리셀에서는 메모리셀내의 트랜지스터의 게이트폭이 짧게되므로서 구동능력이 적다.

이것에 대해서, 플립플롭회로(5)는 다수 설치될 필요가 없기 때문에, 그 사이즈를 메모리셀의 사이즈의 배수에서 수 10배로 설정해도, 칩면적에 대한 비율은 무시할 수 있을 정도로 적다.

따라서 플립플롭회로(5)를 구성하는 트랜지스터의 채널폭을 크게하는 것이 가능하고, 이것에 의해 구동능력을 크게하는 것이 가능하다.

이와같이 구동능력이 큰 것에 의해 플립플롭회로(5)는 고속으로 동작하는 것이 가능하다.

[제5 실시예]

다음에 제5 실시예에 대해서 설명한다.

이 제5 실시예에서는 제1도에 나타낸 바와같은 플립플롭회로(5)와 같은 기능을 가지는 메모리셀을 메모리셀어레이내에 설치된 예에 대해 설명한다.

제6도는 제5 실시예에 의한 용장메모리셀을 구비한 반도체기억장치의 구성을 나타내는 블록도이다.

제6도의 반도체기억장치에서 제1도의 것과 공통하는 것에는 동일의 참조부호를 부착하고, 그 설명을 생략한다.

제6도의 반도체기억장치가 제1도의 것과 다른 것은 플립플롭회로(5), 트랜지스터(61, 62), 특정어드레스검출게이트(67) 및 인버터(68)이 설치되어 있지않는 것 및 특정어드레스(0, 0)에 대응하는 메모리셀(20) 대신에 메모리셀(21)이 설치되어 있는 것이다.

메모리셀(21)는 제1도의 플립플롭회로(5)와 같게, 데이터의 기억 및 용장비트 사용유무에 응한 신호를 출력하는 것이다.

이 메모리셀(21)이 플립플롭회로(5)와 다른 것은 메모리셀어레이(2)내에 설치되어 있는 것이다.

다음에 제6도의 반도체기억장치의 특징적인 동작에 대해 설명한다.

통상의 판독동작 및 기록동작에서 메모리셀(21)은 다른 메모리셀(20)과 같은 동작을 행한다.

그리고 전원투입시에서 메모리셀(21)은 제1도의 플립플롭회로(5)와 같이, 용장메모리셀행(3) 및 용장메모리셀열(4)의 사용유무에 응한 레벨의 신호를 출력한다.

따라서, 전원투입직후에 판독을 위한 특정어드레스(0, 0)가 선택되면, 용장메모리셀행(3) 및 용장메모리셀열(4)의 사용유무에 응한 데이터가 메모리셀(21)에서 판독되며, 데이터출력신호 DO로해서 외부로 출력된다.

이 때문에 용장메모리셀행(3) 및 용장메모리셀열(4)의 사용유무의 판별을 행할 수 있다.

다음에 제6도에 나타난 메모리셀(21)에 대해 상세하게 설명한다.

제7도는 제6도의 특정어드레스(0, 0)에 대응하는 메모리셀(21)의 구성을 나타내는 블록도이다.

제7도를 참조해서, 본 메모리셀(21)은 NMOS트랜지스터(211, 212), PMOS트랜지스터(213, 214), 휴즈(215, 216), 저항(R10, R20, R30), 커패시터(C10, C20) 및 N채널행 억세스 트랜지스터(217, 218)를 포함한다.

이들의 구성요소중 억세스 트랜지스터(217, 218)이외의 것은 제3도에 나타나는 플립플롭회로와 같은 형태로 접속된다.

억세스 트랜지스터(217)는 워드선(WL0)에 접속된 게이트를 가지고, 트랜지스터(213, 211)사이의 노드(N30)와, 비트선(BL0)과의 사이에 접속된다.

억세스 트랜지스터(218)는 워드선(WL0)에 접속된 게이트를 가지고, 트랜지스터(214, 212)의 사이의 노드 N40과 비트선 BL0와의 사이에 접속된다.

메모리셀(21)는 이와같은 구성을 가지고 있기 때문에, 통상의 판독동작 및 기록동작에서는 다른 메모리셀(20)과 같게 동작하여, 전원투입직후에 있어서는 용장비트의 사용유무에 따라 신호를 출력하는 것이 가능하다.

이와같이, 제5실시예에 의한 반도체기억장치에 있어서는 메모리셀어레이(2)내의 메모리셀(21)이 용장메모리행(3) 및 용장메모리셀열(4)의 사용유무에 대응하는 신호를 출력하도록 했다.

이 때문에, 메모리셀어레이(2)의 외부에 용장메모리셀행(3) 및 용장메모리셀열(4)의 사용유무 판별용의 회로를 설치할 필요가 없다.

또한, 이 제5실시예에서는 메모리셀(21)을 1개만큼 설치된 예에 대해 나타냈으나, 이것에 한정되지않고, 메모리셀(21)은 제4실시예의 플립플롭회로의 경우와 같이 다른 어드레스에 대응해서 복수개 설치해도 좋다.

[제6 실시예]

다음에 제6 실시예에 대해 설명한다.

이 제6실시예에서는, 제1도에 나타난 용장메모리셀행(3) 및 용장메모리셀열(4)의 사용유무의 판별을 하기위한 회로를 DRAM(다이나믹 랜덤 억세스 메모리)에 적용된 경우의 예에 대해 설명한다.

제8도는 제6실시예에 의한 용장메모리셀을 구비한 반도체기억장치의 구성을 나타내는 블록도이다.

이 반도체기억장치는 DRAM을 구성한다.

제8도의 DRAM이 제1도의 SRAM행의 반도체기억장치와 다른 것은 다음과 같다.

센스앰프(SA0∼SAm) 및 (SA)가 비트선쌍 BL0, /BL0∼BLm, /BLm 및 BL, /BL의 각각에 대응해서 설치된다.

또 제1도이 센스앰프(63)대신에 프리앰프(630)이 설치된다.

또한 메모리셀어레이(2), 용장메모리셀행(3) 및 용장메모리셀열(4)에서 메모리셀(22, 31, 41)의 각각은 데이터를 기억하는 캐패시터와 프랜스퍼 게이트로해서 N채널 트랜지스터를 포함한다.

이와같이, 제6실시예에 의한 DRAM형의 반도체기억장치에 있어서도, 제5실시예에 의한 반도체기억장치와 같게 플립플롭회로(5)의 출력신호에 의거해서 용장메모리셀행(3) 및 용장메모리셀열(4)의 사용유무를 판별할 수 있다.

또한, 제1∼제6실시예에서는 용장메모리셀행 및 용장메모리셀열의 양쪽을 구비한 예에 대해 설명했으나, 이것에 한정되지않고, 이들의 한쪽을 구비한 반도체기억장치에 대해서도 본 발명은 적용가능하다.

[제7실시예]

다음에 제7실시예에 대해 설명한다.

제9도는 제7실시예에 의한 용장메모리셀을 구비한 반도체기억장치의 구성을 나타내는 블럭도이다.

제9도의 반도체기억장치에서 제31도와 공통의 것에는 동일 참조부호를 붙쳐 그 설명을 생략한다.

제9도의 반도체기억장치가 제31도의 것과 다른 것도 다음의 점이다.

테스트모드용 행디코더(7a) 및 테스트모드용 메모리셀행(71)이 설치된다.

또 테스트모드신호(TE)는 용장용열디큠(18b)에는 주어지지 않고, 테스트모드용 행디코더(7a) 및 행어드레스버퍼(11)로 공급된다.

테스트모드용 메모리셀행(71)은 제1의 기억정보 1로 미리 기억된 테스트모드용 메모리셀(711, …) 및 (712)의 기억정보는 고정되어 있다.

테스트용 메모리셀(711, …)의 각각은 메모리셀어레이(2)의 각 메모리셀열에 1대 1 대응해서 설치된다.

테스트용 메모리셀(712)는 용장메모리셀열(4)에 대응해서 설치된다.

테스트모드신호(TE)가 비활성상태의 경우에는 행어드레스버퍼(11)가 활성화되며, 테스트모드용 행디코더(7a)가 비활성화된다.

역으로 테스트모드신호(TE)가 활성화상태의 경우에는 테스트모드용 행디코더(7a)가 활성화되며, 행어드레스버퍼(11)가 비활성화된다.

다음에 제9도의 반도체기억장치의 동작에 대해 설명한다.

(1) 통상동작

통상동작의 경우에는 테스트모드신호(TE)가 비활성화된다.

이것에 의해 테스트모드용 행디코더(7a)가 비활성화되기 때문에, 테스트모드용 메모리셀행(71)의 동작이 금지된다.

한편, 행어드레스버퍼(11)는 활성화된다.

따라서 통상동작의 경우에는 제31도에 나타난 반도체기억장치와 같은 판독동작 및 기록동작이 행해진다.

(2) 테스트모드에서의 동작

테스트모드에 있어서는 판독 동작이 행해진다.

이 경우에는 테스트모드시노(TE)가 활성화된다.

이것에 의해 행어드레스버퍼(11)가 비활성화되기 때문에, 메모리셀어레이(2)내의 메모리셀행은 선택되지 않는다.

이 경우에는 테스트모드용 행디코더(7a)가 활성화되기 때문에, 행에 대해서는 테스트모드용 메모리셀행(71)만이 선택된다.

한편 열어드레스는 순차 각 열어드레스가 선택된다.

따라서 테스트모드에 있어서는 각 열어드레스에 대응해서 테스트모드용 메모리셀행(71)에서의 판독이 행해진다.

용장메모리셀열(4)이 사용되고 있지않는 경우에는 테스트모드에서 테스트용 메모리셀(711, …)의 각각에서 기억정보가 판독된다.

따라서, 용장메모리열(4)가 사용되고 있지 않는 경우에는 제1의 기억정보 1만이 판독된다.

한편, 용장메모리셀열(4)이 사용되고 있는 경우에는 불량이 생긴 메모리셀열이 용장메모리셀열(4)로 치환되어 있다.

이때문에, 그 치환이 행해진 열어드레스에 대해서는 테스트용 메모리셀(712)에서 제2기억정보 0이 판독된다.

따라서, 용장메모리셀열(4)이 사용되고 있는 경우에는 그 치환의 대상으로 된 열어드레스에 대응해서 판독된 정보만이 0으로 된다.

이때문에, 테스트모드에서 판독된 기억정보에 의거해서, 용장메모리셀열(4)의 사용유무의 판별 및 치환이 행해진 메모리셀열의 특정을 행할 수 있다.

또한, 이 제7실시예에서는 테스트용 메모리셀(711)에 제1의 기억정보 1이 기억되며, 테스트용 메모리셀(712)에 제2기억정보 0이 기억되어 있는 경우에 대해 설명한다.

그러나, 이것에 한정되지 않고, 테스트용 메모리셀(711)의 각각에 제2기억정보 0을 기억시켜, 테스트용 메모리셀(712)에 제1의 기억정보 1을 기억시켜도 좋다.

[제8실시예]

다음에 제8실시예에 대해서 설명한다.

이 제8실시예에서는 용장메모리셀행을 구비한 반도체기억장치에 대해서, 그 용장메모리셀행의 사용유무를 판별하는 것이 가능한 예에 대해 설명한다.

제10도는 제8실시예에 의한 용장메모리셀을 구비한 반도체기억장치의 구성을 나타내는 블럭도이다.

제10도에서 제9도의 것과 공통으로 하는 것에는 동일의 참조부호를 부착하여 그 설명을 생략한다.

제10도의 반도체기억장치가 제9도의 것 다른 것은 다음의 점이다.

용장프로그램회로(17b), 용장용열디코더(18b) 및 용장메모리셀열(4)이 설치되어 있지 않고, 용장프로그램회로(17a), 용장용 행디코더(18a) 및 용장메모리셀행(3)이 설치된다.

테스트모드용 행디코더(7a) 및 테스트모드용 메모리셀행(71)이 설치되지 않고, 테스트모드용 멀티플렉서(7b) 및 테스트모드용 메모리셀열(72)이 설치된다.

테스트모드신호 TE는 행어드레스버퍼(11)에는 공급되지 않고, 열어드레스버퍼(13) 및 테스트모드용 멀티플렉서(7b)로 공급된다.

용장프로그램회로(17a) 및 용장용디코더(18a)의 각각은, 제1도에 나타낸 것과 같은 기능을 가지는 것이다.

용장메모리셀행(3)은 행을 구성하는 복수의 용장메모리셀(30)을 포함한다.

이 용장메모리셀행(3)은 메모리셀어레이(2)내의 불량이 생긴 메모리셀행과 치환된 것이다.

따라서, 메모리셀어레이(2)내의 임의의 행어드레스에 대응하는 메모리셀행에 불량이 생기면, 그 행어드레스에 대응하는 메모리셀행이 용장메모리셀행(3)으로 치환된다.

테스트모드용 멀터플렉서(7b)는 테스트모드신호 TE에 응답해서 테스트모드용 메모리셀열(72)을 선택한다.

테스트모드용 메모리셀열(72)은 제1의 기억정보 1를 미리 기억된 테스트용 메모리셀(721)과 제2기억정보 0을 미리 기억한 테스트용 메모리셀(722)을 포함한다.

이드의 기억정보는 고정된다.

이들의 테스트용 메모리셀(721, …) 및 (722)가 행을 구성한다.

테스트용 메모리셀(721, …)의 각각은 메모리셀어레이(2)의 각 메모리셀행에 1 대 1의 대응으로 설치된다.

테스트용 메모리셀(722)은 용장메모리셀행(3)에 대응해서 설치된다.

테스트모드신호 TE가 비활성상태의 경우에는 열어드레스버퍼(13)가 활성화되고, 테스트모드용 멀티플렉서(7b)가 비활성화된다.

테스트모드신호 TE가 활성상태의 경우에는 열어드레스버퍼(13)가 비활성화되고, 테스트모드용 멀티플렉서(7b)가 활성화된다.

다음에 제10도의 반도체기억장치의 동작에 대해서 설명한다.

(1) 통상동작

통상동작의 경우에는 테스트모드신호 TE가 비활성화된다.

이것에 의해, 테스트모드용 멀티플렉서(7b)가 비활성화되기 때문에 테스트모드용 메모리셀열(72)은 선택되지 않는다.

이 경우에는 열어드레스버퍼(13)가 활성화되기 때문에 통상의 판독동작 및 기록 동작이 행해진다.

(2) 테스트모드에서의 동작

테스트모드에 있어서는 판독동작이 행해진다.

이 경우에는 테스트모드신호 TE가 활성화된다.

이것에 의해 열어드레스버퍼(13)가 비활성화되기 때문에 메모리셀어레이(2)내의 메모리셀열은 선택되지 않는다.

이 경우에는 테스트모드용 멀티플렉서(7b)가 활성화되기 때문에 테스트모드용 메모리셀열(72)만이 선택된다.

한편, 행어드레스는 순차 선택된다.

따라서, 테스트모드에서는 각 행어드레스에 대응해서 테스트모드용 메모리셀열(72)에서의 판독이 행해진다.

용장메모리셀행(3)이 사용되고 있지 않는 경우에는 테스트모드에서 테스트용 메모리셀(722, …)의 각각에서 기억정보가 판독된다.

따라서, 용장메모리셀행(3)이 사용되고 있지 않는 경우에는 제1기억정보 0만이 판독된다.

한편, 용장메모리셀행(3)이 사용되고 있는 경우에는 불량이 생긴 메모리셀행이 용장메모리셀행(3)으로 치환되어 있기 때문에, 그 치환이 행해진 행어드레스에 대해서는 테스트용 메모리셀(722)에서 제2기억정보 0이 판독된다.

따라서, 용장메모리셀행(3)이 사용되고 있는 경우에는 그 치환대상으로 된 행어드레스에 대응해서 판독된 정보만이 0으로 된다.

이때문에, 테스트모드에서 판독된 기억정보에 의거해서 용장메모리셀행(3)의 사용유무의 판별 및 치환이 행해진 메모리셀행의 특정을 행할 수 있다.

또한, 이 제8실시예에서는, 테스트용 메모리셀(721)에 제1의 기억정보 1이 기억되며, 테스트용 메모리셀(722)에 제2기억정보 0이 기억되어 있는 경우에 대해서 설명했다.

그러나, 이것에 한정하지 않고, 테스트용 메모리셀(721)에 제2기억 정보 0을 기억시켜, 테스트용 메모리셀(722)에 제1의 기억정보 1을 기억시켜도 좋다.

이하에 설명하는 제9 및 제10실시예에서는, IEEE TOURNAL OF SOLID-STATE CIRCUITS, VOL.26, NO. 4. APRIL 1991 A7-ns 1-Mb BiCMOS ECL SRAM With Shft Redundancy에 개시된 쉬프트 리던던시 회로를 가지는 반도체기억장치에서, 메모리셀행 또는 메모리셀열이 치환되었는가 아닌가를 판별하는 것이 가능한 예에 대해 설명한다.

이와같은 쉬프트 리던던시 회로를 구비한 반도체기억장치에서는 메모리셀에 불량이 생긴 경우에, 그 불량이 생긴 메모리셀행 또는 메모리열이 인접의 메모리셀행 또는 메모리셀열로 치환된 용장방식이 이용된다.

[제9실시예]

다음에 제9실시예에 대해 설명한다.

제9실시예에서는 메모리셀에 불량이 생긴 경우에 메모리셀열을 쉬프트해서 치환하는 형식의 반도체기억장치에서 메모리셀열의 치환이 행해지는가 아닌가를 판별하는 것이 가능한 예에 대해서 설명한다.

제11도는 제9실시예에 의한 쉬프트 리던던시 회로를 구비한 반도체기억장치의 구성을 나타내는 블럭도이다.

이 제11도의 반도체기억장치에서 제9도의 것과 공통인 것에는 동일참조부호를 부착하여 그 설명을 생략한다.

제11도의 반도체기억장치가 제9도의 것과 다른 것은 다음의 점이다.

용장프로그램회로(17b), 용장용열디코더(18b), 용장용 멀티플렉서(19) 및 용장메모리셀열(4)이 설치되어 있지 않고, 쉬프트 리던던서회로(9) 및 용장프로그램 회로(170b)가 설치된다.

또, 메모리셀어레이(2)에는 메모리셀열이 선택된 열어드레스의 총수보다도 많이 설치된다.

또한, 테스트모드용 메모리모드용 메모리셀행(71) 대신에 테스트모드용 메모리셀행(710)이 설치된다.

쉬프트 리던던시회로(9)는 복수의 가동접점(90a)과 복수의 고정접점(90b)을 포함한다.

가동접점(90a)는 멀티플렉서(15)에서 선택된 열어드레스에 대응해서 설치된다.

고정접점(90b)는 메모리셀어레이(2)의 각 메모리셀열에 대응해서 설치된다.

각 구동접점(90a)을 이웃하는 고정접점(90b, 90b)의 사이에서 절환된다.

쉬프트 리던던시 회로(9)에서는 메모리셀어레이(2)에 불량이 생기지 않는 경우에 전체의 가동설정(90a)가 도면중 좌측의 고정접점(90b)으로 절환된다.

따라서 제11도에서는 메모리셀어레이(2)에 불량이 생기지 않는 경우에는 무단의 메모리셀열은 사용되지 않는다.

용장프로그램회로(170b)에는 불량이 생긴 열어드레스가 프로그램된다.

이 용장프로그램회로(170b)에 의해 불량이 생긴 열어드레스에 대응하는 메모리셀열에서 우측의 열전체가 각각 우측 이웃의 열로 치환되도록 쉬프트 리던던시 회로(9)의 절환상태가 설정된다.

이것에 의해 불량이 생긴 메모리셀열이 다른 메모리셀열로 치환한다.

테스트모드용 메모리셀행(710)은 복수의 테스트용 메모리셀(711, …)을 포함한다.

테스트용 메모리셀(711, …)의 각각은 메모리셀어레이(2)의 메모리셀열의 각각에 대응해서 설치된다.

테스트용 메모리셀(711, …)의 각각은 이웃하는 것은 다른 정보를 미리 기억한다.

예를들면, 제11도에 나타난 바와같이, 테스트용 메모리셀(711, …)은 제1의 기억정보 1과 제2기억정보 0을 교대로 기억한다.

그들의 기억정보는 고정된다.

다음에 제11도의 반도체기억장치의 동작에 대해 설명한다.

(1) 통상동작

통상동작의 경우에는 테스트모드신호 TE가 비활성화된다.

이것에 의해 테스트모드용 행디코더(7a)가 비활성화되기 때문에 테스트모드용 메모리셀열(710)은 선택되지 않는다.

이 경우에는 열어드레스버퍼(11)가 활성화되기 때문에 통상의 판독동작 및 기록 동작이 행해진다.

(2) 테스트모드에서의 동작

테스트모드에서는 판독동작이 행해진다.

이 경우에는 테스트모드신호 TE가 활성화된다.

이것에 의해 열어드레스버퍼(11)가 비활성화되기 때문에, 메모리셀어레이(2)내의 메모리셀행은 선택되지 않는다.

이 경우에는 테스트모드용 메모리셀행(7a)이 활성화되기 때문에, 테스트모드용 메모리셀행(710)만이 선택된다.

한편, 열어드레스는 순차 선택된다.

따라서, 테스트모드에서는 각 열어드레스에 대응해서 테스트모드용 메모리셀행(710)에서의 판독이 행해진다.

쉬프트 리던던시 회로(9)에 의해 메모리셀열의 치환이 행해져 있지 않는 경우에는 테스트모드용 메모리셀행(710)에서 판독된 기억정보는 1, 0, 1, 0, …와 같이 규칙적인 배열을 가진다.

한편, 쉬프트 리던던시 회로(9)에 의해 메모리셀열의 치환이 행해져있는 경우에는 판독된 기억정보는 예를들면 1, 0, 1, 0, …와 같은 불규칙한 배열을 가진다.

이때문에, 테스트모드에서 판독된 기억정보에 의거해서, 메모리셀열의 치환유무의 판별 및 불량이 생긴 열어드레스의 특정을 행할 수 있다.

또한, 이 제9실시예에 있어서는 불량이 생긴 메모리셀열이 존재하는 경우에 메모리셀열을 우이웃열로 치환하는 쉬프트 리던던시 회로에 대해서 설명했다.

그러나 이것에 한정되지않고, 메모리셀열을 좌이웃열로 치환하는 쉬프트 리던던시 회로에도 적용가능하다.

[제10실시예]

다음에 제10실시예에 대해 설명한다.

이 제10실시예에 있어서는 메모리셀에 불량이 생긴 경우에 메모리셀행을 쉬프트해서 치환하는 형식의 반도체기억장치에서 메모리셀행의 치환이 행해져있는가 아닌가를 판별하는 것이 가능한 예에 대해 설명한다.

제12도는 제10실시예에 의한 쉬프트 리던던시 회로를 구비한 반도체기억장치의 구성을 나타내는 블럭도이다.

제12도에서 제10도와 공통하는 부분에는 동일참조부호를 붙쳐 그 설명을 생략한다.

제12도의 반도체기억장치가 제10도의 것과 다른 것이 다음의 점이다.

용장프로그램회로(17a), 용장용행디코더(18a) 및 용장메모리셀행(3)이 설치되어 있지않고, 쉬프트 리던던시 회로(8) 및 용장프로그램회로(170a)가 설치된다.

또, 메모리셀어레이(2)에는 메모리셀행이 선택되는 행어드레스 총수보다도 많이 설치된다.

또한 테스트모드용 메모리셀열(72) 대신에 테스트모드용 메모리셀열(72) 대신에 테스트모드용 메모리셀열(720)이 설치된다.

쉬프트 리던던시 회로(8)는 복수의 가동접점(80a, …)과 복수의 고정접점(80b)을 포함한다.

가동접점(80a)의 각각은 행디코더(12)에 의해 선택된 행어드레스의 각각에 대응해서 설치된다.

고정접점(80b)의 각각은 메모리셀어레이(2)의 메모리셀행의 각각에 대응해서 설치된다.

각 가동접점(80a)는 이웃하는 고정접점(80b)의 사이에서 절환된다.

쉬프트 리던던시 회로(8)에서는 메모리셀어레이(2)에 불량이 생기지 않는 경우에 전체의 가동접점(80a)이 도면중 하측의 고정접점(80b)으로 접혼된 상태로 되어 있다.

따라서 제12도에서는 메모리셀(2)에 불량이 생기지 않는 경우에 상단의 메모리셀행은 사용되지 않는다.

용장프로그램회로(17a)에 의해 불량이 생긴 행어드레스의 대응하는 메모리셀행에서 상측행 전체가 각각 상이웃 행으로 치환되도록, 쉬프트 리던던시 회로(8)의 절환스위치가 절환된다.

이것에 의해 불량이 생긴 메모리셀행이 다른 메모리셀행으로 치환된다.

테스트모드용 메모리셀열(720)은 복수의 테스트용 메모리셀(721)을 포함한다.

테스트용 메모리셀(721)의 각각은 메모리셀어레이(2)의 메모리셀행의 각각에 대응해서 설치된다.

테스트용 메모리셀(721)의 각각에는 이웃하는 것과 다른 정보가 미리 기억된다.

예를들면, 테스트용 메모리셀(721)에는 1, 0, 1, 0…의 정보가 고정된다.

다음에 제12도의 반도체기억장치의 동작에 대해 설명한다.

(1) 통상동작

통상동작의 경우에는 테스트모드신호 TE가 비활성화된다.

이것에 의해 테스트모드용 멀티플렉서(7b)가 비활성화되기 때문에, 테스트모드용 메모리셀열(720)은 선택되지 않는다.

(2) 테스트모드에서의 동작

테스트모드에 있어서는 판독동작이 행해진다.

이 경우에는 테스트모드신호 TE가 활성화된다.

이것에 의해 열어드레스버퍼(13)가 비활성화되기 때문에, 메모리셀어레이(2)내의 메모리셀열은 선택되지 않는다.

이 경우에는 테스트모드용 멀티플렉서(7b)가 활성화되기 때문에, 테스트모드용 메모리셀열행(720)만이 선택된다.

한편, 행어드레스는 순차 선택된다.

따라서, 테스트모드에서는 각 행어드레스에 대응해서 테스트모드용 메모리셀열(720)에서의 판독이 행해진다.

쉬프트 리던던시 회로(8)에 의해 메모리셀행의 치환이 행해지지 않는 경우에는 테스트모드에서 테스트용 메모리셀(721, …)의 각각에서 1, 0, 1, 0, …와 같이 규칙적인 배열의 기억정보가 판독된다.

이때문에, 테스트모드에서 판독된 기억정보에 의거해서, 메모리셀어레이(2)의 메모리셀행의 치환유무 및 불량이 생긴 행어드레스의 특정을 행할 수 있다.

또한, 이 제10실시예에서는 불량이 생긴 메모리셀행이 존재하는 경우에, 메모리셀행을 상이웃행으로 치환하는 쉬프트 리던던시 회로에 대해 설명했다.

그러나, 이것에 한정되지 않고, 메모리셀행을 하이웃행으로 치환하는 쉬프트 리던던시 회로에 있어서도 적용가능하다.

[제11실시예]

다음에 제11실시예에 대해 설명한다.

이 제11실시예에서는 제9도~제20도의 반도체기억장치에 공급되는 테스트모드 신호 TE를 그 장치의 내부에서 발생시키는 것이 가능한 테스트모드신호 발생회로에 대해 설명한다.

제13도는 제11실시예에 의한 테스트모드신호 발생회로의 구성을 나타내는 회로도이다.

제13도를 참조해서, 이 테스트모드신호 발생회로는 랫치회로(101), NMOS 트랜지스터(102) 및 인버터(103)를 포함한다.

전원노드 N10은 전원전위 VCC를 수신한다.

랫치회로(101)의 출력신호는 인버터(103)로 반전되며, 테스트모드신호 TE로 해서 출력된다.

트랜지스터(102는 판독기록제어신호(WE)를 받는 게이트를 가지고, 전원노드 N10과 랫치회로(101) 및 인버터(103)의 사이 노드와의 사이에 접속된다.

판독기록제어신호(WE)는 판독동작시에 L레벨로 되고, 기록동작시에 H레벨로 된다.

랫치회로(101)는 전원전위 VCC를 수신하고, 그 전원전위 VCC가 상승되는 전원 투입시에, 출력신호를 L레벨로 보지한다.

그후 랫치회로(101)는 트랜지스터(102)에서 전달되는 전위레벨을 부지한다.

다음에 제13도의 테스트모드신호 발생회로의 동작에 대해서 설명한다.

전원이 투입되며, 전원전위 VCC가 상승되면, 랫치회로(101)는 출력신호를 L레벨로 보지한다.

전원투입 직후에는 판독동작모드가 설정된다.

이것에 의해, 판독기록제어신호(WE)가 L레벨로 되기때문에, 트랜지스터(102)는 오프상태이다.

따라서, 이 경우, 테스트모드신호 TE는 H레벨로 되어 활성화된다.

그후, 동작모드가 기록동작모드로 이동되어, 판독기록제어신호 WE가 H레벨로 된다.

이것에 의해, 트랜지스터(102)가 온하고, 랫치회로(101) 및 인버터(103)의 각각에 전원전위 VCC가 공급된다.

이때문에, 랫치회로(101)는 출력신호를 H레벨로 보지하여 테스트모드신호 TE가 L레벨로 된다.

이것에 의해 테스트모드신호 TE는 L레벨로 되며, 비활성화된다.

그 이후, 랫치회로(101)는 출력신호를 H레벨로 보지하기 때문에 테스트모드신호는 다음의 전원재투입시까지 비활성상태로 보지된다.

따라서, 테스트모드신호 TE는 전원투입 직후의 판독동작모드의 기간에만 활성화되며, 그 다음에 기록동작모드로 되면 비활성화된다.

그리고 그후 테스트모드신호(TE)는 전원이 재투입되기까지 활성화되지 않는다.

테스트모드신호(TE)가 활성화되는 기간을 이와같이 한정한 것은 다음과 같은 이유이기 때문이다.

즉, 휘발성 메모리에서는 전원이 투입되지 않을때에 기억정보가 파괴되어 버리기 때문에, 전원투입후에 기록을 하지않고 판독을 하면, 부정정보가 출력된다.

이때문에, 그와같은 부정정보가 출력되는 기간에 있어서, 테스트모드용 메모리셀행 및 열의 기억정보가 출력되어도 특별한 불편함은 없다.

따라서, 테스트모드신호(TE)는 전원투입 직후의 판독동작모드의 기간에 자동적으로 발생시키는 것으로 했다.

이와같이, 테스트모드신호 발생회로가 반도체기억장치로 설치되면, 외부에서 테스트모드신호 TE를 공급할 필요가 없게 된다.

[제12실시예]

다음에 제12실시예에 대해 설명한다.

이 제12실시예에서는 테스트모드신호 발생회로의 그외의 예에 대해서 설명한다.

제14도는 제12실시예에 의한 테스트모드신호 발생회로의 구성을 나타내는 회로도이다.

이 테스트모드신호 발생회로는 NMOS트랜지스터(102), 인버터(103, 104, 107, 108) 및 캐패시터(105, 106)를 포함한다.

전원노드 N10과 접지노드 N20과의 사이에 트랜지스터(102) 및 캐패시터(106)이 접속된다.

판독기록제어신호/WE가 인버터(104)를 통해서 트랜지스터(102)의 게이트로 공급된다.

판독기록제어신호/WE는 신호 WE와 역극성의 신호이다.

인버터(107) 및 (108)은 입력단자와 출력단자가 서로 접속된다.

인버터(108)의 출력단자와 인버터(107)의 입력단자와의 사이의 노드 N11과 전원 노드 N10과의 사이에 캐패시터(105)가 접속된다.

인버터(107)의 출력단자와 인버터(108)의 입력단자와의 사이의 노드 N12가 트랜지스터(102), 캐패시터(106) 및 인버터(103)의 각각의 사이에 접속된다.

따라서, 테스트모드신호 TE는 노드 N12의 전위레벨이 반전된 레벨로 된다.

또한, 판독기록제어신호/WE는 판독동작시에 H레벨로 되고, 기록동작시에 L레벨로 되는 신호이다.

다음에 제14도의 테스트모드신호 발생회로의 동작에 대해 설명한다.

전원이 투입되며, 전원전위 VCC가 상승되면, 노드 N11는 캐패시터(105)의 용량 결합에 의해 H레벨로 된다.

한편, 노드 N12는 캐패시터(106)의 용량결합에 의해 L레벨로 된다.

전원투입 직후에는 판독동작모드가 설정된다.

이것에 의해 판독기록제어신호/WE가 H레벨로 되기 때문에, 트랜지스터(102)는 오프상태이다.

따라서, 랫치회로(120)는 트랜지스터(102)에서 전달되는 전위의 영향을 받지않고서, 출력신호를 L레벨로 보지한다.

이것에 의해 테스트모드신호 TE는 H레벨로 된다.

그후, 동작모드가 기록동작의 모드로 이행되며, 판독기록제어신호/WE가 L레벨로 된다.

이것에 의해 캐패시터(106)이 충전되며, 노드 N12가 H레벨로 된다.

한편, 노드 N11는 캐패시터(105)가 방전되는 것에 의해 L레벨로 된다.

따라서, 랫치회로(120)는 출력신호를 H레벨로 보지한다.

이때문에 테스트모드신호 TE가 L레벨로 되어, 비활성화된다.

이와같이 제14도의 테스트모드신호 발생회로는 제13도의 것과 같은 동작을 한다.

[제13실시예]

다음에 제13실시예에 대해 설명한다.

이 제13실시예에 있어서는 제14도의 테스트모드신호 발생회로와 같은 모양의 동작을 하는 그외의 테스트모드신호 발생회로에 대해 설명한다.

제15도는 제13실시예에 의한 테스트모드신호 발생회로의 구성을 나타내는 회로도이다.

이 제15도의 회로에서 제14도의 것과 공통하는 것에는 동일의 참조부호를 붙쳐 그 설명을 생략한다.

제15도의 테스트모드신호 발생회로가 제14도의 것과 다른 것은 다음점이 있다.

제15도의 회로에서는 캐패시터(105, 106) 및 인버터(107, 108)가 설치되지 않는다.

그대신에 랫치회로(130)가 설치된다.

랫치회로(130)는 PMOS트랜지스터(111, 112), NMOS트랜지스터(113, 114), 저항(109) 및 캐패시터(110)를 포함한다.

전원노드 N10과 접지노드 N20과의 사이에 트랜지스터(111, 113)가 직렬로 접속된다.

전원노드 N10과 접지노드 N20과의 사이에는 저항(109) 및 캐패시터(110)도 직렬로 접속된다.

저항(109) 및 캐패시터(110) 사이의 노드와, 접지노드 N20과의 사이에 트랜지스터(112, 114)가 직렬로 접속된다.

트랜지스터(112, 114)의 각각의 게이트는 트랜지스터(111, 113) 사이의 노드 N5와 접속된다.

트랜지스터(111, 113)의 각각의 게이트는 트랜지스터(112, 114)의 사이의 노드 N6와 접속된다.

노드 N6는 트랜지스터(102, 130) 사이의 노드와 접속된다.

다음에 제15도의 테스트모드신호 발생회로의 동작에 대해서 설명한다.

전원전위 VCC가 상승하면, 노드 N5가 H레벨로 되고, 노드 N6가 L레벨로 된다.

그것은 저항(109) 및 캐패시터(110)의 동작에 의해 트랜지스터(111)가 트랜지스터(112) 보다도 빠르게 온되기 때문이다.

이 경우 트랜지스터(111) 및 트랜지스터(114)가 각각 온하는 것에 의해 노드 N5가 H레벨로 되고, 그것과 함께 노드 N6가 L레벨로 된다.

전원투입 직후에는 판독동작모드가 설정되기 때문에, 트랜지스터(102)가 오프상태이다.

이때문에, 이경우의 테스트모드신호 TE는 H레벨로 되어 활성화된다.

한편, 그후에 동작모드가 기록동작의 모드로 이행되면, 트랜지스터(102)가 온하고, 랫치회로(130)가 출력신호를 H레벨로 보지하기 때문에, 기록동작이 이행된 후는 테스트모드신호 TE가 L레벨로 보지되며, 비활성상태가 보지된다.

따라서 제15도의 테스트모드신호 발생회로는 제14도의 것과 같은 동작을 행한다.

[제14실시예]

다음에 제14실시예에 대해 설명한다.

이 제14실시예에서는 전원 투입시에 H레벨의 출력신호를 보지하는 랫치회로를 구비한 테스트모드신호 발생회로에 대해서 설명한다.

제16도는 제14실시예에 의한 테스트모드신호 발생회로의 구성을 나타내는 회로도이다.

제16도를 참조해서, 이 회로는 랫치회로(115) 및 NMOS트랜지스터(116)를 포함한다.

랫치회로(115)의 출력신호는 그대로 테스트모드신호 TE로 해서 출력된다.

트랜지스터(116)는 판독기록제어신호 WE를 받는 게이트를 가지고, 랫치회로(115)와 접지 노드 N20과의 사이에 접속된다.

랫치회로(115)는 전원전위 VCC를 수신하고, 전원전위 VCC가 상승하는 전원투입시에, 그 출력신호를 H레벨로 보지하고, 그후 트랜지스터(116)에서 전달되는 전위를 보지한다.

다음에 제16도의 테스트모드신호 발생회로의 동작에 대해 설명한다.

전원이 투입되며, 전원전위 VCC가 상승되면, 랫치회로(115)는 출력신호를 H레벨로 보지한다.

전원투입 직후에 판독동작모드가 설정되면, 판독기록제어신호 WE가 L레벨이기 때문에, 트랜지스터(116)는 오프상태로 된다.

따라서, 이 경우 테스트모드신호 TE는 H레벨로 되어 활성화된다.

그후, 동작모드가 기록동작모드로 이행되며, 판독기록제어신호 WE가 H레벨로 된다.

이것에 의해 트랜지스터(116)가 온하고, 랫치회로(115)에 접지전위가 공급된다.

이때문에 랫치회로(115)는 L레벨을 보지한다.

이것에 의해 테스트모드신호 TE는 L레벨로 되어, 비활성화된다.

[제15실시예]

다음에 제15실시예에 대해 설명한다.

이 제15실시예에서는 제9도~제12도에 나타난 테스트용 메모리셀(711, 712, 721, 722)을 메모리셀어레이(2)에서 메모리셀(20)의 일부를 변경하는 것에 의해 형성되는 예에 대해 설명한다.

여기에서, 우선 메모리셀어레이(2)에서 메모리셀(20)에 대해 설명한다.

제17도는 메모리셀어레이에서 메모리셀의 구성을 나타내는 회로도이다.

제17도를 참조해서, 이 메모리셀어레이는 NMOS트랜지스터에 의해 되는 억세스 트랜지스터(201, 202), TFT트랜지스터에 의해 되는 부하트랜지스터(203, 204) 및 NMOS트랜지스터에 의해 되는 드라이버 트랜지스터(205, 206)를 포함한다.

전원노드(N10)와 접지노드(N20)와의 사이에 트랜지스터(203, 205)가 직렬로 접속된다.

트랜지스터(203, 205)의 사이의 기억노드인 노드 N7와 비트선 BL과의 사이에 트랜지스터(201)가 접속된다.

트랜지스터(204, 206)의 사이의 기억노드인 노드 N8과 비트선/BL과의 사이에 트랜지스터(202)가 접속된다.

트랜지스터(201, 202)의 각각의 게이트는 워드선 WL과 접속된다.

다음에 제17도의 메모리셀어레이의 동작에 대해 설명한다.

노드 N7은 부하트랜지스터(203)가 온하면 H레벨로 되고, 드라이버 트랜지스터(205)가 온하면 L레벨로 된다.

한편 노드 N8은 부하트랜지스터(204)가 온하면 H레벨로 되고, 드라이버 트랜지스터(206)가 온하면 L레벨로 된다.

트랜지스터(203, 204, 205, 206)는 랫치회로를 구성해 있기 때문에 노드 N7의 레벨과 노드 N8의 레벨과는 다른 레벨로 된다.

워드선 WL의 레벨이 L레벨로 되면, 억세스 트랜지스터(201, 202) 모두가 온한다.

이것에 의해 비트선(BL)과 노드 N7들이 접속됨과 동시에, 비트선 /BL과 노드 N8이 접속되며, 데이터의 기록 및 판독이 행해진다.

다음에 제17도에 나타난 메모리셀의 배선패턴의 평면적 레이아웃에 대해 설명한다.

여기서는 그 레이아웃을 하층과 상층으로 나누어 설명한다.

제18도는 메모리셀의 하층평면도이고, 제19도는 메모리셀의 상층 평면도이다.

우선 제18도를 참조해서, 기판의 주표면상에 활성영역(900, 900, 900)이 각각 형성된다.

활성영역(900, 900, 900)상에 워드선 WL과 제1다결정 실리콘층(91, 91)이 형성된다.

또 제1다결정 실리콘층(91, 91)위에 제2다결정 실리콘층(92, 92, 92)이 형성된다.

활성영역(900, 900, 900)과 제2다결정실리콘층(92, 92, 92)는 제1콘택트(93, 93, 93, 94)를 통해서 전기적으로 접속된다.

워드선 WL과 활성영역(90, 90)의 각각과 교차하는 부분에 억세스 트랜지스터(201, 202)가 각각 형성된다.

또 활성영역(900, 900)의 각각과 제1다결정 실리콘층(91, 91)의 각각이 교차하는 부분에 드라이버 트랜지스터(205, 206)가 각각 형성된다.

다음에 제19도를 참조해서 제2다결정 실리콘층(92, 92, 92)의 위에 제3다결정 실리콘층(95, 95, 95)이 형성된다.

활성영역(900, 900, 900)과 제1다결정 실리콘층(91, 91)과 제3다결정 실리콘층(95, 95, 95)이 제2콘택트(96, 96, 96)를 통해서 전기적으로 접속된다.

제3다결정 실리콘층(95, 95, 95)위에, 제4다결정 실리콘층(97)이 형성된다.

제3다결정 실리콘층(95, 95, 95)과 제4다결정 실리콘층(97)이 제3콘택트(98, 99)를 통해서 전기적으로 접속된다.

제3다결정 실리콘층(95, 95)의 각각과 제4다결정 실리콘층(97)이 교차하는 부분에 부하 트랜지스터(203, 204)가 각각 형성된다.

제4의 다결정 실리콘층(97)상에는 비트선 BL 및 /BL이 형성된다.

제2의 다결정 실리콘층(92, 92)과, 비트선 BL 및 /BL이 제4콘택트(800, 800)을 통해서 각각 전기적을 접속된다.

다음에 전술한 바와같이 메모리셀 구성의 일부를 변경해서 형성되는 테스트용 메모리셀에 대해 설명한다.

제20도는 제15실시예에 의한 테스트용 메모리셀의 구성을 나타내는 회로도이다.

이 제20도의 테스트용 메모리셀에서 제17도의 메모리셀과 공통하는 부분에는 동일 참조부호를 붙쳐 그 설명을 생략한다.

제20도의 테스트용 메모리셀이 제17도의 메모리셀과 다른 것은, 노드 N8에 하이레벨의 전위를 전달하는 부하트랜지스터(204)가 설치되어 있지 않는 것이다.

이같은 구성은 제19도에서 제4다결정 실리콘층(97)을 부하트랜지스터(204)의 부분으로 절단하는 것에 의해 실현된다.

제20도의 테스트용 메모리셀에서는 부하트랜지스터(204)가 없기때문에 노드 N8에서 H레벨의 전원 공급되지 않는다.

이때문에, 노드 N8은 상시 L레벨로 된다.

이 노드 N8의 레벨에 의해 드라이버 트랜지스터(203)은 온상태로 되기 때문에, 노드 N7을 상시 H레벨로 된다.

따라서, 제20도의 테스트용 메모리셀에서는 기억정보가 고정된다.

또한, 테스트용 메모리셀에서 노드 N8이 상시 H레벨로 되고, 노드 N7이 상시 L레벨로 되도록 기억정보를 고정하는 경우에는 제17도에서 부하트랜지스터(203)를 설치되지 않도록 하면 좋다.

다음에 테스트용 메모리셀 그외의 예에 대해 설명한다.

제21도는 제15실시예에 의해 그외의 테스트용 메모리셀의 구성을 나타내는 회로도이다.

제21도의 테스트용 메모리셀이 제17도의 메모리셀과 다른 것은 노드 N7에 L레벨의 전위를 전달하는 드라이버 트랜지스터(205)가 설치되어 있지 않는 것이다.

이와같은 구성은 제18도의 활성영역(900)을 드라이버 트랜지스터(205)의 부분에서 절단하는 것에 의해 실현된다.

제21도의 테스트용 메모리셀에서는 드라이버 트랜지스터(205)가 없기때문에, 노드 N7에 L레벨의 전위가 공급되지 않는다.

이때문에 노드 N7은 상기 H레벨로 된다.

이 노드 N7의 레벨에 의해 드라이버 트랜지스터(206)가 온상태로 되기때문에, 노드 N8은 상기 L레벨로 된다.

따라서, 제21도의 테스트용 메모리셀에서는 기억정보가 고정된다.

또한, 테스트용 메모리셀에서 노드 N8이 상기 H레벨로 되고, 노드 N7이 상기 L레벨로 되도록 기억정보를 고정하는 경우에는 제17도에서 드라이버 트랜지스터(206)를 설치하지 않도록 하면 좋다.

[제16실시예]

다음에 제16실시예에 대해 설명한다.

이 제16실시예에서는 고저항 부하형의 테스트용 메모리셀에 대해 설명한다.

이것은 고저항 부하형의 메모리셀의 일부를 변경해서 형성되는 테스트용 메모리셀에 대해 설명한다.

고저항 부하형의 메모리셀은 제17도에서 부하트랜지스터(203, 204)의 각각을 높은 저항치를 가지는 고저항으로 치환된 구성을 가진다.

다음에 고저항 부하형의 메모리셀의 배선패턴의 평면적인 레이아웃에 대해 설명한다.

여기서는 그 레이아웃을 하층과 상층으로 나누어서 설명한다.

고저항 부하형의 메모리셀의 하층의 레이아웃은 제18도에 나타난 것과 같다.

이때문에 설명은 생략한다.

제22도는 고저항 부하형의 메모리셀의 상층 평면도이다.

제22도의 레이아웃이 제19도의 레이아웃과 다른 점은 다음과 같다.

제22도의 제4다결정 실리콘층(970)은 제19도에서 제4다결정 실리콘층이 특성이 다르다.

즉 제4다결정 실리콘층(970)이 저항체로 되어 있다.

또한 제22도의 테스트용 메모리셀에서는 제18도와 같은 트랜지스터(203, 204)가 형성되기 때문에, 제3다결정 실리콘층(950, 950)의 형상이 제19도에서 제3다결정 실리콘층과는 다르다.

다음에 제22도에 나타난 고저항 부하형의 메모리셀 구성의 일부를 변경해서 형성되는 테스트용 메모리셀에 대해 설명한다.

제23도는 제16실시예에 의한 테스트용 메모리셀의 구성을 나타내는 회로도이다.

제23도는 참조하여, 전원 노드 N10과 노드 N7과의 사이에는 노드 N7에 H레벨의 전위를 공급하는 고저항(207)이 접속되어 있다.

한편, 노드 N8에는 고저항 부하형의 메모리셀에 설치되어 있게한 고저항이 설치되어 있지 않다.

이와같은 구성은 제22도의 제4다결정 실리콘층(970)에서 제3의 콘택트(99)에 연결되는 부분을 절단하는 것에 의해 실현된다.

제23도의 테스트용 메모리셀에서는 노드 N8에 H레벨의 전위가 공급되지 않기 때문에, 노드 N8의 레벨은 상시 L레벨로 된다.

이 노드 N8의 레벨에 의해, 트랜지스터(205)가 오프상태로 되기 때문에, 노드 N7은 상시 H레벨로 된다.

따라서 제23도의 테스트용 메모리셀에서는 기억정보가 고정된다.

다음에 그외의 예에 대해 설명한다.

제24도는 제16실시예에 의한 그외의 테스트용 메모리셀의 구성을 나타내는 회로도이다.

제24도를 참조해서, 이 테스트용 메모리셀에서는 전원 노드 N10과의 사이에 고저항(208)이 접속되어 있다.

그러나, 노드 N7에는 제23도에 나타낸 바와같이 드라이버 트랜지스터(205)가 접속되어 있지 않다.

이와같은 구성은 고저항 부하형의 메모리셀에서 제18도에 나타난 활성영역(900)을 드라이버 트랜지스터(205)의 부분으로 절단하는 것에 의해 실현된다.

제24도의 테스트용 메모리셀에서는 드라이버 트랜지스터(205)가 없기때문에 노드 N7에 L레벨의 전위가 공급되지 않는다.

이때문에 노드 N7은 상기 H레벨로 된다.

이 노드 N7의 레벨에 의해 트랜지스터(206)이 온상태로 되기 때문에, 노드 N8은 상기 L레벨로 된다.

따라서 제24도의 테스트용 메모리셀에서는 기억정보가 고정된다.

[제17실시예]

다음에 제17실시예에 대해 설명한다.

이 제17실시예에서는 제20도 및 제21도에 나타나는 테스트용 메모리셀의 변형예에 대해 설명한다.

제25도는 제17실시예에 의한 테스트용 메모리셀의 구성을 나타내는 회로도이다.

이 제25도의 테스트용 메모리셀은 제20도의 것과 같게 기억정보를 고정하는 것이다.

제25도를 참조해서, 이 테스트용 메모리셀은 노드 N8과, 부하트랜지스터(204)가 접속되어 있지 않다.

이때문에 노드 N8에는 H레벨의 전위가 공급되지 않는다.

따라서 제25도의 테스트용 메모리셀에서는 제20도의 것과 같게 기억정보가 고정된다.

이와같은 구성은 제19도에 나타나는 제3의 콘택트(9)를 제거하는 것에 의해 실현가능하다.

제26도는 제17실시예에 의한 그외의 테스트용 메모리셀의 구성을 나타내는 회로도이다.

이 제26도의 테스트용 메모리셀은 제21도의 것과 같게 기억정보를 고정하는 것이다.

제26도를 참조하여, 이 테스트용 메모리셀은 드라이브 트랜지스터(205)와 접지 노드 N20이 접속되지 않는다.

이때문에 노드 N7에는 L레벨의 전위가 공급되지 않는다.

따라서 제26도의 테스트용 메모리셀에서는 제21도의 것과 같게 기억정보가 고정된다.

이와같은 구성은 제18도에 나타난 제1콘택트(94)를 삭제하는 것에 의해 실현 가능하다.

[제18실시예]

다음에 제18실시예에 대해 설명한다.

이 제18실시예에서는 제23도 및 제24도에 나타난 테스트용 메모리셀의 변형예에 대해 설명한다.

제27도는 제18실시예에 의한 테스트용 메모리셀의 구성을 나타내는 회로도이다.

이 제27도의 테스트용 메모리셀은 제23도의 것과 같게 기억정보를 고정하는 것이다.

제27도를 참조해서 이 테스트용 메모리셀은 노드 N8과 고저항(208)이 접속되지 않는다.

이때문에 노드 N8에는 H레벨의 전위가 공급되지 않는다.

따라서 제27도의 테스트용 메모리셀에서는 제23도의 것과 같게 기억정보가 고정된다.

이와같은 구성은 고저항 부하형의 메모리셀에서 제22도에 나타난 제3콘택트(99)를 삭제하는 것에 의해 실현가능하다.

제28도는 제18실시예에 의한 그외의 테스트용 메모리셀의 구성을 나타내는 회로도이다.

이 제28도의 테스트용 메모리셀은 제24도의 것과 같게 기억정보를 고저하는 것이다.

제28도를 참조해서, 이 테스트용 메모리셀은 드라이버 트랜지스터(205)와 접지 노드 N20가 접속되지 않는다.

이와같은 구성은 고저항 부하형의 메모리셀에서 제18도에 나타난 제1콘택트(94)를 삭제하는 것에 의해 실현된다.

이때문에 노드 N7에는 L레벨의 전위가 공급되지 않는다.

따라서 제28도의 테스트용 메모리셀에서는 제24도의 것과 같게 기억정보가 고정된다.

[제19실시예]

다음에 제19실시예에 대해 설명한다.

이 제19실시예에 있어서는 메모리셀어레이의 배선패턴의 마무리를 균등하게 하는 것이 가능한 테스트모드용 메모리셀행 및 테스트모드용 메모리셀열을 가지는 반도체기억장치의 예에 대해 설명한다.

메모리셀어레이를 형성하는 경우, 배선패턴이 성한 부분과 밀한 부분에서는 배선패턴의 마무리의 폭등의 사이즈에 차가 생긴다하는 프로세스상의 문제가 있다.

메모리셀어레이의 외측부분은 메모리셀어레이내에 비해서 배선패턴이 성하므로서, 메모리셀어레이단과 메모리셀어레이내에서 배선패턴의 마무리 폭등의 사이즈에 차가 생긴다.

그와같은 마무리 사이즈의 차를 제거하기 위한 대책으로해서는 메모리셀어레이의 외측에 불필요한 배선패턴을 배치해서, 메모리셀어레이의 단부의 배선패턴이 성하게 되지않도록 하는 방법이 이용되는 경우가 있다.

그러나, 그와같은 방법을 이용하며, 불필요한 배선패턴을 부가하는 필요가 있기 때문에, 회로의 형성영역의 면적이 증가한다는 문제가 있다.

그와같은 문제를 해결하는 것이 가능한 반도체기억장치를 이하에 설명한다.

제29도는 제19실시예에 의한 반도체기억장치의 구성을 나타내는 블럭도이다.

제29도를 참조해서, 이 반도체기억장치는 메모리셀어레이(2), 행디코더(12), 열디코더(14), 용장메모리셀행(37), 용장메모리셀열(4), 테스트모드용 메모리셀행(71) 및 테스트모드용 메모리셀열(72)을 포함한다.

메모리셀어레이(2)의 외측에는 용장메모리셀행(3) 및 용장메모리셀열(4)이 설치된다.

용장메모리셀행(3)의 외측에는 테스트모드용 메모리셀행(71)이 설치된다.

용장메모리셀열(4)의 외측에는 테스트모드용 메모리셀열(72)이 설치된다.

이와같은 양태에서 테스트모드용 메모리셀행(71) 및 테스트모드용 메모리셀열(72)을 설치하면 테스트모드용 메모리셀행(71) 및 테스트모드용 메모리셀열(72)의 각각이 전술한 바와같은 불필요한 배선패턴과 같은 동작을 한다.

이때문에, 메모리셀어레이(2)내의 배선패턴의 마무리가 균등하게 된다.

이와같은 제29도의 반도체기억장치에서는 불필요한 배선패턴을 배치하지 않고, 메모리셀어레이(2)의 배선패턴의 마무리폭등의 사이즈를 균등하게 할 수 있다.

Claims

복수의 메모리셀(20, 20, …)이 매트릭스상으로 배치된 메모리셀어레이(2)와; 상기 메모리셀어레이의 임의의 메모리셀행 또는 열로 치환된 용장메모리셀의 행(3) 또는 열(4)과; 상기 메모리셀어레이(2)의 특정어드레스가 선택된 것을 검출하고, 검출신호를 발생하는 특정어드레스검출수단(67)과; 전원전위를 수신하는 전원노드(N1)과; 상기 용장메모리셀의 행(3) 또는 열(4)의 사용유무에 대응된 출력상태를 미리 기억하고, 상기 전원전위의 동작에 응답해서, 기억된 출력상태를 발생하는 상태기억수단(5)과; 상기 특정어드레스검출수단(67)의 검출신호에 응답해서 스위칭하고, 상기 특정의 어드레스가 선택된 경우에, 상기 상태기억수단(5)에서 발생된 출력상태를 상기 용장메모리셀의 행(3) 또는 열(4)의 사용유무를 나타내는 정보로해서 출력시키기 위한 스위칭수단(62)를 구비한 반도체기억장치.
제1항에 있어서, 상기 상태기억수단(5)은 상기 전원전위를 수신하는 휴즈수단을 포함하고, 상기 휴즈수단(55, 56)이 절단되어있는가 아닌가에 응해서 상기 용량메모리셀의 행(3) 또는 열(4)의 사용유무에 대응된 출력상태를 기억하고, 상기 전원전위의 동작에 응답해서, 기억된 출력상태를 발생하는 반도체기억장치.
제2항에 있어서, 상기 상태기억수단(5)은 상기 휴즈수단(55, 56)이 절단된 경우에, 상기 용장메모리셀의 행(3) 또는 열(4)이 사용되고 있는 것을 나타내는 제1의 출력상태를 기억하고, 상기 휴즈수단(55, 56)이 절단되지 않는 경우에, 상기 용장메모리셀행(3) 또는 열(4)이 사용되지 않는 것을 나타내는 제2출력상태를 기억하는 반도체기억장치.
제1항에 있어서, 상기 메모리셀어레이(2)에 설치된 워드선(WL0~WLn)과, 상기 메모리셀어레이(2)의 행어드레스를 선택하기 위한 신호를 출력하는 행디코더(12)와, 상기 메모리셀어레이(2)의 열어드레스를 선택하기 위한 신호를 출력하는 열디코더(14)를 더 포함하고, 상기 특정 어드레스검출수단(67)은 상기 행디코더(12)의 출력신호를 상기 워드선(WL0~WLn)과는 별도의 신호선에서 수신함과 동시에 상기 열디코더의 출력신호를 받아 그들 신호에 응답해서, 상기 특정어드레스가 선택되는가 아닌가를 검출하는 반도체기억장치.
제1항에 있어서, 상기 복수의 메모리셀(20, 20, …)의 각각은 스텍이틱형 메모리셀인 반도체기억장치.
제1항에 있어서, 상기 복수의 메모리셀(20, 20, …)의 각각은 다이나믹형의 메모리셀인 반도체기억장치.
복수의 메모리셀(20, 20, …)이 매트릭스상으로 배치된 메모리셀어레이(2)와, 상기 메모리셀어레이의 임의의 메모리셀 행 및 열으로 치환되는 용장메모리셀의 행(3) 및 열(4)과; 상기 메모리셀어레이(2)의 특정어드레스가 선택된 것을 검출하고, 검출신호를 발생하는 특정어드레스검출수단(67)과, 전원전위를 받는 전원노드(N1)와, 상기 용장메모리셀행(3) 및 열(4)의 사용유무에 대응한 출력상태를 미리 기억하고, 상기 전원전위의 동작에 응답해서, 기억된 출력상태를 발생하는 상태기억수단(5)과, 상기 특정어드레스검출수단(67)의 검출신호에 응답해서 스위칭하고, 상기 특정의 어드레스가 선택된 경우에, 상기 상태기억수단(5)에서 발생된 출력상태를 상기 용장메모리셀의 행 및 열(4)의 사용유무를 나타내는 정보로해서 출력시키기 위한 스위칭수단(62)을 구비한 반도체기억장치.
제7항에 있어서, 상기 상태기억수단(5)은 상기 전원전위를 수신하는 휴즈수단(55, 56)을 포함하고, 상기 휴즈수단(55, 56)이 절단되어있는가 아닌가에 응해서 상기 용장메모리셀의 행(3) 및 열(4)의 사용유무에 대응된 출력상태를 기억하고, 상기 전원전위의 동작에 응답해서, 기억된 출력상태를 발생하는 반도체기억장치.
제8항에 있어서, 상기 상태기억수단(5)는 상기 휴즈수단(55, 56)이 절단된 경우에, 상기 용장메모리셀의 행(3) 및 열(4)이 사용되고 있는 것을 나타내는 제1의 출력상태를 기억하고, 상기 휴즈수단(55, 56)이 절단되어 있지않는 경우에, 상기 용장메모리셀의 행(3) 및 열(4)이 사용되고 있지않는 것을 나타내는 제2출력상태를 기억하는 반도체기억장치.
복수의 메모리셀(20, 20, …)이 매트릭스상으로 배열된 메모리셀어레이(2)와, 상기 메모리셀어레이(2)의 임의의 메모리셀의 행 및 열로 치환되는 용장메모리셀의 행(3) 및 열(4)과, 상기 메모리셀어레이(2)의 복수의 특정어드레스의 각각에 대응해서 설치되며, 각각이 대응하는 특정의 어드레스가 선택된 것을 검출하고, 검출신호를 발생하는 복수의 특정어드레스검출수단(67, 670)의 각각에 대응해서 설치되며, 각각이, 상기 용장메모리셀의 행(3) 및 열(4)의 사용양태에 대응된 출력상태를 기억하고, 상기 전원전위의 동작에 응답해서, 기억된 출력상태를 발생하는 복수의 상태기억수단(5, 50)과, 상기 복수의 상태기억수단(5, 50)의 각각에 대응해서 설치되며, 각각이 대응하는 상기 특정어드레스검출수단의 검출수단의 검출신호에 응답해서 스위칭하고 대응하는 상기 특정의 어드레스가 선택된 경우에, 대응하는 상기 상태기억수단에서 발생된 출력상태를 상기 용장메모리셀의 행(3) 및 열(4)의 사용상태를 나타내는 정보로해서 출력시키기 위한 복수의 스위칭수단(62, 620)을 구비한 반도체기억장치.
제10항에 있어서, 상기 복수의 상태기억수단(5, 50)의 각각은 전원전위를 수신하는 휴즈수단(55, 56)을 가지고, 상기 휴즈수단(55, 56)이 절단되어 있는가 아닌가에 응해서 상기 용장메모리셀의 행(3) 및 열(4)의 사용상태에 대응한 출력상태를 기억하고, 상기 전원전위의 동작에 응답해서, 기억된 출력상태를 발생하는 반도체기억장치.
전원전위를 수신하는 전원노드(N1)과, 용장메모리셀의 행(3) 및 열(4)과, 상기 용장메모리셀의 행(3) 및 열(3)의 사용유무에 관한 정보를 기억하기 위한 메모리셀(21)을 특정의 어드레스에 포함하는 메모리셀어레이(2)를 구비하고, 상기 특정어드레스의 메모리셀(21)은 상기 전원전위를 받는 휴즈수단(215, 216)을 가지고, 상기 휴즈수단(215, 216)이 절단되어있는가 아닌가에 응해서 상기 용장메모리셀의 사용유무에 대응된 출력상태를 기억하고, 상기 전원전위의 동작에 응답해서 기억된 출력상태를 발생하는 반도체기억장치.
복수의 메모리셀(20, 20, …)의 매트릭스상으로 배열된 메모리셀어레이(2)와, 상기 메모리셀어레이(2)의 임의의 열어드레스의 메모리셀열로 치환되는 용장메모리셀열(4)과, 상기 메모리셀어레이의 각열 및 상기 용장메모리셀열(4)의 각각에 대응하는 복수의 테스트용 메모리셀(711, 712)에 의해 행이 구성되는 테스트모드용 메모리셀행(71)을 구비하고, 상기 테스트용 메모리셀(71)은 상기 용장메모리셀열(4)에 대응하는 테스트용 메모리셀(712)과, 상기 메모리셀어레이(2)의 각열에 대응하는 테스트용 메모리셀(711)의 각각과 다른 정보를 미리 기억해놓고, 테스트모드 상태를 나타내는 테스트모드 신호(TE)를 수신하고, 그 신호에 응답해서 상기 테스트모드 상태에서 상기 테스트모드용 메모리셀행(71)을 선택하는 테스트모드용 행디코더(7a)와, 상기 테스트모드 상태에서 상기 테스트모드용 메모리셀행(71)의 테스트용 메모리셀에 기억된 정보를 판독해서 상기 용장메모리셀열(4)에 의한 치환유무를 판단하기 위한 상기 메모리셀어레이(2)의 각열 어드레스가 선택되는 반도체기억장치.
제13항에 있어서, 전원전위를 받는 전원노드(N10)와, 접지전위를 받는 접지노드(N20)를 더 구비하고, 상기 메모리셀어레이(2)의 메모리셀(20)과, 제1 및 제2기억노드(N7, N8)와, 상기 제2기억노드(N8)에 접속된 게이트를 가지고, 상기 제1의 기억노드(N7)와, 상기 접지노드(N20)와의 사이에 접속된 제1드라이버 트랜지스터(205)와, 상기 제1기억노드(N7)에 접속된 게이트를 가지고, 상기 제2기억노드(N8)와 상기 접지노드(N20)와의 사이에 접속된 제2드라이버 트랜지스터(206)와, 상기 제1기억노드(N7)와 상기 전원노드(N10)과의 사이에 접속된 제1부하 수단(203)과, 상기 제2기억노드(N8)와 상기 전원노드(N10)와의 사이에 접속된 제2부하수단(204)을 포함하고, 상기 복수의 테스트용 메모리셀(711, 712)은 제1정보를 기억한 제1테스트용 메모리셀(711) 및 상기 제1정보와 다른 제2정보를 기억한 제2테스트용 메모리셀(712)의 2종류의 메모리셀을 가지고, 상기 제1 및 제2테스트용 메모리셀(711, 712)의 각각은 제3 및 제4의 기억노드(N7, N8)와, 상기 제3 및 제4기억노드(N7, N8)의 한쪽에 접속된 게이트를 가지고, 상기 제3 및 제4의 기억노드(N7, N8)의 다른쪽과 상기 접지노드(N20)와의 사이에 접속된 제3드라이버 트랜지스터(206)와, 상기 제3기억노드(N7)와 상기 전원노드(N10)와의 사이에 접속된 제3부하수단(203)과, 상기 제4기억노드(N8)와 상기 전원노드(N10)와의 사이에 접속된 제4의 부하수단(204)을 포함하고, 상기 제1 및 제2테스트용 메모리셀(711, 712)은 상기 제3의 드라이버 트랜지스터(206)의 상기 제3 및 제4의 기억노드(N, N8)에 대해 접속상태가 다른 반도체기억장치.
제14항에 있어서, 상기 제3 및 제4부하수단(203, 204)의 각각은 MOS트랜지스터인 반도체기억장치.
제14항에 있어서, 상기 제3 및 제4부하수단(203, 204)의 각각은 저항소자인 반도체기억장치.
제13항에 있어서, 전원전위를 받는 전원노드(N10)와, 접지전위를 받는 접지노드(N20)를 더 구비하고, 상기 메모리셀어레이(2)의 메모리셀(20)과, 제1 및 제2기억노드(N7, N8)와, 상기 제2기억노드(N8)에 접속된 게이트를 가지고, 상기 제1의 기억노드(N7)와, 상기 접지노드(N20)와의 사이에 접속된 제1드라이버 트랜지스터(205)와, 상기 제1기억노드(N7)에 접속된 게이트를 가지고, 상기 제2기억노드(N8)와 상기 접지노드(N20)와의 사이에 접속된 제2드라이버 트랜지스터(206)와, 상기 제1기억노드(N7)와 상기 전원노드(N10)와의 사이에 접속된 제1부하 수단(203)과, 상기 제2기억노드(N8)와 상기 전원노드(N10)와의 사이에 접속된 제2부하수단(204)을 포함하고, 상기 복수의 테스트용 메모리셀(711, 712)은 제1정보를 기억한 제1의 테스트용 메모리셀(711) 및 상기 제1정보와 다른 제2정보를 기억한 제2테스트용 메모리셀(712)의 2종류의 메모리셀을 가지고, 상기 제1 및 제2의 테스트용 메모리셀(711, 712)의 각각은 제3 및 제4의 기억노드(N7, N8)와, 상기 제4기억노드(N8)의 접속된 게이트를 가지고, 상기 제3의 기억노드(N7)와 상기 접지노드(N20)와의 사이에 접속된 제3드라이버 트랜지스터(205)와, 상기 제3기억노드(N7)에 접속된 게이틀 가지고, 상기 제4기억노드(N8)와 상기 접지노드(N20)와의 사이에 접속된 제4드라이버 트랜지스터(206)와, 상기 제3 및 제4기억노드(N7, N8)의 한쪽과 상기 전원노드(N10)와의 사이에 접속된 제3부하수단(203)을 포함하고, 상기 제1테스트용 메모리셀(711)의 각각의 상기 제3부하수단(203)이 상기 제3 및 제4기억노드(N7, N8)에 대한 접속되는 방법이 상기 제2테스트용 메모리셀(712)의 상기 제3부하수단(203)이 상기 제3 및 제4기억노드(N7, N8)에 접속되는 방법이 다른 반도체기억장치.
제17항에 있어서, 상기 제3부하수단(203)은 MOS트랜지스터인 반도체기억장치.
제17항에 있어서, 상기 제3부하수단은 저항소자인 반도체기억장치.
복수의 메모리셀(20, 20, …)의 매트릭스상으로 배치된 메모리셀어레이(2)와, 상기 메모리셀어레이(2)의 임의의 행어드레스의 메모리셀행로 치환되는 용장메모리셀행(3)과, 상기 메모리셀어레이(2)의 각행 및 상기 용장메모리셀행(3)의 각각에 대응하는 복수의 테스트용 메모리셀(721, 722)에 의해 열이 구성되는 테스트모드용 메모리셀열(72)을 구비하고, 상기 테스트용 메모리셀열(72)은 상기 용장메모리셀행(3)에 대응하는 테스트용 메모리셀(722)과, 상기 메모리셀어레이(2)의 각행에 대응하는 테스트용 메모리셀(721, 721, …)에 각각이 다른 정보를 미리 기억해놓고, 테스트모드 상태를 나타내는 테스트모드신호(TE)를 받어서, 그 신호에 응답해서 상기 테스트모드 상태에서 상기 테스트모드용 메모리셀열(72)을 선택하는 테스트모드용 멀티플렉서(7b)를 구비하고, 상기 테스트모드 상태에서 상기 테스트모드용 메모리셀열(72)의 테스트용 메모리셀에 기억된 정보를 판독해서 상기 용장메모리셀행(3)에 의한 치환유무를 판단하기 위한 상기 메모리셀어레이(2)의 각행 어드레스가 선택되는 반도체기억장치.
복수의 메모리셀(20, 20, …)이 매트릭스상으로 배치되며, 선택가능한 열어드레스 총수보다도 많은 열수의 메모리셀열을 가지는 메모리셀어레이(2)와, 상기 메모리셀어레이에서 불량이 생긴 메모리셀의 존재유무에 응해서, 상기 열어드레스 각각에 대응하는 메모리셀열의 선택상태를 절환하는 열선택절환수단(9)과, 상기 열선택절환수단(9)은, 불량이 생긴 메모리셀열이 존재하지 않는 경우에, 상기 열어드레스의 각각에 대응하는 메모리셀열을 상기 메모리셀어레이의 일단의 메모리셀열에서 순차적으로 1열씩 1대 1의 양태로 선택된 제1상태와, 불량이 생긴 메모리셀열이 존재하는 경우에, 상기 제1선택상태에서 선택된 메모리셀열중, 불량이 생긴 메모리셀열 및 그 메모리셀열보다도 상기 메모리셀어레이(2)의 타단측에 존재하는 메모리셀열의 각각을 각각의 상기 타단측의 이웃에 위치하는 메모리셀열로 치환한 제2상태를 선택적으로 형성하고, 상기 메모리셀어레이(2)의 메모리셀열의 각각에 대응하는 복수의 테스트용 메모리셀(711, 711, …)에 의해 행이 구성되는 테스트모드용 메모리셀행(710)과, 상기 테스트모드용 메모리셀행(710)은 테스트용 메모리셀(711, 711, …)의 각각이 서로 이웃하는 테스트용 메모리셀과 다른 정보를 미리 기억해놓고, 테스트모드상태를 나타내는 테스트모드신호를 수신하고, 그 신호에 응답해서 상기 테스트모드상태에서 상기 테스트모드용 메모리셀행(710)을 선택하는 테스트모드용 행디코더(7a)를 구비하고, 상기 테스트모드상태에서 각열어드레스에 대응하는 테스트용 메모리셀(710)에 기억된 정보를 판독해서 상기 열선택절환수단(9)에 의해 메모리셀열의 치환유무를 판단하기 위한 상기 메모리셀어레이의 각열어드레스가 선택되는 반도체기억장치.
복수의 메모리셀(20, 20, …)이 매트릭스상으로 배열되며, 선택가능한 행어드레스의 총수보다도 많은 행수의 메모리셀행을 가지는 메모리셀어레이(2)와 상기 메모리셀어레이(2)에서 불량이 생긴 메모리셀의 존재유무에 응해서, 상기 행어드레스의 각각에 대응하는 메모리셀행의 선택상태를 절환하는 행선택절환수단(8)을 구비하고, 상기 행선택절환수단(8)은, 불량이 생긴 메모리셀행이 존재하지 않는 경우에, 상기 행어드레스 각각에 대응하는 메모리셀행을 상기 메모리셀어레이(2)의 일단의 메모리셀행에서 순차적으로 1행씩 1대의 1의 양태로 선택된 제1상태와, 불량이 생긴 메모리셀행이 존재하는 경우에, 상기 제1선택상태에서 선택된 메모리셀행중 불량이 생긴 메모리셀행 및 그 메모리셀행보다도 상기 메모리셀어레이(2)의 타단측에 존재하는 메모리셀행의 각각을 각각의 상기 타단측의 이웃에 위치하는 메모리셀행으로 치환된 제2상태를 선택적으로 형성하고, 상기 메모리셀어레이의 메모리셀행의 각각에 대응하는 복수의 테스트용 메모리셀(721, 721, …)에 의해 열이 구성되는 테스트모드용 메모리셀열(720)과, 상기 테스트모드용 메모리셀열(720)은 테스트용 메모리셀(721, 721,… )의 각각이 서로 이웃하는 테스트용 메모리셀과 다른 정보를 미리 기억해있고, 테스트모드상태를 나타내는 테스트모드신호를 받아서, 그 신호에 대응해서, 상기 테스트모드 상태에서 상기 테스트모드용 메모리셀열(720)을 선택하는 테스트모드용 멀티플렉서(7b)를 구비하고, 상기 테스트모드 상태에서 각 해당어드레스에 대응하는 테스트용 메모리셀(721)에 기억된 정보를 판독해서 행선택절환수단에 의한 메모리셀행의 치환유무를 판단하기 위한 상기 메모리셀어레이의 각 행어드레스가 선택되는 반도체기억장치.
테스트모드신호를 발생하는 반도체장치에 있어서, 전원전위를 받는 전원노드(N10)와, 상기 전원전위의 동작에 동기해서 제1논리치를 가지는 제1전위출력을 보지하는 래치수단(101)과, 기록모드상태를 나타내는 기록제어신호를 수신하고, 그 신호에 응답해서, 상기 기록모드상태에서 상기 래치수단(101)에 보지시키기 위한 제2논리치를 가지는 제2전위를 공급하는 전위공급수단(102)을 구비하고, 상기 랫치 수단(101)의 출력신호를 상기 테스트모드신호로해서 발생하는 반도체기억장치.
복수의 메모리셀이 매트릭스상으로 배열된 메모리셀어레이(2)와, 상기 메모리셀어레이(2)에 대해 임의의 위치를 형성되며, 상기 메모리셀어레이(2)의 임의의 메모리셀행을 치환되는 용장메모리셀행(3)과, 상기 메모리셀어레이(2)에 대해서 임의의 위치로 형성되며, 상기 메모리셀어레이(2)의 임의의 메모리셀열으로 치환되는 용장메모리셀열(4)과, 상기 메모리셀어레이(2)의 메모리셀행의 외측에 형성되며, 상기 복수의 테스트용 메모리셀에 의해 행이 구성된 테스트모드용 메모리셀행(71)과, 상기 메모리셀어레이(2)의 메모리셀열의 되측에 형성되며, 복수의 테스트용 메모리셀에 의해 열이 구성된 테스트모드용 메모리셀열(72)을 구비하고, 상기 테스트모드용 메모리셀행(71)은 테스터 모드시에, 상기 메모리셀열(4)의 치환유무를 판단하기 위해 선택되며, 상기 테스트모드용 메모리셀열(72)은 상기 테스트 모드시에서, 상기 테스트모드용 메모리셀열(72)은 상기 테스트 모드시에 상기 용장메모리셀(3)의 치환유무를 판단하기 위해 선택되는 반도체기억장치.