KR0177779B1 - 전류감지회로를 가지는 반도체 메모리 장치 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야 :
전류감지회로를 가지는 저 전원용 스태틱 램의 회로에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제 :
칩 면적의 증가를 억제 하면서 전원전압에서 접지전압으로 흐르는 DC 전류를 감지하는 전류감지회로를 제공함에 있다.
3. 발명의 해결방법의 요지:
저항단은 전원전압라인에 연결되고 전달트랜지스터의 게이트는 상기 전원전압라인과 나란한 워드라인에 의해 제어되는 메모리 셀들로 구성된 반도체 메모리 장치의 전류감지회로에 있어서: 게이트는 상기 워드라인에 의해 제어되고 소오스는 전원전압단자와 연결된 퓨즈단에 연결되고 드레인은 상기 전달트랜지스터의 게이트와 연결된 피형 모오스트랜지스터로 이루어진 제 1스위칭부와; 게이트는 상기 워드라인에 의해 제어되고 드레인은 상기 제 1스위칭부의 드레인과 연결되고 소오스는 지연부의 입력단과 연결된 엔형 모오스트랜지스터로 이루어진 제 2스위칭부와; 상기 제 2스위칭부의 소오스와 지연부의 입력단에 공통연결된 저항부와; 상기 저항부와 연결된 제 1패드부와; 상기 지연부의 출력단에 연결된 제 2패드부를 포함함을 요지로 한다.
4. 발명의 중요한 용도:
전류감지회로를 가지는 반도체 메모리 장치에 적합하게 사용된다.
Description
제1도 (1a) 및 (1b)는 종래의 스태틱 램의 개략적인 메모리 셀 어레이.
제2도는 종래의 전류감지 회로부(100)가 포함된 저 전원용 스태틱 램의 회로도.
제3도는 본 발명의 일실시예에 따른 전류감지회로가 포함된 스태틱 램의 회로도.
본 발명은 반도체 메모리 장치에 있어서, 스태틱 램의 회로에 관한 것으로, 특히 전류감지회로를 가지는 저 전원용 스태틱 램의 회로에 관한 것이다.
일반적으로, 모오스 스태틱 램(static RAM)은 다이나믹 램에 비해 집적도가 약 1/4 정도인 반면에, 비트가격이 다이나믹 램에 비해 높은 결점이 있다.
그러나, 상기 모오스 스태틱 램은 리플레시 동작이 불필요하고 메모리로서의 동작이 용이하다는 편리함 때문에 마이크로 컴퓨터에 많이 이용되고 있으며, 액세스 시간과 사이클 시간을 동일하게 유지할 수 있어 바이폴라 램과 같이 고속동작을 실현할 수 있는 장점을 가지므로 대형 계산기의 버퍼 메모리, 슈퍼 컴퓨터의 메인 메모리 및 제어 메모리등에 광범위하게 사용되어진다.
제1도(1A)는 종래의 스태틱 램의 개략적인 메모리 셀 어레이를 나타내며, (1B)는 상기 스태틱 램의 메모리 셀의 상세 회로를 나타낸다.
제1도(1A)를 참조하면, 스태틱 램의 메모리 셀(Memory Cell)들은 매트릭스형태의 워드라인(WL1∼WLm)들과 컬럼라인(CL1∼CLn)들 상에 위치되어 있다.
제1도(1B)를 참조하면, 상기 제1도(1A)에 도시되어 있는 하나의 메모리 셀(MC)은 불순물이 주입되지 않아 저항값이 매우 높은 폴리실리콘으로 형성되어 있는 저항 R1, R2, 워드라인에 게이트가 연결되어 있는 전달 트랜지스터 M1, M2 및 상기 전달 트랜지스터 M1,M2의 소오스 또는 드레인 단자에 게이트가 연결되어 있는 구동 트랜지스터 M3, M4로 이루어져 있다.
상기와 같은 메모리 셀의 구성에서 상기 고 저항 R1 및 R2의 일측은 외부전원전압(VCC)에 연결되어 있으며, 타측은 상기 구동 트랜지스터 M3 및 M4의 소오스 또는 드레인 단자에 연결되어 있다.
일반적인 스태틱 램에서의 메모리 셀 동작을 상기 제1도(1B)를 근거로 하여 설명하면 다음과 같다. 셀 노드 A는 전원전압레벨인 하이 레벨이 된다. 이때, 상기 전원전압의 레벨이 대략적으로 상기 구동 트랜지스터 M4의 전압레벨인 VC 이하로 강하하게 되면 워드라인 선택시 메모리 셀 데이타 플립(FLIP)현상이 발생하게 된다. 상기 플립현상을 설명하면 다음과 같다. 만약, 메모리 셀의 전원전압 레벨이 상기 VC 전압 이하로 감소될 경우 구동 트랜지스터 M4 가 턴-온되어 이에 따라 저항이 증가되어 워드라인 선택시 셀 노드 B 의 전압이 증가되는 결과를 가져온다. 왜냐하면, 워드라인 선택시에는 비트라인으로 메모리 셀의 셀 전류가 흐르게 되므로 상기 노드 B 의 로우 데이타는 전달 트랜지스터 M2와 구동 트랜지스터 M4의 턴-온 저항에 의해 결정되기 때문이다. 이 경우 증가된 셀 노드 B 의 전압이 구동 트랜지스터 M3를 충분히 턴-온시키게 되면 상기 셀 노드 A 의 하이 레벨이 강하되어 메모리 셀 데이터에 플립이 발생되는 것이다. 또한, 스태틱 램 구성에 있어서 제품 제작 공정상의 문제로 워드라인 방향으로 배열된 전원전압인 폴리실리콘과 접지전압 사이에 고 저항이 존재할 경우, 원치 않는 DC 전류가 흐르게 된다. 이와 같은 DC 전류값이 작을때에는 메모리 셀이 동작됨에 있어서 문제가 없으나, 대기동작시 전류를 요구하는 저 전원용 스태틱 램에 상기 DC전류가 발생하게 되면 수율이 저하되는 문제점이 있다.
따라서, 본 분야에서는 상기와 같은 DC 전류로 인한 문제점을 해소하기 위해 제2도에 도시되어 있는 것과 같은 저 전원용 스태틱 램 회로를 사용하였다.
제2도를 참조하면, 상기 저 전원용 스태틱 램 회로에는 전류감지회로부(100)가 구비되어 있다. 상기 전류감지회로부(100)에서의 DC 전류감지 모드시에는 노드 N3는 하이 레벨이 되고, 노드 N1는 워드라인과 연결되어 있으므로 워드라인 선택될때 노드 N2가 로우 가 되어 모오스트랜지스터 M5가 턴-온 된다.
즉, 메모리 셀에 전원이 공급됨으로서 특정 로우 방향으로 배열된 메모리 셀의 전원전압(VCC)에서 접지전압(VSS)로 흐르는 전류를 상기 전류감지회로부(100)에서 감지하게 된다. 이와같은 방법으로 각각의 컬럼라인 방향의 메모리 셀 전원전압에서 접지전압으로 흐르는 전류를 감지하여 그 전류 값이 특정 레벨 이상일 경우에는 컬럼라인의 퓨즈(10)를 레이저로 소거함으로서 저 전원용 스태틱 램의 전류 증가로 인한 수율 저하를 개선하게 된다.
그러나 상기와 같은 종래 회로에서는 하나의 칼럼라인마다 노아게이트를 구비하여야 하므로 레이아웃상의 면적 증가를 가져오는 단점이 있다.
따라서, 본 발명의 목적은 칩 면적의 증가를 억제하면서 전원전압에서 접지전압으로 흐르는 DC 전류를 감지하는 전류감지회로를 제공함에 있다.
본 발명의 다른 목적은 메모리 셀 어레이의 전원전압에서 접지전압으로 흐르는 전류로 인한 메모리 셀 데이타 플립을 감지하는 전류감지회로를 제공함에 있다.
따라서, 상기한 목적들을 달성하기 위해서 본 발명에서는, 저항단은 전원전압라인에 연결되고 전달 트랜지스터의 게이트는 상기 전원전압라인과 나란한 워드라인에 의해 제어되는 메모리 셀들로 구성된 반도체 메모리 장치의 전류감지회로에 있어서: 게이트는 상기 워드라인에 의해 제어되고 소오스는 전원전압단자와 연결된 퓨즈단에 연결되고 드레인은 상기 전달 트랜지스터의 게이트와 연결된 피형 모오스트랜지스터로 이루어진 제 1스위칭부와; 게이트는 상기 워드라인에 의해 제어되고 드레인은 상기 제 1스위칭부의 드레인과 연결되고 소오스는 지연부의 입력단과 연결된 엔형 모오스트랜지스터 이루어진 제 2스위칭부와; 상기 제 2스위칭부의 소오스와 지연부의 입력단에 공통연결된 저항부와; 상기 저항부와 연결된 제 1패드부와; 상기 지연부의 출력단에 연결된 제 2패드부를 포함함을 특징으로 하는 반도체 메모리 장치의 전류감지회로를 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 본 발명의 일 실시예에 따른 전류감지회로를 가지는 스태틱 램의 회로를 도시하고 있다.
제3도를 참조하면, 상기 전류감지회로는 다수의 컬럼라인들중 하나의 컬럼라인에 다수개의 메모리 셀이 연결 되어 있는 구조로서, 워드라인 방향으로 배열된 다수개의 메모리 셀들의 전원전압이 노드 N4에 연결되어 있으며, 상기 노드 N4은 피형 모오스랜지스터인 M10과 퓨즈 20과 연결되어 있다. 또한, 노드 N4는 엔형 모오스트랜지스터 M11를 거쳐 노드 N5로 연결되고, 상기 노드 N5는 고 저항 R3을 거쳐 외부 패드인 패드 1에 연결되는 동시에 모오스트랜지스터등으로 이루어진 지연수단을 거쳐 외부 패드인 패드 2에 연결되어 있다. 또한 상기 피형 모오스트랜지스터 M10 및 엔형 모오스트랜지스터 M11의 게이트는 워드라인에 연결되어 있다.
상기와 같은 전류감지회로를 구비하는 스태틱 램 회로에서는, 상기 패드 1에 전압을 인가하였을 경우 상기 노드 N5의 전압은 워드라인 선택모드시 상기 M11이 턴-온 되어 R3와 노드 N4의 라인 저항값의 비율(ratio)에 의해 결정되기 때문에 노드 N4의 DC 전류 유무에 따라 노드 N5의 전압이 변화되므로 패드 2의 출력이 하이 또는 로우 레벨로 유지됨에 따라 DC 전류를 감지하게 된다.
본 발명의 상세 동작을 설명하면 다음과 같다.
워드라인 비선택 모드에서 노드 N4는 엔형 모오스트랜지스터 M11이 턴-오프되고, 피형 트랜지스터 M10은 턴-온 되어 퓨즈 20를 거쳐 전원전압이 공급되게 된다. 워드라인 선택 모드에서는 노드 N4는 피형 모오스트랜지스터 M10이 턴-오프되고, 엔형 모오스트랜지스터 M11가 턴-온 되고, R3와 노드 4의 라인 저항값의 비는 서로 같기 때문에 R3의 전류 공급 능력이 IL(current load)이라고 가정할 때, 만약 노드 N4에 접지로의 DC 전류가 없다면, 상기 노드 N5는 패드 1에 인가한 전압의 절반이 되어 이는 지연수단의 로우 레벨로 입력이 되어 패드 2에 로우 레벨을 출력하게 된다. 그러나, 노드 N4에 접지로의 DC 전류가 IL이상 흐른다고 가정하면, 노드 N5의 전압은 패드 1에 인가되는 전압의 절반 이상이 되며, 이는 지연수단을 통해 상기 패드 2에 하이 레벨을 출력하게 된다.
다시 말하면, 노드 N4에서 접지로의 원치 않는 DC 전류가 IL이상 흐를때에는 메모리 셀 데이타의 플립현상이 발생하고, 노드 N4에서 접지로의 원치않는 DC 전류가 흐르지 않을때에는 메모리 셀 데이타가 유지되어 노드 N4에서 접지로의 DC 전류 감지가 가능하게 된다.
이와 같은 방법으로 각 컬럼라인 방향으로의 메모리 셀의 전원전압에서 접지전압으로 흐르는 전류로 인한 메모리 셀 데이타 플립을 감지하여 퓨즈 20를 레이저로 소거함으로서 저 전원용 스태틱 램의 전류 증가로 인한 수율 증가를 개선할 수 있다.
Claims (4)
- 저항단은 전원전압라인에 연결되고 전달 트랜지스터의 게이트는 상기 전원전압라인과 나란한 워드라인에 의해 제어되는 메모리 셀들로 구성된 반도체 메모리 장치의 메모리 셀 데이터의 플립을 감지하기 위한 전류감지회로에 있어서: 게이트는 상기 워드라인에 의해 제어되고 소오스는 전원전압단자와 연결된 퓨즈단에 연결되고 드레인은 상기 전달 트랜지스터의 게이트와 연결된 피형 모오스트랜지스터로 이루어진 제 1스위칭부와; 게이트는 상기 워드라인에 의해 제어되고 드레인은 상기 제 1스위칭부의 드레인과 연결되고 소오스는 지연부의 입력단과 연결된 엔형 모오스트랜지스터 이루어진 제 2스위칭부와; 상기 제 2스위칭부의 소오스와 지연부의 입력단에 공통연결된 저항부와; 상기 저항부와 연결된 제 1패드부와; 상기 지연부의 출력단에 연결된 제 2패드부를 포함함을 특징으로 하는 반도체 장치의 전류감지회로.
- 제1항에 있어서, 상기 저항부는 폴리실리콘으로 이루어져 있는 것을 특징으로 하는 반도체 메모리 장치의 전류감지회로.
- 제1항에 있어서, 상기 지연부는 모오스트랜지스터등으로 이루어져 있으며, 상기 제 2스위칭부의 출력신호를 지연시킴을 특징으로 하는 반도체 메모리 장치의 전류감지회로.
- 제1항에 있어서, 상기 퓨즈는 누설전류가 허용값 이상일 경우에 소거됨으로써, 상기 전원전압이 전원전압라인으로 공급되는 것이 방지됨을 특징으로 하는 반도체 메모리 장치의 전류감지회로.
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