KR20080039977A - 별개의 판독-기록 회로를 구비한 ｓｒａｍ 셀 - Google Patents

별개의 판독-기록 회로를 구비한 ｓｒａｍ 셀 Download PDF

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Abstract

본 발명은 SRAM 셀 코어(105), SRAM 셀(100) 및 SRAM 장치에 기록하거나, 그것으로부터 판독하기 위한 회로를 제공한다. 본 발명의 일 특징에 따르면, 회로는 적어도 하나의 기록 트랜지스터(150)를 포함하는 SRAM 셀 코어와 결합된 기록 회로를 포함한다. 또한 회로는 기록 트랜지스터의 게이트 신호와 공통된 게이트 신호를 가지는 적어도 하나의 판독 트랜지스터(185)를 포함하는 SRAM 셀 코어와 결합된 판독 회로를 포함한다. 판독 트랜지스터 및 기록 트랜지스터는 공통 게이트 신호를 공유하고, 각각은 전기적 특성을 가지며, 판독 트랜지스터의 전기적 특성은 기록 트랜지스터의 전기적 특성과 상이하다.
SRAM, 기록-판독 회로, 별개의 판독 회로, 판독 트랜지스터.

Description

별개의 판독-기록 회로를 구비한 ＳＲＡＭ 셀{SRAM CELL WITH SEPARATE READ-WRITE CIRCUITRY}
본 발명은 일반적으로 SRAM(static random access memory) 장치에 관한 것이고, 보다 구체적으로는 각 저장 셀과 연관된 판독 트랜지스터를 구비한 SRAM 장치에 관한 것이다.
상이한 유형의 메모리가 다양한 목적으로 전자 장치에 사용된다. 판독 전용 메모리(ROM) 및 랜덤 액세스 메모리(RAM)는 상이한 메모리 기능을 위하여 컴퓨터 에서 일반적으로 사용되는 메모리 중 2가지 유형이다. ROM은 전원이 꺼져도 저장된 데이터를 유지하므로, 장치를 시동하는데 필요한 프로그램을 저장하기 위하여 주로 채용된다. 하지만, 일반적으로 ROM은 변경될 수가 없다. 반면에, RAM은 데이터가 메모리 셀과 연관되는 선택된 주소에 기록되거나 그 주소로부터 판독될 수 있게 하므로, 통상적으로 장치가 정상 동작하는 동안 사용된다.
2가지 일반적인 유형의 RAM으로서, 동적 RAM(DRAM) 및 정적 RAM(SRAM)이 있다. DRAM은 리프레시(refresh)되어야만 하지만, SRAM보다 저렴하며 칩의 공간을 적게 요구하기 때문에, 일반적으로 컴퓨터 또는 기타 전자 장치의 주 메모리로 사용된다. SRAM은 좀더 비싸고 공간도 많이 차지하지만, 리프레시를 요구하지 않으 므로 좀더 빠르다. 이러한 특성 때문에, SRAM 장치는 랩탑 컴퓨터 및 개인용 휴대 단말기(PDA)와 같은 휴대용 장비에 대해 특히 바람직하다.
일반적인 SRAM 장치는 수천 개의 정보 비트를 저장하도록 설계된다. SRAM이 제조된 반도체 기판 상의 공간을 효율적으로 사용할 수 있도록 행 및 열로 조직된 개별 셀에 이들 비트가 저장된다. 일반적으로 사용되는 셀 아키텍처는 6개의 MOS 트랜지스터를 갖기 때문에 "6T" 셀로 알려져 있다. SRAM 셀 코어를 이루는 4개의 트랜지스터는, 전력이 공급되는 동안 그것에 부과된 상태를 계속 유지하는 쌍안정 회로(bi-stable circuit)로 동작하는 교차-결합 반전기(cross-coupled inverter)로 구성된다. 각 반전기는 부하 트랜지스터(load transistor) 및 구동 트랜지스터(driver transistor)를 포함한다. 2개의 트랜지스터의 출력은 한 상태에서 다른 상태로 변환되는 동안 외에는 반대 상태일 것이다. 부가적인 2개의 트랜지스터는 "전달" 트랜지스터로 알려져 있으며, 판독 동작(이하, READ) 또는 기록 동작(이하, WRITE) 중에 교차-결합 반전기에 대한 액세스를 제공한다. 전달 트랜지스터의 게이트 입력은 일반적으로 "워드 라인", 즉 WL에 접속된다. 하나의 전달 트랜지스터의 드레인은 "비트-라인", 즉 BL에 접속되며, 다른 전달 트랜지스터의 드레인은 비트-라인의 논리 부정, 즉 BL_에 접속된다.
6T 셀에 대한 WRITE는 원하는 값을 BL에, 그 값의 보수(complement)를 BL_에 인가하며(assert), WL을 인가함으로써 실행된다. 따라서, 교차-결합 반전기의 기존 상태에 현재 값이 겹쳐 써진다. READ는 먼저 두 비트라인을 모두 논리적 하이 상태(logical high state)로 프리차징(precharging)하고 나서 WL을 인가함으로써 실행된다. 이러한 경우, SRAM 셀의 반전기들 중의 하나의 출력이 하나의 비트라인을 그것의 프리차징된 값보다 낮게 끌어내릴 것이다. 감지 증폭기(sense amplifier)는 비트라인 상의 전압 차이를 감지하여, SRAM 셀의 내부 저장 상태에 따라 논리 "1" 또는 "0"을 산출한다.
SRAM 셀의 트랜지스터 설계시 고려할 것은 트랜지스터의 기하 파라미터이다. 트랜지스터의 최대 구동 전류 용량으로도 알려진 포화 구동 전류(IDsat) 및 속도는 게이트 길이 및 폭에 의해 대부분 결정된다. 미리 저장된 데이터가 판독 동작으로 인해 소실되지 않는 것이 보장되도록, 6T 셀의 6개의 트랜지스터의 게이트 길이와 폭에 대해 적절한 값이 선택되어야 한다. READ 중에 BL 및 WL 전압이 적용되는데 트랜지스터 파라미터 값이 부적절하면, 제조 공정의 불완전성에서 기인하는 무작위의 비대칭성으로 인하여 메모리 셀의 상태가 변경되는 결과를 낳을 수 있다. 이러한 READ의 불안정성을 방지해야 할 필요성으로 인하여 6T 셀의 트랜지스터의 설계 파라미터에 대해 바람직하지 못한 제한이 가해지면, 영역 및 전력 제한을 벗어나지 않고 셀에 기록할 수 있는 능력을 유지하면서 SRAM의 READ 성능을 향상시키기 위한 설계자의 역량을 제한한다.
6T SRAM 셀의 설계에 대한 제한은, 일반적으로 안정성을 보장하기 위하여 전달 게이트가 반전기 구동 트랜지스터보다 상대적으로 약하게 설계되지만, WRITE를 가능하게 하기 위하여 반전 부하 트랜지스터보다는 상대적으로 강하게 설계된다는 점이다. 또한, 안정성 면에서 반전기 부하 트랜지스터가 반전기 구동 트랜지스터 에 비하여 너무 약해서는 안 된다. 또한, 트랜지스터가 전도되기 시작하는 문턱 전압(Vt)이 상대적으로 낮은 반전기 트랜지스터는 SRAM 셀의 안정성을 악화시킬 수 있다.
종래 기술은 양호한 안정성을 위하여 전달 게이트를 상대적으로 약하게 허용하도록 WRITE를 보조하기 위한 방법을 포함한다. 이 종래 기술은 BL을 WRITE에 대해서, SRAM의 낮은 공급 전압(VSS)보다 낮게 내리는 단계, 또는 WRITE를 위한 반전기에 대한 높은 공급 전압(VDD)을 READ를 위한 것보다 낮게 제공하는 단계를 포함한다. 그러나, 이 종래 기술에 의하여 전달 게이트가 상대적으로 약해지면 판독 전류를 악화시키는 바람직하지 못한 영향을 미친다.
또한, 종래 기술은 READ 및 WRITE를 위한 별개의 포트를 갖는 메모리 셀을 포함하며, 언뜻 보기에는 빠른 READ가 가능하도록 제한의 일부를 완화하는 것으로 보일 수 있다. 그러나, 이러한 셀은 통상 상대적으로 대형이다. 또한, 하나의 WRITE 사이클에서 WRITE를 위해 선택된 행의 셀 중 일부만이 기록된 어레이에서는 선택된 행의 어드레스 미지정 셀을 업세팅하여서는 안 되는 제한이 여전히 존재한다. 선택된 행의 미기록 셀은 READ를 위한 것과 유사한 바이어스 조건을 필요로 하여, 업세팅되기 쉽다.
따라서, 상대적으로 소형의 레이아웃을 사용하여 좀더 고속의 SRAM을 설계하기 위하여 SRAM 셀 트랜지스터의 설계 파라미터에 대한 제한을 완화하는 SRAM 셀 설계가 당업계에서 요구되고 있다.
종래 기술의 상기 논의된 결점을 극복하기 위하여, 본 발명은 SRAM 셀 코어, SRAM 셀, 및 SRAM 장치로부터 판독하고 그것에 기록하기 위한 회로를 제공한다. 본 발명의 일 특징에 따르면, 회로는 판독 트랜지스터의 전기적 특성과는 상이한 전기적 특성을 갖는 하나 이상의 기록 트랜지스터를 포함하는 SRAM 셀 코어와 결합된 판독 회로를 포함한다. 또한, 회로는 기록 트랜지스터의 게이트 신호와 공통된 게이트 신호를 가지는 적어도 하나의 판독 트랜지스터를 포함하는 SRAM 셀 코어와 결합된 판독 회로를 포함한다. 나아가, 기록 트랜지스터 및 판독 트랜지스터는 공통의 게이트 신호를 가진다.
본 발명의 또 다른 특징에 따르면, 본 발명은 한 쌍의 교차-결합 반전기, 그리고 워드 라인에 의하여 게이트 제어되고(gated) 교차-결합 반전기 중의 하나의 출력 및 기록 비트-라인 사이에 결합되는 기록 트랜지스터를 포함하는 SRAM 셀을 제공한다. 또한, SRAM 셀은 워드 라인에 의하여 게이트 제어되고 판독 비트라인 및 판독 구동 트랜지스터 사이에 결합되는 판독 트랜지스터를 포함한다. 판독 구동 트랜지스터는 판독 트랜지스터 및 전압원 사이에 결합되고, 교차-결합 반전기 중의 하나의 출력에 의하여 게이트 제어된다.
본 발명의 또 다른 특징에 따르면, 본 발명은 행 및 열로 배치된 SRAM의 어레이를 포함하는 SRAM 장치를 제공한다. 워드 라인은 적어도 하나의 행과 연관되고, 판독 및 기록 모두를 위하여 행의 셀에 대한 액세스를 제어할 수 있다. 기록 비트-라인은 하나 이상의 열과 연관되고, 기록을 위하여 행의 셀에 입력을 제공할 수 있다. 판독 비트-라인은 행과 연관되며, 행의 셀로부터 출력을 수신할 수 있다.
도 1은 본 발명의 사상에 따른, SRAM 셀 코어로부터 판독하고 그것에 기록하기 위한 회로 및 SRAM 셀 코어를 포함하는 8-트랜지스터(8T) SRAM 셀을 도시하는 도면.
도 2는 도 1에 도시된 판독 및 기록 회로를 갖는 SRAM 셀의 반도체 기판 상의 예시적인 물리적 레이아웃을 도시하는 도면.
도 3은 도 2에 정의된 영역을 사용하는 SRAM 장치 행의 2개 열에 대한 2가지 실시예를 개략적으로 도시하는 도면.
도 4는 본 발명의 사상에 따라 설계된, 도 1에 도시된 8T SRAM 셀을 이용하는 SRAM 셀 장치 아키텍처의 개략도.
도 5는 본 발명의 사상에 따라 설계된 10T SRAM의 실시예를 도시하는 도면.
도 6은 도 5에 도시된 판독 및 기록 회로를 갖는 SRAM 셀의 반도체 기판 상의 예시적인 물리적 레이아웃을 도시하는 도면.
도 7은 도 6에 정의된 영역을 사용하는 SRAM 장치 행의 2개 열에 대한 3가지 실시예를 개략적으로 도시하는 도면.
도 8은 본 발명의 사상에 따라 설계된, 도 5에 도시된 10T SRAM 셀을 이용하는 SRAM 셀 장치 아키텍처의 개략도.
먼저 도 1을 참조하면, 본 발명의 사상에 따른, SRAM 셀 코어로부터 판독하고 그것에 기록하기 위한 회로 및 SRAM 셀 코어(105)를 포함하는 8-트랜지스터(8T) SRAM 셀이 도시된다. SRAM 셀 코어(105)는 2개의 반전기를 사용하는 종래의 설계이다. 제1 반전기는 제1 구동 트랜지스터(110) 및 제1 부하 트랜지스터(115)를 포함한다. 제2 반전기는 제2 구동 트랜지스터(120) 및 제2 부하 트랜지스터(125)를 포함한다. 이러한 SRAM 셀 코어(105)의 종래의 실시예에서, 구동 트랜지스터(110 및 120)는 n-채널 MOSFET이고, 부하 트랜지스터(115 및 125)는 p-채널 MOSFET이다.
제1 반전기는 제1 부하 트랜지스터(115)의 드레인 및 제1 구동 트랜지스터(110)의 드레인 사이의 접속에 의하여 형성되는 제1 출력(130), 그리고 제1 구동 트랜지스터(110)의 게이트 및 제1 부하 트랜지스터(115)의 게이트 사이의 접속에 의하여 형성되는 제1 입력(135)을 포함한다. 유사하게, 제2 반전기는 제2 부하 트랜지스터(125)의 드레인 및 제2 구동 트랜지스터(120)의 드레인 사이의 접속에 의하여 형성되는 제2 출력(140), 그리고 제2 구동 트랜지스터(120)의 게이트 및 제2 부하 트랜지스터(125)의 게이트 사이의 접속에 의하여 형성되는 제2 입력(145)을 포함한다. 종래의 방식에서는, 제1 반전기 및 제2 반전기가 교차-결합되어, 즉 각 반전기의 출력이 다른 반전기의 입력에 접속되어, 하나의 정보 비트를 저장하는 SRAM 셀 코어를 형성한다.
또한, 종래의 방식에서는, 기록 트랜지스터(150)가 제1 출력(130)에 접속된다. 유사하게, 상보형 기록 트랜지스터(complementary write transister; 155)가 제2 출력(140)에 접속된다. 기록 트랜지스터(150) 및 상보형 기록 트랜지스 터(155)의 게이트는 워드라인(WL)(160)에 각각 접속된다. 더불어, 기록 트랜지스터(150) 및 상보형 기록 트랜지스터(155)는 WL(160), 기록 비트-라인(WBL)(165) 및 상보형 기록 비트-라인(WBL_)와 협력하여 SRAM 셀(100)의 상태를 강제하는데 사용되는 기록 회로를 형성한다. 예컨대, WBL_(170)이 VSS(180)의 값으로 설정되면서 WBL(165)은 VDD(175)의 값으로 설정되면, WL(160)이 (VDD로 설정되어) 인가될 때, 제1 반전기의 출력(130)은 VDD에 부하 트랜지스터(115)의 드레인-소스 전압을 더한 것으로 설정될 것이며, 제2 반전기의 출력(145)은 VSS에 구동 트랜지스터(120)의 드레인-소스 전압을 더한 것으로 설정될 것이다. 이러한 상태는 SRAM 셀 코어(105)에 대한 논리 "1"로 해석될 수 있다. WBL(165)을 VSS로 설정하고, WBL_(170)를 VDD로 설정하여 이러한 동작을 반복함으로써, SRAM 셀 코어(105)를 논리 "0"으로 설정할 수 있음은 매우 명백하다.
본 발명의 일 실시예에서, 판독 트랜지스터(185) 및 판독 구동 트랜지스터(190)를 포함하는 판독 회로를 사용함으로써 SRAM 셀 코어(105)의 상태가 판정될 수 있다. 도 1에 도시된 실시예에서, 판독 구동 트랜지스터(190)의 게이트는 제2 반전기의 제2 출력(140)에 접속된다. 판독 트랜지스터(185)의 소스는 판독 구동 트랜지스터(190)의 드레인에 접속되고, 판독 트랜지스터(185)의 드레인은 판독 비트-라인(RBL)(195)에 접속된다. 판독 트랜지스터(185)의 게이트는 워드 라인(WL)(160)에 접속되므로, 기록 트랜지스터(150) 및 판독 트랜지스터(185)가 공통 의 게이트 신호를 갖게 된다. READ 및 WRITE 모두를 위한 공통 워드 라인의 사용을 통하여, SRAM 셀(100)을 포함하는 메모리 장치의 주변 회로 설계가 간단해지므로 소형 셀 레이아웃이 가능해진다.
SRAM 셀 코어(105)가 논리 0을 저장하고 있는 경우, 제2 반전기의 출력이 하이이기 때문에, 판독 구동 트랜지스터(190)가 켜져 판독 구동 트랜지스터(190)로부터 VSS(180)로의 저 저항 경로가 형성된다. SRAM 셀(100)의 상태는 RBL(195)의 상태를 VDD에 가깝게 프리차징하고, WL(160)을 인가함으로써 판정될 수 있다. 또는, RBL(195)을 VDD보다 낮은 전압으로 프리차징하여 READ에 의해 소비되는 전력을 감소시킬 수 있다. 판독 구동 트랜지스터(190)가 켜져 있기 때문에, WL(160)을 인가함으로써 판독 트랜지스터(185)가 켜지면, RBL(195)는 그것의 프리차지 전압보다 낮게 끌어 내려진다. 그러나, SRAM 셀(100)이 논리 1로 설정된 경우, 제2 반전기의 출력은 논리 0이고, 판독 구동 트랜지스터(190)가 꺼질 것이다. WL(160)이 인가되면, 판독 트랜지스터(185)가 켜지지만, RBL(190)은 프리차지 전압, 즉 논리 1로 유지된다.
SRAM 셀 설계 분야의 당업자라면 반전기 트랜지스터 및 기록 트랜지스터의 전기적 특성이 조화를 이루어 SRAM 셀(100)의 안정성을 최적화함을 인식할 것이다. 판독 및 기록 기능 모두가 기록 트랜지스터(150) 및 상보형 기록 트랜지스터(155)에 의하여 제공되는 경우, 최대 구동 전류(IDsat), 그리고 기록 트랜지스터(150) 및 상보형 기록 트랜지스터(155)의 턴-온 시간(turn-on time)에 의하여 판독 동작에 대해 요구되는 시간이 제한될 것이다. 그러나, 본 발명은 유익하게도 판독 트랜지스터(185)의 최대 구동 전류 또는 문턱 전압이 SRAM 셀 안정성에 대한 제한으로부터 실질적으로 독립적으로 설계될 수 있게 한다. 따라서, 판독 트랜지스터(185)는 기록 트랜지스터(150)와 상이한 전기적 특성을 갖도록 설계될 수 있다.
일 실시예에서, 판독 트랜지스터(185)는 기록 트랜지스터(150)보다 큰 IDsat를 갖도록 설계된다. 다른 실시예에서, 판독 트랜지스터(185)는 기록 트랜지스터(150)보다 빠르게 턴온되도록 설계된다. 또 다른 실시예에서, 판독 트랜지스터(185)의 문턱 전압은 기록 트랜지스터(150)의 문턱 전압보다 낮게 설계된다. 당업자라면 원하는 SRAM 성능에 이르기 위하여 이러한 실시예들이 원하는 대로 조합될 수 있음을 인식할 것이다.
또한, 당업자는 다른 대안적인 실시예에서 판독 회로가 상보형 트랜지스터 극성을 이용하여 설계될 수 있음을 인식할 것이다. 예컨대, 판독 트랜지스터(185)는 p-채널 트랜지스터일 수 있다. 이 실시예에서, 판독 트랜지스터(185)의 드레인은 판독 구동 트랜지스터(190)의 드레인에 접속되고, 판독 트랜지스터(185)의 소스는 RBL(195)에 접속된다. 나아가, WL(160)이 논리 0으로 인가됨에 따라 READ 중에 판독 트랜지스터(185)가 켜진다. 또 다른 실시예에서는, 판독 구동 트랜지스터(190)도 p-채널 트랜지스터로 구현되고, 그것의 소스는 VDD(175)에 접속된다. 이 실시예에서, RBL(195)는 낮게 프리차징되고, 제2 반전기 출력(140)의 낮은 전압이 판독 구동 트랜지스터(190)를 켤 때 (그에 따라 판독 구동 트랜지스터(190)는 풀업 트랜지스터가 되어) 논리 1로 끌어 올린다.
이제 도 2을 참조하면, 도 1에 도시된 판독 및 기록 회로를 갖는 SRAM 셀의 반도체 기판 상의 예시적인 물리적 레이아웃(200)이 도시된다. 명확성을 위하여, 능동 및 게이트 구조, 그리고 반전기들의 상호접속에 대한 개략적인 표시만이 도시된다. 비트-라인, 워드 라인 및 전원 공급 라인의 레이아웃은 SRAM 설계 분야의 당업자들에게 친숙한 표준 설계를 따를 수 있다. SRAM 코어 셀(105)은 제1 구동 트랜지스터(210) 및 제1 부하 트랜지스터(215), 그리고 제2 구동 트랜지스터(220) 및 제2 부하 트랜지스터(225), 뿐만 아니라 상호접속부(227) 및 비아(228)를 포함한다. 제1 구동 트랜지스터(210) 및 기록 트랜지스터(250)는 p-웰을 공유하고, 제2 구동 트랜지스터(220) 및 상보형 기록 트랜지스터(255)도 마찬가지이다. 또한, 판독 트랜지스터(285) 및 판독 구동 트랜지스터(290)는 또 다른 p-웰을 공유한다. 제1 구동 트랜지스터(210), 제1 부하 트랜지스터(215) 및 판독 구동 트랜지스터(290)의 게이트는 공통 게이트 구조를 가지는데, 이는, 폴리실리콘과 같이 길고 가느다란 한 조각(single strip)의 게이트 재료를 사용하여 그들이 결합됨을 의미한다. 유사하게, 제2 구동 트랜지스터(220) 및 제2 부하 트랜지스터(225)의 게이트는 공통 게이트 구조를 가지는데, 기록 트랜지스터(250) 및 제1 판독 트랜지스터(285)도 마찬가지이다. 판독 트랜지스터(285) 및 판독 구동 트랜지스터(290)의 게이트 폭이 동등하게 도시되어 있지만, 당업자라면 이들 게이트 폭을 상이하게 설계하면서 본 발명의 사상을 유지할 수 있음을 인식할 것이다.
도 2의 실시예에서는, 판독 트랜지스터(285)의 게이트 폭이 기록 트랜지스 터(250)의 게이트 폭보다 넓은 것으로 도시된다. 이러한 경우, 판독 트랜지스터(285)는 기록 트랜지스터(250)보다 큰 최대 구동 전류를 가지며, 기록 트랜지스터(250)가 판독 트랜지스터로도 사용되는 경우보다 빠른 판독 동작이 제공된다. 또한, 판독 트랜지스터(285)의 게이트 길이가 기록 트랜지스터(250)의 게이트 길이보다 짧게 도시되어 있는데, 이는 판독 트랜지스터(285)에 대해 기록 트랜지스터(250)보다 빠른 턴-온을 제공하는 것이다. 선택적으로, 또는 짧은 게이트 길이와 조합하여, 판독 트랜지스터(285)의 문턱 전압이 기록 트랜지스터(250)의 경우보다 낮게 설계되어 판독 트랜지스터(285)의 좀더 빠른 턴-온을 얻을 수 있다. SRAM 설계 분야의 당업자라면, 회로의 설계 제한을 충족시키기 위하여 이러한 설계 옵션을 원하는 대로 조합할 수 있음을 인식할 것이다.
도 2의 실시예에서, (예컨대, 구동 트랜지스터(210, 220) 및 부하 트랜지스터(215, 225)와 같이) 교차-결합 반전기를 구성하는 트랜지스터 및 WRITE 트랜지스터(250, 255)의 게이트 길이가 사용 중인 반도체 기술에서 이용가능한 최소 게이트 길이보다 길게 도시되어 있고, 이는 채널 도핑의 공정 편차 또는 임의의 무작위 편차 중 어느 하나로부터의 변동성을 감소시키는 것이다. 교차-결합 반전기의 트랜지스터 및 WRITE 트랜지스터에서의 이러한 변동은 셀이 액세스될 때 SRAM 코어 셀의 상태를 업세팅할 가능성을 상당히 증가시킬 수 있다. READ 트랜지스터(285) 및 판독 구동 트랜지스터(290)에서의 유사한 변동은 그렇게 심각한 열화 효과를 갖지 않는다. 따라서, 트랜지스터들(285 및 290)은 유익하게도 최소 게이트 길이로 설계될 수 있다.
도 2의 물리적 레이아웃이 영역들(297, 298a, 298b 및 299)을 정의하면서 도시되어 있다. 영역(297)은 제1 부하 트랜지스터(215) 및 제2 부하 트랜지스터(225)를 포함한다. 영역(298a)은 제1 구동 트랜지스터(210) 및 기록 트랜지스터(250)를 포함하며, 영역(298b)은 제2 구동 트랜지스터(220) 및 상보형 기록 트랜지스터(255)를 포함한다. 영역(299)은 판독 트랜지스터(285) 및 판독 구동 트랜지스터(290)를 포함한다. 도 2에 도시된 영역의 레이아웃에 따르면, 제1 구동 트랜지스터(210)가 기판 상에서 실질적으로 구동 트랜지스터(285) 및 제1 부하 트랜지스터(215) 사이에 배치되게 된다. 하지만, 본 발명에 따라 설계된 SRAM의 물리적 요소들의 이러한 상대적인 배치는 가능한 몇몇 실시예 중의 하나일 뿐이다. 부가적인 실시예가 도 3과 관련하여 논의된다.
도 3에서, SRAM 장치의 행의 2개 열이 도 2에 도시된 영역들을 이용하여 도시되어 있다. 도 3a는 예시적인 물리적 레이아웃(200)을 이용하는 SRAM 장치의 한 행의 2개 열을 도시한다. 종래의 SRAM 설계에서, 인접 열의 셀은 거울 대칭선(301)으로 표시된 바처럼, 통상 거울 상으로 물리적으로 배치된다. 따라서, 도 3a에는, N열의 SRAM 셀의 영역(299)이 N+1열의 SRAM 셀의 영역(299)에 인접하게 배치되어 있다. 유사한 방식으로, N+1열의 SRAM 셀의 영역(298b)이 (도시되지 않은) N+2열의 SRAM 셀의 영역(298b)에 물리적으로 인접하게 배치된다. 이 실시예에서는 N열에서 SRAM 셀의 우측에 그 셀의 판독 트랜지스터(285)를 배치하고, N+1열에서는 SRAM 셀의 좌측에 그 셀의 판독 트랜지스터(285)를 배치한다. 또한, 인접 열에서 각각의 셀의 동일 측면, 즉 좌측 또는 우측 중의 일측 상에 판독 트랜지스터(285) 를 갖도록 또 다른 셀 레이아웃이 이용될 수 있다.
본 발명에 따라 설계된 SRAM 셀의 판독 트랜지스터는 더 큰 구동 전류 및 더 짧은 턴-온 시간을 (결과적으로 더 낮은 전압 상승 시간과 함께) 가질 수 있기 때문에, 도 3a의 레이아웃에 따르면 SRAM 장치의 인접 열의 SRAM 셀의 RBL들 사이에 바람직하지 못한 리액턴스 결합이 나타날 수 있다. 이러한 결합은 SRAM 장치 설계에서 잡음 마진을 줄이는 결과를 낳을 수 있다. 셀 간의 이러한 결합을 감소시키기 위하여, 도 3b에 도시된 것과 같은 다른 실시예에서 영역들(298a 및 299)의 위치가 뒤바뀔 수 있다. 이 구성은 판독 트랜지스터(285)를 실질적으로 제1 구동 트랜지스터(210) 및 제1 부하 트랜지스터(215) 사이에 배치하는 것이어서, 한 열의 SRAM 셀의 트랜지스터 및 인접 열의 SRAM 셀의 트랜지스터 사이의 결합을 감소시킨다. 이러한 방식으로, SRAM 장치의 잡음 마진이 증가될 수 있다. 도 3a의 레이아웃 및 도 3b의 레이아웃 모두에서, 판독 트랜지스터(285)는 기록 트랜지스터(250)와 인접하게 배치되고, 판독 트랜지스터(285) 및 기록 트랜지스터(250)는 공통 게이트를 공유한다. 또한, 판독 구동 트랜지스터(290)는 제1 구동 트랜지스터(210)와 인접하게 배치되고, 판독 구동 트랜지스터(290) 및 제1 구동 트랜지스터(210)도 또한 공통 게이트를 공유한다.
이제 도 4를 참조하면, 본 발명의 사상에 따라 설계된 SRAM 셀(100)을 갖는 SRAM 장치(400)가 도시되어 있다. SRAM 장치(400)는 종래의 주소 복호기(410), 복수의 기록 구동기(420), 감지 증폭기(430), 판독 구동기(440), 및 여러 개일 수 있는 SRAM 셀(100)을 포함한다. 주소 복호기(410)는 SRAM 셀(100)의 m개 행 각각과 접속되는 다수의 워드 라인(WL0, WL1, … WLm -1, WLm)을 출력한다. 각 기록 구동기(420)는 WBL 및 WBL_ 신호를 생성하고, 이들 신호는 n개 행 각각의 SRAM 셀(100)과 접속된다. 이러한 방식으로, m 및 n의 적절한 선택에 의하여 각 SRAM 셀(100)에 기록하거나, 그것으로부터 판독할 수 있다.
READ 사이클에서, WBL 및 WBL_은 메모리 셀의 업셋을 유발하지 않는 전압으로 유지된다. 일 실시예에서, WBL 및 WBL_의 최대 전압은 어레이 고 공급 전압(array high supply voltage), VDD이다. 또 다른 실시예에서, WBL 및 WBL_의 최대 전압은 n-채널 트랜지스터의 문턱 전압인 Vm에 가깝게 VDD 이하로 감소된다. 후자의 실시예는 셀 안정성을 증가시키지만, 종래의 6T SRAM 셀에서는 판독 전류를 감소시키는 바람직하지 못한 영향을 미칠 수 있다. 본 발명의 사상에 따라 8T SRAM 셀을 사용하면, 실질적으로 판독 전류의 감소가 일어나지 않는다.
WRITE가 수행될 때, 예시적인 실시예에서, WBL 및 WBL_ 중의 하나가 낮게 구동된다. 다른 예시적인 실시예에서는, WBL 및 WBL_ 중 나머지 하나가 높게 구동된다. 또 다른 예시적인 실시예에서는, SRAM 셀(100)의 안정성을 증가시키기 위해 이루어질 수 있는 것처럼, 약한 기록 트랜지스터(150) 및 상보형 기록 트랜지스터(155)로 셀이 설계된 경우, WBL 및 WBL_ 중의 하나가 VSS보다 낮게 구동되어 WRITE를 보조한다.
또한, 본 발명에 따라, 복수의 판독 구동기(440)가 도 4에 도시된다. 각 판독 구동기(440)는 n개 열 각각의 SRAM 셀(100)과 접속된다. 이 예시적인 실시예에 서, 판독 구동기(440)는 판독 중인 SRAM 셀(100)의 행에 대응하는 WL을 인가하면서 RBL 라인을 프리차징한다. 선택적으로, RBL은 READ 사이클에만 프리차징된다. 다른 실시예에서, 선택된 행의 복수의 셀 중의 일부만이 판독되고, 판독되는 일부 셀과 연관된 RBL만이 선택적으로 프리차징된다. 또 다른 실시예에서, 판독되는 일부 셀과 연관되지 않은 RBL 상의 전압은 프리차징되지 않지만, 판독 트랜지스터(185)의 소스 전압과 실질적으로 동일한 전압으로 유지되거나, 부동 상태로 유지될(float) 수 있다. READ 사이클이 아니거나 RBL이 판독되는 셀과 연관되지 않은 경우, RBL을 부동 상태로 유지시키거나, RBL을 판독 트랜지스터의 소스 전압과 실질적으로 동일한 전압으로 유지시킴으로써 누설 전류가 유익하게 감소된다. 이는 전력 소비에 대한 부정적인 영향을 최소화하면서 낮은 문턱 전압을 가지는 판독 및 판독 구동 트랜지스터를 이용할 수 있게 한다. 나아가, 감지 증폭기(430)는 판독 중인 SRAM 셀의 상태로 인한 RBL 라인 상의 전압 변화를 디지털 값으로 변환함으로써, 관심 있는 SRAM 셀(100)의 상태를 판정한다.
이제 도 5를 참조하면, 본 발명의 사상에 따라 설계된 10T SRAM 셀(500)이 도시된다. 이 실시예에서, 상보형 판독 트랜지스터(510) 및 상보형 판독 구동 트랜지스터(520)가 도 1의 실시예에 부가되어 10T SRAM 셀을 형성한다. 상보형 판독 트랜지스터(510)의 소스는 상보형 판독 구동 트랜지스터(520)의 드레인에 접속된다. 상보형 판독 구동 트랜지스터(520)의 게이트는 제1 반전기의 출력(130)에 접속되고, 상보형 판독 트랜지스터(510)의 드레인은 상보형 판독 비트-라인인 RBL_(530)에 접속된다. 프리차지가 사용되는 경우, RBL_(530)은 VDD 정도의 전압 또는 VDD보다 낮은 전압으로 프리차징되어 전력 소비를 감소시킨다. 상보형 판독 트랜지스터(510)는 도 5에 n-채널 트랜지스터로 도시되어 있다.
도 1의 실시예의 경우와 같이, 당업자라면 판독 트랜지스터(510) 및 판독 구동 트랜지스터(520)가 p-채널 트랜지스터로 구현될 수 있음을 인식할 것이다. 그러한 경우, 도 1의 논의에서 설명된 것과 유사한 방식으로 전기 접속이 이루어질 것이다.
도 5에 도시된 실시예에서, WL(160)이 인가되면, RBL(195)는 제1 반전기의 상태를 반영할 것이고, RBL_(530)은 제2 반전기의 상태를 반영할 것이다. 나아가, RBL(195) 및 RBL_(530) 사이의 차동 전압을 디지털 값으로 변환함으로써 SRAM 셀(500)의 상태가 판정된다. 이 실시예에서는, 차동 감지를 위하여 상대적으로 적은 전압 변동폭이 요구되므로, 도 1의 실시예에 비하여 이로운 잡음 면역성이 제공되며, RBL(195) 및 RBL_(530) 상의 캐패시턴스가 상대적으로 큰 대형 어레이에 일반적으로 더 빠른 READ가 제공된다.
도 6에서, 10T SRAM 설계(500)를 이용하는 물리적인 레이아웃(600)의 예시적인 실시예가 도시된다. 이 실시예는 상보형 판독 트랜지스터(610) 및 상보형 판독 구동 트랜지스터(620) 외에는 도 2에 도시된 것과 동일하다. 또한, 영역(699)은 이들 부가적인 트랜지스터와 연관된 기하 구조를 포함하는 것으로 정의된다. 그 외의 영역들은 도 2에서와 마찬가지로 정의된다.
이제 도 7a를 참조하면, 도 6의 물리적인 레이아웃이 도 6에 정의된 영역을 이용하여 개략적으로 도시된다. 도 7a에서, 도 3과 마찬가지로, SRAM 장치에서 2개 열들이 반영될(mirror) 수 있는 선을 정의하는 거울 대칭선(701)과 함께 예시적인 SRAM 장치 레이아웃의 2개 열이 도시되어 있다. 도 7a의 실시예에서, 이웃하는 SRAM 셀들의 영역들(299)은 상호 간에 인접하고, 영역들(699)도 마찬가지이다. 따라서, N열의 SRAM 셀의 판독 트랜지스터(285)는 N+1열의 SRAM 셀의 판독 트랜지스터(285)와 매우 근접하며, N+1열의 SRAM 셀의 상보형 판독 트랜지스터(610)는 (도시되지 않은) N+2열의 SRAM 셀의 판독 트랜지스터(610)와 매우 근접하다. 이러한 구성은 판독 트랜지스터 쌍 사이의 바람직하지 못한 리액티브 결합으로 이어져, SRAM 셀의 잡음 마진을 감소시킬 수 있다.
도 7b의 실시예에서, 영역들(298a 및 299)의 위치가 뒤바뀌어서, 판독 트랜지스터(285)가 실질적으로 제1 구동 트랜지스터(210) 및 제1 부하 트랜지스터(215) 사이에 배치되어 있다. 도 3의 논의에서 상술한 바와 같이, 이러한 구성은 이웃하는 셀의 판독 트랜지스터(285) 사이의 결합을 감소시키지만, 또 다른 쌍의 이웃하는 셀의 상보형 판독 트랜지스터(610)들이 매우 근접하게 되어 이들 사이에 더 큰 결합이 생기게 한다. 도 7b의 구성은 판독 트랜지스터 사이의 결합으로 인한 노이즈 마진을 중간 정도로 감축하는 것으로 볼 수 있다.
도 7c에 도시된 바람직한 실시예에서, 영역들(298b 및 699)의 위치가 또한 뒤바뀌어서, 상보형 판독 트랜지스터(610)가 실질적으로 제2 구동 트랜지스터(220) 및 제2 부하 트랜지스터(225) 사이에 배치되어 있다. 이러한 경우, 한 SRAM 레이 아웃(600)의 판독 트랜지스터가 이웃하는 SRAM 레이아웃(600)의 판독 트랜지스터와 바로 인접하는 경우는 전혀 없다. 이 실시예는 판독 트랜지스터 사이의 결합으로 인한 노이즈 마진을 최저로 감소시키는 것으로 볼 수 있다.
마지막으로, 도 8을 참조하면, SRAM 셀(500)을 이용하는 SRAM 장치(800)의 개략도가 도시되어 있다. 도 8의 개략도는 도 4의 개략도와 유사하다. 그러나, 각 SRAM 셀(500)이 RBL 및 RBL_을 가지므로, 두 가지 차이점이 두드러진다. 첫째로, 차동 판독 구동기(810)가 각 SRAM 셀 열의 RBL 및 RBL_ 라인의 상태를 프리차징하는 회로를 제공할 것이 요구된다. 둘째로, RBL 및 RBL_ 라인에 의해 표현되는 차동 전압을 디지털 값으로 변환하는데 차동 감지 증폭기(820)가 사용된다.
당업자라면, 청구된 발명의 범위에서 벗어나지 않고, 기술된 예시적인 실시예에 다양한 추가, 삭제, 대체 및 기타 수정이 이루어질 수 있고, 다른 실시예가 구현될 수 있음을 인정할 것이다.

Claims (9)

  1. SRAM 셀 코어에 기록하고 그것으로부터 판독하기 위한 회로로서,
    전기적 특성을 갖는 적어도 하나의 기록 트랜지스터를 포함하고, 상기 SRAM 셀 코어와 결합된 기록 회로; 및
    상기 적어도 하나의 기록 트랜지스터의 상기 전기적 특성과 상이한 전기적 특성을 갖는 적어도 하나의 판독 트랜지스터를 포함하고, 상기 SRAM 셀 코어와 결합된 판독 회로
    를 포함하고,
    상기 적어도 하나의 기록 트랜지스터 및 상기 적어도 하나의 판독 트랜지스터는 공통 게이트 신호를 가지는 회로.
  2. 제1항에 있어서,
    상기 전기적 특성은 최대 구동 전류이고, 상기 적어도 하나의 판독 트랜지스터는 상기 적어도 하나의 기록 트랜지스터보다 큰 최대 구동 전류를 가지는 회로.
  3. 제1항에 있어서,
    상기 전기적 특성은 문턱 전압이고, 상기 적어도 하나의 판독 트랜지스터는 상기 적어도 하나의 기록 트랜지스터보다 낮은 문턱 전압을 가지는 회로.
  4. 제1항에 있어서,
    상기 SRAM 셀은
    제1 부하 트랜지스터 및 제1 구동 트랜지스터를 포함하고, 입력과 출력을 가지는 제1 반전기; 및
    상기 제1 반전기와 교차-결합되고, 제2 부하 트랜지스터 및 제2 구동 트랜지스터를 포함하며, 입력과 출력을 가지는 제2 반전기
    를 포함하는 회로.
  5. 제4항에 있어서,
    상기 판독 회로는 적어도 하나의 판독 구동 트랜지스터를 더 포함하고, 상기 판독 구동 트랜지스터의 게이트는 상기 제2 반전기의 출력과 결합되며, 상기 판독 구동 트랜지스터의 드레인은 상기 적어도 하나의 판독 트랜지스터의 소스와 결합되는 회로.
  6. 제4항에 있어서,
    상기 회로는 판독 트랜지스터 및 상보형 판독 트랜지스터를 포함하는 회로.
  7. 제6항에 있어서,
    판독 구동 트랜지스터, 및 상보형 판독 구동 트랜지스터를 더 포함하고,
    상기 판독 구동 트랜지스터의 게이트는 상기 제2 반전기의 출력과 결합되고, 상기 판독 구동 트랜지스터의 드레인은 상기 판독 트랜지스터의 소스와 결합되며,
    상기 상보형 판독 구동 트랜지스터의 게이트는 상기 제1 반전기의 출력과 결합되고, 상기 상보형 판독 구동 트랜지스터의 드레인은 상기 상보형 판독 트랜지스터의 소스와 결합되는 회로.
  8. SRAM 셀로서,
    한 쌍의 교차-결합 반전기;
    워드 라인에 의하여 게이트 제어되고, 상기 교차-결합 반전기 중의 하나의 출력과 기록 비트-라인 사이에 결합되는 기록 트랜지스터; 및
    상기 워드 라인에 의하여 게이트 제어되고, 판독 비트-라인 및 판독 구동 트랜지스터 사이에 결합되는 판독 트랜지스터
    를 포함하고,
    상기 판독 구동 트랜지스터는 상기 판독 트랜지스터 및 전압원 사이에 결합되고, 상기 교차-결합 반전기 중의 하나의 출력에 의하여 게이트 제어되는 SRAM 셀.
  9. SRAM 장치로서,
    행 및 열로 배치된 SRAM 셀의 어레이;
    적어도 하나의 행과 연관되며, 판독 및 기록 모두를 위해 상기 행의 셀에 대한 액세스를 제어하도록 동작하는 워드 라인;
    적어도 하나의 열과 연관되고, 기록을 위해 상기 열의 셀에 대한 입력을 제공하도록 동작하는 기록 비트-라인; 및
    상기 적어도 하나의 열과 연관되고, 상기 열의 셀로부터 출력을 수신하도록 동작하는 판독 비트-라인
    을 포함하는 SRAM 장치.
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