JP2002100190A - メモリ回路 - Google Patents
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Abstract
(57)【要約】
【課題】 メモリセルＭij（ｉ＝１、２……ｍ；ｊ＝
１、２……ｎ；ｍ、ｎは１以上の整数）に書き込まれて
いるデータを、より少ない電源の消費電力で、より高速
に読み出すことができるようにする。 【解決手段】 読出用ビット線ＢＲj及びＢＲj′を、読
出用ビット線マルチプレクサ回路ＭＵＸＲjの絶縁型電
界効果トランジスタＱ１１及びＱ１２をそれぞれ通じて
読出用データ線ＤＲ及びＤＲ′に接続し、メモリセルＭ
ijからのデータの読み出し時、読出用ビット線ＢＲj及
びＢＲj′のビット線容量をプリチャージして後、読出
用ビット線ＢＲj及びＢＲj′中の一方のビット線容量の
充電電荷を、メモリセルＭijのデータによってオンにな
る低い閾値電圧の絶縁型電界効果トランジスタと読出用
ワード線に与えられる行選択用信号によってオンする低
い閾値電圧を有する絶縁型電界効果トランジスタを通じ
て接地に放電させる。
１、２……ｎ；ｍ、ｎは１以上の整数）に書き込まれて
いるデータを、より少ない電源の消費電力で、より高速
に読み出すことができるようにする。 【解決手段】 読出用ビット線ＢＲj及びＢＲj′を、読
出用ビット線マルチプレクサ回路ＭＵＸＲjの絶縁型電
界効果トランジスタＱ１１及びＱ１２をそれぞれ通じて
読出用データ線ＤＲ及びＤＲ′に接続し、メモリセルＭ
ijからのデータの読み出し時、読出用ビット線ＢＲj及
びＢＲj′のビット線容量をプリチャージして後、読出
用ビット線ＢＲj及びＢＲj′中の一方のビット線容量の
充電電荷を、メモリセルＭijのデータによってオンにな
る低い閾値電圧の絶縁型電界効果トランジスタと読出用
ワード線に与えられる行選択用信号によってオンする低
い閾値電圧を有する絶縁型電界効果トランジスタを通じ
て接地に放電させる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば１Ｖ以下と
いうような低い電源電圧で作動するようになされたメモ
リ回路に関する。
いうような低い電源電圧で作動するようになされたメモ
リ回路に関する。
【０００２】
【従来の技術】従来、図２を伴って次に述べるようなメ
モリ回路が、「森村他、Proceedings1999 Internationa
l Symposium on Low Power Electronics and Design, p
p.12-17, 1999」などに、提案されている。
モリ回路が、「森村他、Proceedings1999 Internationa
l Symposium on Low Power Electronics and Design, p
p.12-17, 1999」などに、提案されている。
【０００３】すなわち、ｍ×ｎ個（ただし、ｍ、ｎは１
以上の整数）のメモリセルＭ11、Ｍ12………Ｍ1n；
Ｍ21、Ｍ22………Ｍ2n；………Ｍm1、Ｍm2………Ｍ
mnと、ｍ本の書込兼読出用ワード線Ｗ1、Ｗ2………Ｗm
と、ｎ対の書込兼読出用ビット線Ｂ1及びＢ1′、Ｂ2及
びＢ2′………Ｂn及びＢn′と、ｎ個の書込兼読出用ビ
ット線マルチプレクサ回路ＭＵＸ1、ＭＵＸ2………ＭＵ
Ｘnと、ｎ個のビット線イコライザ回路ＥＱ1、ＥＱ2…
……ＥＱnと、対の書込兼読出用データ線Ｄ及びＤ′
と、ビット線プリチャージ回路ＰＲと、ビット線センス
アンプ回路ＡＭとを有する。
以上の整数）のメモリセルＭ11、Ｍ12………Ｍ1n；
Ｍ21、Ｍ22………Ｍ2n；………Ｍm1、Ｍm2………Ｍ
mnと、ｍ本の書込兼読出用ワード線Ｗ1、Ｗ2………Ｗm
と、ｎ対の書込兼読出用ビット線Ｂ1及びＢ1′、Ｂ2及
びＢ2′………Ｂn及びＢn′と、ｎ個の書込兼読出用ビ
ット線マルチプレクサ回路ＭＵＸ1、ＭＵＸ2………ＭＵ
Ｘnと、ｎ個のビット線イコライザ回路ＥＱ1、ＥＱ2…
……ＥＱnと、対の書込兼読出用データ線Ｄ及びＤ′
と、ビット線プリチャージ回路ＰＲと、ビット線センス
アンプ回路ＡＭとを有する。
【０００４】そして、メモリセルＭij（ｉ＝１、２……
…ｍ、ｊ＝１、２………ｎ）が、メモリセル用電源端
１と接地との間に、第１の導電型としてのｐ型を有する
絶縁型電界効果トランジスタＱ１と第１の導電型とは逆
の第２の導電型としてのｎ型を有する絶縁型電界効果ト
ランジスタＱ２とがそれらの順に直列に接続されている
とともにｐ型を有する絶縁型電界効果トランジスタＱ３
とｎ型を有する絶縁型電界効果トランジスタＱ４とがそ
れらの順に直列に接続され、そして、それら絶縁型電界
効果トランジスタＱ１及びＱ２のゲートが論理信号入出
力端ａに導出され、また、絶縁型電界効果トランジスタ
Ｑ３及びＱ４のゲートが論理信号入出力端ａ′に導出さ
れている構成を有するフリップフロップ回路ＦＦと、
フリップフロップ回路ＦＦの論理信号入出力端ａと書込
兼読出用ビット線Ｂjとの間にｎ型を有する絶縁型電界
効果トランジスタＱ５が接続され、その絶縁型電界効果
トランジスタゲートＱ５のゲートが書込兼読出用ワード
線Ｗiに接続されている構成を有するトランスファーゲ
ート回路ＴＧと、フリップフロップ回路ＦＦの論理信
号入出力端ａ′と書込兼読出用ビット線Ｂj′との間に
ｎ型を有する絶縁型電界効果トランジスタＱ６が接続さ
れ、その絶縁型電界効果トランジスタＱ６のゲートが書
込兼読出用ワード線Ｗi′に接続されている構成を有す
るトランスファーゲート回路ＴＧ′とを有する。
…ｍ、ｊ＝１、２………ｎ）が、メモリセル用電源端
１と接地との間に、第１の導電型としてのｐ型を有する
絶縁型電界効果トランジスタＱ１と第１の導電型とは逆
の第２の導電型としてのｎ型を有する絶縁型電界効果ト
ランジスタＱ２とがそれらの順に直列に接続されている
とともにｐ型を有する絶縁型電界効果トランジスタＱ３
とｎ型を有する絶縁型電界効果トランジスタＱ４とがそ
れらの順に直列に接続され、そして、それら絶縁型電界
効果トランジスタＱ１及びＱ２のゲートが論理信号入出
力端ａに導出され、また、絶縁型電界効果トランジスタ
Ｑ３及びＱ４のゲートが論理信号入出力端ａ′に導出さ
れている構成を有するフリップフロップ回路ＦＦと、
フリップフロップ回路ＦＦの論理信号入出力端ａと書込
兼読出用ビット線Ｂjとの間にｎ型を有する絶縁型電界
効果トランジスタＱ５が接続され、その絶縁型電界効果
トランジスタゲートＱ５のゲートが書込兼読出用ワード
線Ｗiに接続されている構成を有するトランスファーゲ
ート回路ＴＧと、フリップフロップ回路ＦＦの論理信
号入出力端ａ′と書込兼読出用ビット線Ｂj′との間に
ｎ型を有する絶縁型電界効果トランジスタＱ６が接続さ
れ、その絶縁型電界効果トランジスタＱ６のゲートが書
込兼読出用ワード線Ｗi′に接続されている構成を有す
るトランスファーゲート回路ＴＧ′とを有する。
【０００５】また、書込兼読出用ビット線マルチプレク
サ回路ＭＵＸjが、書込兼読出用ビット線Ｂj及びＢj′
にｎ型を有する絶縁型電界効果トランジスタＱ２３及び
Ｑ２４がそれぞれ介挿され、それら絶縁型電界効果トラ
ンジスタＱ２３及びＱ２４のゲートが列選択用信号入力
端ＭＵＸＳjに導出されている構成を有する。
サ回路ＭＵＸjが、書込兼読出用ビット線Ｂj及びＢj′
にｎ型を有する絶縁型電界効果トランジスタＱ２３及び
Ｑ２４がそれぞれ介挿され、それら絶縁型電界効果トラ
ンジスタＱ２３及びＱ２４のゲートが列選択用信号入力
端ＭＵＸＳjに導出されている構成を有する。
【０００６】さらに、書込兼読出用ビット線Ｂ1、Ｂ2…
……Ｂnが、書込兼読出用ビット線マルチプレクサ回路
ＭＵＸ1、ＭＵＸ2………ＭＵＸnの絶縁型電界効果トラ
ンジスタＱ２３をそれぞれ通じて書込兼読出用データ線
Ｄに接続され、また、書込兼読出用ビット線Ｂ1′、
Ｂ2′………Ｂn′が、書込兼読出用ビット線マルチプレ
クサ回路ＭＵＸ1、ＭＵＸ2………ＭＵＸnの絶縁型電界
効果トランジスタＱ２４をそれぞれ通じて書込兼読出用
データ線Ｄ′に接続されている構成を有する。
……Ｂnが、書込兼読出用ビット線マルチプレクサ回路
ＭＵＸ1、ＭＵＸ2………ＭＵＸnの絶縁型電界効果トラ
ンジスタＱ２３をそれぞれ通じて書込兼読出用データ線
Ｄに接続され、また、書込兼読出用ビット線Ｂ1′、
Ｂ2′………Ｂn′が、書込兼読出用ビット線マルチプレ
クサ回路ＭＵＸ1、ＭＵＸ2………ＭＵＸnの絶縁型電界
効果トランジスタＱ２４をそれぞれ通じて書込兼読出用
データ線Ｄ′に接続されている構成を有する。
【０００７】また、ビット線イコライザ回路ＥＱjが、
書込兼読出用ビット線Ｂj及びＢj′間に、ｎ型を有し且
つゲートがプリチャージ用信号入力端ＥＱＳjに導出さ
れている絶縁型電界効果トランジスタＱ２２が接続され
ている構成を有する。
書込兼読出用ビット線Ｂj及びＢj′間に、ｎ型を有し且
つゲートがプリチャージ用信号入力端ＥＱＳjに導出さ
れている絶縁型電界効果トランジスタＱ２２が接続され
ている構成を有する。
【０００８】さらに、ビット線プリチャージ回路ＰＲ
が、プリチャージ用電源端２と書込兼読出用データ線Ｄ
との間にｐ型を有する絶縁型電界効果トランジスタＱ１
３が接続され且つプリチャージ用電源端２と書込兼読出
用データ線Ｄ′との間にｐ型を有する絶縁型電界効果ト
ランジスタＱ１４が接続されているとともに、書込兼読
出用データ線Ｄ及びＤ′間にｐ型を有する絶縁型電界効
果トランジスタＱ１５が接続され、絶縁型電界効果トラ
ンジスタＱ１３、Ｑ１４及びＱ１５のゲートがプリチャ
ージ制御用信号入力端ＰＲＳに導出されている構成を有
する。
が、プリチャージ用電源端２と書込兼読出用データ線Ｄ
との間にｐ型を有する絶縁型電界効果トランジスタＱ１
３が接続され且つプリチャージ用電源端２と書込兼読出
用データ線Ｄ′との間にｐ型を有する絶縁型電界効果ト
ランジスタＱ１４が接続されているとともに、書込兼読
出用データ線Ｄ及びＤ′間にｐ型を有する絶縁型電界効
果トランジスタＱ１５が接続され、絶縁型電界効果トラ
ンジスタＱ１３、Ｑ１４及びＱ１５のゲートがプリチャ
ージ制御用信号入力端ＰＲＳに導出されている構成を有
する。
【０００９】また、ビット線センスアンプ回路ＡＭが、
センスアンプ用電源端３と接地との間に、ｐ型を有す
る絶縁型電界効果トランジスタＱ１６とｎ型を有する絶
縁型電界効果トランジスタＱ１７とがそれらの順に直列
に接続されている直列回路とｐ型を有する絶縁型電界効
果トランジスタＱ１８とｎ型を有する絶縁型電界効果ト
ランジスタＱ１９とがそれらの順に直列に接続されてい
る直列回路との並列回路と、ｎ型を有する第２０の絶
縁型電界効果トランジスタとがそれらの順に直列に接続
され、絶縁型電界効果トランジスタＱ１６及びＱ１７の
接続中点と絶縁型電界効果トランジスタＱ１８及びＱ１
９のゲートとが書込兼読出用データ線Ｄに接続され、絶
縁型電界効果トランジスタＱ１８及びＱ１９の接続中点
と絶縁型電界効果トランジスタＱ１６及びＱ１７のゲー
トとが書込兼読出用データ線Ｄ′に接続され、絶縁型電
界効果トランジスタＱ２０のゲートがセンスアンプ活性
化用信号入力端ＡＭＳに導出されている構成を有する。
センスアンプ用電源端３と接地との間に、ｐ型を有す
る絶縁型電界効果トランジスタＱ１６とｎ型を有する絶
縁型電界効果トランジスタＱ１７とがそれらの順に直列
に接続されている直列回路とｐ型を有する絶縁型電界効
果トランジスタＱ１８とｎ型を有する絶縁型電界効果ト
ランジスタＱ１９とがそれらの順に直列に接続されてい
る直列回路との並列回路と、ｎ型を有する第２０の絶
縁型電界効果トランジスタとがそれらの順に直列に接続
され、絶縁型電界効果トランジスタＱ１６及びＱ１７の
接続中点と絶縁型電界効果トランジスタＱ１８及びＱ１
９のゲートとが書込兼読出用データ線Ｄに接続され、絶
縁型電界効果トランジスタＱ１８及びＱ１９の接続中点
と絶縁型電界効果トランジスタＱ１６及びＱ１７のゲー
トとが書込兼読出用データ線Ｄ′に接続され、絶縁型電
界効果トランジスタＱ２０のゲートがセンスアンプ活性
化用信号入力端ＡＭＳに導出されている構成を有する。
【００１０】さらに、メモリセルＭijにおけるフリップ
フロップ回路ＦＦの絶縁型電界効果トランジスタＱ１〜
Ｑ４、トランスファーゲート回路ＴＧの絶縁型電界効果
トランジスタＱ５、トランスファーゲート回路ＴＧ′の
絶縁型電界効果トランジスタＱ６、ビット線イコライザ
回路ＥＱjの絶縁型電界効果トランジスタＱ２２、書込
兼読出用ビット線マルチプレクサ回路ＭＵＸjの絶縁型
電界効果トランジスタＱ２３及びＱ２４、ビット線プリ
チャージ回路ＰＲの絶縁型電界効果トランジスタＱ１３
〜Ｑ１５、ビット線センスアンプ回路ＡＭの絶縁型電界
効果トランジスタＱ１６〜Ｑ２０が、ともに比較的高い
閾値電圧を有している。
フロップ回路ＦＦの絶縁型電界効果トランジスタＱ１〜
Ｑ４、トランスファーゲート回路ＴＧの絶縁型電界効果
トランジスタＱ５、トランスファーゲート回路ＴＧ′の
絶縁型電界効果トランジスタＱ６、ビット線イコライザ
回路ＥＱjの絶縁型電界効果トランジスタＱ２２、書込
兼読出用ビット線マルチプレクサ回路ＭＵＸjの絶縁型
電界効果トランジスタＱ２３及びＱ２４、ビット線プリ
チャージ回路ＰＲの絶縁型電界効果トランジスタＱ１３
〜Ｑ１５、ビット線センスアンプ回路ＡＭの絶縁型電界
効果トランジスタＱ１６〜Ｑ２０が、ともに比較的高い
閾値電圧を有している。
【００１１】以上が、従来提案されているメモリ回路の
構成である。このような構成を有するメモリ回路によれ
ば、書込兼読出用データ線Ｄ及びＤ′に、高電位及び低
電位でそれぞれ意味づけられた２値表示の「１」及び
「０」をとるデータの「１」及び「０」をそれぞれ与え
ている状態で、書込兼読出用ワード線Ｗiに、同じく高
電位及び低電位でそれぞれ意味づけられた２値表示の
「１」及び「０」をとる行選択用信号の「１」を、書込
兼読出用ワード線Ｗiを選択する信号として与え、次
で、書込兼読出用ビット線マルチプレクサ回路ＭＵＸj
の列選択用信号入力端ＭＵＸＳjに、同じく高電位及び
低電位でそれぞれ意味づけられた２値表示の「１」及び
「０」をとる列選択用信号の「１」を書込兼読出用ビッ
ト線Ｂj及びＢj′を選択する信号として与えれば、デー
タ信号の「１」及び「０」が、書込兼読出用ビット線マ
ルチプレクサ回路ＭＵＸiの絶縁型電界効果トランジス
タＱ２３及びＱ２４をそれぞれ通じ、次で、メモリセル
Ｍijのトランスファーゲート回路ＴＧの絶縁型電界効果
トランジスタＱ５及びトランスファーゲート回路ＴＧ′
の絶縁型電界効果トランジスタＱ６をそれぞれ通って、
フリップフロップ回路ＦＦの論理信号入出力端ａ及び
ａ′にそれぞれ与えられ、これにより、フリップフロッ
プ回路ＦＦの絶縁型電界効果トランジスタＱ１及びＱ４
がオン、絶縁型電界効果トランジスタＱ２及びＱ３がオ
フとなり、このため、メモリセル用電源端１に高電位電
源ＶＤを接続しておけば、フリップフロップ回路ＦＦの
論理信号入出力端ａ及びａ′に高電位電源ＶＤの電位
（高電位）及び接地の低電位をそれぞれとるデータの
「１」及び「０」が得られ、そして、その状態が、爾
後、書込兼読出用ワード線Ｗiに行選択用信号の「０」
が与えられることによって保たれる、という書込兼読出
用データ線Ｄ及びＤ′にデータの「１」及び「０」をそ
れぞれ与えてのデータの書き込みが行われる。なお、書
込兼読出用ワード線Ｗiに行選択用信号の「０」が与え
られるのに応じ、列選択用信号入力端ＭＵＸＳjに列選
択用信号の「０」が与えられ、また、書込兼読出用デー
タ線Ｄ及びＤ′にそれまで与えられていたデータの
「１」及び「０」が、それと同じデータの「１」及び
「０」またはそれと異なるデータの「０」及び「１」に
なる。
構成である。このような構成を有するメモリ回路によれ
ば、書込兼読出用データ線Ｄ及びＤ′に、高電位及び低
電位でそれぞれ意味づけられた２値表示の「１」及び
「０」をとるデータの「１」及び「０」をそれぞれ与え
ている状態で、書込兼読出用ワード線Ｗiに、同じく高
電位及び低電位でそれぞれ意味づけられた２値表示の
「１」及び「０」をとる行選択用信号の「１」を、書込
兼読出用ワード線Ｗiを選択する信号として与え、次
で、書込兼読出用ビット線マルチプレクサ回路ＭＵＸj
の列選択用信号入力端ＭＵＸＳjに、同じく高電位及び
低電位でそれぞれ意味づけられた２値表示の「１」及び
「０」をとる列選択用信号の「１」を書込兼読出用ビッ
ト線Ｂj及びＢj′を選択する信号として与えれば、デー
タ信号の「１」及び「０」が、書込兼読出用ビット線マ
ルチプレクサ回路ＭＵＸiの絶縁型電界効果トランジス
タＱ２３及びＱ２４をそれぞれ通じ、次で、メモリセル
Ｍijのトランスファーゲート回路ＴＧの絶縁型電界効果
トランジスタＱ５及びトランスファーゲート回路ＴＧ′
の絶縁型電界効果トランジスタＱ６をそれぞれ通って、
フリップフロップ回路ＦＦの論理信号入出力端ａ及び
ａ′にそれぞれ与えられ、これにより、フリップフロッ
プ回路ＦＦの絶縁型電界効果トランジスタＱ１及びＱ４
がオン、絶縁型電界効果トランジスタＱ２及びＱ３がオ
フとなり、このため、メモリセル用電源端１に高電位電
源ＶＤを接続しておけば、フリップフロップ回路ＦＦの
論理信号入出力端ａ及びａ′に高電位電源ＶＤの電位
（高電位）及び接地の低電位をそれぞれとるデータの
「１」及び「０」が得られ、そして、その状態が、爾
後、書込兼読出用ワード線Ｗiに行選択用信号の「０」
が与えられることによって保たれる、という書込兼読出
用データ線Ｄ及びＤ′にデータの「１」及び「０」をそ
れぞれ与えてのデータの書き込みが行われる。なお、書
込兼読出用ワード線Ｗiに行選択用信号の「０」が与え
られるのに応じ、列選択用信号入力端ＭＵＸＳjに列選
択用信号の「０」が与えられ、また、書込兼読出用デー
タ線Ｄ及びＤ′にそれまで与えられていたデータの
「１」及び「０」が、それと同じデータの「１」及び
「０」またはそれと異なるデータの「０」及び「１」に
なる。
【００１２】また、書込兼読出用データ線Ｄ及びＤ′
に、データの「０」及び「１」をそれぞれ与えられてい
る状態で、書込兼読出用ワード線Ｗiに、行選択用信号
の「１」を与えられ、次で、書込兼読出用ビット線マル
チプレクサ回路ＭＵＸjの列選択用信号入力端ＭＵＸＳj
に列選択用信号の「１」を与えれば、データ信号の
「０」及び「１」が、書込兼読出用ビット線マルチプレ
クサ回路ＭＵＸiの絶縁型電界効果トランジスタＱ２３
及びＱ２４をそれぞれ通り、次で、メモリセルＭijのト
ランスファーゲート回路ＴＧの絶縁型電界効果トランジ
スタＱ５及びトランスファーゲート回路ＴＧ′の絶縁型
電界効果トランジスタＱ６をそれぞれ通って、フリップ
フロップ回路ＦＦの論理信号入出力端ａ及びａ′にそれ
ぞれ与えられ、これにより、フリップフロップ回路ＦＦ
の絶縁型電界効果トランジスタＱ２及びＱ３がオン、絶
縁型電界効果トランジスタＱ１及びＱ４がオフとなっ
て、フリップフロップ回路ＦＦの論理信号入出力端ａ及
びａ′にデータの「０」及び「１」がそれぞれ得られ、
そして、その状態が、爾後、書込兼読出用ワード線Ｗi
に行選択用信号の「０」が与えられることによって保た
れる、という書込兼読出用データ線Ｄ及びＤ′にデータ
の「０」及び「１」をそれぞれ与えてのデータの書き込
みが行われる。なお、書込兼読出用ワード線Ｗiに行選
択用信号の「０」が与えられるのに応じ、列選択用信号
入力端ＭＵＸＳjに列選択用信号の「０」が与えられ、
また、書込兼読出用データ線Ｄ及びＤ′にそれぞれいま
まで与えられているデータの「０」及び「１」が、それ
と同じデータの「０」及び「１」またはそれと異なるデ
ータの「１」及び「０」にそれぞれなる。
に、データの「０」及び「１」をそれぞれ与えられてい
る状態で、書込兼読出用ワード線Ｗiに、行選択用信号
の「１」を与えられ、次で、書込兼読出用ビット線マル
チプレクサ回路ＭＵＸjの列選択用信号入力端ＭＵＸＳj
に列選択用信号の「１」を与えれば、データ信号の
「０」及び「１」が、書込兼読出用ビット線マルチプレ
クサ回路ＭＵＸiの絶縁型電界効果トランジスタＱ２３
及びＱ２４をそれぞれ通り、次で、メモリセルＭijのト
ランスファーゲート回路ＴＧの絶縁型電界効果トランジ
スタＱ５及びトランスファーゲート回路ＴＧ′の絶縁型
電界効果トランジスタＱ６をそれぞれ通って、フリップ
フロップ回路ＦＦの論理信号入出力端ａ及びａ′にそれ
ぞれ与えられ、これにより、フリップフロップ回路ＦＦ
の絶縁型電界効果トランジスタＱ２及びＱ３がオン、絶
縁型電界効果トランジスタＱ１及びＱ４がオフとなっ
て、フリップフロップ回路ＦＦの論理信号入出力端ａ及
びａ′にデータの「０」及び「１」がそれぞれ得られ、
そして、その状態が、爾後、書込兼読出用ワード線Ｗi
に行選択用信号の「０」が与えられることによって保た
れる、という書込兼読出用データ線Ｄ及びＤ′にデータ
の「０」及び「１」をそれぞれ与えてのデータの書き込
みが行われる。なお、書込兼読出用ワード線Ｗiに行選
択用信号の「０」が与えられるのに応じ、列選択用信号
入力端ＭＵＸＳjに列選択用信号の「０」が与えられ、
また、書込兼読出用データ線Ｄ及びＤ′にそれぞれいま
まで与えられているデータの「０」及び「１」が、それ
と同じデータの「０」及び「１」またはそれと異なるデ
ータの「１」及び「０」にそれぞれなる。
【００１３】また、書込兼読出用ビット線マルチプレク
サ回路ＭＵＸjの列選択用信号入力端ＭＵＸＳjに列選択
用信号の「１」を与え、それと同時にまたはそれと前後
して、ビット線イコライザ回路ＥＱjのプリチャージ制
御用信号入力端ＥＱＳj及びビット線プリチャージ回路
ＰＲのプリチャージ制御用信号入力端ＰＲＳに、高電位
及び低電位でそれぞれ意味づけられた２値表示の「１」
及び「０」をとるプリチャージ制御用信号の「１」及び
「０」をそれぞれ与えれば、プリチャージ用電源端３に
高電位電源ＶＤを接続しておくことによって、書込兼読
出用データ線Ｄ及び接地間のデータ線容量ＣＤ、及び書
込兼読出用データ線Ｄ′及び接地間のデータ線容量Ｃ
Ｄ′が、高電位電源ＶＤによって、ビット線プリチャー
ジ回路ＰＲの絶縁型電界効果トランジスタＱ１３、及び
Ｑ１４をそれぞれ通って、高電圧に充電され、そして、
それらの充電電圧が、ビット線プリチャージ回路ＰＲの
絶縁型電界効果トランジスタＱ１５によって等化され
る、という状態が得られるとともに、書込兼読出用ビッ
ト線Ｂj及び接地間のビット線容量ＣＢj、及び書込兼読
出用ビット線Ｂj′及び接地間のビット線容量ＣＢj′
が、上述したように高電圧に充電されていることにより
高電位電源とみなされるデータ線容量ＣＤ及びＣＤ′に
よる高電位電源によって、書込兼読出用ビット線マルチ
プレクサ回路ＭＵＸjの絶縁型電界効果トランジスタＱ
２３及びＱ２４をそれぞれ通って、高電位に充電され、
そして、それらの充電電圧が、ビット線イコライザ回路
ＥＱjの絶縁型電界効果トランジスタＱ２２によって等
化されている、という状態が得られる。
サ回路ＭＵＸjの列選択用信号入力端ＭＵＸＳjに列選択
用信号の「１」を与え、それと同時にまたはそれと前後
して、ビット線イコライザ回路ＥＱjのプリチャージ制
御用信号入力端ＥＱＳj及びビット線プリチャージ回路
ＰＲのプリチャージ制御用信号入力端ＰＲＳに、高電位
及び低電位でそれぞれ意味づけられた２値表示の「１」
及び「０」をとるプリチャージ制御用信号の「１」及び
「０」をそれぞれ与えれば、プリチャージ用電源端３に
高電位電源ＶＤを接続しておくことによって、書込兼読
出用データ線Ｄ及び接地間のデータ線容量ＣＤ、及び書
込兼読出用データ線Ｄ′及び接地間のデータ線容量Ｃ
Ｄ′が、高電位電源ＶＤによって、ビット線プリチャー
ジ回路ＰＲの絶縁型電界効果トランジスタＱ１３、及び
Ｑ１４をそれぞれ通って、高電圧に充電され、そして、
それらの充電電圧が、ビット線プリチャージ回路ＰＲの
絶縁型電界効果トランジスタＱ１５によって等化され
る、という状態が得られるとともに、書込兼読出用ビッ
ト線Ｂj及び接地間のビット線容量ＣＢj、及び書込兼読
出用ビット線Ｂj′及び接地間のビット線容量ＣＢj′
が、上述したように高電圧に充電されていることにより
高電位電源とみなされるデータ線容量ＣＤ及びＣＤ′に
よる高電位電源によって、書込兼読出用ビット線マルチ
プレクサ回路ＭＵＸjの絶縁型電界効果トランジスタＱ
２３及びＱ２４をそれぞれ通って、高電位に充電され、
そして、それらの充電電圧が、ビット線イコライザ回路
ＥＱjの絶縁型電界効果トランジスタＱ２２によって等
化されている、という状態が得られる。
【００１４】そして、そのような状態から、書込兼読出
用ワード線Ｗiに行選択用信号の「１」を与え、それと
同時にまたはそれと前後して、ビット線センスアンプ回
路ＡＭのセンスアンプ活性化用信号入力端ＡＭＳに、高
電位及び低電位でそれぞれ意味づけられた２値表示の
「１」及び「０」をそれぞれとるセンスアンプ活性化用
信号の「１」を与えれば、いま、メモリセルＭijがそ
のフリップフロップ回路ＦＦの論理信号入出力端ａ及び
ａ′にデータの「１」及び「０」をそれぞれ出力してい
るデータの書込状態であるとするとき、そのデータの
「１」及び「０」が次に述べるようにして、読み出され
る。
用ワード線Ｗiに行選択用信号の「１」を与え、それと
同時にまたはそれと前後して、ビット線センスアンプ回
路ＡＭのセンスアンプ活性化用信号入力端ＡＭＳに、高
電位及び低電位でそれぞれ意味づけられた２値表示の
「１」及び「０」をそれぞれとるセンスアンプ活性化用
信号の「１」を与えれば、いま、メモリセルＭijがそ
のフリップフロップ回路ＦＦの論理信号入出力端ａ及び
ａ′にデータの「１」及び「０」をそれぞれ出力してい
るデータの書込状態であるとするとき、そのデータの
「１」及び「０」が次に述べるようにして、読み出され
る。
【００１５】すなわち、この場合、ビット線容量ＣＢj
及びデータ線容量ＣＤは実質的に充電もされなければ充
電電荷を実質的に放電もせず、よって、書込兼読出用デ
ータ線Ｄにデータの「１」が得られるが、ビット線容量
ＣＢj′の充電電荷がメモリセルＭijのトランスファー
ゲート回路ＴＧ′の絶縁型電界効果トランジスタＱ６及
びフリップフロップ回路ＦＦの絶縁型電界効果トランジ
スタＱ４を通じて接地に放電されるとともに、データ線
容量ＣＤ′の充電電荷も書込兼読出用ビット線マルチプ
レクサ回路ＭＵＸjの絶縁型電界効果トランジスタＱ２
４、メモリセルＭijのトランスファーゲート回路ＴＧ′
の絶縁型電界効果トランジスタＱ６及びフリップフロッ
プ回路ＦＦの絶縁型電界効果トランジスタＱ４を通じて
接地に放電され、よって、書込兼読出用データ線Ｄ′に
データの「０」が得られる。
及びデータ線容量ＣＤは実質的に充電もされなければ充
電電荷を実質的に放電もせず、よって、書込兼読出用デ
ータ線Ｄにデータの「１」が得られるが、ビット線容量
ＣＢj′の充電電荷がメモリセルＭijのトランスファー
ゲート回路ＴＧ′の絶縁型電界効果トランジスタＱ６及
びフリップフロップ回路ＦＦの絶縁型電界効果トランジ
スタＱ４を通じて接地に放電されるとともに、データ線
容量ＣＤ′の充電電荷も書込兼読出用ビット線マルチプ
レクサ回路ＭＵＸjの絶縁型電界効果トランジスタＱ２
４、メモリセルＭijのトランスファーゲート回路ＴＧ′
の絶縁型電界効果トランジスタＱ６及びフリップフロッ
プ回路ＦＦの絶縁型電界効果トランジスタＱ４を通じて
接地に放電され、よって、書込兼読出用データ線Ｄ′に
データの「０」が得られる。
【００１６】このため、書込兼読出用データ線Ｄが、ビ
ット線センスアンプ回路ＡＭの絶縁型電界効果トランジ
スタＱ１６を通じてセンスアンプ用電源端３に接続さ
れ、また書込兼読出用データ線Ｄ′が、ビット線センス
アンプ回路ＡＭの絶縁型電界効果トランジスタＱ１９及
びＱ２０を通じて接地に接続され、よって、書込兼読出
用データ線Ｄ及びＤ′に、データの「１」及び「０」
が、メモリセルＭijのフリップフロップ回路ＦＦの論理
信号入出力端ａ及びａ′にそれぞれ得られているデータ
の「１」及び「０」に比しそれぞれ増幅されている態様
で得られる、というメモリセルＭijのフリップフロップ
回路ＦＦの論理信号入出力端ａ及びａ′にデータの
「１」及び「０」をそれぞれ出力しているデータの書込
状態からのデータの読み出しが行われる。
ット線センスアンプ回路ＡＭの絶縁型電界効果トランジ
スタＱ１６を通じてセンスアンプ用電源端３に接続さ
れ、また書込兼読出用データ線Ｄ′が、ビット線センス
アンプ回路ＡＭの絶縁型電界効果トランジスタＱ１９及
びＱ２０を通じて接地に接続され、よって、書込兼読出
用データ線Ｄ及びＤ′に、データの「１」及び「０」
が、メモリセルＭijのフリップフロップ回路ＦＦの論理
信号入出力端ａ及びａ′にそれぞれ得られているデータ
の「１」及び「０」に比しそれぞれ増幅されている態様
で得られる、というメモリセルＭijのフリップフロップ
回路ＦＦの論理信号入出力端ａ及びａ′にデータの
「１」及び「０」をそれぞれ出力しているデータの書込
状態からのデータの読み出しが行われる。
【００１７】また、メモリセルＭijがそのフリップフ
ロップ回路ＦＦの論理信号入出力端ａ及びａ′にデータ
の「０」及び「１」をそれぞれ出力しているデータの書
込状態であるとするとき、そのデータの「０」及び
「１」が次に述べるようにして読み出される。
ロップ回路ＦＦの論理信号入出力端ａ及びａ′にデータ
の「０」及び「１」をそれぞれ出力しているデータの書
込状態であるとするとき、そのデータの「０」及び
「１」が次に述べるようにして読み出される。
【００１８】すなわち、この場合、ビット線容量Ｃ
Ｂj′及びデータ線容量ＣＤ′は実質的に充電もされな
ければ充電電荷を実質的に放電もせず、よって、書込兼
読出用データ線Ｄ′にデータの「１」が得られるが、ビ
ット線容量ＣＢjの充電電荷がメモリセルＭijのトラン
スファーゲート回路ＴＧの絶縁型電界効果トランジスタ
Ｑ５及びフリップフロップ回路ＦＦの絶縁型電界効果ト
ランジスタＱ２を通じて接地に放電されるとともに、デ
ータ線容量ＣＤの充電電荷も書込兼読出用ビット線マル
チプレクサ回路ＭＵＸjの絶縁型電界効果トランジスタ
Ｑ１１、メモリセルＭijのトランスファーゲート回路Ｔ
Ｇの絶縁型電界効果トランジスタＱ５及びフリップフロ
ップ回路ＦＦの絶縁型電界効果トランジスタＱ２を通じ
て接地に放電され、よって、書込兼読出用データ線Ｄに
データの「０」が得られる。
Ｂj′及びデータ線容量ＣＤ′は実質的に充電もされな
ければ充電電荷を実質的に放電もせず、よって、書込兼
読出用データ線Ｄ′にデータの「１」が得られるが、ビ
ット線容量ＣＢjの充電電荷がメモリセルＭijのトラン
スファーゲート回路ＴＧの絶縁型電界効果トランジスタ
Ｑ５及びフリップフロップ回路ＦＦの絶縁型電界効果ト
ランジスタＱ２を通じて接地に放電されるとともに、デ
ータ線容量ＣＤの充電電荷も書込兼読出用ビット線マル
チプレクサ回路ＭＵＸjの絶縁型電界効果トランジスタ
Ｑ１１、メモリセルＭijのトランスファーゲート回路Ｔ
Ｇの絶縁型電界効果トランジスタＱ５及びフリップフロ
ップ回路ＦＦの絶縁型電界効果トランジスタＱ２を通じ
て接地に放電され、よって、書込兼読出用データ線Ｄに
データの「０」が得られる。
【００１９】このため、書込兼読出用データ線Ｄ′が、
ビット線センスアンプ回路ＡＭの絶縁型電界効果トラン
ジスタＱ１８を通じてセンスアンプ用電源端３に接続さ
れ、また書込兼読出用データ線Ｄがビット線センスアン
プ回路ＡＭの絶縁型電界効果トランジスタＱ１７及びＱ
２０を通じて接地に接続され、よって、書込兼読出用デ
ータ線Ｄ及びＤ′に、データの「０」及び「１」が、メ
モリセルＭijのフリップフロップ回路ＦＦの論理信号入
出力端ａ及びａ′にそれぞれ得られているデータの
「０」及び「１」に比しそれぞれ増幅されている態様で
得られる、というメモリセルＭijのフリップフロップ回
路ＦＦの論理信号入出力端ａ及びａ′にデータの「０」
及び「１」をそれぞれ出力しているデータの書込状態か
らのデータの読み出しが行われる。なお、上述したデー
タの読み出しが行われたところで、書込兼読出用ワード
線Ｗiに行選択用信号の「０」が与えられ、またビット
線センスアンプ回路ＡＭのセンスアンプ活性化用信号入
力端ＡＭＳにセンスアンプ活性化用信号の「０」が与え
られる。
ビット線センスアンプ回路ＡＭの絶縁型電界効果トラン
ジスタＱ１８を通じてセンスアンプ用電源端３に接続さ
れ、また書込兼読出用データ線Ｄがビット線センスアン
プ回路ＡＭの絶縁型電界効果トランジスタＱ１７及びＱ
２０を通じて接地に接続され、よって、書込兼読出用デ
ータ線Ｄ及びＤ′に、データの「０」及び「１」が、メ
モリセルＭijのフリップフロップ回路ＦＦの論理信号入
出力端ａ及びａ′にそれぞれ得られているデータの
「０」及び「１」に比しそれぞれ増幅されている態様で
得られる、というメモリセルＭijのフリップフロップ回
路ＦＦの論理信号入出力端ａ及びａ′にデータの「０」
及び「１」をそれぞれ出力しているデータの書込状態か
らのデータの読み出しが行われる。なお、上述したデー
タの読み出しが行われたところで、書込兼読出用ワード
線Ｗiに行選択用信号の「０」が与えられ、またビット
線センスアンプ回路ＡＭのセンスアンプ活性化用信号入
力端ＡＭＳにセンスアンプ活性化用信号の「０」が与え
られる。
【００２０】上述したところから、図２に示すメモリ回
路によれば、メモリセルＭijに、書込兼読出用データ線
Ｄ及びＤ′にそれぞれ与えるデータの「１」及び
「０」、または「０」及び「１」を書き込むことがで
き、また、その書き込まれたデータの「１」及び
「０」、または「０」及び「１」を、書込兼読出用デー
タ線Ｄ及びＤ′にそれぞれ増幅して読み出すことができ
ることが明らかである。
路によれば、メモリセルＭijに、書込兼読出用データ線
Ｄ及びＤ′にそれぞれ与えるデータの「１」及び
「０」、または「０」及び「１」を書き込むことがで
き、また、その書き込まれたデータの「１」及び
「０」、または「０」及び「１」を、書込兼読出用デー
タ線Ｄ及びＤ′にそれぞれ増幅して読み出すことができ
ることが明らかである。
【００２１】また、図２に示す従来のメモリ回路によれ
ば、書込兼読出用ビット線Ｂj及びＢj′、及び書込兼読
出用データ線Ｄ及びＤ′を、書込兼読出用ビット線Ｂj
及び接地間のビット線容量ＣＢj、及び書込兼読出用ビ
ット線Ｂj及び接地間のビット線容量ＣＢj′が、書込兼
読出用データ線Ｄ及び接地間のデータ線容量ＣＤ、及び
書込兼読出用データ線Ｄ′及び接地間のデータ線容量Ｃ
Ｄ′に比し大であるように、予め形成しておけば、書込
兼読出用ビット線Ｂj及びＢj′上の電位変動に対する書
込兼読出用データ線Ｄ及びＤ′上の電位変動が、書込兼
読出用ビット線Ｂj及びＢj′上の電位変動に比し、大き
く得られるので、上述したデータの「１」及び「０」、
または「０」及び「１」の読み出し時において、メモリ
セルＭijに書き込まれたデータの「１」及び「０」、ま
たは「０」及び「１」が書込兼読出用ビット線マルチプ
レクサ回路ＭＵＸjの絶縁型電界効果トランジスタＱ１
１及びＱ１２によってそれぞれ増幅されてビット線セン
スアンプ回路ＡＭの論理信号入出力端ｂ及びｂ′に、高
速に与えられ、このため、ビット線センスアンプ回路Ａ
Ｍが、その論理信号入出力端ｂ及びｂ′に与えられるデ
ータの「１」及び「０」、または「０」及び「１」に高
速に応答し、よって、データの読み出しを高速に行うこ
とができる、という特徴を有する。
ば、書込兼読出用ビット線Ｂj及びＢj′、及び書込兼読
出用データ線Ｄ及びＤ′を、書込兼読出用ビット線Ｂj
及び接地間のビット線容量ＣＢj、及び書込兼読出用ビ
ット線Ｂj及び接地間のビット線容量ＣＢj′が、書込兼
読出用データ線Ｄ及び接地間のデータ線容量ＣＤ、及び
書込兼読出用データ線Ｄ′及び接地間のデータ線容量Ｃ
Ｄ′に比し大であるように、予め形成しておけば、書込
兼読出用ビット線Ｂj及びＢj′上の電位変動に対する書
込兼読出用データ線Ｄ及びＤ′上の電位変動が、書込兼
読出用ビット線Ｂj及びＢj′上の電位変動に比し、大き
く得られるので、上述したデータの「１」及び「０」、
または「０」及び「１」の読み出し時において、メモリ
セルＭijに書き込まれたデータの「１」及び「０」、ま
たは「０」及び「１」が書込兼読出用ビット線マルチプ
レクサ回路ＭＵＸjの絶縁型電界効果トランジスタＱ１
１及びＱ１２によってそれぞれ増幅されてビット線セン
スアンプ回路ＡＭの論理信号入出力端ｂ及びｂ′に、高
速に与えられ、このため、ビット線センスアンプ回路Ａ
Ｍが、その論理信号入出力端ｂ及びｂ′に与えられるデ
ータの「１」及び「０」、または「０」及び「１」に高
速に応答し、よって、データの読み出しを高速に行うこ
とができる、という特徴を有する。
【００２２】さらに、ビット線容量ＣＢj及びＣＢj′
が、ビット線プリチャージ回路ＰＲのプリチャージ用電
源端２に接続される高電位電源によって充電されるデー
タ線容量ＣＤ及びＣＤ′の充電電圧よりも、書込兼読出
用ビット線マルチプレクサ回路ＭＵＸjの絶縁型電界効
果トランジスタＱ２３及びＱ２４の閾値電圧分低い充電
電圧にしか充電されないので、その分、高電位電源の消
費電力が少なくて済む、という特徴を有する。
が、ビット線プリチャージ回路ＰＲのプリチャージ用電
源端２に接続される高電位電源によって充電されるデー
タ線容量ＣＤ及びＣＤ′の充電電圧よりも、書込兼読出
用ビット線マルチプレクサ回路ＭＵＸjの絶縁型電界効
果トランジスタＱ２３及びＱ２４の閾値電圧分低い充電
電圧にしか充電されないので、その分、高電位電源の消
費電力が少なくて済む、という特徴を有する。
【００２３】
【発明が解決しようとする課題】ところで、図２に示す
従来のメモリ回路の場合、上述した高電位電源の消費電
力が少なくて済む、という特徴それ自体は、上述したと
ころから明らかなように、書込兼読出用ビット線マルチ
プレクサ回路ＭＵＸjの絶縁型電界効果トランジスタＱ
２３及びＱ２４の閾値電圧が高ければ高い程、より大き
く発揮するが、その書込兼読出用ビット線マルチプレク
サ回路ＭＵＸjの絶縁型電界効果トランジスタＱ２３及
びＱ２４、他の、メモリセルＭijのフリップフロップ回
路ＦＦの絶縁型電界効果トランジスタＱ１〜Ｑ４、メモ
リセルＭijのトランスファーゲート回路ＴＧの絶縁型電
界効果トランジスタＱ５及びトランスファーゲート回路
ＴＧ′の絶縁型電界効果トランジスタＱ６、ビット線イ
コライザ回路ＥＱの絶縁型電界効果トランジスタＱ２
２、ビット線プリチャージ回路ＰＲの絶縁型電界効果ト
ランジスタＱ１３〜Ｑ２５、ビット線センスアンプ回路
ＡＭの絶縁型電界効果トランジスタＱ１６〜Ｑ２２を含
め、全ての絶縁型電界効果トランジスタを高い閾値電圧
を有するものとしている。
従来のメモリ回路の場合、上述した高電位電源の消費電
力が少なくて済む、という特徴それ自体は、上述したと
ころから明らかなように、書込兼読出用ビット線マルチ
プレクサ回路ＭＵＸjの絶縁型電界効果トランジスタＱ
２３及びＱ２４の閾値電圧が高ければ高い程、より大き
く発揮するが、その書込兼読出用ビット線マルチプレク
サ回路ＭＵＸjの絶縁型電界効果トランジスタＱ２３及
びＱ２４、他の、メモリセルＭijのフリップフロップ回
路ＦＦの絶縁型電界効果トランジスタＱ１〜Ｑ４、メモ
リセルＭijのトランスファーゲート回路ＴＧの絶縁型電
界効果トランジスタＱ５及びトランスファーゲート回路
ＴＧ′の絶縁型電界効果トランジスタＱ６、ビット線イ
コライザ回路ＥＱの絶縁型電界効果トランジスタＱ２
２、ビット線プリチャージ回路ＰＲの絶縁型電界効果ト
ランジスタＱ１３〜Ｑ２５、ビット線センスアンプ回路
ＡＭの絶縁型電界効果トランジスタＱ１６〜Ｑ２２を含
め、全ての絶縁型電界効果トランジスタを高い閾値電圧
を有するものとしている。
【００２４】そして、そのように全ての絶縁型電界効果
トランジスタを高い閾値電圧を有するものとしているの
は各絶縁型電界効果トランジスタに不必要にリーク電流
が流れるのを回避せんがためである。
トランジスタを高い閾値電圧を有するものとしているの
は各絶縁型電界効果トランジスタに不必要にリーク電流
が流れるのを回避せんがためである。
【００２５】しかしながら、このようにして全ての絶縁
型電界効果トランジスタを高い閾値電圧を有するものと
した場合、メモリセル用電源端１、プリチャージ用電源
端２及びセンスアンプ用電源端３に対する高電位電源
を、例えば１Ｖ以下というように低い電源とすることが
種々の理由で望まれていることから、そのようにした場
合、上述したデータの読み出しを高速に行うことができ
る、という特徴を得ようとしても、その特徴を十分発揮
し得ず、よって、データの読み出しを高速に行うことに
一定の限度を有していた、などの問題点があった。
型電界効果トランジスタを高い閾値電圧を有するものと
した場合、メモリセル用電源端１、プリチャージ用電源
端２及びセンスアンプ用電源端３に対する高電位電源
を、例えば１Ｖ以下というように低い電源とすることが
種々の理由で望まれていることから、そのようにした場
合、上述したデータの読み出しを高速に行うことができ
る、という特徴を得ようとしても、その特徴を十分発揮
し得ず、よって、データの読み出しを高速に行うことに
一定の限度を有していた、などの問題点があった。
【００２６】よって、本発明は、上述した問題点を解決
することができる新規なメモリ回路を提案せんとするも
のである。
することができる新規なメモリ回路を提案せんとするも
のである。
【００２７】
【課題を解決するための手段】本発明によるメモリ回路
は、（ｉ）ｍ×ｎ個（ただし、ｍ、ｎは１以上の整数）
のメモリセルＭ11、Ｍ12………Ｍ1n；Ｍ21、Ｍ22………
Ｍ2n；………Ｍm1、Ｍm2………Ｍmnと、ｍ本の書込用ワ
ード線ＷＷ1、ＷＷ2………ＷＷmと、ｍ本の読出用ワー
ド線ＷＲ1、ＷＲ2………ＷＲmと、ｎ対の書込用ビット
線ＢＷ1及びＢＷ1′、ＢＷ2及びＢＷ2′………ＢＷn及
びＢＷn′と、ｎ対の読出用ビット線ＢＲ1及びＢ
Ｒ1′、ＢＲ2及びＢＲ2′………ＢＲn及びＢＲn′と、
ｎ個の読出用ビット線マルチプレクサ回路ＭＵＸＲ1、
ＭＵＸＲ2………ＭＵＸＲnと、対の読出用データ線ＤＲ
及びＤＲ′と、ビット線プリチャージ回路ＰＲと、ビッ
ト線センスアンプ回路ＡＭとを有し、（ｉｉ）上記メモ
リセルＭij（ｉ＝１、２………ｍ、ｊ＝１、２………
ｎ）が、メモリセル用電源端と接地との間に、第１の
導電型を有する第１の絶縁型電界効果トランジスタと第
１の導電型とは逆の第２の導電型を有する第２の絶縁型
電界効果トランジスタとがそれらの順に直列に接続され
ているとともに第１の導電型を有する第３の絶縁型電界
効果トランジスタと第２の導電型を有する第４の絶縁型
電界効果トランジスタとがそれらの順に直列に接続さ
れ、上記第１及び第２の絶縁型電界効果トランジスタの
ゲートが第１の論理信号入出力端に導出され、上記第３
及び第４の絶縁型電界効果トランジスタのゲートが第２
の論理信号入出力端に導出されている構成を有するフリ
ップフロップ回路と、上記フリップフロップ回路の第
１の論理信号入出力端と上記書込用ビット線ＢＷjとの
間に第２の導電型を有する第５の絶縁型電界効果トラン
ジスタが接続され、その第５の絶縁型電界効果トランジ
スタのゲートが上記書込用ワード線ＷＷiに接続されて
いる構成を有する第１のトランスファーゲート回路と、
上記フリップフロップ回路の第２の論理信号入出力端
と上記書込用ビット線ＢＷj′との間に第２の導電型を
有する第６の絶縁型電界効果トランジスタが接続され、
その第６の絶縁型電界効果トランジスタのゲートが上記
書込用ワード線ＷＷiに接続されている構成を有する第
２のトランスファーゲート回路と、上記読出用ビット
線ＢＲjと接地との間に第２の導電型を有する第７の絶
縁型電界効果トランジスタと第２の導電型を有する第８
の絶縁型電界効果トランジスタとがそれらの順に直列に
接続され、上記第７の絶縁型電界効果トランジスタのゲ
ートが上記読出用ワード線ＷＲiに接続され、上記第８
の絶縁型電界効果トランジスタのゲートが上記フリップ
フロップ回路の第２の論理信号入出力端に接続されてい
る構成を有する第１の読出回路と、上記読出用ビット
線ＢＲj′と接地との間に第２の導電型を有する第９の
絶縁型電界効果トランジスタと第２の導電型を有する第
１０の絶縁型電界効果トランジスタとがそれらの順に直
列に接続され、上記第９の絶縁型電界効果トランジスタ
のゲートが上記読出用ワード線ＷＲiに接続され、上記
第１０の絶縁型電界効果トランジスタのゲートが上記フ
リップフロップ回路の第１の論理信号入出力端に接続さ
れている構成を有する第２の読出回路とを有し、（ｉｉ
ｉ）上記読出用ビット線マルチプレクサ回路ＭＵＸＲj
が、上記読出用ビット線ＢＲj及びＢＲj′に第２の導電
型を有する第１１及び第１２の絶縁型電界効果トランジ
スタがそれぞれ介挿され、それら第１１及び第１２の絶
縁型電界効果トランジスタのゲートが列選択用信号入力
端に導出されている構成を有し、（ｉｖ）上記読出用ビ
ット線ＢＲ1、ＢＲ2………ＢＲnが、上記読出用ビット
線マルチプレクサ回路ＭＵＸＲ1、ＭＵＸＲ2………ＭＵ
ＸＲnの第１１の絶縁型電界効果トランジスタをそれぞ
れ通じて、上記読出用データ線ＤＲに接続され、（ｖ）
上記ビット線プリチャージ回路ＰＲが、プリチャージ用
電源端と上記読出用データ線ＤＲとの間に第１の導電型
を有する第１３の絶縁型電界効果トランジスタが接続さ
れ且つ上記プリチャージ用電源端と上記読出用データ線
ＤＲ′との間に第１の導電型を有する第１４の絶縁型電
界効果トランジスタが接続されているとともに、上記読
出用データ線ＤＲ及びＤＲ′間に第１の導電型を有する
第１５の絶縁型電界効果トランジスタが接続され、上記
第１３、第１４及び第１５の絶縁型電界効果トランジス
タのゲートがプリチャージ制御用信号入力端に導出され
ている構成を有し、（ｖｉ）上記ビット線センスアンプ
回路ＡＭが、センスアンプ用電源端と接地との間に、第
１の導電型を有する第１６の絶縁型電界効果トランジス
タと第２の導電型を有する第１７の絶縁型電界効果トラ
ンジスタとがそれらの順に直列に接続されている第１の
直列回路と第１の導電型を有する第１８の絶縁型電界効
果トランジスタとがそれらの順に直列に接続されている
とともに、第２の導電型を有する第１９の絶縁型電界効
果トランジスタとがそれらの順に接続されている第２の
直列回路との並列回路と、第２の導電型を有する第２０
の絶縁型電界効果トランジスタとがそれらの順に直列に
接続され、上記第１６及び第１７の絶縁型電界効果トラ
ンジスタの接続中点と上記第１８及び第１９の絶縁型電
界効果トランジスタのゲートとが上記読出用データ線Ｄ
Ｒに接続され、上記第１８及び第１９の絶縁型電界効果
トランジスタの接続中点と上記第１６及び第１７の絶縁
型電界効果トランジスタのゲートとが上記読出用データ
線ＤＲ′に接続され、第２０の絶縁型電界効果トランジ
スタのゲートがセンスアンプ活性化用信号入力端に導出
されている構成を有し、（ｖｉｉ）上記メモリセルＭij
の第１の読出回路の第７及び第８の絶縁型電界効果トラ
ンジスタ及び上記メモリセルＭijの上記第２の読出回路
の第９及び第１０の絶縁型電界効果トランジスタが、上
記メモリセルＭijのフリップフロップ回路の第１〜第４
の絶縁型電界効果トランジスタ、上記メモリセルＭijの
第１のトランスファーゲート回路の第５の絶縁型電界効
果トランジスタ、上記メモリセルＭijの第２のトランス
ファーゲート回路の第６の絶縁型電界効果トランジス
タ、及び上記読出用ビット線マルチプレクサ回路ＭＵＸ
Ｒjの第１１及び第１２の絶縁型電界効果トランジスタ
に比し低い閾値電圧を有する。
は、（ｉ）ｍ×ｎ個（ただし、ｍ、ｎは１以上の整数）
のメモリセルＭ11、Ｍ12………Ｍ1n；Ｍ21、Ｍ22………
Ｍ2n；………Ｍm1、Ｍm2………Ｍmnと、ｍ本の書込用ワ
ード線ＷＷ1、ＷＷ2………ＷＷmと、ｍ本の読出用ワー
ド線ＷＲ1、ＷＲ2………ＷＲmと、ｎ対の書込用ビット
線ＢＷ1及びＢＷ1′、ＢＷ2及びＢＷ2′………ＢＷn及
びＢＷn′と、ｎ対の読出用ビット線ＢＲ1及びＢ
Ｒ1′、ＢＲ2及びＢＲ2′………ＢＲn及びＢＲn′と、
ｎ個の読出用ビット線マルチプレクサ回路ＭＵＸＲ1、
ＭＵＸＲ2………ＭＵＸＲnと、対の読出用データ線ＤＲ
及びＤＲ′と、ビット線プリチャージ回路ＰＲと、ビッ
ト線センスアンプ回路ＡＭとを有し、（ｉｉ）上記メモ
リセルＭij（ｉ＝１、２………ｍ、ｊ＝１、２………
ｎ）が、メモリセル用電源端と接地との間に、第１の
導電型を有する第１の絶縁型電界効果トランジスタと第
１の導電型とは逆の第２の導電型を有する第２の絶縁型
電界効果トランジスタとがそれらの順に直列に接続され
ているとともに第１の導電型を有する第３の絶縁型電界
効果トランジスタと第２の導電型を有する第４の絶縁型
電界効果トランジスタとがそれらの順に直列に接続さ
れ、上記第１及び第２の絶縁型電界効果トランジスタの
ゲートが第１の論理信号入出力端に導出され、上記第３
及び第４の絶縁型電界効果トランジスタのゲートが第２
の論理信号入出力端に導出されている構成を有するフリ
ップフロップ回路と、上記フリップフロップ回路の第
１の論理信号入出力端と上記書込用ビット線ＢＷjとの
間に第２の導電型を有する第５の絶縁型電界効果トラン
ジスタが接続され、その第５の絶縁型電界効果トランジ
スタのゲートが上記書込用ワード線ＷＷiに接続されて
いる構成を有する第１のトランスファーゲート回路と、
上記フリップフロップ回路の第２の論理信号入出力端
と上記書込用ビット線ＢＷj′との間に第２の導電型を
有する第６の絶縁型電界効果トランジスタが接続され、
その第６の絶縁型電界効果トランジスタのゲートが上記
書込用ワード線ＷＷiに接続されている構成を有する第
２のトランスファーゲート回路と、上記読出用ビット
線ＢＲjと接地との間に第２の導電型を有する第７の絶
縁型電界効果トランジスタと第２の導電型を有する第８
の絶縁型電界効果トランジスタとがそれらの順に直列に
接続され、上記第７の絶縁型電界効果トランジスタのゲ
ートが上記読出用ワード線ＷＲiに接続され、上記第８
の絶縁型電界効果トランジスタのゲートが上記フリップ
フロップ回路の第２の論理信号入出力端に接続されてい
る構成を有する第１の読出回路と、上記読出用ビット
線ＢＲj′と接地との間に第２の導電型を有する第９の
絶縁型電界効果トランジスタと第２の導電型を有する第
１０の絶縁型電界効果トランジスタとがそれらの順に直
列に接続され、上記第９の絶縁型電界効果トランジスタ
のゲートが上記読出用ワード線ＷＲiに接続され、上記
第１０の絶縁型電界効果トランジスタのゲートが上記フ
リップフロップ回路の第１の論理信号入出力端に接続さ
れている構成を有する第２の読出回路とを有し、（ｉｉ
ｉ）上記読出用ビット線マルチプレクサ回路ＭＵＸＲj
が、上記読出用ビット線ＢＲj及びＢＲj′に第２の導電
型を有する第１１及び第１２の絶縁型電界効果トランジ
スタがそれぞれ介挿され、それら第１１及び第１２の絶
縁型電界効果トランジスタのゲートが列選択用信号入力
端に導出されている構成を有し、（ｉｖ）上記読出用ビ
ット線ＢＲ1、ＢＲ2………ＢＲnが、上記読出用ビット
線マルチプレクサ回路ＭＵＸＲ1、ＭＵＸＲ2………ＭＵ
ＸＲnの第１１の絶縁型電界効果トランジスタをそれぞ
れ通じて、上記読出用データ線ＤＲに接続され、（ｖ）
上記ビット線プリチャージ回路ＰＲが、プリチャージ用
電源端と上記読出用データ線ＤＲとの間に第１の導電型
を有する第１３の絶縁型電界効果トランジスタが接続さ
れ且つ上記プリチャージ用電源端と上記読出用データ線
ＤＲ′との間に第１の導電型を有する第１４の絶縁型電
界効果トランジスタが接続されているとともに、上記読
出用データ線ＤＲ及びＤＲ′間に第１の導電型を有する
第１５の絶縁型電界効果トランジスタが接続され、上記
第１３、第１４及び第１５の絶縁型電界効果トランジス
タのゲートがプリチャージ制御用信号入力端に導出され
ている構成を有し、（ｖｉ）上記ビット線センスアンプ
回路ＡＭが、センスアンプ用電源端と接地との間に、第
１の導電型を有する第１６の絶縁型電界効果トランジス
タと第２の導電型を有する第１７の絶縁型電界効果トラ
ンジスタとがそれらの順に直列に接続されている第１の
直列回路と第１の導電型を有する第１８の絶縁型電界効
果トランジスタとがそれらの順に直列に接続されている
とともに、第２の導電型を有する第１９の絶縁型電界効
果トランジスタとがそれらの順に接続されている第２の
直列回路との並列回路と、第２の導電型を有する第２０
の絶縁型電界効果トランジスタとがそれらの順に直列に
接続され、上記第１６及び第１７の絶縁型電界効果トラ
ンジスタの接続中点と上記第１８及び第１９の絶縁型電
界効果トランジスタのゲートとが上記読出用データ線Ｄ
Ｒに接続され、上記第１８及び第１９の絶縁型電界効果
トランジスタの接続中点と上記第１６及び第１７の絶縁
型電界効果トランジスタのゲートとが上記読出用データ
線ＤＲ′に接続され、第２０の絶縁型電界効果トランジ
スタのゲートがセンスアンプ活性化用信号入力端に導出
されている構成を有し、（ｖｉｉ）上記メモリセルＭij
の第１の読出回路の第７及び第８の絶縁型電界効果トラ
ンジスタ及び上記メモリセルＭijの上記第２の読出回路
の第９及び第１０の絶縁型電界効果トランジスタが、上
記メモリセルＭijのフリップフロップ回路の第１〜第４
の絶縁型電界効果トランジスタ、上記メモリセルＭijの
第１のトランスファーゲート回路の第５の絶縁型電界効
果トランジスタ、上記メモリセルＭijの第２のトランス
ファーゲート回路の第６の絶縁型電界効果トランジス
タ、及び上記読出用ビット線マルチプレクサ回路ＭＵＸ
Ｒjの第１１及び第１２の絶縁型電界効果トランジスタ
に比し低い閾値電圧を有する。
【００２８】この場合、上記ビット線プリチャージ回路
ＰＲの第１３、第１４及び第１５の絶縁型電界効果トラ
ンジスタが、上記メモリセルＭijのフリップフロップ回
路の第１〜第４の絶縁型電界効果トランジスタ、上記メ
モリセルＭijの第１のトランスファーゲート回路の第５
の絶縁型電界効果トランジスタ、上記メモリセルＭijの
第２のトランスファーゲート回路の第６の絶縁型電界効
果トランジスタ、及び上記読出用ビット線マルチプレク
サ回路ＭＵＸＲjの第１１及び第１２の絶縁型電界効果
トランジスタに比し低い閾値電圧を有するのを可とす
る。
ＰＲの第１３、第１４及び第１５の絶縁型電界効果トラ
ンジスタが、上記メモリセルＭijのフリップフロップ回
路の第１〜第４の絶縁型電界効果トランジスタ、上記メ
モリセルＭijの第１のトランスファーゲート回路の第５
の絶縁型電界効果トランジスタ、上記メモリセルＭijの
第２のトランスファーゲート回路の第６の絶縁型電界効
果トランジスタ、及び上記読出用ビット線マルチプレク
サ回路ＭＵＸＲjの第１１及び第１２の絶縁型電界効果
トランジスタに比し低い閾値電圧を有するのを可とす
る。
【００２９】また、上記ビット線センスアンプ回路ＡＭ
の第１７及び第１９及び第２０の絶縁型電界効果トラン
ジスタが、上記メモリセルＭijのフリップフロップ回路
の第１〜第４の絶縁型電界効果トランジスタ、上記メモ
リセルＭijの第１のトランスファーゲート回路の第５の
絶縁型電界効果トランジスタ、上記メモリセルＭijの第
２のトランスファーゲート回路の第６の絶縁型電界効果
トランジスタ、及び上記読出用ビット線マルチプレクサ
回路ＭＵＸＲjの第１１及び第１２の絶縁型電界効果ト
ランジスタに比し低い閾値電圧を有するのを可とする。
の第１７及び第１９及び第２０の絶縁型電界効果トラン
ジスタが、上記メモリセルＭijのフリップフロップ回路
の第１〜第４の絶縁型電界効果トランジスタ、上記メモ
リセルＭijの第１のトランスファーゲート回路の第５の
絶縁型電界効果トランジスタ、上記メモリセルＭijの第
２のトランスファーゲート回路の第６の絶縁型電界効果
トランジスタ、及び上記読出用ビット線マルチプレクサ
回路ＭＵＸＲjの第１１及び第１２の絶縁型電界効果ト
ランジスタに比し低い閾値電圧を有するのを可とする。
【００３０】さらに、上記ビット線プリチャージ回路Ｐ
Ｒが、上記プリチャージ用電源端と上記第１３及び第１
４の絶縁型電界効果トランジスタとの間に第１の導電型
を有し且つ上記第１３、第１４及び第１５の絶縁型電界
効果トランジスタに比し高い閾値電圧を有する第２１の
絶縁型電界効果トランジスタが介挿され、上記第２１の
絶縁型電界効果トランジスタのゲートがスリープ用信号
入力端に導出されている構成を有するのを可とする。
Ｒが、上記プリチャージ用電源端と上記第１３及び第１
４の絶縁型電界効果トランジスタとの間に第１の導電型
を有し且つ上記第１３、第１４及び第１５の絶縁型電界
効果トランジスタに比し高い閾値電圧を有する第２１の
絶縁型電界効果トランジスタが介挿され、上記第２１の
絶縁型電界効果トランジスタのゲートがスリープ用信号
入力端に導出されている構成を有するのを可とする。
【００３１】また、ｎ個のビット線イコライザ回路ＥＱ
1、ＥＱ2………ＥＱnを有し、そのビット線イコライザ
回路ＥＱjが、上記読出用ビット線ＢＲj及びＢＲj′間
に、第２の導電型を有し且つゲートが上記ビット線プリ
チャージ回路ＰＲのプリチャージ制御用信号入力端と相
補性を有するプリチャージ用信号入力端に導出されてい
る第２２の絶縁型電界効果トランジスタが接続されてい
る構成を有し、上記第２２の絶縁型電界効果トランジス
タが、上記メモリセルＭijのフリップフロップ回路の第
１〜第４の絶縁型電界効果トランジスタ、上記メモリセ
ルＭijの第１のトランスファーゲート回路の第５の絶縁
型電界効果トランジスタ、上記メモリセルＭijの第２の
トランスファーゲート回路の第６の絶縁型電界効果トラ
ンジスタ、及び上記読出用ビット線マルチプレクサ回路
ＭＵＸＲjの第１１及び第１２の絶縁型電界効果トラン
ジスタに比し低い閾値電圧を有するのを可とする。
1、ＥＱ2………ＥＱnを有し、そのビット線イコライザ
回路ＥＱjが、上記読出用ビット線ＢＲj及びＢＲj′間
に、第２の導電型を有し且つゲートが上記ビット線プリ
チャージ回路ＰＲのプリチャージ制御用信号入力端と相
補性を有するプリチャージ用信号入力端に導出されてい
る第２２の絶縁型電界効果トランジスタが接続されてい
る構成を有し、上記第２２の絶縁型電界効果トランジス
タが、上記メモリセルＭijのフリップフロップ回路の第
１〜第４の絶縁型電界効果トランジスタ、上記メモリセ
ルＭijの第１のトランスファーゲート回路の第５の絶縁
型電界効果トランジスタ、上記メモリセルＭijの第２の
トランスファーゲート回路の第６の絶縁型電界効果トラ
ンジスタ、及び上記読出用ビット線マルチプレクサ回路
ＭＵＸＲjの第１１及び第１２の絶縁型電界効果トラン
ジスタに比し低い閾値電圧を有するのを可とする。
【００３２】
【発明の実施の形態】次に、図１を伴って本発明による
メモリ回路の実施の形態を述べよう。図１において、図
２との対応部分には同一符号を付して示す。
メモリ回路の実施の形態を述べよう。図１において、図
２との対応部分には同一符号を付して示す。
【００３３】図１に示す本発明によるメモリ回路は、次
に述べる構成を有する。すなわち、図２に示す従来のメ
モリ回路の場合と同様に、ｍ×ｎ個（ただし、ｍ、ｎは
１以上の整数）のメモリセルＭ11〜Ｍ1n、Ｍ21〜Ｍ2n、
………Ｍm1〜Ｍmnを有する。
に述べる構成を有する。すなわち、図２に示す従来のメ
モリ回路の場合と同様に、ｍ×ｎ個（ただし、ｍ、ｎは
１以上の整数）のメモリセルＭ11〜Ｍ1n、Ｍ21〜Ｍ2n、
………Ｍm1〜Ｍmnを有する。
【００３４】また、図２に示す従来のメモリ回路の場合
のｍ本の書込兼読出用ワード線Ｗ1〜Ｗmに対応してい
る、ｍ本の書込用ワード線ＷＷ1〜ＷＷmと、ｍ本の読出
用ワード線ＷＲ1〜ＷＲmとを有する。
のｍ本の書込兼読出用ワード線Ｗ1〜Ｗmに対応してい
る、ｍ本の書込用ワード線ＷＷ1〜ＷＷmと、ｍ本の読出
用ワード線ＷＲ1〜ＷＲmとを有する。
【００３５】さらに、図２に示す従来のメモリ回路の場
合のｎ対の書込兼読出用ビット線Ｂ1及びＢ1′〜Ｂn及
びＢn′に対応している、ｎ対の書込用ビット線ＢＷ1及
びＢＷ1′〜ＢＷn及びＢＷn′と、ｎ対の読出用ビット
線ＢＲ1及びＢＲ1′〜ＢＲn及びＢＲn′とを有する。
合のｎ対の書込兼読出用ビット線Ｂ1及びＢ1′〜Ｂn及
びＢn′に対応している、ｎ対の書込用ビット線ＢＷ1及
びＢＷ1′〜ＢＷn及びＢＷn′と、ｎ対の読出用ビット
線ＢＲ1及びＢＲ1′〜ＢＲn及びＢＲn′とを有する。
【００３６】また、図２に示す従来のメモリ回路の場合
のｎ個の書込兼読出用ビット線マルチプレクサ回路ＭＵ
Ｘ1〜ＭＵＸnに対応している、ｎ個の書込用ビット線マ
ルチプレクサ回路ＭＵＸＷ1〜ＭＵＸＷnと、ｎ個の読出
用ビット線マルチプレクサ回路ＭＵＸＲ1〜ＭＵＸＲnと
を有する。
のｎ個の書込兼読出用ビット線マルチプレクサ回路ＭＵ
Ｘ1〜ＭＵＸnに対応している、ｎ個の書込用ビット線マ
ルチプレクサ回路ＭＵＸＷ1〜ＭＵＸＷnと、ｎ個の読出
用ビット線マルチプレクサ回路ＭＵＸＲ1〜ＭＵＸＲnと
を有する。
【００３７】さらに、図２に示す従来のメモリ回路の場
合と同様に、ｎ個のビット線イコライザ回路ＥＱ1〜Ｅ
Ｑnを有する。
合と同様に、ｎ個のビット線イコライザ回路ＥＱ1〜Ｅ
Ｑnを有する。
【００３８】また、図２に示す従来のメモリ回路の場合
の対の書込兼読出用データ線Ｄ及びＤ′に対応してい
る、対の書込用データ線ＤＷ及びＤＷ′と、対の読出用
データ線ＤＲ及びＤＲ′とを有する。
の対の書込兼読出用データ線Ｄ及びＤ′に対応してい
る、対の書込用データ線ＤＷ及びＤＷ′と、対の読出用
データ線ＤＲ及びＤＲ′とを有する。
【００３９】さらに、図２に示す従来のメモリ回路の場
合と同様に、ビット線プリチャージ回路ＰＲと、ビット
線センスアンプ回路ＡＭとを有する。
合と同様に、ビット線プリチャージ回路ＰＲと、ビット
線センスアンプ回路ＡＭとを有する。
【００４０】そして、メモリセルＭij（ｉ＝１、２……
…ｍ、ｊ＝１、２………ｎ）が、図２に示す従来のメモ
リ回路の場合に準じて、メモリセル用電源端１と接地
との間に、第１の導電型としてのｐ型を有する絶縁型電
界効果トランジスタＱ１と第１の導電型とは逆の第２の
導電型としてのｎ型を有する絶縁型電界効果トランジス
タＱ２とがそれらの順に直列に接続されているとともに
ｐ型を有する絶縁型電界効果トランジスタＱ３とｎ型を
有する絶縁型電界効果トランジスタＱ４とがそれらの順
に直列に接続され、そして、それら絶縁型電界効果トラ
ンジスタＱ１及びＱ２のゲートが論理信号入出力端ａに
導出され、また、絶縁型電界効果トランジスタＱ３及び
Ｑ４のゲートが論理信号入出力端ａ′に導出されている
構成を有するフリップフロップ回路ＦＦと、フリップ
フロップ回路ＦＦの論理信号入出力端ａと書込用ビット
線ＢＷjとの間にｎ型を有する絶縁型電界効果トランジ
スタＱ５が接続され、その絶縁型電界効果トランジスタ
ゲートＱ５のゲートが書込用ワード線ＷＷiに接続され
ている構成を有するトランスファーゲート回路ＴＧと、
フリップフロップ回路ＦＦの論理信号入出力端ａ′と
書込用ビット線ＢＷj′との間にｎ型を有する絶縁型電
界効果トランジスタＱ６が接続され、その絶縁型電界効
果トランジスタＱ６のゲートが書込用ワード線ＷＷi′
に接続されている構成を有するトランスファーゲート回
路ＴＧ′とを有するとともに、図２に示す従来のメモリ
回路の場合とは異なり、読出用ビット線ＢＲjと接地
との間にｎ型の絶縁型電界効果トランジスタＱ７とｎ型
の絶縁型電界効果トランジスタＱ８とがそれらの順に直
列に接続され、絶縁型電界効果トランジスタＱ７のゲー
トが読出用ワード線ＷＲiに接続され、絶縁型電界効果
トランジスタＱ８のゲートがフリップフロップ回路ＦＦ
の論理信号入出力端ａ′に接続されている構成を有する
読出回路ＲＲと、読出用ビット線ＢＲj′と接地との
間にｎ型の絶縁型電界効果トランジスタＱ９とｎ型の絶
縁型電界効果トランジスタＱ１０とがそれらの順に直列
に接続され、絶縁型電界効果トランジスタＱ９のゲート
が読出用ワード線ＷＲiに接続され、絶縁型電界効果ト
ランジスタＱ１０のゲートがフリップフロップ回路ＦＦ
の論理信号入出力端ａに接続されている構成を有する読
出回路ＲＲ′とを有する。
…ｍ、ｊ＝１、２………ｎ）が、図２に示す従来のメモ
リ回路の場合に準じて、メモリセル用電源端１と接地
との間に、第１の導電型としてのｐ型を有する絶縁型電
界効果トランジスタＱ１と第１の導電型とは逆の第２の
導電型としてのｎ型を有する絶縁型電界効果トランジス
タＱ２とがそれらの順に直列に接続されているとともに
ｐ型を有する絶縁型電界効果トランジスタＱ３とｎ型を
有する絶縁型電界効果トランジスタＱ４とがそれらの順
に直列に接続され、そして、それら絶縁型電界効果トラ
ンジスタＱ１及びＱ２のゲートが論理信号入出力端ａに
導出され、また、絶縁型電界効果トランジスタＱ３及び
Ｑ４のゲートが論理信号入出力端ａ′に導出されている
構成を有するフリップフロップ回路ＦＦと、フリップ
フロップ回路ＦＦの論理信号入出力端ａと書込用ビット
線ＢＷjとの間にｎ型を有する絶縁型電界効果トランジ
スタＱ５が接続され、その絶縁型電界効果トランジスタ
ゲートＱ５のゲートが書込用ワード線ＷＷiに接続され
ている構成を有するトランスファーゲート回路ＴＧと、
フリップフロップ回路ＦＦの論理信号入出力端ａ′と
書込用ビット線ＢＷj′との間にｎ型を有する絶縁型電
界効果トランジスタＱ６が接続され、その絶縁型電界効
果トランジスタＱ６のゲートが書込用ワード線ＷＷi′
に接続されている構成を有するトランスファーゲート回
路ＴＧ′とを有するとともに、図２に示す従来のメモリ
回路の場合とは異なり、読出用ビット線ＢＲjと接地
との間にｎ型の絶縁型電界効果トランジスタＱ７とｎ型
の絶縁型電界効果トランジスタＱ８とがそれらの順に直
列に接続され、絶縁型電界効果トランジスタＱ７のゲー
トが読出用ワード線ＷＲiに接続され、絶縁型電界効果
トランジスタＱ８のゲートがフリップフロップ回路ＦＦ
の論理信号入出力端ａ′に接続されている構成を有する
読出回路ＲＲと、読出用ビット線ＢＲj′と接地との
間にｎ型の絶縁型電界効果トランジスタＱ９とｎ型の絶
縁型電界効果トランジスタＱ１０とがそれらの順に直列
に接続され、絶縁型電界効果トランジスタＱ９のゲート
が読出用ワード線ＷＲiに接続され、絶縁型電界効果ト
ランジスタＱ１０のゲートがフリップフロップ回路ＦＦ
の論理信号入出力端ａに接続されている構成を有する読
出回路ＲＲ′とを有する。
【００４１】また、図２に示す従来のメモリ回路の場合
に準じて、書込用マルチプレクサ回路ＭＵＸＷjが、書
込用ビット線ＢＷj及びＢＷj′にｎ型を有する絶縁型電
界効果トランジスタＱ２３及びＱ２４がそれぞれ介挿さ
れ、それら絶縁型電界効果トランジスタＱ２３及びＱ２
４のゲートが書込用列選択用信号入力端ＭＵＸＷＳjに
導出されている構成を有する。
に準じて、書込用マルチプレクサ回路ＭＵＸＷjが、書
込用ビット線ＢＷj及びＢＷj′にｎ型を有する絶縁型電
界効果トランジスタＱ２３及びＱ２４がそれぞれ介挿さ
れ、それら絶縁型電界効果トランジスタＱ２３及びＱ２
４のゲートが書込用列選択用信号入力端ＭＵＸＷＳjに
導出されている構成を有する。
【００４２】さらに、図２に示す従来のメモリ回路の場
合に準じて、書込用ビット線ＢＷ1、ＢＷ2………ＢＷn
が、書込用マルチプレクサ回路ＭＵＸＷ1、ＭＵＸＷ2…
……ＭＵＸＷnの絶縁型電界効果トランジスタ２３をそ
れぞれ通じて書込用データ線ＤＷに接続されている構成
を有し、また、書込用ビット線ＢＷ1′、ＢＷ2′………
ＢＷn′が、書込用マルチプレクサ回路ＭＵＸＷ1、ＭＵ
ＸＷ2………ＭＵＸＷnの絶縁型電界効果トランジスタ２
４をそれぞれ通じて書込用データ線ＤＷ′に接続されて
いる構成を有する。
合に準じて、書込用ビット線ＢＷ1、ＢＷ2………ＢＷn
が、書込用マルチプレクサ回路ＭＵＸＷ1、ＭＵＸＷ2…
……ＭＵＸＷnの絶縁型電界効果トランジスタ２３をそ
れぞれ通じて書込用データ線ＤＷに接続されている構成
を有し、また、書込用ビット線ＢＷ1′、ＢＷ2′………
ＢＷn′が、書込用マルチプレクサ回路ＭＵＸＷ1、ＭＵ
ＸＷ2………ＭＵＸＷnの絶縁型電界効果トランジスタ２
４をそれぞれ通じて書込用データ線ＤＷ′に接続されて
いる構成を有する。
【００４３】また、図２に示す従来のメモリ回路の場合
に準じて、読出用ビット線ＢＲ1、ＢＲ2………ＢＲ
nが、読出用マルチプレクサ回路ＭＵＸＲ1、ＭＵＸＲ2
………ＭＵＸＲnの絶縁型電界効果トランジスタＱ１１
をそれぞれ通じて読出用データ線ＤＲに接続されている
構成を有し、また、読出用ビット線ＢＲ1′、ＢＲ2′…
……ＢＲn′が、読出用マルチプレクサ回路ＭＵＸＲ1、
ＭＵＸＲ2………ＭＵＸＲnの絶縁型電界効果トランジス
タＱ１２をそれぞれ通じて読出用データ線ＤＲ′に接続
されている構成を有する。
に準じて、読出用ビット線ＢＲ1、ＢＲ2………ＢＲ
nが、読出用マルチプレクサ回路ＭＵＸＲ1、ＭＵＸＲ2
………ＭＵＸＲnの絶縁型電界効果トランジスタＱ１１
をそれぞれ通じて読出用データ線ＤＲに接続されている
構成を有し、また、読出用ビット線ＢＲ1′、ＢＲ2′…
……ＢＲn′が、読出用マルチプレクサ回路ＭＵＸＲ1、
ＭＵＸＲ2………ＭＵＸＲnの絶縁型電界効果トランジス
タＱ１２をそれぞれ通じて読出用データ線ＤＲ′に接続
されている構成を有する。
【００４４】さらに、図２に示す従来のメモリ回路の場
合に準じて、ビット線イコライザ回路ＥＱjが、読出用
ビット線ＢＲj及びＢＲj′間に、ｎ型を有し且つゲート
がプリチャージ用信号入力端ＥＱＳjに導出されている
絶縁型電界効果トランジスタＱ２２が接続されている構
成を有する。
合に準じて、ビット線イコライザ回路ＥＱjが、読出用
ビット線ＢＲj及びＢＲj′間に、ｎ型を有し且つゲート
がプリチャージ用信号入力端ＥＱＳjに導出されている
絶縁型電界効果トランジスタＱ２２が接続されている構
成を有する。
【００４５】また、図２に示す従来のメモリ回路の場合
に準じて、ビット線プリチャージ回路ＰＲが、プリチャ
ージ用兼センスアンプ用電源端２３と読出用データ線Ｄ
Ｒとの間にｐ型を有する絶縁型電界効果トランジスタＱ
２１を介してｐ型を有する絶縁型電界効果トランジスタ
Ｑ１３が接続され且つプリチャージ用電源端２と読出用
データ線ＤＲ′との間に絶縁型電界効果トランジスタＱ
２１を介してｐ型を有する絶縁型電界効果トランジスタ
Ｑ１４が接続されているとともに、読出用データ線ＤＲ
及びＤＲ′間にｐ型を有する絶縁型電界効果トランジス
タＱ１５が接続され、絶縁型電界効果トランジスタＱ２
１のゲートがスリープ用信号入力端ＰＲＳＳに接続さ
れ、絶縁型電界効果トランジスタＱ１３、Ｑ１４及びＱ
１５のゲートがプリチャージ制御用信号入力端ＰＲＳに
導出されている構成を有する。
に準じて、ビット線プリチャージ回路ＰＲが、プリチャ
ージ用兼センスアンプ用電源端２３と読出用データ線Ｄ
Ｒとの間にｐ型を有する絶縁型電界効果トランジスタＱ
２１を介してｐ型を有する絶縁型電界効果トランジスタ
Ｑ１３が接続され且つプリチャージ用電源端２と読出用
データ線ＤＲ′との間に絶縁型電界効果トランジスタＱ
２１を介してｐ型を有する絶縁型電界効果トランジスタ
Ｑ１４が接続されているとともに、読出用データ線ＤＲ
及びＤＲ′間にｐ型を有する絶縁型電界効果トランジス
タＱ１５が接続され、絶縁型電界効果トランジスタＱ２
１のゲートがスリープ用信号入力端ＰＲＳＳに接続さ
れ、絶縁型電界効果トランジスタＱ１３、Ｑ１４及びＱ
１５のゲートがプリチャージ制御用信号入力端ＰＲＳに
導出されている構成を有する。
【００４６】さらに、図２に示す従来のメモリ回路の場
合に準じて、ビット線センスアンプ回路ＡＭが、プリチ
ャージ用兼センスアンプ用電源端２３と接地との間に、
ビット線プリチャージ回路ＰＲで上述した絶縁型電界
効果トランジスタＱ２１と、ｐ型を有する絶縁型電界
効果トランジスタＱ１６とｎ型を有する絶縁型電界効果
トランジスタＱ１７とがそれらの順に直列に接続されて
いる直列回路とｐ型を有する絶縁型電界効果トランジス
タＱ１８とｎ型を有する絶縁型電界効果トランジスタＱ
１９とがそれらの順に直列に接続されている直列回路と
の並列回路と、ｎ型を有する絶縁型電界効果トランジ
スタＱ２０とがそれらの順に直列に接続され、絶縁型電
界効果トランジスタＱ１６及びＱ１７の接続中点と絶縁
型電界効果トランジスタＱ１８及びＱ１９のゲートとが
読出用データ線ＤＲに接続され、絶縁型電界効果トラン
ジスタＱ１８及びＱ１９の接続中点と絶縁型電界効果ト
ランジスタＱ１６及びＱ１７のゲートとが読出用データ
線ＤＲ′に接続され、絶縁型電界効果トランジスタＱ２
０のゲートがセンスアンプ活性化用信号入力端ＡＭＳに
導出されている構成を有する。
合に準じて、ビット線センスアンプ回路ＡＭが、プリチ
ャージ用兼センスアンプ用電源端２３と接地との間に、
ビット線プリチャージ回路ＰＲで上述した絶縁型電界
効果トランジスタＱ２１と、ｐ型を有する絶縁型電界
効果トランジスタＱ１６とｎ型を有する絶縁型電界効果
トランジスタＱ１７とがそれらの順に直列に接続されて
いる直列回路とｐ型を有する絶縁型電界効果トランジス
タＱ１８とｎ型を有する絶縁型電界効果トランジスタＱ
１９とがそれらの順に直列に接続されている直列回路と
の並列回路と、ｎ型を有する絶縁型電界効果トランジ
スタＱ２０とがそれらの順に直列に接続され、絶縁型電
界効果トランジスタＱ１６及びＱ１７の接続中点と絶縁
型電界効果トランジスタＱ１８及びＱ１９のゲートとが
読出用データ線ＤＲに接続され、絶縁型電界効果トラン
ジスタＱ１８及びＱ１９の接続中点と絶縁型電界効果ト
ランジスタＱ１６及びＱ１７のゲートとが読出用データ
線ＤＲ′に接続され、絶縁型電界効果トランジスタＱ２
０のゲートがセンスアンプ活性化用信号入力端ＡＭＳに
導出されている構成を有する。
【００４７】また、メモリセルＭijにおけるフリップフ
ロップ回路ＦＦの絶縁型電界効果トランジスタＱ１〜Ｑ
４、トランスファーゲート回路ＴＧの絶縁型電界効果ト
ランジスタＱ５、トランスファーゲート回路ＴＧ′の絶
縁型電界効果トランジスタＱ６、書込用マルチプレクサ
回路ＭＵＸＷjの絶縁型電界効果トランジスタＱ２３及
びＱ２４、読出用マルチプレクサ回路ＭＵＸＲjの絶縁
型電界効果トランジスタＱ１１及びＱ１２、ビット線プ
リチャージ回路ＰＲの絶縁型電界効果トランジスタＱ２
１、及びビット線センスアンプ回路ＡＭの絶縁型電界効
果トランジスタＱ１６及びＱ１８が、図２に示す従来の
メモリ回路の場合と同様に、高い閾値電圧を有し、読出
回路ＲＲの絶縁型電界効果トランジスタＱ７及びＱ８、
読出回路ＲＲ′の絶縁型電界効果トランジスタＱ９及び
Ｑ１０、ビット線イコライザ回路ＥＱjの絶縁型電界効
果トランジスタＱ２２、ビット線プリチャージ回路ＰＲ
の絶縁型電界効果トランジスタＱ１３及びＱ１４、ビッ
ト線センスアンプ回路ＡＭの絶縁型電界効果トランジス
タＱ１７、Ｑ１８及びＱ２０が、メモリセルＭijにおけ
るフリップフロップ回路ＦＦの絶縁型電界効果トランジ
スタＱ１〜Ｑ４、トランスファーゲート回路ＴＧの絶縁
型電界効果トランジスタＱ５、トランスファーゲート回
路ＴＧ′の絶縁型電界効果トランジスタＱ６、書込用マ
ルチプレクサ回路ＭＵＸＷjの絶縁型電界効果トランジ
スタＱ２３及びＱ２４、読出用マルチプレクサ回路ＭＵ
ＸＲjの絶縁型電界効果トランジスタＱ１１及びＱ１
２、ビット線プリチャージ回路ＰＲの絶縁型電界効果ト
ランジスタＱ２１、及びビット線センスアンプ回路ＡＭ
の絶縁型電界効果トランジスタＱ１６及びＱ１８に比
し、低い閾値電圧を有している。
ロップ回路ＦＦの絶縁型電界効果トランジスタＱ１〜Ｑ
４、トランスファーゲート回路ＴＧの絶縁型電界効果ト
ランジスタＱ５、トランスファーゲート回路ＴＧ′の絶
縁型電界効果トランジスタＱ６、書込用マルチプレクサ
回路ＭＵＸＷjの絶縁型電界効果トランジスタＱ２３及
びＱ２４、読出用マルチプレクサ回路ＭＵＸＲjの絶縁
型電界効果トランジスタＱ１１及びＱ１２、ビット線プ
リチャージ回路ＰＲの絶縁型電界効果トランジスタＱ２
１、及びビット線センスアンプ回路ＡＭの絶縁型電界効
果トランジスタＱ１６及びＱ１８が、図２に示す従来の
メモリ回路の場合と同様に、高い閾値電圧を有し、読出
回路ＲＲの絶縁型電界効果トランジスタＱ７及びＱ８、
読出回路ＲＲ′の絶縁型電界効果トランジスタＱ９及び
Ｑ１０、ビット線イコライザ回路ＥＱjの絶縁型電界効
果トランジスタＱ２２、ビット線プリチャージ回路ＰＲ
の絶縁型電界効果トランジスタＱ１３及びＱ１４、ビッ
ト線センスアンプ回路ＡＭの絶縁型電界効果トランジス
タＱ１７、Ｑ１８及びＱ２０が、メモリセルＭijにおけ
るフリップフロップ回路ＦＦの絶縁型電界効果トランジ
スタＱ１〜Ｑ４、トランスファーゲート回路ＴＧの絶縁
型電界効果トランジスタＱ５、トランスファーゲート回
路ＴＧ′の絶縁型電界効果トランジスタＱ６、書込用マ
ルチプレクサ回路ＭＵＸＷjの絶縁型電界効果トランジ
スタＱ２３及びＱ２４、読出用マルチプレクサ回路ＭＵ
ＸＲjの絶縁型電界効果トランジスタＱ１１及びＱ１
２、ビット線プリチャージ回路ＰＲの絶縁型電界効果ト
ランジスタＱ２１、及びビット線センスアンプ回路ＡＭ
の絶縁型電界効果トランジスタＱ１６及びＱ１８に比
し、低い閾値電圧を有している。
【００４８】以上が、本発明によるメモリ回路の実施の
形態の構成である。このような構成を有する本発明によ
るメモリ回路によれば、図２に示す従来のメモリ回路の
場合に準じて、書込用データ線ＤＷ及びＤＷ′に、高電
位及び低電位でそれぞれ意味づけられた２値表示の
「１」及び「０」をとるデータの「１」及び「０」をそ
れぞれ与えている状態で、書込用ワード線ＷＷiに、同
じく高電位及び低電位でそれぞれ意味づけられた２値表
示の「１」及び「０」をとる行選択用信号の「１」を、
書込用ワード線ＷＷiを選択する信号として与え、次
で、書込用ビット線マルチプレクサ回路ＭＵＸＷjの列
選択用信号入力端ＭＵＸＷＳjに、同じく高電位及び低
電位でそれぞれ意味づけられた２値表示の「１」及び
「０」をとる列選択用信号の「１」を書込用ビット線Ｂ
Ｗj及びＢＷj′を選択する信号として与えれば、データ
信号の「１」及び「０」が、書込用ビット線マルチプレ
クサ回路ＭＵＸＷiの絶縁型電界効果トランジスタＱ２
３及びＱ２４をそれぞれ通り、次で、メモリセルＭijの
トランスファーゲート回路ＴＧの絶縁型電界効果トラン
ジスタＱ５及びトランスファーゲート回路ＴＧ′の絶縁
型電界効果トランジスタＱ６をそれぞれ通って、フリッ
プフロップ回路ＦＦの論理信号入出力端ａ及びａ′にそ
れぞれ与えられ、これにより、フリップフロップ回路Ｆ
Ｆの絶縁型電界効果トランジスタＱ１及びＱ４がオン、
絶縁型電界効果トランジスタＱ２及びＱ３がオフとな
り、このため、メモリセル用電源端１に高電位電源ＶＤ
を接続しておけば、フリップフロップ回路ＦＦの論理信
号入出力端ａ及びａ′に高電位電源ＶＤの電位（高電
位）及び接地の低電位をそれぞれとるデータの「１」及
び「０」がそれぞれ得られ、そして、その状態が、爾
後、書込用ワード線ＷＷiに行選択用信号の「０」が与
えられることによって保たれる、という書込用データ線
ＤＷ及びＤＷ′にデータの「１」及び「０」をそれぞれ
与えてのデータの書き込みが行われる。なお、書込用ワ
ード線ＷＷiに行選択用信号の「０」が与えられるのに
応じ、列選択用信号入力端ＭＵＸＷＳjに列選択用信号
の「０」が与えられ、書込用データ線ＤＷ及びＤＷ′に
それぞれいままで与えられたデータの「１」及び「０」
が、それと同じデータの「１」及び「０」またはそれと
異なるデータの「０」及び「１」にそれぞれなる。
形態の構成である。このような構成を有する本発明によ
るメモリ回路によれば、図２に示す従来のメモリ回路の
場合に準じて、書込用データ線ＤＷ及びＤＷ′に、高電
位及び低電位でそれぞれ意味づけられた２値表示の
「１」及び「０」をとるデータの「１」及び「０」をそ
れぞれ与えている状態で、書込用ワード線ＷＷiに、同
じく高電位及び低電位でそれぞれ意味づけられた２値表
示の「１」及び「０」をとる行選択用信号の「１」を、
書込用ワード線ＷＷiを選択する信号として与え、次
で、書込用ビット線マルチプレクサ回路ＭＵＸＷjの列
選択用信号入力端ＭＵＸＷＳjに、同じく高電位及び低
電位でそれぞれ意味づけられた２値表示の「１」及び
「０」をとる列選択用信号の「１」を書込用ビット線Ｂ
Ｗj及びＢＷj′を選択する信号として与えれば、データ
信号の「１」及び「０」が、書込用ビット線マルチプレ
クサ回路ＭＵＸＷiの絶縁型電界効果トランジスタＱ２
３及びＱ２４をそれぞれ通り、次で、メモリセルＭijの
トランスファーゲート回路ＴＧの絶縁型電界効果トラン
ジスタＱ５及びトランスファーゲート回路ＴＧ′の絶縁
型電界効果トランジスタＱ６をそれぞれ通って、フリッ
プフロップ回路ＦＦの論理信号入出力端ａ及びａ′にそ
れぞれ与えられ、これにより、フリップフロップ回路Ｆ
Ｆの絶縁型電界効果トランジスタＱ１及びＱ４がオン、
絶縁型電界効果トランジスタＱ２及びＱ３がオフとな
り、このため、メモリセル用電源端１に高電位電源ＶＤ
を接続しておけば、フリップフロップ回路ＦＦの論理信
号入出力端ａ及びａ′に高電位電源ＶＤの電位（高電
位）及び接地の低電位をそれぞれとるデータの「１」及
び「０」がそれぞれ得られ、そして、その状態が、爾
後、書込用ワード線ＷＷiに行選択用信号の「０」が与
えられることによって保たれる、という書込用データ線
ＤＷ及びＤＷ′にデータの「１」及び「０」をそれぞれ
与えてのデータの書き込みが行われる。なお、書込用ワ
ード線ＷＷiに行選択用信号の「０」が与えられるのに
応じ、列選択用信号入力端ＭＵＸＷＳjに列選択用信号
の「０」が与えられ、書込用データ線ＤＷ及びＤＷ′に
それぞれいままで与えられたデータの「１」及び「０」
が、それと同じデータの「１」及び「０」またはそれと
異なるデータの「０」及び「１」にそれぞれなる。
【００４９】また、書込用データ線ＤＷ及びＤＷ′に、
データの「０」及び「１」をそれぞれ与えている状態
で、書込用ワード線ＷＷiに、行選択用信号の「１」を
与え、次で、書込用ビット線マルチプレクサ回路ＭＵＸ
Ｗjの列選択用信号入力端ＭＵＸＷＳjに列選択用信号の
「１」を与えれば、データ信号の「０」及び「１」が、
書込用ビット線マルチプレクサ回路ＭＵＸＷiの絶縁型
電界効果トランジスタＱ２３及びＱ２４をそれぞれ通
り、次で、メモリセルＭijのトランスファーゲート回路
ＴＧの絶縁型電界効果トランジスタＱ５及びトランスフ
ァーゲート回路ＴＧ′の絶縁型電界効果トランジスタＱ
６をそれぞれ通って、フリップフロップ回路ＦＦの論理
信号入出力端ａ及びａ′にそれぞれ与えられ、これによ
り、フリップフロップ回路ＦＦの絶縁型電界効果トラン
ジスタＱ２及びＱ３がオン、絶縁型電界効果トランジス
タＱ１及びＱ４がオフとなって、フリップフロップ回路
ＦＦの論理信号入出力端ａ及びａ′にデータの「０」及
び「１」がそれぞれ得られ、そして、その状態が、爾
後、書込用ワード線ＷＷiに行選択用信号の「０」が与
えられることによって保たれる、という書込用データ線
ＤＷ及びＤＷ′に「０」及び「１」をそれぞれ与えての
データの書き込みが行われる。なお、書込用ワード線Ｗ
Ｗiに行選択用信号の「０」が与えられるのに応じ、列
選択用信号入力端ＭＵＸＷＳjに列選択用信号の「０」
が与えられ、また、書込用データ線ＤＷ及びＤＷ′にそ
れぞれいままで与えられていたデータの「０」及び
「１」が、それと同じデータの「０」及び「１」または
それと異なるデータの「１」及び「０」にそれぞれな
る。
データの「０」及び「１」をそれぞれ与えている状態
で、書込用ワード線ＷＷiに、行選択用信号の「１」を
与え、次で、書込用ビット線マルチプレクサ回路ＭＵＸ
Ｗjの列選択用信号入力端ＭＵＸＷＳjに列選択用信号の
「１」を与えれば、データ信号の「０」及び「１」が、
書込用ビット線マルチプレクサ回路ＭＵＸＷiの絶縁型
電界効果トランジスタＱ２３及びＱ２４をそれぞれ通
り、次で、メモリセルＭijのトランスファーゲート回路
ＴＧの絶縁型電界効果トランジスタＱ５及びトランスフ
ァーゲート回路ＴＧ′の絶縁型電界効果トランジスタＱ
６をそれぞれ通って、フリップフロップ回路ＦＦの論理
信号入出力端ａ及びａ′にそれぞれ与えられ、これによ
り、フリップフロップ回路ＦＦの絶縁型電界効果トラン
ジスタＱ２及びＱ３がオン、絶縁型電界効果トランジス
タＱ１及びＱ４がオフとなって、フリップフロップ回路
ＦＦの論理信号入出力端ａ及びａ′にデータの「０」及
び「１」がそれぞれ得られ、そして、その状態が、爾
後、書込用ワード線ＷＷiに行選択用信号の「０」が与
えられることによって保たれる、という書込用データ線
ＤＷ及びＤＷ′に「０」及び「１」をそれぞれ与えての
データの書き込みが行われる。なお、書込用ワード線Ｗ
Ｗiに行選択用信号の「０」が与えられるのに応じ、列
選択用信号入力端ＭＵＸＷＳjに列選択用信号の「０」
が与えられ、また、書込用データ線ＤＷ及びＤＷ′にそ
れぞれいままで与えられていたデータの「０」及び
「１」が、それと同じデータの「０」及び「１」または
それと異なるデータの「１」及び「０」にそれぞれな
る。
【００５０】また、スリープ用信号入力端ＰＲＳＳに高
電位及び低電位でそれぞれ意味づけられた２値表示の
「１」及び「０」をとるスリープ用信号の「１」を与
え、次で、読出用ビット線マルチプレクサ回路ＭＵＸＲ
jの列選択用信号入力端ＭＵＸＲＳjに列選択用信号の
「１」を与え、それと同時にまたはそれと前後して、ビ
ット線イコライザ回路ＥＱjのプリチャージ制御用信号
入力端ＥＱＳj及びビット線プリチャージ回路ＰＲのプ
リチャージ制御用信号入力端ＰＲＳに、高電位及び低電
位でそれぞれ意味づけられた２値表示の「１」及び
「０」をとるプリチャージ制御用信号の「１」及び
「０」をそれぞれ与えれば、プリチャージ用兼センスア
ンプ用電源端２３に高電位電源ＶＤを接続しておくこと
によって、読出用データ線ＤＲ及び接地間のデータ線容
量ＣＤ、及び読出用データ線ＤＲ′及び接地間のデータ
線容量ＣＤ′が、高電位電源ＶＤによって、絶縁型電界
効果トランジスタＱ２１、及びビット線プリチャージ回
路ＰＲの絶縁型電界効果トランジスタＱ１３及びＱ１４
をそれぞれ通って、高電圧に充電され、そして、その充
電電圧が、ビット線プリチャージ回路ＰＲの絶縁型電界
効果トランジスタＱ１５によって等化される、という状
態が得られるとともに、読出用ビット線ＢＲj及び接地
間のビット線容量ＣＢj、及び読出用ビット線ＢＲj′及
び接地間のビット線容量ＣＢj′が、データ線容量Ｃ
Ｄ、及びＣＤ′が上述したように高電圧に充電されてい
ることにより高電位電源とみなされるデータ線容量ＣＤ
及びＣＤ′による高電位電源によって、読出用ビット線
マルチプレクサ回路ＭＵＸＲjの絶縁型電界効果トラン
ジスタＱ１１及びＱ１２をそれぞれ通って、高電圧に充
電され、そして、それらの充電電圧が、ビット線イコラ
イザ回路ＥＱjの絶縁型電界効果トランジスタＱ２２に
よって等化されている、という状態が得られる。
電位及び低電位でそれぞれ意味づけられた２値表示の
「１」及び「０」をとるスリープ用信号の「１」を与
え、次で、読出用ビット線マルチプレクサ回路ＭＵＸＲ
jの列選択用信号入力端ＭＵＸＲＳjに列選択用信号の
「１」を与え、それと同時にまたはそれと前後して、ビ
ット線イコライザ回路ＥＱjのプリチャージ制御用信号
入力端ＥＱＳj及びビット線プリチャージ回路ＰＲのプ
リチャージ制御用信号入力端ＰＲＳに、高電位及び低電
位でそれぞれ意味づけられた２値表示の「１」及び
「０」をとるプリチャージ制御用信号の「１」及び
「０」をそれぞれ与えれば、プリチャージ用兼センスア
ンプ用電源端２３に高電位電源ＶＤを接続しておくこと
によって、読出用データ線ＤＲ及び接地間のデータ線容
量ＣＤ、及び読出用データ線ＤＲ′及び接地間のデータ
線容量ＣＤ′が、高電位電源ＶＤによって、絶縁型電界
効果トランジスタＱ２１、及びビット線プリチャージ回
路ＰＲの絶縁型電界効果トランジスタＱ１３及びＱ１４
をそれぞれ通って、高電圧に充電され、そして、その充
電電圧が、ビット線プリチャージ回路ＰＲの絶縁型電界
効果トランジスタＱ１５によって等化される、という状
態が得られるとともに、読出用ビット線ＢＲj及び接地
間のビット線容量ＣＢj、及び読出用ビット線ＢＲj′及
び接地間のビット線容量ＣＢj′が、データ線容量Ｃ
Ｄ、及びＣＤ′が上述したように高電圧に充電されてい
ることにより高電位電源とみなされるデータ線容量ＣＤ
及びＣＤ′による高電位電源によって、読出用ビット線
マルチプレクサ回路ＭＵＸＲjの絶縁型電界効果トラン
ジスタＱ１１及びＱ１２をそれぞれ通って、高電圧に充
電され、そして、それらの充電電圧が、ビット線イコラ
イザ回路ＥＱjの絶縁型電界効果トランジスタＱ２２に
よって等化されている、という状態が得られる。
【００５１】そして、そのような状態から、ビット線イ
コライザ回路ＥＱjのプリチャージ制御用信号入力端Ｅ
ＱＳj及びビット線プリチャージ回路ＰＲのプリチャー
ジ制御用信号入力端ＰＲＳに、プリチャージ制御用信号
の「０」及び「１」をそれぞれ与えてから、読出用ワー
ド線ＷＲiに行選択用信号の「１」を与え、それと同時
にまたはそれと前後して、ビット線センスアンプ回路Ａ
Ｍのセンスアンプ活性化用信号入力端ＡＭＳに高電位及
び低電位でそれぞれ意味づけられた２値表示の「１」及
び「０」をそれぞれとるセンスアンプ活性化用信号の
「１」を与えれば、いま、メモリセルＭijがそのフリ
ップフロップ回路ＦＦの論理信号入出力端ａ及びａ′に
データの「１」及び「０」をそれぞれ出力しているデー
タの書込状態であるとするとき、そのデータの「１」及
び「０」が次に述べるようにして読み出される。
コライザ回路ＥＱjのプリチャージ制御用信号入力端Ｅ
ＱＳj及びビット線プリチャージ回路ＰＲのプリチャー
ジ制御用信号入力端ＰＲＳに、プリチャージ制御用信号
の「０」及び「１」をそれぞれ与えてから、読出用ワー
ド線ＷＲiに行選択用信号の「１」を与え、それと同時
にまたはそれと前後して、ビット線センスアンプ回路Ａ
Ｍのセンスアンプ活性化用信号入力端ＡＭＳに高電位及
び低電位でそれぞれ意味づけられた２値表示の「１」及
び「０」をそれぞれとるセンスアンプ活性化用信号の
「１」を与えれば、いま、メモリセルＭijがそのフリ
ップフロップ回路ＦＦの論理信号入出力端ａ及びａ′に
データの「１」及び「０」をそれぞれ出力しているデー
タの書込状態であるとするとき、そのデータの「１」及
び「０」が次に述べるようにして読み出される。
【００５２】すなわち、この場合、ビット線容量ＣＢj
及びデータ線容量ＣＤが充電もされなければ充電電荷を
実質的に放電せず、よって、読出用データ線ＤＲにデー
タの「１」が得られ、それがビット線センスアンプ回路
ＡＭの論理信号入出力端ｂに与えられるが、ビット線容
量ＣＢj′の充電電荷がメモリセルＭijの読出回路Ｒ
Ｒ′の絶縁型電界効果トランジスタＱ９及びＱ１０を通
じて接地に放電されるとともに、データ線容量ＣＤ′の
充電電荷も読出用ビット線マルチプレクサ回路ＭＵＸＲ
jの絶縁型電界効果トランジスタＱ１２、メモリセルＭ
ijの読出回路ＲＲ′の絶縁型電界効果トランジスタＱ９
及びＱ１０を通じて接地に放電され、よって、読出用デ
ータ線ＤＲ′にデータの「０」が得られ、それがビット
線センスアンプ回路ＡＭの論理信号入出力端ｂ′に与え
られる。
及びデータ線容量ＣＤが充電もされなければ充電電荷を
実質的に放電せず、よって、読出用データ線ＤＲにデー
タの「１」が得られ、それがビット線センスアンプ回路
ＡＭの論理信号入出力端ｂに与えられるが、ビット線容
量ＣＢj′の充電電荷がメモリセルＭijの読出回路Ｒ
Ｒ′の絶縁型電界効果トランジスタＱ９及びＱ１０を通
じて接地に放電されるとともに、データ線容量ＣＤ′の
充電電荷も読出用ビット線マルチプレクサ回路ＭＵＸＲ
jの絶縁型電界効果トランジスタＱ１２、メモリセルＭ
ijの読出回路ＲＲ′の絶縁型電界効果トランジスタＱ９
及びＱ１０を通じて接地に放電され、よって、読出用デ
ータ線ＤＲ′にデータの「０」が得られ、それがビット
線センスアンプ回路ＡＭの論理信号入出力端ｂ′に与え
られる。
【００５３】このため、読出用データ線ＤＲ′に、プリ
チャージ用兼センスアンプ用電源端２３に接続されてい
る高電位電源の高電位が、ビット線センスアンプ回路Ａ
Ｍの絶縁型電界効果トランジスタＱ１６及びビット線プ
リチャージ回路ＰＲの絶縁型電界効果トランジスタＱ２
１を通じて与えられ、また読出用データ線ＤＲ′に、接
地電位（低電位）が、ビット線センスアンプ回路ＡＭの
絶縁型電界効果トランジスタＱ１９及びＱ２０を通じて
与えられ、よって、読出用データ線ＤＲ及びＤＲ′に、
ビット線センスアンプ回路ＡＭの論理信号入出力端ｂ及
びｂ′に与えられたデータの「１」及び「０」の増幅さ
れたデータの「１」及び「０」が得られる、という態様
で、メモリセルＭijがそのフリップフロップ回路ＦＦの
論理信号入出力端ａ及びａ′にデータの「１」及び
「０」をそれぞれ出力しているデータの書込状態からの
データの読み出しが行われる。
チャージ用兼センスアンプ用電源端２３に接続されてい
る高電位電源の高電位が、ビット線センスアンプ回路Ａ
Ｍの絶縁型電界効果トランジスタＱ１６及びビット線プ
リチャージ回路ＰＲの絶縁型電界効果トランジスタＱ２
１を通じて与えられ、また読出用データ線ＤＲ′に、接
地電位（低電位）が、ビット線センスアンプ回路ＡＭの
絶縁型電界効果トランジスタＱ１９及びＱ２０を通じて
与えられ、よって、読出用データ線ＤＲ及びＤＲ′に、
ビット線センスアンプ回路ＡＭの論理信号入出力端ｂ及
びｂ′に与えられたデータの「１」及び「０」の増幅さ
れたデータの「１」及び「０」が得られる、という態様
で、メモリセルＭijがそのフリップフロップ回路ＦＦの
論理信号入出力端ａ及びａ′にデータの「１」及び
「０」をそれぞれ出力しているデータの書込状態からの
データの読み出しが行われる。
【００５４】また、メモリセルＭijがそのフリップフ
ロップ回路ＦＦの論理信号入出力端ａ及びａ′にデータ
の「０」及び「１」をそれぞれ出力しているデータの書
込状態であるとするとき、そのデータの「０」及び
「１」が次に述べるようにして読み出される。
ロップ回路ＦＦの論理信号入出力端ａ及びａ′にデータ
の「０」及び「１」をそれぞれ出力しているデータの書
込状態であるとするとき、そのデータの「０」及び
「１」が次に述べるようにして読み出される。
【００５５】すなわち、この場合、ビット線容量Ｃ
Ｂj′及びデータ線容量ＣＤ′が充電もされなければ充
電電荷を実質的に放電せず、よって、読出用データ線Ｄ
Ｒ′にデータの「１」が得られ、それがビット線センス
アンプ回路ＡＭの論理信号入出力端ｂ′に与えられる
が、ビット線容量ＣＢの充電電荷がメモリセルＭijの読
出回路ＲＲの絶縁型電界効果トランジスタＱ７及びＱ８
を通じて接地に放電されるとともに、データ線容量ＣＤ
の充電電荷も読出用ビット線マルチプレクサ回路ＭＵＸ
Ｒjの絶縁型電界効果トランジスタＱ１１、メモリセル
Ｍijの読出回路ＲＲの絶縁型電界効果トランジスタＱ７
及びＱ８を通じて接地に放電され、よって、読出用デー
タ線ＤＲにデータの「０」が得られ、それがビット線セ
ンスアンプ回路ＡＭの論理信号入出力端ｂに与えられ
る。
Ｂj′及びデータ線容量ＣＤ′が充電もされなければ充
電電荷を実質的に放電せず、よって、読出用データ線Ｄ
Ｒ′にデータの「１」が得られ、それがビット線センス
アンプ回路ＡＭの論理信号入出力端ｂ′に与えられる
が、ビット線容量ＣＢの充電電荷がメモリセルＭijの読
出回路ＲＲの絶縁型電界効果トランジスタＱ７及びＱ８
を通じて接地に放電されるとともに、データ線容量ＣＤ
の充電電荷も読出用ビット線マルチプレクサ回路ＭＵＸ
Ｒjの絶縁型電界効果トランジスタＱ１１、メモリセル
Ｍijの読出回路ＲＲの絶縁型電界効果トランジスタＱ７
及びＱ８を通じて接地に放電され、よって、読出用デー
タ線ＤＲにデータの「０」が得られ、それがビット線セ
ンスアンプ回路ＡＭの論理信号入出力端ｂに与えられ
る。
【００５６】このため、読出用データ線ＤＲ′に、プリ
チャージ用兼センスアンプ用電源端２３に接続されてい
る高電位電源の高電位が、ビット線センスアンプ回路Ａ
Ｍの絶縁型電界効果トランジスタＱ１８及びビット線プ
リチャージ回路ＰＲの絶縁型電界効果トランジスタＱ２
１を通じて与えられ、また読出用データ線ＤＲに、接地
電位（低電位）が、ビット線センスアンプ回路ＡＭの絶
縁型電界効果トランジスタＱ１７及びＱ２０を通じて与
えられ、よって、読出用データ線ＤＲ及びＤＲ′に、ビ
ット線センスアンプ回路ＡＭの論理信号入出力端ｂ及び
ｂ′に与えられるデータの「０」及び「１」の増幅され
たデータの「０」及び「１」が得られる、という態様
で、メモリセルＭijがそのフリップフロップ回路ＦＦの
論理信号入出力端ａ及びａ′にデータの「０」及び
「１」をそれぞれ出力しているデータの書込状態からの
データの読み出しが行われる。なお、上述したデータの
読み出しが行われたところで、読出用ワード線ＷＲiに
行選択用信号の「０」が与えられ、またビット線センス
アンプ回路ＡＭのセンスアンプ活性化用信号入力端ＡＭ
Ｓにセンスアンプ活性化用信号の「０」が与えられ、ス
リープ用信号入力端ＰＲＳＳにスリープ用信号の「０」
が与えられる。
チャージ用兼センスアンプ用電源端２３に接続されてい
る高電位電源の高電位が、ビット線センスアンプ回路Ａ
Ｍの絶縁型電界効果トランジスタＱ１８及びビット線プ
リチャージ回路ＰＲの絶縁型電界効果トランジスタＱ２
１を通じて与えられ、また読出用データ線ＤＲに、接地
電位（低電位）が、ビット線センスアンプ回路ＡＭの絶
縁型電界効果トランジスタＱ１７及びＱ２０を通じて与
えられ、よって、読出用データ線ＤＲ及びＤＲ′に、ビ
ット線センスアンプ回路ＡＭの論理信号入出力端ｂ及び
ｂ′に与えられるデータの「０」及び「１」の増幅され
たデータの「０」及び「１」が得られる、という態様
で、メモリセルＭijがそのフリップフロップ回路ＦＦの
論理信号入出力端ａ及びａ′にデータの「０」及び
「１」をそれぞれ出力しているデータの書込状態からの
データの読み出しが行われる。なお、上述したデータの
読み出しが行われたところで、読出用ワード線ＷＲiに
行選択用信号の「０」が与えられ、またビット線センス
アンプ回路ＡＭのセンスアンプ活性化用信号入力端ＡＭ
Ｓにセンスアンプ活性化用信号の「０」が与えられ、ス
リープ用信号入力端ＰＲＳＳにスリープ用信号の「０」
が与えられる。
【００５７】上述したところから、図１に示す本発明に
よるメモリ回路によれば、書込用データ線ＤＷ及びＤ
Ｗ′にそれぞれ与えるデータの「１」及び「０」、また
は「０」及び「１」を、メモリセルＭijに書き込ませる
ことができ、また、そのメモリセルＭijに書き込まれた
データの「１」及び「０」、または「０」及び「１」
を、読出用データ線ＤＲ及びＤＲ′にそれぞれビット線
センスアンプ回路ＡＭで増幅して読み出すことができる
ことが明らかである。
よるメモリ回路によれば、書込用データ線ＤＷ及びＤ
Ｗ′にそれぞれ与えるデータの「１」及び「０」、また
は「０」及び「１」を、メモリセルＭijに書き込ませる
ことができ、また、そのメモリセルＭijに書き込まれた
データの「１」及び「０」、または「０」及び「１」
を、読出用データ線ＤＲ及びＤＲ′にそれぞれビット線
センスアンプ回路ＡＭで増幅して読み出すことができる
ことが明らかである。
【００５８】また、図１に示す本発明によるメモリ回路
によれば、上述したように、メモリセルＭijに書き込ま
れたデータの「１」及び「０」、または「０」及び
「１」を、読出用データ線ＤＲ及びＤＲ′にビット線セ
ンスアンプ回路ＡＭで増幅して読み出すことができる
が、この場合、図２に示す従来のメモリ回路の場合に準
じて、ビット線センスアンプ回路ＡＭの論理信号入出力
端ｂ及びｂ′に与えられるデータの「１」及び「０」、
または「０」及び「１」は、読出用ビット線ＢＲj及び
ＢＲj′、及び読出用データ線ＤＲ及びＤＲ′が、読出
用ビット線ＢＲj及び接地間のビット線容量ＣＢj、及び
読出用ビット線ＢＲj及び接地間のビット線容量ＣＢj′
が、読出用データ線ＤＲ及び接地間のデータ線容量Ｃ
Ｄ、及び読出用データ線ＤＲ′及び接地間のデータ線容
量ＣＤ′に比し大であるように、予め形成されていれ
ば、読出用ビット線ＢＲj及びＢＲj′上の電位変動に対
する読出用データ線ＤＲ及びＤＲ′上の電位変動が、読
出用ビット線マルチプレクサ回路ＭＵＸＲjの絶縁型電
界効果トランジスタＱ１１及びＱ２２のために、読出用
ビット線ＢＲj及びＢＲj′上の電位変動に比し、大きく
得られることから、メモリセルＭijに書き込まれたデー
タの「１」及び「０」、または「０」及び「１」が、読
出用ビット線マルチプレクサ回路ＭＵＸＲjの絶縁型電
界効果トランジスタＱ１１及びＱ１２によってそれぞれ
増幅されたデータの「１」及び「０」、または「０」及
び「１」である。このため、図２に示す従来のメモリ回
路の場合と同様に、ビット線センスアンプ回路ＡＭが、
その論理信号入出力端ｂ及びｂ′に与えられるデータの
「１」及び「０」、または「０」及び「１」に高速に応
答し、よって、メモリセルＭijに書き込まれたデータの
「１」及び「０」、または「０」及び「１」の読出用デ
ータ線ＤＲ及びＤＲ′への読み出しを、高速に行うこと
ができる、という特徴を有する。
によれば、上述したように、メモリセルＭijに書き込ま
れたデータの「１」及び「０」、または「０」及び
「１」を、読出用データ線ＤＲ及びＤＲ′にビット線セ
ンスアンプ回路ＡＭで増幅して読み出すことができる
が、この場合、図２に示す従来のメモリ回路の場合に準
じて、ビット線センスアンプ回路ＡＭの論理信号入出力
端ｂ及びｂ′に与えられるデータの「１」及び「０」、
または「０」及び「１」は、読出用ビット線ＢＲj及び
ＢＲj′、及び読出用データ線ＤＲ及びＤＲ′が、読出
用ビット線ＢＲj及び接地間のビット線容量ＣＢj、及び
読出用ビット線ＢＲj及び接地間のビット線容量ＣＢj′
が、読出用データ線ＤＲ及び接地間のデータ線容量Ｃ
Ｄ、及び読出用データ線ＤＲ′及び接地間のデータ線容
量ＣＤ′に比し大であるように、予め形成されていれ
ば、読出用ビット線ＢＲj及びＢＲj′上の電位変動に対
する読出用データ線ＤＲ及びＤＲ′上の電位変動が、読
出用ビット線マルチプレクサ回路ＭＵＸＲjの絶縁型電
界効果トランジスタＱ１１及びＱ２２のために、読出用
ビット線ＢＲj及びＢＲj′上の電位変動に比し、大きく
得られることから、メモリセルＭijに書き込まれたデー
タの「１」及び「０」、または「０」及び「１」が、読
出用ビット線マルチプレクサ回路ＭＵＸＲjの絶縁型電
界効果トランジスタＱ１１及びＱ１２によってそれぞれ
増幅されたデータの「１」及び「０」、または「０」及
び「１」である。このため、図２に示す従来のメモリ回
路の場合と同様に、ビット線センスアンプ回路ＡＭが、
その論理信号入出力端ｂ及びｂ′に与えられるデータの
「１」及び「０」、または「０」及び「１」に高速に応
答し、よって、メモリセルＭijに書き込まれたデータの
「１」及び「０」、または「０」及び「１」の読出用デ
ータ線ＤＲ及びＤＲ′への読み出しを、高速に行うこと
ができる、という特徴を有する。
【００５９】さらに、図１に示す本発明によるメモリ回
路によれば、図２に示す従来のメモリ回路の場合に準じ
て、ビット線容量ＣＢj及びＣＢj′が、ビット線プリチ
ャージ回路ＰＲのプリチャージ用電源端２に接続されて
いる高電位電源によって充電されるデータ線容量ＣＤ及
びＣＤ′の充電電圧よりも、読出用ビット線マルチプレ
クサ回路ＭＵＸＲjの絶縁型電界効果トランジスタＱ１
１及びＱ１２の閾値電圧分低い充電電圧にしか充電され
ないので、その分、高電位電源の消費電力が少なくて済
む、という特徴を有する。
路によれば、図２に示す従来のメモリ回路の場合に準じ
て、ビット線容量ＣＢj及びＣＢj′が、ビット線プリチ
ャージ回路ＰＲのプリチャージ用電源端２に接続されて
いる高電位電源によって充電されるデータ線容量ＣＤ及
びＣＤ′の充電電圧よりも、読出用ビット線マルチプレ
クサ回路ＭＵＸＲjの絶縁型電界効果トランジスタＱ１
１及びＱ１２の閾値電圧分低い充電電圧にしか充電され
ないので、その分、高電位電源の消費電力が少なくて済
む、という特徴を有する。
【００６０】また、図１に示す本発明によるのメモリ回
路によれば、メモリセルＭijにおいて、読出用ビット線
ＢＲj及び接地間に絶縁型電界効果トランジスタＱ７及
びＱ８の直列回路でなる読出回路ＲＲが接続され、また
読出用ビット線ＢＲj′及び接地間に絶縁型電界効果ト
ランジスタＱ９及びＱ１０の直列回路でなる読出回路Ｒ
Ｒ′が接続され、そして、それら読出回路ＲＲの絶縁型
電界効果トランジスタＱ７及びＱ８、及び読出回路Ｒ
Ｒ′の絶縁型電界効果トランジスタＱ９及びＱ１０が低
い閾値電圧を有しているので、上述したようにビット線
容量ＣＢjの充電電荷を読出回路ＲＲの絶縁型電界効果
トランジスタＱ７及びＱ８を通じて接地に放電すると
き、及びビット線容量ＣＢj′の充電電荷を読出回路Ｒ
Ｒ′の絶縁型電界効果トランジスタＱ９及びＱ１０を通
じて接地に放電するとき、それらの放電を急速に行わせ
ることができる。このため、メモリセルＭijに書き込ま
れたデータの「１」及び「０」、または「０」及び
「１」の読出用データ線ＤＲ及びＤＲ′への読み出し
を、図２に示す従来のメモリ回路の場合に比し高速化す
ることができる。
路によれば、メモリセルＭijにおいて、読出用ビット線
ＢＲj及び接地間に絶縁型電界効果トランジスタＱ７及
びＱ８の直列回路でなる読出回路ＲＲが接続され、また
読出用ビット線ＢＲj′及び接地間に絶縁型電界効果ト
ランジスタＱ９及びＱ１０の直列回路でなる読出回路Ｒ
Ｒ′が接続され、そして、それら読出回路ＲＲの絶縁型
電界効果トランジスタＱ７及びＱ８、及び読出回路Ｒ
Ｒ′の絶縁型電界効果トランジスタＱ９及びＱ１０が低
い閾値電圧を有しているので、上述したようにビット線
容量ＣＢjの充電電荷を読出回路ＲＲの絶縁型電界効果
トランジスタＱ７及びＱ８を通じて接地に放電すると
き、及びビット線容量ＣＢj′の充電電荷を読出回路Ｒ
Ｒ′の絶縁型電界効果トランジスタＱ９及びＱ１０を通
じて接地に放電するとき、それらの放電を急速に行わせ
ることができる。このため、メモリセルＭijに書き込ま
れたデータの「１」及び「０」、または「０」及び
「１」の読出用データ線ＤＲ及びＤＲ′への読み出し
を、図２に示す従来のメモリ回路の場合に比し高速化す
ることができる。
【００６１】さらに、図１に示す本発明によるメモリ回
路によれば、読出用ビット線ＢＲj及びＢＲj′間に接続
されている絶縁型電界効果トランジスタＱ２２を有する
ビット線イコライザ回路ＥＱjを有し、そして、そのビ
ット線イコライザ回路ＥＱjの絶縁型電界効果トランジ
スタＱ２２が低い閾値電圧を有しているので、上述した
ように、読出用ビット線ＢＲj及び接地間のビット線容
量ＣＢj、及び読出用ビット線ＢＲj′及び接地間のビッ
ト線容量ＣＢj′が、高電圧に充電され、そしてその充
電電圧を、ビット線イコライザ回路ＥＱjの絶縁型電界
効果トランジスタＱ２２によって、等化させるとき、そ
の等化を急速に行わせることができる。このため、メモ
リセルＭijに書き込まれたデータの「１」及び「０」、
または「０」及び「１」の読出用データ線ＤＲ及びＤ
Ｒ′への読み出しを、図２に示す従来のメモリ回路の場
合に比し高速化することができる。
路によれば、読出用ビット線ＢＲj及びＢＲj′間に接続
されている絶縁型電界効果トランジスタＱ２２を有する
ビット線イコライザ回路ＥＱjを有し、そして、そのビ
ット線イコライザ回路ＥＱjの絶縁型電界効果トランジ
スタＱ２２が低い閾値電圧を有しているので、上述した
ように、読出用ビット線ＢＲj及び接地間のビット線容
量ＣＢj、及び読出用ビット線ＢＲj′及び接地間のビッ
ト線容量ＣＢj′が、高電圧に充電され、そしてその充
電電圧を、ビット線イコライザ回路ＥＱjの絶縁型電界
効果トランジスタＱ２２によって、等化させるとき、そ
の等化を急速に行わせることができる。このため、メモ
リセルＭijに書き込まれたデータの「１」及び「０」、
または「０」及び「１」の読出用データ線ＤＲ及びＤ
Ｒ′への読み出しを、図２に示す従来のメモリ回路の場
合に比し高速化することができる。
【００６２】また、図１に示す本発明によるメモリ回路
によれば、ビット線プリチャージ回路ＰＲにおいて、プ
リチャージ用兼センスアンプ用電源端２３と読出用デー
タ線ＤＲとの間に絶縁型電界効果トランジスタＱ２１を
介して絶縁型電界効果トランジスタＱ１３が接続され且
つプリチャージ用兼センスアンプ用電源端２３と読出用
データ線ＤＲ′との間に絶縁型電界効果トランジスタＱ
２１を介して絶縁型電界効果トランジスタＱ１３が接続
されているとともに、読出用データ線ＤＲ及びＤＲ′間
に絶縁型電界効果トランジスタＱ１５が接続され、そし
て、絶縁型電界効果トランジスタＱ１３〜Ｑ１５が低い
閾値電圧を有しているので、上述したように、読出用デ
ータ線ＤＲ及び接地間のデータ線容量ＣＤ及び読出用デ
ータ線ＤＲ′及び接地間のデータ線ＣＤ′、及び読出用
ビット線ＢＲj及び接地間のビット線容量ＣＢj及び読出
用ビット線ＢＲj′及び接地間のビット線容量ＣＢj′
を、プリチャージ用兼センスアンプ用電源端２３に接続
している高電位電源に基づき充電させるとき、その充電
を急速に行わせることができ、また、上述したように、
読出用データ線ＤＲ及びＤＲ′の充電電圧を、絶縁型電
界効果トランジスタＱ１５によって等化させるとき、そ
の等化を急速に行わせることができる。このため、メモ
リセルＭijに書き込まれたデータの「１」及び「０」、
または「０」及び「１」の読出用データ線ＤＲ及びＤ
Ｒ′への読み出しを、図２に示す従来のメモリ回路の場
合に比し高速化することができる。
によれば、ビット線プリチャージ回路ＰＲにおいて、プ
リチャージ用兼センスアンプ用電源端２３と読出用デー
タ線ＤＲとの間に絶縁型電界効果トランジスタＱ２１を
介して絶縁型電界効果トランジスタＱ１３が接続され且
つプリチャージ用兼センスアンプ用電源端２３と読出用
データ線ＤＲ′との間に絶縁型電界効果トランジスタＱ
２１を介して絶縁型電界効果トランジスタＱ１３が接続
されているとともに、読出用データ線ＤＲ及びＤＲ′間
に絶縁型電界効果トランジスタＱ１５が接続され、そし
て、絶縁型電界効果トランジスタＱ１３〜Ｑ１５が低い
閾値電圧を有しているので、上述したように、読出用デ
ータ線ＤＲ及び接地間のデータ線容量ＣＤ及び読出用デ
ータ線ＤＲ′及び接地間のデータ線ＣＤ′、及び読出用
ビット線ＢＲj及び接地間のビット線容量ＣＢj及び読出
用ビット線ＢＲj′及び接地間のビット線容量ＣＢj′
を、プリチャージ用兼センスアンプ用電源端２３に接続
している高電位電源に基づき充電させるとき、その充電
を急速に行わせることができ、また、上述したように、
読出用データ線ＤＲ及びＤＲ′の充電電圧を、絶縁型電
界効果トランジスタＱ１５によって等化させるとき、そ
の等化を急速に行わせることができる。このため、メモ
リセルＭijに書き込まれたデータの「１」及び「０」、
または「０」及び「１」の読出用データ線ＤＲ及びＤ
Ｒ′への読み出しを、図２に示す従来のメモリ回路の場
合に比し高速化することができる。
【００６３】さらに、ビット線プリチャージ回路ＰＲに
おいて、絶縁型電界効果トランジスタＱ１３及びＱ１４
が絶縁型電界効果トランジスタＱ２１を介してプリチャ
ージ用兼センスアンプ用電源端２３に接続され、そし
て、その絶縁型電界効果トランジスタＱ２１がスリープ
用信号によって制御されるようになされているので、そ
れら絶縁型電界効果トランジスタＱ１３及びＱ１４が、
絶縁型電界効果トランジスタＱ２１を介することなしに
直接的にプリチャージ用兼センスアンプ用電源端２３に
接続されている場合に比し、プリチャージ用兼センスア
ンプ用電源端２３に接続される高電位電源の消費電力を
低減させることができる。
おいて、絶縁型電界効果トランジスタＱ１３及びＱ１４
が絶縁型電界効果トランジスタＱ２１を介してプリチャ
ージ用兼センスアンプ用電源端２３に接続され、そし
て、その絶縁型電界効果トランジスタＱ２１がスリープ
用信号によって制御されるようになされているので、そ
れら絶縁型電界効果トランジスタＱ１３及びＱ１４が、
絶縁型電界効果トランジスタＱ２１を介することなしに
直接的にプリチャージ用兼センスアンプ用電源端２３に
接続されている場合に比し、プリチャージ用兼センスア
ンプ用電源端２３に接続される高電位電源の消費電力を
低減させることができる。
【００６４】また、ビット線センスアンプ回路ＡＭにお
いて、プリチャージ用兼センスアンプ用電源端２３と接
地との間に、絶縁型電界効果トランジスタＱ２１と、
絶縁型電界効果トランジスタＱ１６及びＱ１７の直列
回路と絶縁型電界効果トランジスタＱ１８及びＱ１９の
直列回路との並列回路と、絶縁型電界効果トランジス
タＱ２０とが直列に接続され、そして、絶縁型電界効果
トランジスタＱ１７、Ｑ１９及びＱ２０が低い閾値電圧
を有しているので、上述したように、読出用データ線Ｄ
Ｒに絶縁型電界効果トランジスタＱ１７及びＱ２０を通
じて接地電位を与え、また読出用データ線ＤＲ′に絶縁
型電界効果トランジスタＱ１７及びＱ２０を通じて接地
電位を与えるとき、その接地電位を急速に与えることが
できる。このため、メモリセルＭijに書き込まれたデー
タの「１」及び「０」、または「０」及び「１」の読出
用データ線ＤＲ及びＤＲ′への読み出しを、図２に示す
従来のメモリ回路の場合に比し高速化することができ
る。
いて、プリチャージ用兼センスアンプ用電源端２３と接
地との間に、絶縁型電界効果トランジスタＱ２１と、
絶縁型電界効果トランジスタＱ１６及びＱ１７の直列
回路と絶縁型電界効果トランジスタＱ１８及びＱ１９の
直列回路との並列回路と、絶縁型電界効果トランジス
タＱ２０とが直列に接続され、そして、絶縁型電界効果
トランジスタＱ１７、Ｑ１９及びＱ２０が低い閾値電圧
を有しているので、上述したように、読出用データ線Ｄ
Ｒに絶縁型電界効果トランジスタＱ１７及びＱ２０を通
じて接地電位を与え、また読出用データ線ＤＲ′に絶縁
型電界効果トランジスタＱ１７及びＱ２０を通じて接地
電位を与えるとき、その接地電位を急速に与えることが
できる。このため、メモリセルＭijに書き込まれたデー
タの「１」及び「０」、または「０」及び「１」の読出
用データ線ＤＲ及びＤＲ′への読み出しを、図２に示す
従来のメモリ回路の場合に比し高速化することができ
る。
【００６５】さらに、ビット線センスアンプ回路ＡＭに
おいて、絶縁型電界効果トランジスタＱ１６及びＱ１７
の直列回路と絶縁型電界効果トランジスタＱ１８及びＱ
１９の直列回路との並列回路と、絶縁型電界効果トラン
ジスタＱ２０との直列回路が、絶縁型電界効果トランジ
スタＱ２１を介して、プリチャージ用兼センスアンプ用
電源端２３に接続され、そしてその絶縁型電界効果トラ
ンジスタＱ２１がスリープ用信号によって制御されるよ
うになされているので、絶縁型電界効果トランジスタＱ
１６及びＱ１７の直列回路と絶縁型電界効果トランジス
タＱ１８及びＱ１９の直列回路との並列回路と、絶縁型
電界効果トランジスタＱ２０との直列回路が、絶縁型電
界効果トランジスタＱ２１を介することなしに直接的に
プリチャージ用兼センスアンプ用電源端２３に接続され
ている場合に比し、プリチャージ用兼センスアンプ用電
源端２３に接続される高電位電源の消費電力を低減させ
ることができる。
おいて、絶縁型電界効果トランジスタＱ１６及びＱ１７
の直列回路と絶縁型電界効果トランジスタＱ１８及びＱ
１９の直列回路との並列回路と、絶縁型電界効果トラン
ジスタＱ２０との直列回路が、絶縁型電界効果トランジ
スタＱ２１を介して、プリチャージ用兼センスアンプ用
電源端２３に接続され、そしてその絶縁型電界効果トラ
ンジスタＱ２１がスリープ用信号によって制御されるよ
うになされているので、絶縁型電界効果トランジスタＱ
１６及びＱ１７の直列回路と絶縁型電界効果トランジス
タＱ１８及びＱ１９の直列回路との並列回路と、絶縁型
電界効果トランジスタＱ２０との直列回路が、絶縁型電
界効果トランジスタＱ２１を介することなしに直接的に
プリチャージ用兼センスアンプ用電源端２３に接続され
ている場合に比し、プリチャージ用兼センスアンプ用電
源端２３に接続される高電位電源の消費電力を低減させ
ることができる。
【００６６】なお、上述においては、本発明によるメモ
リ回路の１つの実施の形態を示したに過ぎず、書込用ビ
ット線ＢＷj及びＢＷj′に絶縁型電界効果トランジスタ
Ｑ２３及びＱ２４が介挿されている構成を有する書込用
マルチプレクサ回路ＭＵＸＷjを、それ自体は公知の種
々の書込用マルチプレクサ回路の構成とすることもでき
る。
リ回路の１つの実施の形態を示したに過ぎず、書込用ビ
ット線ＢＷj及びＢＷj′に絶縁型電界効果トランジスタ
Ｑ２３及びＱ２４が介挿されている構成を有する書込用
マルチプレクサ回路ＭＵＸＷjを、それ自体は公知の種
々の書込用マルチプレクサ回路の構成とすることもでき
る。
【００６７】また、ビット線センスアンプ回路ＡＭにお
いて、絶縁型電界効果トランジスタＱ１６及びＱ１８
を、ビット線プリチャージ回路ＰＲの絶縁型電界効果ト
ランジスタＱ２１を介してプリチャージ用兼センスアン
プ用電源端２３に接続するのに代え、他の絶縁型電界効
果トランジスタを介してプリチャージ用兼センスアンプ
用電源端２３に対応しているセンスアンプ用電源端に接
続し、その他の絶縁型電界効果トランジスタのゲートを
絶縁型電界効果トランジスタＱ２１の場合と同様にスリ
ープ用信号入力端ＰＲＳＳに接続し、また、これに応
じ、プリチャージ用兼センスアンプ用電源端２３を単に
プリチャージ用電源端とした構成とすることもでき、そ
の他、本発明の精神を脱することなしに種々の変型、変
更をなし得るであろう。
いて、絶縁型電界効果トランジスタＱ１６及びＱ１８
を、ビット線プリチャージ回路ＰＲの絶縁型電界効果ト
ランジスタＱ２１を介してプリチャージ用兼センスアン
プ用電源端２３に接続するのに代え、他の絶縁型電界効
果トランジスタを介してプリチャージ用兼センスアンプ
用電源端２３に対応しているセンスアンプ用電源端に接
続し、その他の絶縁型電界効果トランジスタのゲートを
絶縁型電界効果トランジスタＱ２１の場合と同様にスリ
ープ用信号入力端ＰＲＳＳに接続し、また、これに応
じ、プリチャージ用兼センスアンプ用電源端２３を単に
プリチャージ用電源端とした構成とすることもでき、そ
の他、本発明の精神を脱することなしに種々の変型、変
更をなし得るであろう。
【００６８】
【発明の効果】本発明によるメモリ回路によれば、メモ
リセルＭijに書き込まれているデータを、読出用データ
線ＤＲ及びＤＲ′に、より少ない電源の消費電力で、よ
り高速に読み出すことができる。
リセルＭijに書き込まれているデータを、読出用データ
線ＤＲ及びＤＲ′に、より少ない電源の消費電力で、よ
り高速に読み出すことができる。
【図１】本発明によるメモリ回路の実施の形態を示す接
続図である。
続図である。
【図２】従来のメモリ回路を示す接続図である。
１ メモリセル用電源端 ２ プリチャージ用電源端 ３ センスアンプ用電源端 ２３ プリチャージ用兼センスアンプ用電源端 ＡＭ ビット線センスアンプ回路 ＡＭＳ センスアンプ活性化用信号入力端 ａ、ａ′、ｂ、ｂ′ 論理信号入出力端 Ｂj 書込兼読出用ビット線 ＢＲj 読出用ビット線 ＢＷj 書込用ビット線 ＣＢj、ＣＢj′ビット線容量 ＣＤ、ＣＤ′ データ線容量 Ｄ、Ｄ′ 書込兼読出用データ線 ＤＲ、ＤＲ′ 読出用データ線 ＤＷ、ＤＷ′ 書込用データ線 ＥＱj ビット線イコライザ回路 ＦＦ フリップフロップ回路 Ｍij メモリセル ＭＵＸj 書込兼読出用ビット線マルチプレクサ回
路 ＭＵＸＲj 読出用ビット線マルチプレクサ回路 ＭＵＸＷj 書込用ビット線マルチプレクサ回路 ＰＲ ビット線プリチャージ回路 ＰＲＳ プリチャージ制御用信号入力端 ＰＲＳＳ スリープ用信号入力端 Ｑ１〜Ｑ２４ 絶縁型電界効果トランジスタ ＲＲ、ＲＲ′ 読出回路 ＴＧ、ＴＧ′ トランスファーゲート回路 Ｗi 書込兼読出用ワード線 ＷＲi 読出用ワード線 ＷＷi 書込用ワード線
路 ＭＵＸＲj 読出用ビット線マルチプレクサ回路 ＭＵＸＷj 書込用ビット線マルチプレクサ回路 ＰＲ ビット線プリチャージ回路 ＰＲＳ プリチャージ制御用信号入力端 ＰＲＳＳ スリープ用信号入力端 Ｑ１〜Ｑ２４ 絶縁型電界効果トランジスタ ＲＲ、ＲＲ′ 読出回路 ＴＧ、ＴＧ′ トランスファーゲート回路 Ｗi 書込兼読出用ワード線 ＷＲi 読出用ワード線 ＷＷi 書込用ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴田 信太郎 東京都渋谷区道玄坂一丁目12番１号 エヌ ティティエレクトロニクス株式会社内 Ｆターム(参考） 5B015 HH01 JJ02 JJ05 JJ21 KA28 KA33 KA34 KA38 KB03 KB04 KB09 KB12 QQ03
Claims (5)
- 【請求項１】ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモ
リセルＭ11、Ｍ12………Ｍ1n；Ｍ21、Ｍ22………Ｍ2n；
………Ｍm1、Ｍm2………Ｍmnと、 ｍ本の書込用ワード線ＷＷ1、ＷＷ2………ＷＷmと、 ｍ本の読出用ワード線ＷＲ1、ＷＲ2………ＷＲmと、 ｎ対の書込用ビット線ＢＷ1及びＢＷ1′、ＢＷ2及びＢ
Ｗ2′………ＢＷn及びＢＷn′と、 ｎ対の読出用ビット線ＢＲ1及びＢＲ1′、ＢＲ2及びＢ
Ｒ2′………ＢＲn及びＢＲn′と、 ｎ個の読出用ビット線マルチプレクサ回路ＭＵＸＲ1、
ＭＵＸＲ2………ＭＵＸＲnと、 対の読出用データ線ＤＲ及びＤＲ′と、 ビット線プリチャージ回路ＰＲと、 ビット線センスアンプ回路ＡＭとを有し、 上記メモリセルＭij（ｉ＝１、２………ｍ、ｊ＝１、２
………ｎ）が、 メモリセル用電源端と接地との間に、第１の導電型を
有する第１の絶縁型電界効果トランジスタと第１の導電
型とは逆の第２の導電型を有する第２の絶縁型電界効果
トランジスタとがそれらの順に直列に接続されていると
ともに第１の導電型を有する第３の絶縁型電界効果トラ
ンジスタと第２の導電型を有する第４の絶縁型電界効果
トランジスタとがそれらの順に直列に接続され、上記第
１及び第２の絶縁型電界効果トランジスタのゲートが第
１の論理信号入出力端に導出され、上記第３及び第４の
絶縁型電界効果トランジスタのゲートが第２の論理信号
入出力端に導出されている構成を有するフリップフロッ
プ回路と、 上記フリップフロップ回路の第１の論理信号入出力端
と上記書込用ビット線ＢＷjとの間に第２の導電型を有
する第５の絶縁型電界効果トランジスタが接続され、そ
の第５の絶縁型電界効果トランジスタのゲートが上記書
込用ワード線ＷＷiに接続されている構成を有する第１
のトランスファーゲート回路と、 上記フリップフロップ回路の第２の論理信号入出力端
と上記書込用ビット線ＢＷj′との間に第２の導電型を
有する第６の絶縁型電界効果トランジスタが接続され、
その第６の絶縁型電界効果トランジスタのゲートが上記
書込用ワード線ＷＷiに接続されている構成を有する第
２のトランスファーゲート回路と、 上記読出用ビット線ＢＲjと接地との間に第２の導電
型を有する第７の絶縁型電界効果トランジスタと第２の
導電型を有する第８の絶縁型電界効果トランジスタとが
それらの順に直列に接続され、上記第７の絶縁型電界効
果トランジスタのゲートが上記読出用ワード線ＷＲiに
接続され、上記第８の絶縁型電界効果トランジスタのゲ
ートが上記フリップフロップ回路の第２の論理信号入出
力端に接続されている構成を有する第１の読出回路と、 上記読出用ビット線ＢＲj′と接地との間に第２の導
電型を有する第９の絶縁型電界効果トランジスタと第２
の導電型を有する第１０の絶縁型電界効果トランジスタ
とがそれらの順に直列に接続され、上記第９の絶縁型電
界効果トランジスタのゲートが上記読出用ワード線ＷＲ
iに接続され、上記第１０の絶縁型電界効果トランジス
タのゲートが上記フリップフロップ回路の第１の論理信
号入出力端に接続されている構成を有する第２の読出回
路とを有し、 上記読出用ビット線マルチプレクサ回路ＭＵＸＲjが、
上記読出用ビット線ＢＲj及びＢＲj′に第２の導電型を
有する第１１及び第１２の絶縁型電界効果トランジスタ
がそれぞれ介挿され、それら第１１及び第１２の絶縁型
電界効果トランジスタのゲートが列選択用信号入力端に
導出されている構成を有し、 上記読出用ビット線ＢＲ1、ＢＲ2………ＢＲnが、上記
読出用ビット線マルチプレクサ回路ＭＵＸＲ1、ＭＵＸ
Ｒ2………ＭＵＸＲnの第１１の絶縁型電界効果トランジ
スタをそれぞれ通じて、上記読出用データ線ＤＲに接続
され、 上記ビット線プリチャージ回路ＰＲが、プリチャージ用
電源端と上記読出用データ線ＤＲとの間に第１の導電型
を有する第１３の絶縁型電界効果トランジスタが接続さ
れ且つ上記プリチャージ用電源端と上記読出用データ線
ＤＲ′との間に第１の導電型を有する第１４の絶縁型電
界効果トランジスタが接続されているとともに、上記読
出用データ線ＤＲ及びＤＲ′間に第１の導電型を有する
第１５の絶縁型電界効果トランジスタが接続され、上記
第１３、第１４及び第１５の絶縁型電界効果トランジス
タのゲートがプリチャージ制御用信号入力端に導出され
ている構成を有し、 上記ビット線センスアンプ回路ＡＭが、センスアンプ用
電源端と接地との間に、第１の導電型を有する第１６の
絶縁型電界効果トランジスタと第２の導電型を有する第
１７の絶縁型電界効果トランジスタとがそれらの順に直
列に接続されている第１の直列回路と第１の導電型を有
する第１８の絶縁型電界効果トランジスタとがそれらの
順に直列に接続されているとともに、第２の導電型を有
する第１９の絶縁型電界効果トランジスタとがそれらの
順に接続されている第２の直列回路との並列回路と、第
２の導電型を有する第２０の絶縁型電界効果トランジス
タとがそれらの順に直列に接続され、上記第１６及び第
１７の絶縁型電界効果トランジスタの接続中点と上記第
１８及び第１９の絶縁型電界効果トランジスタのゲート
とが上記読出用データ線ＤＲに接続され、上記第１８及
び第１９の絶縁型電界効果トランジスタの接続中点と上
記第１６及び第１７の絶縁型電界効果トランジスタのゲ
ートとが上記読出用データ線ＤＲ′に接続され、第２０
の絶縁型電界効果トランジスタのゲートがセンスアンプ
活性化用信号入力端に導出されている構成を有し、 上記メモリセルＭijの第１の読出回路の第７及び第８の
絶縁型電界効果トランジスタ及び上記メモリセルＭijの
上記第２の読出回路の第９及び第１０の絶縁型電界効果
トランジスタが、上記メモリセルＭijのフリップフロッ
プ回路の第１〜第４の絶縁型電界効果トランジスタ、上
記メモリセルＭijの第１のトランスファーゲート回路の
第５の絶縁型電界効果トランジスタ、上記メモリセルＭ
ijの第２のトランスファーゲート回路の第６の絶縁型電
界効果トランジスタ、及び上記読出用ビット線マルチプ
レクサ回路ＭＵＸＲjの第１１及び第１２の絶縁型電界
効果トランジスタに比し低い閾値電圧を有することを特
徴とするメモリ回路。 - 【請求項２】請求項１記載のメモリ回路において、 上記ビット線プリチャージ回路ＰＲの第１３、第１４及
び第１５の絶縁型電界効果トランジスタが、上記メモリ
セルＭijのフリップフロップ回路の第１〜第４の絶縁型
電界効果トランジスタ、上記メモリセルＭijの第１のト
ランスファーゲート回路の第５の絶縁型電界効果トラン
ジスタ、上記メモリセルＭijの第２のトランスファーゲ
ート回路の第６の絶縁型電界効果トランジスタ、及び上
記読出用ビット線マルチプレクサ回路ＭＵＸＲjの第１
１及び第１２の絶縁型電界効果トランジスタに比し低い
閾値電圧を有することを特徴とするメモリ回路。 - 【請求項３】請求項１記載のメモリ回路において、 上記ビット線センスアンプ回路ＡＭの第１７及び第１９
及び第２０の絶縁型電界効果トランジスタが、上記メモ
リセルＭijのフリップフロップ回路の第１〜第４の絶縁
型電界効果トランジスタ、上記メモリセルＭijの第１の
トランスファーゲート回路の第５の絶縁型電界効果トラ
ンジスタ、上記メモリセルＭijの第２のトランスファー
ゲート回路の第６の絶縁型電界効果トランジスタ、及び
上記読出用ビット線マルチプレクサ回路ＭＵＸＲjの第
１１及び第１２の絶縁型電界効果トランジスタに比し低
い閾値電圧を有することを特徴とするメモリ回路。 - 【請求項４】請求項１記載のメモリ回路において、 上記ビット線プリチャージ回路ＰＲが、上記プリチャー
ジ用電源端と上記第１３及び第１４の絶縁型電界効果ト
ランジスタとの間に第１の導電型を有し且つ上記第１
３、第１４及び第１５の絶縁型電界効果トランジスタに
比し高い閾値電圧を有する第２１の絶縁型電界効果トラ
ンジスタが介挿され、上記第２１の絶縁型電界効果トラ
ンジスタのゲートがスリープ用信号入力端に導出されて
いる構成を有することを特徴とするメモリ回路。 - 【請求項５】請求項１記載のメモリ回路において、 ｎ個のビット線イコライザ回路ＥＱ1、ＥＱ2………ＥＱ
nを有し、 上記ビット線イコライザ回路ＥＱjが、上記読出用ビッ
ト線ＢＲj及びＢＲj′間に、第２の導電型を有し且つゲ
ートが上記ビット線プリチャージ回路ＰＲのプリチャー
ジ制御用信号入力端と相補性を有するプリチャージ用信
号入力端に導出されている第２２の絶縁型電界効果トラ
ンジスタが接続されている構成を有し、 上記第２２の絶縁型電界効果トランジスタが、上記メモ
リセルＭijのフリップフロップ回路の第１〜第４の絶縁
型電界効果トランジスタ、上記メモリセルＭijの第１の
トランスファーゲート回路の第５の絶縁型電界効果トラ
ンジスタ、上記メモリセルＭijの第２のトランスファー
ゲート回路の第６の絶縁型電界効果トランジスタ、及び
上記読出用ビット線マルチプレクサ回路ＭＵＸＲjの第
１１及び第１２の絶縁型電界効果トランジスタに比し低
い閾値電圧を有することを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297050A JP2002100190A (ja) | 2000-09-26 | 2000-09-26 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297050A JP2002100190A (ja) | 2000-09-26 | 2000-09-26 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002100190A true JP2002100190A (ja) | 2002-04-05 |
Family
ID=18779221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000297050A Pending JP2002100190A (ja) | 2000-09-26 | 2000-09-26 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002100190A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004288351A (ja) * | 2003-03-19 | 2004-10-14 | Hynix Semiconductor Inc | 非揮発性強誘電体メモリ装置 |
| US6870756B2 (en) | 2002-11-05 | 2005-03-22 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| JP2009505315A (ja) * | 2005-08-11 | 2009-02-05 | テキサス インスツルメンツ インコーポレイテッド | 独立の読み書き回路を有するｓｒａｍセル |
| JP2012517069A (ja) * | 2009-02-02 | 2012-07-26 | クアルコム，インコーポレイテッド | メモリデバイス内の漏洩電流の低減 |
| JP2013525936A (ja) * | 2010-04-21 | 2013-06-20 | 日本テキサス・インスツルメンツ株式会社 | 高性能スタティックメモリのリテイン・ティル・アクセスド（ｒｔａ）省電力モード |
-
2000
- 2000-09-26 JP JP2000297050A patent/JP2002100190A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6870756B2 (en) | 2002-11-05 | 2005-03-22 | Renesas Technology Corporation | Semiconductor integrated circuit device |
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| JP2012517069A (ja) * | 2009-02-02 | 2012-07-26 | クアルコム，インコーポレイテッド | メモリデバイス内の漏洩電流の低減 |
| US9916904B2 (en) | 2009-02-02 | 2018-03-13 | Qualcomm Incorporated | Reducing leakage current in a memory device |
| JP2013525936A (ja) * | 2010-04-21 | 2013-06-20 | 日本テキサス・インスツルメンツ株式会社 | 高性能スタティックメモリのリテイン・ティル・アクセスド（ｒｔａ）省電力モード |
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