JP2004288351A - 非揮発性強誘電体メモリ装置 - Google Patents
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Abstract
【解決手段】ライトイネーブル命令信号、リードイネーブル命令信号及びリセット信号の状態に従いデータをリード又はライトする動作を制御するための制御信号等を出力するメモリ制御ブロック、前記制御信号等の制御に従い前記データをライトし、センスアンプに格納されたデータをリードする強誘電体メモリセルアレイ、及び前記強誘電体メモリセルアレイに格納されたデータを復元するための前記リセット信号を出力するパワーアップリセット回路を備えることを特徴とする。
【選択図】図1
Description
200 メモリ制御部
300 パワーアップリセット回路部
10、30 単一ポートメモリセル
11、31、41、61 PMOSラッチ部
12、32、42、62 ライト制御部
13、33、43、63 強誘電体キャパシタ
14、34、44、64 NMOSラッチ部
15、21、46、51 プルアップスイッチ
16、22、47、52 プルダウンスイッチ
20、70 センスアンプ
40、60 2ポートメモリセル
50 ライト駆動部
71 プルアップ駆動部
72 プルアップ制御部
73 ラッチ部
Claims (26)
- ライトイネーブル命令信号、リードイネーブル命令信号及びリセット信号の状態に従い、データをリードまたはライトする動作を制御するための制御信号等を出力するメモリ制御ブロック、
前記制御信号等の制御に従い前記データをライトし、センスアンプに格納されたデータをリードする強誘電体メモリセルアレイ、及び
前記強誘電体メモリセルアレイに格納されたデータを復元するための前記リセット信号を出力するパワーアップリセット回路を備えることを特徴とする非揮発性強誘電体メモリ装置。 - 前記強誘電体メモリセルアレイは、多数のビットライン対、
前記一対のビットラインの間にカラム方向に連結された多数の第1単一ポートメモリセル、及び
前記一対のビットラインに連結された前記センスアンプを備えることを特徴とする請求項1に記載の非揮発性強誘電体メモリ装置。 - 前記第1単一ポートメモリセルは、出力ノードの間の電圧差を利用しハイレベルを増幅する第1ラッチ手段、
前記制御信号に応答し前記ビットラインと出力ノードを選択的に連結するライト制御手段、
多数の強誘電体キャパシタを含む格納手段、
出力ノードの間の電圧差を利用してローレベルを増幅する第2ラッチ手段、
前記制御信号に応答し前記第1ラッチ手段に電源電圧を選択的に印加するプルアップスイッチ、及び
前記制御信号に応答し前記第2ラッチ手段を接地電圧に選択的に連結するプルダウンスイッチを備えることを特徴とする請求項2に記載の非揮発性強誘電体メモリ装置。 - 前記第1ラッチ手段は、前記出力ノードの間にクロスカップルド連結されたPMOSトランジスタ等を備えることを特徴とする請求項3に記載の非揮発性強誘電体メモリ装置。
- 前記格納手段は一端が前記出力ノードとそれぞれ連結され、他の一端を介し前記制御信号が共通に印加される第1及び第2強誘電体キャパシタ、及び
一端が前記出力ノードにそれぞれ連結され、他の一端を介し接地電圧に連結された第3及び第4強誘電体キャパシタを備えることを特徴とする請求項3に記載の非揮発性強誘電体メモリ装置。 - 前記第3及び第4強誘電体キャパシタの個数は、前記出力ノードのローディングレベル制御により増加されることを特徴とする請求項5に記載の非揮発性強誘電体メモリ装置。
- 前記強誘電体メモリセルアレイは、多数のビットライン対、
多数の共通プルアップライン、
多数の共通プルダウンライン、
前記制御信号に応答し前記多数の共通プルアップラインに電源電圧をそれぞれ選択的に印加する多数のプルアップ手段、
前記制御信号に応答し前記多数の共通プルダウンラインを接地電圧にそれぞれ選択的に連結する多数のプルダウン手段、
前記一対のビットラインの間にカラム方向に連結された多数の第2単一ポートメモリセル、及び
前記一対のビットラインに連結されたセンスアンプを備えることを特徴とする請求項1に記載の非揮発性強誘電体メモリ装置。 - 前記第2単一ポートメモリセルは、出力ノードの間の電圧差を利用してハイレベルを増幅する第1ラッチ手段、
前記制御信号に応答し前記ビットラインと出力ノードを選択的に連結するライト制御手段、
多数の強誘電体キャパシタを含む格納手段、
出力ノードの間の電圧差を利用してローレベルを増幅する第2ラッチ手段を備えることを特徴とする請求項7に記載の非揮発性強誘電体メモリ装置。 - 前記第1ラッチ手段は、前記出力ノードの間にクロスカップルド連結されたPMOSトランジスタを備えることを特徴とする請求項8に記載の非揮発性強誘電体メモリ装置。
- 前記格納手段は一端が前記出力ノードとそれぞれ連結され、他の一端を介し前記制御信号が共通に印加される第1及び第2強誘電体キャパシタ、及び
一端が前記出力ノードにそれぞれ連結され、他の一端を介し接地電圧に連結された第3及び第4強誘電体キャパシタを備えることを特徴とする請求項8に記載の非揮発性強誘電体メモリ装置。 - 前記第3及び第4強誘電体キャパシタの個数は、前記ノードのローディングレベル制御に従い増加されることを特徴とする請求項10に記載の非揮発性強誘電体メモリ装置。
- 前記強誘電体メモリセルアレイは、多数のライトビットライン対、
多数のリードビットライン対、
前記一対のライトビットライン及び前記一対のリードビットラインの間にカラム方向に連結された多数の第1マルチポートメモリセル、
前記一対のライトビットラインに連結されたライト駆動手段、及び
前記一対のリードビットラインに連結されたセンスアンプを備えることを特徴とする請求項1に記載の非揮発性強誘電体メモリ装置。 - 前記第1マルチポートメモリセルは、出力ノードの間の電圧差を利用してハイレベルを増幅する第1ラッチ手段、
前記制御信号に応答し前記ライトビットライン対と出力ノードを選択的に連結する多数のライト制御手段、
多数の強誘電体キャパシタを含む格納手段、
出力ノードの間の電圧差を利用してローレベルを増幅する第2ラッチ手段、
前記制御信号及び出力ノードの電位により前記リードビットライン対の電圧レベルを変更する多数のリード制御手段、
前記制御信号に応答し前記第1ラッチ手段に電源電圧を選択的に印加するプルアップスイッチ、及び
前記制御信号に応答し前記第2ラッチ手段を接地電圧に選択的に連結するプルダウンスイッチを備える事を特徴とする請求項12に記載の非揮発性強誘電体メモリ装置。 - 前記第1ラッチ手段は、前記出力ノードの間にクロスカップルド連結されたPMOSトランジスタを備えることを特徴とする請求項13に記載の非揮発性強誘電体メモリ装置。
- 前記格納手段は一端が前記出力ノードとそれぞれ連結され、他の一端を介し前記制御信号が共通に印加される第1及び第2強誘電体キャパシタ、及び
一端が前記出力ノードにそれぞれ連結され、他の一端を介し接地電圧に連結された第3及び第4強誘電体キャパシタを備えることを特徴とする請求項13に記載の非揮発性強誘電体メモリ装置。 - 前記第3及び第4強誘電体キャパシタの個数は、前記出力ノードのローディングレベル制御に従い増加されることを特徴とする請求項15に記載の非揮発性強誘電体メモリ装置。
- 前記リード制御手段は、前記制御信号及び前記出力ノードの電位により前記リードビットライン対を選択的に接地電圧に連結する第1及び第2スイッチ手段を備えることを特徴とする請求項13に記載の非揮発性強誘電体メモリ装置。
- 前記センスアンプは、前記リードビットライン対の電圧差により選択的に前記リードビットライン対に電源電圧を印加するプルアップ駆動手段、及び
前記リードビットライン上に載せられたデータを所定時間格納するラッチ手段を備えることを特徴とする請求項12に記載の非揮発性強誘電体メモリ装置。 - 前記プルアップ駆動手段は、前記リードビットライン対の電圧差を検出する検出手段、及び
前記検出手段から出力された信号に応答し前記電源電圧を、前記リードビットライン対にそれぞれ電源電圧を印加する第1及び第2プルアップ手段を備えることを特徴とする請求項18に記載の非揮発性強誘電体メモリ装置。 - 前記強誘電体メモリセルアレイは、多数のライトビットライン対、
多数のリードビットライン対、
多数の共通プルアップライン、
多数の共通プルダウンライン、
前記制御信号に応答し前記多数の共通プルアップラインに電源電圧をそれぞれ選択的に印加する多数のプルアップ手段、
前記制御信号に応答し前記多数の共通プルダウンラインを接地電圧にそれぞれ選択的に連結する多数のプルダウン手段、
前記一対のライトビットライン及び前記一対のリードビットラインの間にカラム方向に連結された多数の第2マルチポートメモリセル、
前記一対のライトビットラインに連結された駆動手段、及び
前記一対のリードビットラインに連結されたセンスアンプを備える事を特徴とする請求項1に記載の非揮発性強誘電体メモリ装置。 - 前記第2マルチポートメモリセルは、出力ノードの間の電圧差を利用してハイレベルを増幅する第1ラッチ手段、
前記制御信号に応答し前記ビットラインと出力ノードを選択的に連結する多数のライト制御手段、
多数の強誘電体キャパシタを含む格納手段、
出力ノードの間の電圧差を利用してローレベルを増幅する第2ラッチ手段、及び
前記制御信号及び前記出力ノードの電位により前記リードビットライン対の電圧レベルを変更する多数のリード制御手段を備えることを特徴とする請求項20に記載の非揮発性強誘電体メモリ装置。 - 前記第1ラッチ手段は、前記出力ノードの間にクロスカップルド連結されたPMOSトランジスタ等を備えることを特徴とする請求項21に記載の非揮発性強誘電体メモリ装置。
- 前記格納手段は一端が前記出力ノードとそれぞれ連結され、他の一端を介し前記制御信号が共通に印加される第1及び第2強誘電体キャパシタ、及び
一端が前記出力ノードにそれぞれ連結され、他の一端を介し接地電圧に連結された第3及び第4強誘電体キャパシタを備えることを特徴とする請求項21に記載の非揮発性強誘電体メモリ装置。 - 前記第3及び第4強誘電体キャパシタの個数は、前記出力ノードのローディングレベル制御により増加されることを特徴とする請求項22に記載の非揮発性強誘電体メモリ装置。
- 前記センスアンプは、前記リードビットライン対の電圧差により選択的に前記リードビットライン対に電源電圧を印加するプルアップ駆動手段、及び
前記リードビットライン上に載せられたデータを所定時間格納するラッチ手段を備える事を特徴とする請求項20に記載の非揮発性強誘電体メモリ装置。 - 前記プルアップ駆動手段は、前記リードビットライン対の電圧差を検出する検出手段、及び
前記検出手段から出力された信号に応答し前記電源電圧を、前記リードビットライン対にそれぞれ電源電圧を印加する第1及び第2プルアップ手段を備えることを特徴とする請求項25に記載の非揮発性強誘電体メモリ装置。
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