JPH0696589A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0696589A JPH0696589A JP4244559A JP24455992A JPH0696589A JP H0696589 A JPH0696589 A JP H0696589A JP 4244559 A JP4244559 A JP 4244559A JP 24455992 A JP24455992 A JP 24455992A JP H0696589 A JPH0696589 A JP H0696589A
- Authority
- JP
- Japan
- Prior art keywords
- write
- circuit
- transistors
- writing
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- C—CHEMISTRY; METALLURGY
- C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
- C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
- C04B41/00—After-treatment of mortars, concrete, artificial stone or ceramics; Treatment of natural stone
- C04B41/45—Coating or impregnating, e.g. injection in masonry, partial coating of green or fired ceramics, organic coating compositions for adhering together two concrete elements
- C04B41/50—Coating or impregnating, e.g. injection in masonry, partial coating of green or fired ceramics, organic coating compositions for adhering together two concrete elements with inorganic materials
- C04B41/5025—Coating or impregnating, e.g. injection in masonry, partial coating of green or fired ceramics, organic coating compositions for adhering together two concrete elements with inorganic materials with ceramic materials
- C04B41/5042—Zirconium oxides or zirconates; Hafnium oxides or hafnates
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Materials Engineering (AREA)
- Structural Engineering (AREA)
- Organic Chemistry (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 集積回路、特にＲＡＭＣＥＬＬの書き込み時
における消費電力の低下を目的とする。 【構成】 ワードラインＷＯ、Ｙセレクタによって選ば
れる同アドレスのＲＡＭＣＥＬＬ１Ａを、１つのグルー
プとしてまとめ、トランジスタ１Ｐａ、１Ｎａを介して
電源ＶＤＤ、ＧＮＤを供給し、前記トランジスタ１Ｐ
ａ、１Ｎａに書き込みタイミングと同時に“ＯＦＦ”
し、少しのディレイ後に“ＯＮ”させるような回路（制
御回路２Ａ、書き込み開始検出回路２Ｂ）を設け、書き
込み時に実行することで消費電力の低下を実現すること
ができる。
における消費電力の低下を目的とする。 【構成】 ワードラインＷＯ、Ｙセレクタによって選ば
れる同アドレスのＲＡＭＣＥＬＬ１Ａを、１つのグルー
プとしてまとめ、トランジスタ１Ｐａ、１Ｎａを介して
電源ＶＤＤ、ＧＮＤを供給し、前記トランジスタ１Ｐ
ａ、１Ｎａに書き込みタイミングと同時に“ＯＦＦ”
し、少しのディレイ後に“ＯＮ”させるような回路（制
御回路２Ａ、書き込み開始検出回路２Ｂ）を設け、書き
込み時に実行することで消費電力の低下を実現すること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路チップ上に設
けられた記憶装置に関し、特に、ＲＡＭＣＥＬＬ（以
下、ＣＥＬＬと記述する）のデータの書き換えに関す
る。
けられた記憶装置に関し、特に、ＲＡＭＣＥＬＬ（以
下、ＣＥＬＬと記述する）のデータの書き換えに関す
る。
【０００２】
【従来の技術】図４は従来のＲＡＭ回路を示す回路図で
ある。
ある。
【０００３】図４に於いて、ＱＴ、ＱＢはデジットライ
ンを示しており、ＷＯはワードラインを示している。ま
た、３Ｎａ〜３ＮｆはＮｃｈトランジスタ、３Ｐａ〜３
ＰｆはＰｃｈトランジスタをそれぞれ示している。ＷＲ
Ｂは書き込み許可信号、ＷＤは書き込みデータ、３ａ〜
３ｂはノアゲート、３ｃはインバータをそれぞれ示して
いる。また、３ＡはＲＡＭＣＥＬＬ、３Ｂは書き込み回
路を示している。
ンを示しており、ＷＯはワードラインを示している。ま
た、３Ｎａ〜３ＮｆはＮｃｈトランジスタ、３Ｐａ〜３
ＰｆはＰｃｈトランジスタをそれぞれ示している。ＷＲ
Ｂは書き込み許可信号、ＷＤは書き込みデータ、３ａ〜
３ｂはノアゲート、３ｃはインバータをそれぞれ示して
いる。また、３ＡはＲＡＭＣＥＬＬ、３Ｂは書き込み回
路を示している。
【０００４】また、図３は書き込み時の入出力波形を示
している。
している。
【０００５】図３に於いて、ＷＲは書き込み信号の波形
を示している。ＷＲＢ、ＱＴ、ＷＯは図４に於ける同名
の出力波形を示している。また、デジットラインＱＴの
波形は、最初にＣＥＬＬ３Ａ内でトランジスタ３Ｐａが
“ＯＮ”している時、すなわちデジットラインＱＴ側に
“ハイ”レベルが保持されている時の波形を示してい
る。ＷＲＴは書き込み許可信号ＷＲＢの逆相の波形を示
している。
を示している。ＷＲＢ、ＱＴ、ＷＯは図４に於ける同名
の出力波形を示している。また、デジットラインＱＴの
波形は、最初にＣＥＬＬ３Ａ内でトランジスタ３Ｐａが
“ＯＮ”している時、すなわちデジットラインＱＴ側に
“ハイ”レベルが保持されている時の波形を示してい
る。ＷＲＴは書き込み許可信号ＷＲＢの逆相の波形を示
している。
【０００６】図３と図４に於いて、従来のＲＡＭ書き込
み動作を記述する。
み動作を記述する。
【０００７】従来ＣＥＬＬ３Ａへのデータの書き込み
は、デジットラインＱＴ、ＱＢがプリチャージされ、ワ
ードラインＷＯが“ハイ”レベルになると同時にプリチ
ャージが終了し、図３のワードラインＷＯのタイミング
によって、ＣＥＬＬ３Ａ内のトランジスタ３Ｎａ、３Ｎ
ｂが“ＯＮ”し、ＣＥＬＬ３ＡがデジットラインＱＴ、
ＱＢに接続される。また、書き込みデータＷＤに“ロ
ウ”レベルが入力されるとき、図３の書き込み許可信号
ＷＲＢが“ロウ”になるタイミングでＮｃｈトランジス
タ３Ｎｅが“ＯＮ”し、デジットラインＱＴとＧＮＤを
接続する。このときＣＥＬＬ３Ａ内のトランジスタ３Ｐ
ａ、３Ｎａも“ＯＮ”しているので、トランジスタ３Ｐ
ａ、３Ｎａ、３Ｎｅを介して電源からＧＮＤへ電流が流
れてしまう。ここでトランジスタ３Ｐａ、３Ｎａ、３Ｎ
ｅのＯＮ抵抗をそれぞれＲ１、Ｒ２、Ｒ３とし、トラン
ジスタ３Ｐａと３Ｎａとの間のラインをＬとし、
は、デジットラインＱＴ、ＱＢがプリチャージされ、ワ
ードラインＷＯが“ハイ”レベルになると同時にプリチ
ャージが終了し、図３のワードラインＷＯのタイミング
によって、ＣＥＬＬ３Ａ内のトランジスタ３Ｎａ、３Ｎ
ｂが“ＯＮ”し、ＣＥＬＬ３ＡがデジットラインＱＴ、
ＱＢに接続される。また、書き込みデータＷＤに“ロ
ウ”レベルが入力されるとき、図３の書き込み許可信号
ＷＲＢが“ロウ”になるタイミングでＮｃｈトランジス
タ３Ｎｅが“ＯＮ”し、デジットラインＱＴとＧＮＤを
接続する。このときＣＥＬＬ３Ａ内のトランジスタ３Ｐ
ａ、３Ｎａも“ＯＮ”しているので、トランジスタ３Ｐ
ａ、３Ｎａ、３Ｎｅを介して電源からＧＮＤへ電流が流
れてしまう。ここでトランジスタ３Ｐａ、３Ｎａ、３Ｎ
ｅのＯＮ抵抗をそれぞれＲ１、Ｒ２、Ｒ３とし、トラン
ジスタ３Ｐａと３Ｎａとの間のラインをＬとし、
【数１】Ｒ１＞Ｒ２＋Ｒ３ となるように、トランジスタ３Ｐａ、３Ｎａ、３Ｎｅの
各ゲート幅を設定しているので、抵抗分割により、Ｌ点
のレベルはＣＥＬＬ内のラッチの内容を反転させるのに
十分な低いレベルになり、書き込みが行われる。
各ゲート幅を設定しているので、抵抗分割により、Ｌ点
のレベルはＣＥＬＬ内のラッチの内容を反転させるのに
十分な低いレベルになり、書き込みが行われる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
たように、データを書き込む際にトランジスタ３Ｐａ、
３Ｎａ、３Ｎｅを介して電源からＧＮＤへ電流が流れる
ので消費電力が多いという欠点があった。
たように、データを書き込む際にトランジスタ３Ｐａ、
３Ｎａ、３Ｎｅを介して電源からＧＮＤへ電流が流れる
ので消費電力が多いという欠点があった。
【０００９】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記欠点を解消することを可能とした新規な半導体
記憶装置を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記欠点を解消することを可能とした新規な半導体
記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る半導体記憶装置は、ＣＥＬＬにトラン
ジスタを介して電源ＶＤＤ、ＧＮＤを供給させ、前記Ｃ
ＥＬＬのデータの書き換え時に書き込み動作の開始を検
出する書き込み開始検出回路（ワンショット回路）を有
し、この書き込み開始検出回路の出力により前記トラン
ジスタのスイッチング制御をする制御回路を備えて構成
される。
に、本発明に係る半導体記憶装置は、ＣＥＬＬにトラン
ジスタを介して電源ＶＤＤ、ＧＮＤを供給させ、前記Ｃ
ＥＬＬのデータの書き換え時に書き込み動作の開始を検
出する書き込み開始検出回路（ワンショット回路）を有
し、この書き込み開始検出回路の出力により前記トラン
ジスタのスイッチング制御をする制御回路を備えて構成
される。
【００１１】
【実施例】次に本発明をその好ましい一実施例について
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
【００１２】図１は本発明による第１の実施例を示す回
路構成図である。
路構成図である。
【００１３】図１に於いて、ＷＲは書き込み信号、ＧＮ
ＤはＧＮＤライン、ＶＤＤは電源ライン、ＷＯはワード
ライン、ＱＴ、ＱＢはデジットラインをそれぞれ示して
いる。１ａはワードラインＷＯの出力と書き込み信号Ｗ
Ｒの出力を受けるナンドゲート、１ｂはナンドゲート１
ａの出力を受けるインバータ、１Ｐａはインバータ１ｂ
の出力によりＲＡＭＣＥＬＬ１Ａに電源ＶＤＤを供給す
るＰｃｈトランジスタ、１Ｎａはナンドゲート１ａの出
力により、ＣＥＬＬ１ＡにＧＮＤを供給するＮｃｈトラ
ンジスタをそれぞれ示している。
ＤはＧＮＤライン、ＶＤＤは電源ライン、ＷＯはワード
ライン、ＱＴ、ＱＢはデジットラインをそれぞれ示して
いる。１ａはワードラインＷＯの出力と書き込み信号Ｗ
Ｒの出力を受けるナンドゲート、１ｂはナンドゲート１
ａの出力を受けるインバータ、１Ｐａはインバータ１ｂ
の出力によりＲＡＭＣＥＬＬ１Ａに電源ＶＤＤを供給す
るＰｃｈトランジスタ、１Ｎａはナンドゲート１ａの出
力により、ＣＥＬＬ１ＡにＧＮＤを供給するＮｃｈトラ
ンジスタをそれぞれ示している。
【００１４】１ＡはＲＡＭＣＥＬＬ、１Ｂは書き込み回
路をそれぞれ示している。またＲＡＭＣＥＬＬ１Ａの並
びは、ワードライン、Ｙセレクタによって選ばれる同ア
ドレスのＣＥＬＬを、１つのグループとしてまとめたも
のである。２Ａはトランジスタ１Ｐａ、１Ｎａのスイッ
チング制御をする制御回路である。
路をそれぞれ示している。またＲＡＭＣＥＬＬ１Ａの並
びは、ワードライン、Ｙセレクタによって選ばれる同ア
ドレスのＣＥＬＬを、１つのグループとしてまとめたも
のである。２Ａはトランジスタ１Ｐａ、１Ｎａのスイッ
チング制御をする制御回路である。
【００１５】また、ＣＥＬＬ１Ａに於いて１Ｐｂ〜１Ｐ
ｃはＰｃｈトランジスタ、１Ｎｂ〜１ＮｅはＮｃｈトラ
ンジスタをそれぞれ示し、書き込み回路１Ｂに於いて１
Ｐｄ〜１ＰｇはＰｃｈトランジスタ、１Ｎｆ〜１Ｎｇは
Ｎｃｈトランジスタ、ＷＲＢは書き込み許可信号、ＷＤ
は書き込みデータ、１ｃ〜１ｄは書き込み許可信号ＷＲ
Ｂによって書き込みデータＷＤを出力するナンドゲー
ト、１ｅはインバータをそれぞれ示している。
ｃはＰｃｈトランジスタ、１Ｎｂ〜１ＮｅはＮｃｈトラ
ンジスタをそれぞれ示し、書き込み回路１Ｂに於いて１
Ｐｄ〜１ＰｇはＰｃｈトランジスタ、１Ｎｆ〜１Ｎｇは
Ｎｃｈトランジスタ、ＷＲＢは書き込み許可信号、ＷＤ
は書き込みデータ、１ｃ〜１ｄは書き込み許可信号ＷＲ
Ｂによって書き込みデータＷＤを出力するナンドゲー
ト、１ｅはインバータをそれぞれ示している。
【００１６】また１ｇ〜１ｋは書き込み許可信号ＷＲＢ
にディレイをかけて出力するためのインバータ、１ｆは
書き込み許可信号ＷＲＢとインバータ１ｇの出力を受け
るノアゲートをそれぞれ示している。インバータ１ｇ〜
１ｋ、ノアゲート１ｆにより構成される２Ｂは、ＲＡＭ
ＣＥＬＬ１Ａのデータの書き換え時に書き込み動作の開
始を検出する書き込み開始検出回路（ワンショット回
路）である。
にディレイをかけて出力するためのインバータ、１ｆは
書き込み許可信号ＷＲＢとインバータ１ｇの出力を受け
るノアゲートをそれぞれ示している。インバータ１ｇ〜
１ｋ、ノアゲート１ｆにより構成される２Ｂは、ＲＡＭ
ＣＥＬＬ１Ａのデータの書き換え時に書き込み動作の開
始を検出する書き込み開始検出回路（ワンショット回
路）である。
【００１７】図３は、本発明の書き込み時に必要な信号
の入出力波形を示すタイミングチャートである。
の入出力波形を示すタイミングチャートである。
【００１８】図３に於いて、ＷＲＢは書き込み許可信号
の波形を示している。ＷＲＴは書き込み許可信号ＷＲＢ
の逆相の信号波形を、ＷＲはノアゲート１ｆの出力波
形、ＱＴはデジットラインＱＴの波形、ＷＯはワードラ
インの波形をそれぞれ示している。
の波形を示している。ＷＲＴは書き込み許可信号ＷＲＢ
の逆相の信号波形を、ＷＲはノアゲート１ｆの出力波
形、ＱＴはデジットラインＱＴの波形、ＷＯはワードラ
インの波形をそれぞれ示している。
【００１９】図１、図３を用いて第１の実施例を記述す
る。
る。
【００２０】図１に於いて、インバータ１ｇ〜１ｋによ
って書き込み許可信号ＷＲＢにディレイをかけた逆相の
出力と書き込み許可信号ＷＲＢのノアをとると、書き込
み許可信号ＷＲＢの立ち下がりと同時に立ち上がり、デ
ィレイをかけた分の“ハイ”幅を持ち立ち下がる図３の
波形ＷＲが得られる。この出力と、既に“ハイ”レベル
を出力している図１のワードラインＷＯにより、書き込
み許可と同時にＰｃｈトランジスタ１ＰａとＮｃｈトラ
ンジスタ１Ｎａが“ＯＦＦ”し、ＣＥＬＬ１Ａに電源Ｖ
ＤＤ、ＧＮＤが供給されなくなる。
って書き込み許可信号ＷＲＢにディレイをかけた逆相の
出力と書き込み許可信号ＷＲＢのノアをとると、書き込
み許可信号ＷＲＢの立ち下がりと同時に立ち上がり、デ
ィレイをかけた分の“ハイ”幅を持ち立ち下がる図３の
波形ＷＲが得られる。この出力と、既に“ハイ”レベル
を出力している図１のワードラインＷＯにより、書き込
み許可と同時にＰｃｈトランジスタ１ＰａとＮｃｈトラ
ンジスタ１Ｎａが“ＯＦＦ”し、ＣＥＬＬ１Ａに電源Ｖ
ＤＤ、ＧＮＤが供給されなくなる。
【００２１】同時に書き込み回路１Ｂから次の書き込み
データが、デジットラインＱＴに出力され、書き込みデ
ータがＣＥＬＬ１Ａ内に入力される。この時、ＣＥＬＬ
１Ａ内に逆相のデータが入ってきたとき、ＣＥＬＬ１Ａ
内に電源ＶＤＤ、ＧＮＤが供給されていないので、電源
ＶＤＤ、ＧＮＤ間に電流が流れることがなく消費電力が
少なくなる。また書き込み回路１ＢのＮｃｈトランジス
タ１Ｎｆ〜１ＮｇはＣＥＬＬ内のトランジスタとの“Ｏ
Ｎ”抵抗比を考慮する必要がなくなるので、ゲート幅を
小さくすることができる。
データが、デジットラインＱＴに出力され、書き込みデ
ータがＣＥＬＬ１Ａ内に入力される。この時、ＣＥＬＬ
１Ａ内に逆相のデータが入ってきたとき、ＣＥＬＬ１Ａ
内に電源ＶＤＤ、ＧＮＤが供給されていないので、電源
ＶＤＤ、ＧＮＤ間に電流が流れることがなく消費電力が
少なくなる。また書き込み回路１ＢのＮｃｈトランジス
タ１Ｎｆ〜１ＮｇはＣＥＬＬ内のトランジスタとの“Ｏ
Ｎ”抵抗比を考慮する必要がなくなるので、ゲート幅を
小さくすることができる。
【００２２】また、クロックにディレイをかけた分遅れ
てトランジスタ１Ｐａ、１Ｎａが“ＯＮ”するとＣＥＬ
Ｌ１Ａ内に電源ＶＤＤ、ＧＮＤが供給され、データをラ
ッチする。ワードラインＷＯが“ロウ”レベルになり、
Ｎｃｈトランジスタ１Ｎｂ〜１Ｎｃが“ＯＦＦ”して
も、ＣＥＬＬ１Ａ内のデータは安定して保持される。
てトランジスタ１Ｐａ、１Ｎａが“ＯＮ”するとＣＥＬ
Ｌ１Ａ内に電源ＶＤＤ、ＧＮＤが供給され、データをラ
ッチする。ワードラインＷＯが“ロウ”レベルになり、
Ｎｃｈトランジスタ１Ｎｂ〜１Ｎｃが“ＯＦＦ”して
も、ＣＥＬＬ１Ａ内のデータは安定して保持される。
【００２３】図２は、本発明による第２の実施例を示す
回路構成図である。
回路構成図である。
【００２４】図２に於いて、ＷＲＴは書き込み許可信
号、１ｌ、１ｍは書き込み許可信号ＷＲＴにより書き込
みデータＷＤを出力するナンドゲート、１ｎ〜１ｏ、１
ｑはインバータ、１ｐは書き込み許可信号ＷＲＴとイン
バータ１ｇの出力を受けるナンドゲートをそれぞれ示し
ている。それ以外は図１に示した第１の実施例と同一で
ある。
号、１ｌ、１ｍは書き込み許可信号ＷＲＴにより書き込
みデータＷＤを出力するナンドゲート、１ｎ〜１ｏ、１
ｑはインバータ、１ｐは書き込み許可信号ＷＲＴとイン
バータ１ｇの出力を受けるナンドゲートをそれぞれ示し
ている。それ以外は図１に示した第１の実施例と同一で
ある。
【００２５】第１の実施例では“ロウ”エッジ検出ワン
ショット回路を、第２の実施例では“ハイ”エッジ検出
ワンショット回路により、書き込み信号ＷＲを出力する
ものである。
ショット回路を、第２の実施例では“ハイ”エッジ検出
ワンショット回路により、書き込み信号ＷＲを出力する
ものである。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
トランジスタを介してＲＡＭＣＥＬＬ内に電源、ＧＮＤ
を供給し、前記ＲＡＭＣＥＬＬのデータ書き換え時に、
前記トランジスタを書き込みタイミングと同時に“ＯＦ
Ｆ”させ、少しディレイをかけて“ＯＮ”させるワンシ
ョット回路を設けることによって、書き込み時に消費電
力を少なく抑える効果が得られる。
トランジスタを介してＲＡＭＣＥＬＬ内に電源、ＧＮＤ
を供給し、前記ＲＡＭＣＥＬＬのデータ書き換え時に、
前記トランジスタを書き込みタイミングと同時に“ＯＦ
Ｆ”させ、少しディレイをかけて“ＯＮ”させるワンシ
ョット回路を設けることによって、書き込み時に消費電
力を少なく抑える効果が得られる。
【図１】本発明による第１の実施例を示す回路構成図で
ある。
ある。
【図２】本発明による第２の実施例を示す回路構成図で
ある。
ある。
【図３】書き込み時に必要な入出力波形（タイミングチ
ャート）を示す図である。
ャート）を示す図である。
【図４】従来のＲＡＭＣＥＬＬ回路を示す回路図であ
る。
る。
ＷＲ…書き込み信号 ＧＮＤ…ＧＮＤライン ＶＤＤ…電源ライン ＷＯ…ワードライン ＱＴ、ＱＢ…デジットライン １Ａ、３Ａ…ＲＡＭＣＥＬＬ ２Ａ…制御回路 ２Ｂ…ワンショット回路 １ａ、１ｌ、１ｍ、１ｐ…ナンドゲート １ｂ、１ｅ、１ｇ〜１ｋ、１ｎ〜１ｏ、１ｑ、３ｃ…イ
ンバータ １Ｐａ〜１Ｐｇ、３Ｐａ〜３Ｐｆ…Ｐｃｈトランジスタ １Ｎａ〜１Ｎｇ、３Ｎａ〜３Ｎｆ…Ｎｃｈトランジスタ ＷＲＢ、ＷＲＴ…書き込み許可信号 １ｄ〜１ｃ、１ｆ、３ａ〜３ｂ…ノアゲート ＷＤ…書き込みデータ １Ｂ、３Ｂ…書き込み回路
ンバータ １Ｐａ〜１Ｐｇ、３Ｐａ〜３Ｐｆ…Ｐｃｈトランジスタ １Ｎａ〜１Ｎｇ、３Ｎａ〜３Ｎｆ…Ｎｃｈトランジスタ ＷＲＢ、ＷＲＴ…書き込み許可信号 １ｄ〜１ｃ、１ｆ、３ａ〜３ｂ…ノアゲート ＷＤ…書き込みデータ １Ｂ、３Ｂ…書き込み回路
Claims (2)
- 【請求項１】 トランジスタを介してＲＡＭＣＥＬＬに
電源、ＧＮＤを供給し、前記ＲＡＭＣＥＬＬのデータの
書き換え時に書き込み動作の開始を検出する書き込み開
始検出回路を有し、該書き込み開始検出回路の出力によ
り前記トランジスタのスイッチング制御をする制御回路
を備えることを特徴とする半導体記憶装置。 - 【請求項２】 前記書き込み開始検出回路を、書き込み
許可信号を入力とする複数個の遅延素子と、前記書き込
み信号と前記複数個の遅延素子の最後段出力とを入力と
する論理和回路とにより構成したことを更に特徴とする
請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244559A JPH0696589A (ja) | 1992-09-14 | 1992-09-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244559A JPH0696589A (ja) | 1992-09-14 | 1992-09-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0696589A true JPH0696589A (ja) | 1994-04-08 |
Family
ID=17120516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4244559A Pending JPH0696589A (ja) | 1992-09-14 | 1992-09-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0696589A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100397360B1 (ko) * | 1994-06-30 | 2003-11-13 | 주식회사 하이닉스반도체 | 시모스집속회로의고속전파기술 |
| JP2004288351A (ja) * | 2003-03-19 | 2004-10-14 | Hynix Semiconductor Inc | 非揮発性強誘電体メモリ装置 |
| JP2009026461A (ja) * | 1995-06-02 | 2009-02-05 | Renesas Technology Corp | 半導体装置 |
| JP2009134779A (ja) * | 2007-11-28 | 2009-06-18 | Fujitsu Microelectronics Ltd | メモリ装置 |
| WO2010013449A1 (ja) * | 2008-08-01 | 2010-02-04 | パナソニック株式会社 | 半導体記憶装置 |
-
1992
- 1992-09-14 JP JP4244559A patent/JPH0696589A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100397360B1 (ko) * | 1994-06-30 | 2003-11-13 | 주식회사 하이닉스반도체 | 시모스집속회로의고속전파기술 |
| JP2009026461A (ja) * | 1995-06-02 | 2009-02-05 | Renesas Technology Corp | 半導体装置 |
| JP2004288351A (ja) * | 2003-03-19 | 2004-10-14 | Hynix Semiconductor Inc | 非揮発性強誘電体メモリ装置 |
| JP2009134779A (ja) * | 2007-11-28 | 2009-06-18 | Fujitsu Microelectronics Ltd | メモリ装置 |
| WO2010013449A1 (ja) * | 2008-08-01 | 2010-02-04 | パナソニック株式会社 | 半導体記憶装置 |
| CN102105941A (zh) * | 2008-08-01 | 2011-06-22 | 松下电器产业株式会社 | 半导体存储装置 |
| US8345470B2 (en) | 2008-08-01 | 2013-01-01 | Panasonic Corporation | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0432482B1 (en) | Semiconductor memory circuit apparatus | |
| KR100192573B1 (ko) | 멀티 뱅크 구조의 반도체 메모리 장치 | |
| JP2007193943A (ja) | スタティック・ランダム・アクセス・メモリ | |
| JP2007018584A (ja) | 半導体記憶装置 | |
| JPH09231767A (ja) | スタティック型半導体記憶装置 | |
| US6990034B2 (en) | Static semiconductor memory device and method of controlling the same | |
| JPH0696589A (ja) | 半導体記憶装置 | |
| JP3862346B2 (ja) | 駆動回路及びそれを利用した半導体記憶装置 | |
| US4563598A (en) | Low power consuming decoder circuit for a semiconductor memory device | |
| US7299374B2 (en) | Clock control method and apparatus for a memory array | |
| US7339845B2 (en) | Memory device | |
| US4825410A (en) | Sense amplifier control circuit | |
| CN114078495A (zh) | 存储器电路的位线预充电电路和方法 | |
| JP2908776B2 (ja) | メモリ装置用ライトリカバリ保障回路及び動作信号制御方法 | |
| US6456543B1 (en) | Data input/output circuit for semiconductor memory device | |
| JPS5930297A (ja) | 自己整合された前充電特性を持つ読出し専用メモリ | |
| JP3606041B2 (ja) | 半導体記憶装置 | |
| JPS60119691A (ja) | メモリ回路 | |
| JP2616184B2 (ja) | 半動体メモリ装置 | |
| KR0137341B1 (ko) | 리셋 기능을 가지는 동기식 반도체 메모리 장치 | |
| JP3581239B2 (ja) | 半導体記憶装置 | |
| JPH07226083A (ja) | 半導体記憶装置及びパルス整形器 | |
| JP3625240B2 (ja) | 半導体記憶装置 | |
| KR100219060B1 (ko) | 센스증폭기가 디스에이블되는 시점에 워드라인이 비활성화되는 마스크 롬 | |
| JPH07182869A (ja) | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 |