JP3862346B2 - 駆動回路及びそれを利用した半導体記憶装置 - Google Patents

駆動回路及びそれを利用した半導体記憶装置 Download PDF

Info

Publication number
JP3862346B2
JP3862346B2 JP05876697A JP5876697A JP3862346B2 JP 3862346 B2 JP3862346 B2 JP 3862346B2 JP 05876697 A JP05876697 A JP 05876697A JP 5876697 A JP5876697 A JP 5876697A JP 3862346 B2 JP3862346 B2 JP 3862346B2
Authority
JP
Japan
Prior art keywords
wiring
driving
word line
circuit
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP05876697A
Other languages
English (en)
Other versions
JPH10255477A (ja
Inventor
和人 古用
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP05876697A priority Critical patent/JP3862346B2/ja
Priority to US08/914,778 priority patent/US5896343A/en
Priority to DE69726113T priority patent/DE69726113T2/de
Priority to EP97115377A priority patent/EP0865042B1/en
Priority to KR1019970047647A priority patent/KR100291957B1/ko
Publication of JPH10255477A publication Critical patent/JPH10255477A/ja
Application granted granted Critical
Publication of JP3862346B2 publication Critical patent/JP3862346B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418Address circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/06Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/08Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、複数の被制御回路を駆動する駆動信号を供給するための配線を駆動する回路、及びその駆動回路を用いた半導体記憶装置に関する。
【0002】
【従来の技術】
半導体装置において、複数の被制御回路を駆動する場合、それらの複数の被制御回路に沿って配線を設け、その配線の一端側からドライバ回路により駆動制御信号を与え、その配線に接続された複数の被制御回路を一斉に駆動することが行われる。その場合、複数の被制御回路が接続された配線は、特に容量性の負荷が大きく、配線の一端側に接続されたドライバ回路により駆動される場合は、配線の他端側でその駆動制御信号の形状が大きくなまることがある。
【0003】
図7は、従来の駆動回路の一例を示す図である。この例では、駆動制御信号を発生する信号発生回路10の駆動制御信号11が、ドライバ回路20に与えられ、そのタイミングで配線100の一端側がドライバ回路20により駆動される。配線100は、その配線に沿って設けられた被制御回路31〜36にその駆動制御信号を供給する。被制御回路30は、例えば図示しない別の入力信号を与えられ、駆動制御信号の発生回路10が発生する駆動制御信号のタイミングで一斉に所定の動作を行う。
【0004】
【発明が解決しようとする課題】
近年の半導体装置の高集積化に伴い、上記の配線100の幅や厚みが小さくなる傾向にある。特に、多層化の要請から下層側にある配線の厚みは薄くなる傾向にあり、一方占有面積の問題から配線の幅を大きくすることは制限される。従って、配線100の抵抗は大きくなる傾向にある。しかも、非常に多くの被制御回路30に駆動制御信号を供給する場合は、上記配線100の長さは長くなり、それに接続される被制御回路の入力端子の負荷容量により、配線100は大きな駆動負荷を有する。
【0005】
図8は、図7の配線100のドライバ回路20の出力側に近い点Aでの信号波形と、反対側の先端部に近い点Bでの信号波形とを示す図である。ドライバ回路20に近い点Aでは、図中の実線に示される通り比較的シャープな波形になるが、配線100の先端側の点Bでは、図中の破線に示される通りかなりなまった波形になる。この現象は、被制御回路30の数が多ければ多いほど、更に配線100の長さが長ければ長い程顕著になる。即ち、配線のCR時定数の増大に伴い信号波形のなまりが顕著になる。従って、図7中点A付近に配置される被制御回路31は信号発生回路10の出力と同等のタイミングで駆動制御されるが、点B付近に接続される被制御回路36はそれよりかなり遅れたタイミングで駆動制御される。
【0006】
かかる問題は、例えば、駆動制御信号が短い期間のみで被制御回路を駆動制御したいといった要請がある場合は、被制御回路31と36とで制御期間のタイミングが異なり、デバイス内で高速に制御する場合に好ましくない。
【0007】
そこで、本発明の目的は、上記従来の問題点を解決し、駆動制御信号の伝播の遅延をなくした駆動回路を提供することにある。
【0008】
更に、本発明の目的は、ワード線駆動回路の駆動制御信号の伝播遅延をなくした駆動回路を有する半導体記憶回路を提供することにある。
【0009】
【課題を解決するための手段】
上記の目的を達成する為に、本発明の駆動回路は、所定のタイミングで駆動信号を発生する信号発生部と、
該駆動信号に応答して、複数の被制御回路が接続された第一の配線の一端側を駆動する第一のドライバ回路と、
該駆動信号に応答して、前記第一の配線より駆動負荷が小さい第二の配線の一端側を駆動する第二のドライバ回路と、
前記第二の配線の他端側及び前記第一の配線の他端側に入力が接続され、前記第一の配線の他端側と該第二の配線の他端側のレベルが一致しない時に前記第一の配線の他端側を駆動する出力端子を有する高速化ドライバ回路と
を有することを特徴とする。
【0010】
第二の配線がバイパス配線として駆動信号を遅延することなく高速化ドライバ回路に与え、それに応答して高速化ドライバ回路が第一の配線を駆動することで、駆動負荷が大きい第一の配線により供給される駆動信号の伝播遅延をできるだけなくすことができる。
【0011】
さらに、本発明における高速ドライブ回路は、前記第一の配線の他端側をプルアップするプルアップトランジスタと、プルダウンするプルダウントランジスタとを有し、該第一の配線の他端側がLレベルで該第二の配線の他端側がHレベルの時に前記プルアップトランジスタを駆動し、前記第一の配線の他端側がHレベルで前記第二の配線の他端側がLレベルの時に前記プルダウントランジスタを駆動することを特徴とする。
【0012】
上記の目的を達成するために、他の発明は、複数のワード線と、複数のビット線と、それらの交差部分に配置される複数のメモリセルとを有する半導体記憶装置において、
前記ワード線に接続され該ワード線を駆動する複数のワード線駆動回路と、
メモリのアドレスサイクルより短いワード線駆動制御信号を発生する駆動信号発生部と、
前記複数のワード線駆動回路に沿って配置され、該ワード線駆動回路に前記ワード線駆動制御信号を供給する第一の配線と、
前記ワード線駆動制御信号に応答して、該第一の配線の一端側を駆動する第一のドライバ回路と、
前記第一の配線に沿って配置され、前記第一の配線よりも駆動負荷が小さい第二の配線と、
前記ワード線駆動制御信号に応答して、該第二の配線の一端側を駆動する第二のドライバ回路と、
前記第二の配線の他端側及び前記第一の配線の他端側に入力が接続され、前記第一の配線の他端側と該第二の配線の他端側のレベルが一致しない時に前記第一の配線の他端側を駆動する出力端子を有する高速化ドライバ回路と
を有することを特徴とする。
【0013】
かかる構成にすることで、各ワード線ドライバ回路は、ほぼ同じタイミングで駆動される。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【0015】
図1は、本実施の形態例の駆動回路の原理図である。この例では、複数の被制御回路が接続された配線100と別に、その配線100よりも駆動負荷が軽い第二の配線110を設け、その第二の配線110をドライバ回路40で一端側から駆動する。従って、ドライバ40からの信号は点Cから点Dに遅延することなく伝播する。そして、第二の配線110の他端側に高速化ドライバ回路50を設けて、遅延することなく伝播してきた信号に応答して、第一の配線100の他端側を駆動する。
【0016】
また、この高速化ドライバ回路50は、第一の配線100の点Bの部分の信号伝播の遅れを取り戻す為に動作し、特に、第一の配線100の点Bの部分の信号レベルと第二の配線110の点Dの部分の信号レベルとが異なる時に、第一の配線100の他端側を駆動する様に動作する。従って、定常状態の時には、高速化ドライバ回路50はドライブ動作はしない。
【0017】
図2は、図1の駆動回路における動作を説明するための各点の信号波形図である。上記した通り、第二の配線110には被制御回路が接続されず、またデバイス構造上、その抵抗が低く、全体の負荷が第一の配線100よりも小さくなる様に構成されている。従って、ドライバ回路40により第二の配線110に与えられた信号は、点Cと点Dとでほとんど遅延時間はなく立ち上がり、立ち下がる。一方、ドライバ回路20により第一の配線100に与えられた信号は、点Aでは、点Cと同等のタイミングで立ち上がり、立ち下がる。そして、点Bでは、多少の遅延はあるが、高速化ドライバ回路50により点Dでの信号に応答して駆動されるので、従来の様に立ち上がりと立ち下がりの傾斜がなだらかになることはなく、比較的急峻な立ち上がりと立ち下がりの信号になる。
【0018】
図3は、本実施の形態例の駆動回路の詳細回路図の例である。駆動制御信号の発生回路10は、外部信号18の立ち上がりエッジを検出して、3段のインバータ回路12、13、14の遅延時間分の幅を持つパルス信号11を生成する。第一のドライバ回路20は、信号発生回路10が発生した駆動制御信号11を与えられて第一の配線100に駆動制御信号を転送する。その構成は、2つのインバータ回路21、22からなる。第二のドライバ回路40は、同様に、信号発生回路10が発生した駆動制御信号11を与えられて第二の配線110に駆動制御信号を転送する。その構成は、2つのインバータ回路41、42からなる。
【0019】
第一の配線100を通じて駆動制御信号11が与えられる被制御回路30は、この例では、それぞれNANDゲート311、321....361とインバータ312、322....326で構成される。このNANDゲートの一方の入力端子に第一の配線100が接続される。そして、NANDゲートの他方の入力端子には、適宜それぞれの制御信号が与えられる。
【0020】
図3に示した駆動回路の例には、高速化ドライバ回路50の詳細回路例が示されている。この高速化ドライバ回路は、プルダウン用の回路510とプルアップ用の回路520とからなる。プルダウン用の回路510には、第一の配線100を駆動するプルダウン用のN型のMOSトランジスタ511、NORゲート512、インバータ513を有する。インバータ513には、第一の配線100の他端側(点B側)が入力として与えられる。また、NORゲート512には、第二の配線110の他端側(点D側)とインバータ513の出力がそれぞれ入力として与えられる。
【0021】
プルアップ用の回路520には、第一の配線100を駆動するプルアップ用のP型のMOSトランジスタ521、NANDゲート522、インバータ523を有する。インバータ523には、第一の配線100の他端側(点B側)が入力として与えられる。また、NANDゲート522には、第二の配線110の他端側(点D側)とインバータ523の出力がそれぞれ入力として与えられる。
【0022】
図4は、駆動制御信号11の立ち下がりと立ち上がりにおける、図3の各部分の信号波形を示す図である。今仮に、駆動制御信号11が立ち下がる場合の動作を説明する。図4に示される通り、駆動制御信号11の立ち下がりに応答して、インバータ21と41の出力23と43とが、インバータ1段分の遅れをもって立ち上がる。従って、第一と第二のドライバ回路20と40に近い点Aと点Cとがインバータ22、42分の遅れをもって立ち下がる。この時、負荷が軽い第二の配線110の点Dにおいても、ほとんどの遅延を伴わずに信号が立ち下がる。
【0023】
但し、その時点では配線100の負荷が大きいために、点Bでの信号レベルはHレベルのままである。従って、インバータ513の出力514はLレベルであり、点Dの信号レベルのLレベルにより、NORゲート512の出力515は一時的にHレベルに上昇する。この出力515のHレベルにより、プルダウン用のN型のトランジスタ511が導通し、第一の配線100の他端側(点B側)のレベルを立ち下げる。従って、点Bでの信号レベルは、図4にBで示した通り、従来BOの如く鈍い立ち下がり特性を示していたのに対して、この高速化ドライバ回路50により急峻に立ち下がる。
【0024】
従って、点Aの信号により駆動制御されるNANDゲート311と点Bの信号により駆動制御されるNANDゲート361との動作は、僅かの遅延のずれを伴うだけである。そして、点Bの信号レベルが急峻に立ち下がるのに伴い、インバータ513の出力514は立ち上がり、NORゲート512の出力515を立ち下げる。その結果、プルダウン用のトランジスタ511は非導通となる。
【0025】
即ち、図4中に示したtdownに期間だけノード515に発生するパルス信号により、プルダウントランジスタ511が過渡的に導通するだけである。従って、高速化ドライバ回路50は、その後ノード11がHレベルになったときに配線100を駆動するドライバ回路20と競合することはなく、従って、電源からグランドに向かって流れる貫通電流は発生しない。
【0026】
次に、駆動制御信号11が立ち上がる時の駆動回路の動作について説明する。まず、駆動制御信号11が立ち上がると、遅延してインバータ出力23、43が立ち下がる。そして、それに伴い、第一の配線100の点Aと第二の配線110の点CおよびDが立ち上がる。その時、第一の配線100の点Bでの信号レベルがLレベルのままであるので、インバータ523の出力524はHレベルのままである。そこで、点Dの信号もHレベルになり、NANDゲート522の出力525は立ち下がり、P型のプルアップトランジスタ521が導通し、第一の配線110の他端側(点B側)のレベルを引き上げる。従って、点Bが急峻に立ち上がる。図4中に示した様に、従来のBOの如き緩慢な立ち上がり特性ではなく、Bで示した通り急峻な立ち上がり特性となる。
【0027】
その後、点Bの立ち上がりに伴い、インバータ523の出力524が立ち下がり、NANDゲート522の出力525はHレベルとなり、P型のトランジスタ521は非導通となる。即ち、図4中の期間tupの間に出力525に発生する負のパルス信号により、過渡的にP型のトランジスタ521が導通して、第一の配線100の他端側のレベルを急峻に引き上げる。定常状態では、P型のトランジスタ521はオフのままであるので、その後ノード11がLレベルになったときに配線100を駆動するドライバ回路20と競合することはなく、従って、電源からグランドに向かって流れる貫通電流は発生しない。
【0028】
上記の通り、第一の配線100の点Aと点Bでの信号が僅かの遅延はあるが、共に急峻な立ち上がりと立ち下がり特性をもつので、それにより駆動制御される被制御回路のNANDゲート311と361とは、ほとんど遅延なく動作する。
【0029】
図5は、上記の駆動回路を有するクロックド・ワード方式で動作する半導体記憶装置の全体構成図である。また、図6は、その詳細部分図である。図5に示された半導体記憶装置60は、スタティック型のメモリの例である。行アドレスをデコードする行デコータ61の出力と、駆動制御信号の発生回路10の出力とにより各ワード線WL1〜WLmが駆動される。メモリセルアレイ62内には、複数のワード線WL1〜WLmと、それに交差する複数のビット線対BL1〜BLnが配置される。そして、それらの交差部分にメモリセルMCが設けられる。
【0030】
ビット線対BLは、コラム選択ゲート631〜63nを介してセンスアンプ64に接続される。センスアンプ回路64には入出力端子Dout /Dinが接続される。Y1〜Ynは、コラム選択信号であり、図示しないコラムデコーダの出力である。
【0031】
このメモリにおいて、各ワード線は、それぞれのワードドライバ回路により選択される。例えば、ワード線WL1は、ワードドライバ回路313,314,315により駆動される。同様に、ワード線WL2は、ワードドライバ回路323、324,325により駆動される。
【0032】
これらのワードドライバ回路は、図1及び図3で説明した被制御回路に対応する。これらのワードドライバ回路は、駆動制御信号発生回路10により生成され、ドライバ回路20により第一の配線100に送出される駆動制御信号のタイミングで動作する。したがって、行デコーダ61により1本のワード線が選択され、第一の配線100に与えられる駆動制御信号のタイミングで、ワード線が一定期間だけ立ち上げられる。例えば、1サイクル期間の間のごく一部の期間のみ駆動制御信号が第一の配線100に与えられると、ワード線は、そのごく一部の期間のみ選択レベルに立ち上げられる。
【0033】
そして、この第一の配線100は、ワード駆動回路に沿ってコラム方向に延びる配線であり、多くのワード駆動回路が接続される。したがって、その負荷は大きくなる。そこで、第二の配線110を平行に配置し、その一端をドライバ40で駆動し、その他端側に設けた高速化ドライバ回路50により、第一の配線100の他端側を駆動する。この高速化ドライバ回路50は、上記した通り、第一の配線100の他端側が未だ立ち上がっていない期間と、未だ立ち下がっていない期間のみ、当該第一の配線100の他端側を駆動する。したがって、ワードドライバ回路の動作のタイミングは、ほぼ同一のタイミングとなる。
【0034】
図6に、メモリセルの詳細回路図の例が示される。このメモリセルMCは、6トランジスタから構成される。N型のトランジスタ70,71とP型のトランジスタ72,73とからなるCMOSインバータがそれぞれゲートとドレインとを交差接続している。そして、N型のトランジスタ74,75によりメモリセルがビット線対BL1に接続される。上記した一部の期間のみワード線WLが選択レベルに駆動されることにより、メモリセルMCのトランジスタ74,75は、一部の期間のみ導通する。
【0035】
トランジスタ74,75が導通することにより、ビット線BLをメモリセルのデータを記憶しているトランジスタ70,71の一方及びトランジスタ72,73の一方が駆動し、それをセンスアンプ回路64が検出する。したがって、トランジスタ74または75からの電流の流入により、記憶データに応じてHまたはLレベルであったノードn1,n2のレベルが不安定となり、ワード線を長期間にわたって選択レベルにすると記憶データの反転を招く。したがって、ワード線を選択レベルにしてトランジスタ74,75を導通させる期間はできるだけ短くしたほうが良い。更に、ある程度メモリセルのトランジスタ70,71,72,73によりビット線が駆動されれば、センスアンプ回路64が検出することができる。その場合は、必要最小限の時間だけ駆動させることで、メモリセルのビット線駆動による消費電力を最小限に抑えることができる。そこで、上記したクロックド・ワード方式により、ワード線が駆動されるのである。
【0036】
そして、選択されたメモリセルがビット線を駆動した後に、センスアンプ回路64がその状態を検出して、外部に出力される。そのため、複数のワード線が駆動されるタイミングをできるだけあわせることが要求される。本発明の実施の形態例で示した駆動回路を利用することにより、駆動制御信号を第一の配線100を通じて各ワード線駆動回路にほぼ同一のタイミングで供給することができる。
【0037】
図6の651,652,65mは、行デコーダ回路例であり、その出力はワードドライバ回路のNORゲート313,323,3m3に与えられる。
【0038】
第一の配線100は、複数のワードドライバ回路に接続されるので、その駆動負荷は大きい。一方、第二の配線110は、高速化ドライバ50をできるだけ早いタイミングで駆動させるために、できるだけ駆動負荷を小さくする様に構成される。例えば、一般に半導体装置は、下層側の配線は比較的薄い配線層で構成される。これは多層化される時の上層の凹凸をできるだけ小さくするためである。そこで、上記の第一の配線100を下層側の配線層で実現し、第二の配線110を上層側の配線層で実現することが好ましい。
【0039】
或いは、第二の配線構造を、第一の配線よりも抵抗値が低い材料からなる配線とすることでも良い。更に、必要な場合は、第二の配線110を駆動するドライバ回路40の駆動能力を大きくするために、駆動トランジスタを大きいサイズにすることでも良い。
【0040】
【発明の効果】
以上説明した通り、本発明によれば、駆動制御信号を複数の被制御回路に供給する第一の配線に加えて、第二の配線を設け、第二の配線の一端側を第一の配線ど同様にドライバ回路で駆動し、第二の配線の他端側に設けた高速化ドライバ回路により、第二の配線の他端側のレベルと第一の配線の他端側のレベルとがことなる期間だけ、第一の配線の他端側を駆動することができる。したがって、少ない消費電流で、複数の被制御回路にほぼ同等のタイミングで駆動制御信号を第一の配線から与えることができる。
【0041】
上記の駆動回路をメモリセルのクロックド・ワード方式に利用することにより、消費電力が少なく記憶データの反転を防止した半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】本実施の形態例の駆動回路の原理図である。
【図2】図1の駆動回路における動作を説明するための各点の信号波形図である。
【図3】本実施の形態例の駆動回路の詳細回路図の例である。
【図4】駆動制御信号11の立ち下がりと立ち上がりにおける、図3の各部分の信号波形を示す図である。
【図5】駆動回路を有するクロックド・ワード方式で動作する半導体記憶装置の全体構成図である。
【図6】図6の半導体記憶装置の詳細部分図である。
【図7】従来の駆動回路の一例を示す図である。
【図8】配線100のドライバ回路20の出力側に近い点Aでの信号波形と、反対側の先端部に近い点Bでの信号波形とを示す図である。
【符号の説明】
10 信号発生部
20 第一のドライバ回路
30 被制御回路
40 第二のドライバ回路
50 高速化ドライバ回路
100 第一の配線
110 第二の配線

Claims (5)

  1. 所定のタイミングで駆動信号を発生する信号発生部と、
    該駆動信号に応答して、複数の被制御回路が接続された第一の配線の一端側を駆動する第一のドライバ回路と、
    該駆動信号に応答して、前記第一の配線より駆動負荷が小さい第二の配線の一端側を駆動する第二のドライバ回路と、
    前記第二の配線の他端側及び前記第一の配線の他端側に入力が接続され、前記第一の配線の他端側と該第二の配線の他端側のレベルが一致しない時に前記第一の配線の他端側を駆動する出力端子を有する高速化ドライバ回路と
    を有する駆動回路。
  2. 請求項1において、
    前記高速ドライブ回路は、
    前記第一の配線の他端側をプルアップするプルアップトランジスタと、プルダウンするプルダウントランジスタとを有し、該第一の配線の他端側がLレベルで該第二の配線の他端側がHレベルの時に前記プルアップトランジスタを駆動し、前記第一の配線の他端側がHレベルで前記第二の配線の他端側がLレベルの時に前記プルダウントランジスタを駆動することを特徴とする駆動回路。
  3. 複数のワード線と、複数のビット線と、それらの交差部分に配置される複数のメモリセルとを有する半導体記憶装置において、
    前記ワード線に接続され該ワード線を駆動する複数のワード線駆動回路と、
    メモリのアドレスサイクルより短いワード線駆動制御信号を発生する駆動信号発生部と、
    前記複数のワード線駆動回路に沿って配置され、該ワード線駆動回路に前記ワード線駆動制御信号を供給する第一の配線と、
    前記ワード線駆動制御信号に応答して、該第一の配線の一端側を駆動する第一のドライバ回路と、
    前記第一の配線に沿って配置され、前記第一の配線よりも駆動負荷が小さい第二の配線と、
    前記ワード線駆動制御信号に応答して、該第二の配線の一端側を駆動する第二のドライバ回路と、
    前記第二の配線の他端側及び前記第一の配線の他端側に入力が接続され、前記第一の配線の他端側と該第二の配線の他端側のレベルが一致しない時に前記第一の配線の他端側を駆動する出力端子を有する高速化ドライバ回路と
    を有することを特徴とする半導体記憶装置。
  4. 請求項3において、
    前記高速化ドライバ回路は、
    前記第一の配線の他端側をプルアップするプルアップトランジスタと、プルダウンするプルダウントランジスタとを有し、該第一の配線の他端側がLレベルで該第二の配線の他端側がHレベルの時に前記プルアップトランジスタを駆動し、前記第一の配線の他端側がHレベルで前記第二の配線の他端側がLレベルの時に前記プルダウントランジスタを駆動することを特徴とする半導体記憶装置。
  5. 請求項3において、
    前記ワード線駆動回路は、
    ワード線のデコーダ回路の出力信号と前記第一の配線を介して供給されるワード線駆動制御信号とを入力し、選択されたワード線を前記ワード線駆動制御信号のタイミングで駆動することを特徴とする半導体記憶装置。
JP05876697A 1997-03-13 1997-03-13 駆動回路及びそれを利用した半導体記憶装置 Expired - Lifetime JP3862346B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP05876697A JP3862346B2 (ja) 1997-03-13 1997-03-13 駆動回路及びそれを利用した半導体記憶装置
US08/914,778 US5896343A (en) 1997-03-13 1997-08-20 Semiconductor memory device having additional driver circuit for reducing signal propagation delay
DE69726113T DE69726113T2 (de) 1997-03-13 1997-09-05 Treiberschaltung und Halbleiterspeicheranordnung damit
EP97115377A EP0865042B1 (en) 1997-03-13 1997-09-05 Drive circuit, and semiconductor memory device that utilizes same
KR1019970047647A KR100291957B1 (ko) 1997-03-13 1997-09-19 구동회로및이것을이용한반도체기억장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP05876697A JP3862346B2 (ja) 1997-03-13 1997-03-13 駆動回路及びそれを利用した半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH10255477A JPH10255477A (ja) 1998-09-25
JP3862346B2 true JP3862346B2 (ja) 2006-12-27

Family

ID=13093679

Family Applications (1)

Application Number Title Priority Date Filing Date
JP05876697A Expired - Lifetime JP3862346B2 (ja) 1997-03-13 1997-03-13 駆動回路及びそれを利用した半導体記憶装置

Country Status (5)

Country Link
US (1) US5896343A (ja)
EP (1) EP0865042B1 (ja)
JP (1) JP3862346B2 (ja)
KR (1) KR100291957B1 (ja)
DE (1) DE69726113T2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066965A (en) * 1997-12-11 2000-05-23 Evsx, Inc. Method and apparatus for a N-nary logic circuit using 1 of 4 signals
US6069836A (en) * 1997-12-11 2000-05-30 Evsx, Inc. Method and apparatus for a RAM circuit having N-nary word line generation
US6069497A (en) * 1997-12-11 2000-05-30 Evsx, Inc. Method and apparatus for a N-nary logic circuit using 1 of N signals
JP2002353312A (ja) * 2001-05-24 2002-12-06 Hitachi Ltd 半導体集積回路装置
JP4631743B2 (ja) 2006-02-27 2011-02-16 ソニー株式会社 半導体装置
JP2007293933A (ja) * 2006-04-21 2007-11-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP4984759B2 (ja) * 2006-09-05 2012-07-25 富士通セミコンダクター株式会社 半導体記憶装置
JP5477621B2 (ja) 2009-08-03 2014-04-23 ルネサスエレクトロニクス株式会社 連想メモリ
JP7270451B2 (ja) * 2019-04-26 2023-05-10 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の駆動方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55150189A (en) * 1979-05-10 1980-11-21 Nec Corp Memory circuit
JPS5928294A (ja) * 1982-08-06 1984-02-14 Toshiba Corp 半導体記憶装置
JPH02141822A (ja) * 1988-11-24 1990-05-31 Mitsubishi Electric Corp 半導体集積回路
KR930002574B1 (ko) * 1990-03-09 1993-04-03 금성일렉트론 주식회사 워드라인 구동회로
JP2784271B2 (ja) * 1991-01-21 1998-08-06 三菱電機株式会社 半導体記憶装置
EP0552941B1 (en) * 1992-01-21 1998-07-08 STMicroelectronics, Inc. Signal line pulse enhancing circuit for integrated circuits
JPH05307891A (ja) * 1992-05-01 1993-11-19 Nec Corp 行デコーダ
JP2725570B2 (ja) * 1993-11-02 1998-03-11 日本電気株式会社 半導体メモリ装置
JP3128425B2 (ja) * 1994-04-08 2001-01-29 株式会社東芝 半導体記憶装置
JPH08102492A (ja) * 1994-08-02 1996-04-16 Toshiba Corp プログラム可能な配線回路及びテストボード装置

Also Published As

Publication number Publication date
DE69726113T2 (de) 2004-07-22
EP0865042A2 (en) 1998-09-16
KR100291957B1 (ko) 2001-06-01
DE69726113D1 (de) 2003-12-18
EP0865042A3 (en) 1999-05-12
KR19980079369A (ko) 1998-11-25
JPH10255477A (ja) 1998-09-25
US5896343A (en) 1999-04-20
EP0865042B1 (en) 2003-11-12

Similar Documents

Publication Publication Date Title
JP6072406B2 (ja) メモリ内のワード線電圧制御
TW200842872A (en) Semiconductor memory device
EP0096421B1 (en) Static memory device with signal transition detector
JP3862346B2 (ja) 駆動回路及びそれを利用した半導体記憶装置
JP2009512116A (ja) メモリ・アレイの出力を検出する最適な時刻の決定
JP3360892B2 (ja) スタティック・ランダムアクセスメモリ
JPH09231767A (ja) スタティック型半導体記憶装置
US4539661A (en) Static-type semiconductor memory device
TWI769037B (zh) 記憶體電路以及記憶體陣列的喚醒操作的控制方法
CN108962311B (zh) 一种顺序进入和退出低功耗状态的sram控制电路及方法
US9990985B1 (en) Memory device with determined time window
US5682355A (en) Address transition detection (ATD) circuit
JP4562515B2 (ja) 論理回路及びワードドライバ回路
US4682048A (en) Output circuit with improved timing control circuit
JPH06176568A (ja) 半導体記憶装置
KR102569158B1 (ko) 멀티 뱅크 sram에서 전력 관리 모드를 위한 비트 라인 프리차지 회로
JP2000195275A (ja) 半導体メモリ装置
JPS6286599A (ja) 半導体記憶装置
JPH08185698A (ja) 半導体記憶装置
JPH08297978A (ja) 半導体記憶装置
US8400856B2 (en) Memory device with data prediction based access time acceleration
JP3434753B2 (ja) 半導体記憶装置のデータ転送回路
JP4004744B2 (ja) Mrom回路及びセルデータ確定方法
JP2000195286A (ja) 半導体記憶装置
JPH09180457A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060314

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060926

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060926

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091006

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091006

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101006

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101006

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111006

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111006

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111006

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111006

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121006

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121006

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131006

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term