KR100291957B1 - 구동회로및이것을이용한반도체기억장치 - Google Patents

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Abstract

구동 제어 신호는 복수의 피제어 회로에 같은 타이밍으로 공급되는 구동 회로를 제공한다.
소정의 타이밍으로 구동 신호를 발생하는 신호 발생부(10)와, 구동 신호(11)에 응답하여, 복수의 피제어 회로(30)가 접속된 제1 배선(100)의 일단측을 구동하는 제1 드라이버 회로(20)와, 구동 신호(11)에 응답하여, 제1 배선보다 구동 부하가 작은 제2 배선(110)의 일단측을 구동하는 제2 드라이버 회로(40)와, 제2 배선(110)의 타단측 및 상기 제1 배선(100)의 타단측에 입력이 접속되어 제1 배선(100)의 타단측과 제2 배선(110)의 타단측의 레벨이 일치하지 않을 때 제1 배선(100)의 타단측을 구동하는 출력 단자를 갖는 고속화 드라이버 회로(50)를 구비하는 구동 회로.

Description

구동 회로 및 이것을 이용한 반도체 기억 장치{DRIVE CIRCUIT, AND SEMICONDUCTOR MEMORY DEVICE THAT UTILIZES SAME}
본 발명은 복수의 피제어 회로를 구동하는 구동 신호를 공급하기 위한 배선을 구동하는 회로 및 이 구동 회로를 이용한 반도체 기억 장치에 관한 것이다.
반도체 장치에 있어서, 복수의 피제어 회로를 구동하는 경우, 그들 복수의 피제어 회로를 따라 배선을 설치하고 그 배선의 일단측에서부터 드라이버 회로에 의해 구동 제어 신호를 부여하여 그 배선에 접속된 복수의 피제어 회로를 일제히 구동하는 것이 행해진다. 이러한 경우에 복수의 피제어 회로가 접속된 배선은 특히 용량성의 부하가 크고 배선의 일단측에 접속된 드라이버 회로에 의해 구동되는 경우에는 배선의 타단측에서 그 구동 제어 신호의 형상이 크게 무뎌지는 경우가 있다.
도 7은 종래의 구동 회로의 일례를 도시한 도면이다. 이 예에서는 구동 제어 신호를 발생하는 신호 발생 회로(10)의 구동 제어 신호(11)가 드라이버 회로(20)에 주어져 그 타이밍으로 배선(100)의 일단측이 드라이버 회로(20)에 의해 구동된다. 배선(100)은 그 배선을 따라 설치된 피제어 회로(31∼36)에 그 구동 제어 신호를 공급한다. 피제어 회로(30)는 예컨대 도시하지 않은 별도의 입력 신호가 주어져 구동 제어 신호의 발생 회로(10)가 발생하는 구동 제어 신호의 타이밍으로 일제히 소정의 동작을 행한다.
근래의 반도체 장치의 고집적화에 따라, 상기한 배선(100)의 폭이나 두께가 작아지는 경향이 있다. 특히, 다층화의 요청으로 하층측에 있는 배선의 두께는 얇아지는 경향이 있는 한편 점유 면적의 문제에서 배선의 폭을 크게 하는 것은 제한된다. 따라서, 배선(100)의 저항은 커지는 경향이 있다. 더구나, 매우 많은 피제어 회로(30)에 구동 제어 신호를 공급하는 경우에는 상기 배선(100)의 길이는 길어지고 그것에 접속되는 피제어 회로의 입력 단자의 부하 용량에 의해 배선(100)은 큰 구동 부하를 갖는다.
도 8은 도 7의 배선(100) 드라이버 회로(20)의 출력측에 가까운 점 A에서의 신호 파형과 반대측의 선단부에 가까운 점 B에서의 신호 파형을 도시한 도면이다. 드라이버 회로(20)에 가까운 점 A에서는 도면중에 실선으로 나타내는 바와 같이 비교적 샤프한 파형이 되지만, 배선(100)의 선단측의 점 B에서는 도면중에 점선으로 나타내는 바와 같이 상당히 무뎌진 파형이 된다. 이 현상은 피제어 회로(30)의 수가 많으면 많을수록, 더욱이 배선(100)의 길이가 길면 길수록 현저하게 된다. 즉, 배선의 CR시정수의 증대에 따라 신호 파형의 무뎌짐이 현저하게 된다. 따라서, 도 7의 점 A 부근에 배치되는 피제어 회로(31)는 신호 발생 회로(10)의 출력과 동등한 타이밍으로 구동 제어되지만, 점 B 부근에 접속되는 피제어 회로(36)는 그것보다 상당히 늦은 타이밍으로 구동 제어된다.
이러한 문제는 예컨대, 구동 제어 신호가 짧은 기간에서만 피제어 회로를 구동 제어하고 싶다는 요청이 있는 경우에는 피제어 회로(31, 36)에서 제어 기간의 타이밍이 달라 디바이스내에서 고속으로 제어하는 경우에 바람직하지 못하다.
그래서, 본 발명의 목적은 상기한 종래의 문제점을 해결하여 구동 제어 신호의 전파(轉播)의 지연을 없앤 구동 회로를 제공하는 것에 있다.
더욱이, 본 발명의 목적은 워드선 구동 회로의 구동 제어 신호의 전파 지연을 없앤 구동 회로를 갖는 반도체 기억 회로를 제공하는 것에 있다.
도 1은 본 실시형태예의 구동 회로의 원리도.
도 2는 도 1의 구동 회로에 있어서의 동작을 설명하기 위한 각 점의 신호 파형도.
도 3은 본 실시형태예의 구동 회로의 상세 회로도.
도 4는 구동 제어 신호(11)의 하강과 상승에 있어서, 도 3의 각 부분의 신호 파형을 도시한 도면.
도 5는 구동 회로를 갖는 클록된 워드 방식으로 동작하는 반도체 기억 장치의 전체 구성도.
도 6는 도 5의 반도체 기억 장치의 상세 부분도.
도 7은 종래의 구동 회로의 일례를 도시한 도면.
도 8은 배선(100)의 드라이버 회로(20)의 출력측에 가까운 점 A에서의 신호 파형과 반대측의 선단부에 가까운 점 B에서의 신호 파형을 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 신호 발생부
20 : 제1 드라이버 회로
30 : 피제어 회로
40 : 제2 드라이버 회로
50 : 고속화 드라이버 회로
100 : 제1 배선
110 : 제2 배선
상기한 목적을 달성하기 위하여 본 발명의 구동 회로는 소정의 타이밍으로 구동 신호를 발생하는 신호 발생부와, 상기 구동 신호에 응답하여 복수의 피제어 회로가 접속된 제1 배선의 일단측을 구동하는 제1 드라이버 회로와, 상기 구동 신호에 응답하여 상기 제1 배선보다 구동 부하가 작은 제2 배선의 일단측을 구동하는 제2 드라이버 회로와, 상기 제2 배선의 타단측 및 상기 제1 배선의 타단측에 입력이 접속되어 상기 제1 배선의 타단측과 상기 제2 배선의 타단측의 레벨이 일치하지 않을 때 상기 제1 배선의 타단측을 구동하는 출력 단자를 갖는 고속화 드라이버 회로를 구비한 것을 특징으로 한다.
제2 배선이 바이패스 배선으로서 구동 신호를 지연시키지 않고 고속화 드라이버 회로에 부여하며, 그에 응답하여 고속화 드라이버 회로가 제1 배선을 구동함으로써 구동 부하가 큰 제1 배선에 의해 공급되는 구동 신호의 전파지연을 가능한 한 없앨 수 있다.
더욱이, 본 발명에 있어서의 고속 드라이브회로는 상기 제1 배선의 타단측을 풀업하는 풀업 트랜지스터와, 풀다운하는 풀다운 트랜지스터를 갖고, 상기 제1 배선의 타단측이 L레벨이고 상기 제2 배선의 타단측이 H레벨일 때에 상기 풀업 트랜지스터를 구동하며, 상기 제1 배선의 타단측이 H레벨이고 상기 제2 배선의 타단측이 L레벨일 때에 상기 풀다운 트랜지스터를 구동하는 것을 특징으로 한다.
상기한 목적을 달성하기 위해, 다른 발명은 복수의 워드선과 복수의 비트선 및 이들의 교차 부분에 배치되는 복수의 메모리 셀을 갖는 반도체 기억 장치에 있어서, 상기 워드선에 접속되어 상기 워드선을 구동하는 복수의 워드선 구동 회로와, 메모리의 어드레스 사이클보다 짧은 워드선 구동 제어 신호를 발생하는 구동 신호 발생부와, 상기 복수의 워드선 구동 회로를 따라 배치되어 상기 워드선 구동 회로에 상기 워드선 구동 제어 신호를 공급하는 제1 배선과, 상기 워드선 구동 제어 신호에 응답하여 상기 제1 배선의 일단측을 구동하는 제1 드라이버 회로와, 상기 제1 배선을 따라 배치되며 상기 제1 배선보다도 구동 부하가 작은 제2 배선과, 상기 워드선 구동 제어 신호에 응답하여 상기 제2 배선의 일단측을 구동하는 제2 드라이버 회로와, 상기 제2 배선의 타단측 및 상기 제1 배선의 타단측에 입력이 접속되어 상기 제1 배선의 타단측과 상기 제2 배선의 타단측의 레벨이 일치하지 않을 때 상기 제1 배선의 타단측을 구동하는 출력 단자를 갖는 고속화 드라이버 회로를 구비하는 것을 특징으로 한다.
이러한 구성으로 각 워드선 드라이버 회로는 거의 같은 타이밍으로 구동된다.
이하, 본 발명의 실시형태의 예에 관해서 도면에 따라서 설명한다. 그렇지만, 이러한 실시형태예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 본 실시형태예의 구동 회로의 원리도이다. 이 예에서는 복수의 피제어 회로가 접속된 배선(100)과 별도로 그 배선(100)보다도 구동 부하가 가벼운 제2 배선(110)을 설치하여 그 제2 배선(110)을 드라이버 회로(40)로 일단측에서부터 구동한다. 따라서, 드라이버(40)로부터의 신호는 점 C에서 점 D에 지연없이 전파한다. 그리고, 제2 배선(110)의 타단측에 고속화 드라이버 회로(50)를 설치하여 지연없이 전파되어 온 신호에 응답하여 제1 배선(100)의 타단측을 구동한다.
또한, 이 고속화 드라이버 회로(50)는 제1 배선(100)의 점 B의 부분의 신호전파의 지연을 회복시키기 위해 동작하며, 특히, 제1 배선(100)의 점 B의 부분의 신호 레벨과 제2 배선(110)의 점 D의 부분의 신호 레벨이 다를 때 제1 배선(100)의 타단측을 제1 배선의 일단측과 대략 동일한 레벨로 구동하도록 동작한다. 따라서, 정상 상태일 때에는 고속화 드라이버 회로(50)는 구동 동작을 행하지 않는다.
도 2는 도 1의 구동 회로에 있어서의 동작을 설명하기 위한 각 점의 신호 파형도이다. 상기한 바와 같이, 제2 배선(110)에는 피제어 회로가 접속되지 않고, 또한 디바이스 구조상 그 저항이 낮으며, 전체의 부하가 제1 배선(100)보다도 작아지도록 구성되어 있다. 따라서, 드라이버 회로(40)에 의해 제2 배선(110)에 주어진 신호는 점 C과 점 D에서 거의 지연 시간없이 상승하고 하강한다. 한편, 드라이버 회로(20)에 의해 제1 배선(100)에 주어진 신호는 점 A에서는 점 C와 동등한 타이밍으로 상승하고 하강한다. 그리고, 점 B에서는 다소의 지연은 있지만 고속화 드라이버 회로(50)에 의해 점 D에서의 신호에 응답하여 구동되기 때문에, 종래와 같이 상승과 하강의 경사가 완만하게 되는 일은 없으며, 비교적 가파른 상승과 하강 신호가 된다.
도 3은 본 실시형태예의 구동 회로의 상세 회로도의 예이다. 구동 제어 신호의 발생 회로(10)는 외부 신호(18)의 상승 엣지를 검출하여, 3단의 인버터 회로(12, 13, 14)의 지연 시간만큼의 폭을 갖는 펄스 신호(11)를 생성한다. 제1 드라이버 회로(20)는 신호 발생 회로(10)가 발생한 구동 제어 신호(11)가 주어져 제1 배선(100)에 구동 제어 신호를 전송한다. 그 구성은 2개의 인버터 회로(21, 22)로 이루어진다. 제2 드라이버 회로(40)는 같은 식으로 신호 발생 회로(10)가 발생된 구동 제어 신호(11)가 주어져 제2 배선(110)에 구동 제어 신호를 전송한다. 그 구성은 2개의 인버터 회로(41, 42)로 이루어진다.
제1 배선(100)을 통하여 구동 제어 신호(11)가 주어지는 피제어 회로(30)는 이 예에서 각각 NAND 게이트(311, 321 … 361)와 인버터(312, 322 … 326)로 구성된다. 이 NAND 게이트의 한쪽 입력 단자에 제1 배선(100)이 접속된다. 그리고, NAND 게이트의 다른쪽 입력 단자에는 적절하게 각각의 제어 신호가 주어진다.
도 3에 나타낸 구동 회로의 예에는 고속화 드라이버 회로(50)의 상세 회로예가 나타내어져 있다. 이 고속화 드라이버 회로는 풀다운용의 회로(510)와 풀업용의 회로(520)로 이루어진다. 풀다운용의 회로(510)에는 제1 배선(100)을 구동하는 풀다운용의 N형 MOS 트랜지스터(511), NOR 게이트(512) 및 인버터(513)를 갖는다. 인버터(513)에는 제1 배선(100)의 타단측(점 B측)이 입력으로서 주어진다. 또한, NOR 게이트(512)에는 제2 배선(110)의 타단측(점 D측)과 인버터(513)의 출력이 각각 입력으로서 주어진다.
풀업용 회로(520)에는 제1 배선(100)을 구동하는 풀업용의 P형 MOS 트랜지스터(521), NAND 게이트(522) 및 인버터(523)를 지닌다. 인버터(523)에는 제1 배선(100)의 타단측(점 B측)이 입력으로서 주어진다. 또한 NAND 게이트(522)에는 제2 배선(110)의 타단측(점 D측)과 인버터(523)의 출력이 각각 입력으로서 주어진다.
도 4는 구동 제어 신호(11)의 하강과 상승에 있어서, 도 3의 각 부분의 신호 파형을 도시한 도면이다. 지금 구동 제어 신호(11)가 하강하는 경우의 동작을 설명한다. 도 4에 나타내는 바와 같이, 구동 제어 신호(11)의 하강에 응답하여 인버터(21, 41)의 출력(23, 43)이 인버터 1단만큼의 지연을 갖고 상승한다. 따라서, 제1과 제2 드라이버 회로(20, 40)에 가까운 점 A와 점 C가 인버터(22, 42)만큼의 지연을 갖고 하강한다. 이 때, 부하가 가벼운 제2 배선(110)의 점 D에 있어서도 대부분 지연을 동반하지 않고서 신호가 하강한다.
단, 그 시점에서는 배선(100)의 부하가 크기 때문에, 점 B에서의 신호 레벨은 H레벨 그대로가 된다. 따라서, 인버터(513)의 출력(514)은 L레벨이고, 점 D의 신호 레벨의 L레벨에 의해 NOR 게이트(512)의 출력(515)은 일시적으로 H레벨로 상승한다. 이 출력(515)의 H레벨에 의해, 풀다운용의 N형 트랜지스터(511)가 도통하여, 제1 배선(100)의 타단측(점 B측)의 레벨을 하강시킨다. 따라서, 점 B에서의 신호 레벨은 도 4에 B로 나타낸 바와 같이, 종래 BO와 같이 둔한 하강 특성을 보이고, 이 고속화 드라이버 회로(50)에 의해 가파르게 하강한다.
따라서, 점 A의 신호에 의해 구동 제어되는 NAND 게이트(311)와 점 B의 신호에 의해 구동 제어되는 NAND 게이트(361)의 동작은 근소한 지연의 어긋남을 동반할 뿐이다. 그리고, 점 B의 신호 레벨이 가파르게 하강함에 따라 인버터(513)의 출력(514)은 상승하고, NOR 게이트(512)의 출력(515)은 하강한다. 그 결과, 풀다운용 트랜지스터(511)는 비도통이 된다.
즉, 도 4중에 나타낸 t down 기간만큼 노드(515)에 발생하는 펄스 신호에 의해 풀다운 트랜지스터(511)가 과도적으로 도통할 뿐이다. 따라서, 고속화 드라이버 회로(50)는 그 후 노드(11)가 H레벨이 되었을 때 배선(100)을 구동하는 드라이버 회로(20)와 경합하는 일이 없으며, 따라서, 전원에서 접지를 향해 흐르는 관통 전류는 발생하지 않는다.
이어서, 구동 제어 신호(11)가 상승할 때의 구동 회로의 동작에 관해서 설명한다. 우선, 구동 제어 신호(11)가 상승하면, 지연되어 인버터출력(23,43)이 하강한다. 그리고, 그에 따라 제1 배선(100)의 점 A와 제2 배선(110)의 점 C 및 D가 상승한다. 그때 제1 배선(100)의 점 B에서의 신호 레벨이 L레벨 그대로이기 때문에, 인버터(523)의 출력(524)은 H레벨 그대로가 된다. 그래서, 점 D의 신호도 H레벨이 되어 NAND 게이트(522)의 출력(525)은 하강하여 P형의 풀업 트랜지스터(521)가 도통하고, 제1 배선(110)의 타단측(점 B측)의 레벨을 끌어올린다. 따라서, 점 B가 가파르게 상승한다. 도 4중에 나타내는 바와 같이, 종래의 BO와 같은 완만한 상승 특성이 아니라, B로 나타낸 바와 같이 가파른 상승 특성이 된다.
그 후, 점 B의 상승에 따라, 인버터(523)의 출력(524)이 하강하여 NAND 게이트(522)의 출력(525)은 H레벨이 되고, P형 트랜지스터(521)는 비도통이 된다. 즉, 도 4중의 기간 t up 동안에 출력(525)에 발생하는 부(-)의 펄스 신호에 의해, 과도적으로 P형 트랜지스터(521)가 도통하고, 제1 배선(100)의 타단측의 레벨을 가파르게 끌어올린다. 정상 상태에서는 P형 트랜지스터(521)는 오프 그대로이기 때문에, 그 후 노드(11)가 L레벨이 되었을 때에 배선(100)을 구동하는 드라이버 회로(20)와 경합하는 일이 없고, 따라서, 전원에서 접지를 향해 흐르는 관통 전류는 발생하지 않는다.
상기한 바와 같이, 제1 배선(100)의 점 A와 점 B에서의 신호가 근소한 지연이 있지만, 함께 가파른 상승과 하강 특성을 갖기 때문에 그에 의해 구동 제어되는 피제어 회로의 NAND 게이트(311, 361)는 거의 지연없이 동작한다.
도 5는 상기한 구동 회로를 갖는 클록형 워드 방식으로 동작하는 반도체 기억 장치의 전체 구성도이다. 또한, 도 6은 그 상세 부분도이다. 도 5에 나타낸 반도체 기억 장치(60)는 스태틱형 메모리의 예이다. 행어드레스를 디코드하는 행디코더(61)의 출력과 구동 제어 신호의 발생 회로(10)의 출력에 의해 각 워드선(WL1∼WLm)이 구동된다. 메모리 셀 어레이(62)내에는 복수의 워드선(WL1∼WLm)과 그에 교차하는 복수의 비트선쌍(BL1∼BLn)이 배치된다. 그리고, 그들의 교차 부분에 메모리 셀(MC)이 설치된다.
비트선쌍(BL)은 칼럼 선택 게이트(631∼63n)를 매개로 센스 앰프(64)에 접속된다. 센스 앰프 회로(64)에는 입출력 단자(Dout/Din)가 접속된다. Y1∼Yn은 칼럼선택 신호이고 도시하지 않은 칼럼 디코더의 출력이다.
이 메모리에 있어서, 각 워드선은 각각의 워드 드라이버 회로에 의해 선택된다. 예컨대, 워드선(WL1)은 워드 드라이버 회로(313, 314, 315)에 의해 구동된다. 같은 식으로, 워드선(WL2)은 워드 드라이버 회로(323, 324, 325)에 의해 구동된다.
이들 워드 드라이버 회로는 도 1 및 도 3에서 설명한 피제어 회로에 대응한다. 이들 워드 드라이버 회로는 구동 제어 신호 발생 회로(10)에 의해 생성되어 드라이버 회로(20)에 의해 제1 배선(100)에 송출되는 구동 제어 신호의 타이밍으로 동작한다. 따라서, 행디코더(61)에 의해 1개의 워드선이 선택되어, 제1 배선(100)에 주어지는 구동 제어 신호의 타이밍으로 워드선이 일정 기간만큼 상승된다. 예컨대, 1사이클 기간동안의 극히 일부 기간에만 구동 제어 신호가 제1 배선(100)에 주어지면, 워드선은 그 극히 일부의 기간만 선택 레벨로 상승된다.
그리고, 이 제1 배선(100)은 워드 구동 회로를 따라 칼럼 방향으로 신장되는 배선으로 많은 워드 구동 회로가 접속된다. 따라서, 그 부하는 커진다. 그래서, 제2 배선(110)을 평행하게 배치하여 그 일단을 드라이버(40)로 구동하고, 그 타단측에 설치한 고속화 드라이버 회로(50)에 의해 제1 배선(100)의 타단측을 구동한다. 이 고속화 드라이버 회로(50)는 상기한 바와 같이, 제1 배선(100)의 타단측이 아직 상승하고 있지 않은 기간과 아직 하강하고 있지 않은 기간에만 해당 제1 배선(100)의 타단측을 구동한다. 따라서, 워드 드라이버 회로의 동작 타이밍은 거의 동일한 타이밍이 된다.
도 6은 메모리 셀의 상세 회로도의 예를 나타낸다. 이 메모리 셀(MC)은 6 트랜지스터로 구성된다. N형 트랜지스터(70, 71)와 P형 트랜지스터(72, 73)로 이루어지는 CMOS 인버터가 각각 게이트와 드레인을 교차 접속하고 있다. 그리고, N형 트랜지스터(74, 75)에 의해 메모리 셀이 비트선쌍(BL1)에 접속된다. 상기한 일부의 기간에만 워드선(WL)이 선택레벨로 구동됨으로써 메모리 셀(MC)의 트랜지스터(74, 75)는 일부의 기간에만 도통한다.
트랜지스터(74, 75)가 도통함으로써 비트선(BL)을 메모리 셀의 데이터를 기억하고 있는 트랜지스터(70, 71)의 한쪽 및 트랜지스터(72, 73)의 한쪽이 구동하여, 그것을 센스 앰프 회로(64)가 검출한다. 따라서, 트랜지스터(74 또는 75)로부터의 전류의 유입에 의해 기억 데이터에 따라서 H 또는 L레벨이던 노드(n1, n2)의 레벨이 불안정하게 되어 워드선을 장기간에 걸쳐 선택레벨로 하면 기억 데이터의 반전을 초래한다. 따라서, 워드선을 선택레벨로 하여 트랜지스터(77, 75)를 도통시키는 기간은 가능한 한 짧게 하는 편이 좋다. 더욱이, 어느 정도 메모리 셀의 트랜지스터(70, 71, 72, 73)에 의해 비트선이 구동되면, 센스 앰프 회로(64)가 검출할 수가 있다. 그 경우에는 최소한의 필요한 시간만큼 구동시킴으로써 메모리 셀의 비트선 구동에 의한 소비 전력을 최소한으로 억제할 수 있다. 그래서, 상기한 클록된 워드 방식에 의해 워드선이 구동되는 것이다.
그리고, 선택된 메모리 셀이 비트선을 구동한 후, 센스 앰프 회로(64)가 그 상태를 검출하여 외부로 출력한다. 그 때문에, 복수의 워드선이 구동되는 타이밍을 가능한 한 맞출 것이 요구된다. 본 발명의 실시형태예로 나타낸 구동 회로를 이용함으로써 구동 제어 신호를 제1 배선(100)을 통하여 각 워드선 구동 회로에 거의 동일한 타이밍으로 공급할 수가 있다.
도 6의 (651, 652, 65m)은 행디코더 회로예이고, 그 출력은 워드 드라이버 회로의 NOR 게이트(313, 323, 3m3)에 주어진다.
제1 배선(100)은 복수의 워드 드라이버 회로에 접속되기 때문에, 그 구동 부하는 크다. 한편, 제2 배선(110)은 고속화 드라이버(50)를 가능한 한 빠른 타이밍으로 구동시키기 위해서, 가능한 한 구동 부하를 작게하도록 구성된다. 예컨대, 일반적으로 반도체 장치는 하층측의 배선은 비교적 얇은 배선층으로 구성된다. 이것은 다층화될 때의 상층의 요철을 가능한 한 작게 하기 위해서이다. 그래서, 상기의 제1 배선(100)을 하층측의 배선층으로 실현하고, 제2 배선(110)을 상층측의 배선층으로 실현하는 것이 바람직하다.
혹은, 제2 배선 구조를 제1 배선보다도 저항치가 낮은 재료로 이루어지는 배선으로 하는 것도 좋다. 더욱이, 필요한 경우에는 제2 배선(110)을 구동하는 드라이버 회로(40)의 구동 능력을 크게 하기 위해서 구동 트랜지스터를 큰 사이즈로 하는 것도 좋다.
이상 설명한 바와 같이, 본 발명에 의하면, 구동 제어 신호를 복수의 피제어 회로에 공급하는 제1 배선에 부가하여 제2 배선을 설치하여, 제2 배선의 일단측을 제1 배선과 같은 식으로 드라이버 회로에서 구동하고, 제2 배선의 타단측에 설치한 고속화 드라이버 회로에 의해, 제2 배선의 타단측의 레벨과 제1 배선의 타단측의 레벨이 다른 기간에만 제1 배선의 타단측을 구동할 수가 있다. 따라서, 적은 소비전류로 복수의 피제어 회로에 거의 동등한 타이밍으로 구동 제어 신호를 제1 배선으로부터 부여할 수 있다.
상기한 구동 회로를 메모리 셀의 클록형 워드 방식에 이용함으로써, 소비 전력이 적고 기억 데이터의 반전을 방지한 반도체 기억 장치를 제공할 수가 있다.

Claims (5)

  1. 소정의 타이밍으로 구동 신호를 발생하는 신호 발생부와;
    상기 구동 신호에 응답하여, 복수의 피제어 회로가 접속된 제1 배선의 일단측을 구동하는 제1 드라이버 회로와;
    상기 구동 신호에 응답하여, 상기 제1 배선보다 구동 부하가 작은 제2 배선의 일단측을 구동하는 제2 드라이버 회로와;
    상기 제2 배선의 타단측 및 상기 제1 배선의 타단측에 입력이 접속되고, 상기 제1 배선의 타단측의 레벨과 상기 제2 배선의 타단측의 레벨이 일치하지 않을 때 상기 제1 배선의 타단측을 상기 제1 배선의 일단측의 레벨과 대략 동일한 레벨로 구동하는 출력 단자를 갖는 고속화 드라이버 회로를 구비한 것을 특징으로 하는 구동 회로.
  2. 제1항에 있어서, 상기 고속 드라이버 회로는 상기 제1 배선의 타단측을 풀업하는 풀업 트랜지스터와 풀다운하는 풀다운 트랜지스터를 구비하여 상기 제1 배선의 타단측이 L레벨이고 상기 제2 배선의 타단측이 H레벨일 때에 상기 풀업 트랜지스터를 구동하며, 상기 제1 배선의 타단측이 H레벨이고 상기 제2 배선의 타단측이 L레벨일 때 상기 풀다운 트랜지스터를 구동하는 것을 특징으로 하는 구동 회로.
  3. 복수의 워드선과 복수의 비트선과 그들의 교차 부분에 배치되는 복수의 메모리 셀을 갖는 반도체 기억 장치에 있어서,
    상기 워드선에 접속되어 상기 워드선을 구동하는 복수의 워드선 구동 회로와;
    메모리의 어드레스 사이클보다 짧은 워드선 구동 제어 신호를 발생하는 구동 신호 발생부와;
    상기 복수의 워드선 구동 회로를 따라 배치되어, 상기 워드선 구동 회로에 상기 워드선 구동 제어 신호를 공급하는 제 1 배선과;
    상기 워드선 구동 제어 신호에 응답하여, 상기 제1 배선의 일단측을 구동하는 제1 드라이버 회로와;
    상기 제1 배선을 따라 배치되어 상기 제1 배선보다도 구동 부하가 작은 제2 배선과;
    상기 워드선 구동 제어 신호에 응답하여 상기 제2 배선의 일단측을 구동하는 제2 드라이버 회로와;
    상기 제2 배선의 타단측 및 상기 제1 배선의 타단측에 입력이 접속되어 상기 제1 배선의 타단측과 상기 제2 배선의 타단측의 레벨이 일치하지 않을 때 상기 제1 배선의 타단측을 상기 제1 배선의 일단측과 대략 동일한 타이밍으로 구동하는 출력 단자를 갖는 고속화 드라이버 회로를 구비한 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 고속화 드라이버 회로는 상기 제1 배선의 타단측을 풀업하는 풀업 트랜지스터와 풀다운하는 풀다운 트랜지스터를 구비하여 상기 제1 배선의 타단측이 L레벨이고 상기 제2 배선의 타단측이 H레벨일 때 상기 풀업 트랜지스터를 구동하며, 상기 제1 배선의 타단측이 H레벨이고 상기 제2 배선의 타단측이 L레벨일 때에 상기 풀다운 트랜지스터를 구동하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제3항에 있어서, 상기 워드선 구동 회로는 워드선의 디코더회로의 출력신호와 상기 제1 배선을 통해 공급되는 워드선 구동 제어 신호를 입력하고, 선택된 워드선을 상기 워드선 구동 제어 신호의 타이밍으로 구동하는 것을 특징으로 하는 반도체 기억 장치.
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