JP2007293933A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ワードドライバの回路構成を小面積で実現することができ、低電源電圧においても、ワードドライバの出力を高速にレベル遷移させることができるとともに、消費電力をさらに低減することができる半導体記憶装置を提供する。
【解決手段】ロウデコーダからの出力が低電圧であっても、Ｐチャネルトランジスタ６００１やＮチャネルトランジスタ６００２のサイズを変えることなく、Ｐチャネルトランジスタ６００１に接続されたワードドライバＰチャネル制御信号ＬＰの電圧を変更することでワードドライバレベル遷移が可能となることにより、Ｎ／Ｐのトランジスタサイズ比が小さい状態を維持する。
【選択図】図６

Description

本発明は、複数のメモリセルからなるメモリセルアレイが設けられ、このメモリセルアレイがワード線選択回路およびワード線駆動回路により選択駆動されてデータを記憶する半導体記憶装置に関するものである。
従来から、半導体記憶装置として、複数のメモリセルからなるメモリセルアレイが設けられ、このメモリセルアレイにデータを記憶するダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略す）が広く用いられている。
このようなＤＲＡＭでは、メモリセルアレイに複数のワード線が接続され、これらの各ワード線には、それぞれ、ワード線選択回路を構成する複数のメモリ選択トランジスタと、ワード線駆動回路を構成するワードドライバの１つが接続されている。
上記のＤＲＡＭにおいて、あるワードドライバが選択されると、ワード線電圧は通常ビット線を駆動する電圧もしくは制御回路を駆動する電圧より高い電圧ＶＰＰが使用される。このワードドライバの機能としては、ワードドライバの出力が高速にハイレベルやローレベルに遷移することが望まれ、さらにワードドライバの回路構成を小面積かつ低消費電力に構成されることが望ましい。
以上のような従来の半導体記憶装置（ＤＲＡＭ）（例えば、特許文献１を参照）について、図面を用いて以下に説明する。
図１５は従来の半導体記憶装置におけるワードドライバブロックおよびロウデコーダの回路構成図である。ここで説明するワードドライバブロックおよびロウデコーダは、図１５に示すように、第１〜４のワードドライバユニット１５０１〜１５０４、ＡＮＤ素子１５０５、インバータ１５０６から構成される。
この構成において、前記第１〜４のワードドライバユニット１５０１〜１５０４には、それぞれワード線プリデコード信号ＸＰＷ０〜３が入力される。前記第１のワードドライバユニット１５０１には複数のワード線ＷＬ（４ｎ）（ｎ＝０〜６３）が接続される。前記第２のワードドライバユニット１５０２には複数のワード線ＷＬ（４ｎ＋１）（ｎ＝０〜６３）が接続される。前記第３のワードドライバユニット１５０３には複数のワード線ＷＬ（４ｎ＋２）（ｎ＝０〜６３）が接続される。前記第４のワードドライバユニット１５０４には複数のワード線ＷＬ（４ｎ＋３）（ｎ＝０〜６３）が接続される。
前記ロウデコーダには、前記ＡＮＤ素子１５０５およびその出力に接続される前記インバータ１５０６から構成されるロウデコーダユニットが、６４個配置される。前記ＡＮＤ素子１５０５の入力にはロウプリデコード信号ＸＰＡから１本、ロウプリデコード信号ＸＰＢから１本ずつ接続される。重複せずに前記ロウプリデコード信号ＸＰＡと前記ロウプリデコード信号ＸＰＢのペアを作ると６４個となる。
また、前記ＡＮＤ素子１５０５の出力にはロウデコード信号ＡＤｎ（ｎ＝０〜６３）を接続し、前記インバータ１５０６の出力にはロウデコード信号／ＡＤｎ（ｎ＝０〜６３）を接続する。この前記ロウデコード信号ＡＤｎ、／ＡＤｎは、それぞれ前記第１〜４のワードドライバユニット１５０１〜１５０４に入力される。
図１６は従来の半導体記憶装置におけるワードドライバのレイアウト図である。前記ワードドライバユニット１５０１には前記ワード線ＷＬ（４ｎ）（ｎ＝０〜６３）を駆動する６４個のワードドライバ１６０１が構成される。同様に前記ワードドライバユニット１５０２〜１５０４には、それぞれ前記ワード線ＷＬ（４ｎ＋１）、ＷＬ（４ｎ＋２）、ＷＬ（４ｎ＋３）（ｎ＝０〜６３）を駆動する６４個のワードドライバ１６０１が構成される。このようにして、計２５６個の前記ワードドライバ１６０１は、同一の前記ワード線プリデコード信号ＸＰＷ０〜３に接続される前記ワードドライバ１６０１と隣り合わないように配置される。
図１７は従来の半導体記憶装置におけるワードドライバの回路構成図である。ここで説明するワードドライバは、図１７に示すように、レベルシフタ１７０１、第１段目ドライバ１７０２、第２段目ドライバ１７０３から構成される。
前記レベルシフタ１７０１の入力は前記ワード線プリデコード信号ＸＰＷｍ（ｍ＝０〜３）であり、出力は前記第１段目ドライバ１７０２に入力される。前記第１段目ドライバ１７０２の出力であるワード線セレクト信号ＷＤ、／ＷＤは、前記第２段目ドライバ１７０３に入力される。前記第２段目ドライバ１７０３の出力は前記ワード線ＷＬｎ（ｎ＝０〜２５５）に接続される。
以上のように構成された従来の半導体記憶装置について、その動作を以下に説明する。
前記ワード線プリデコード信号ＸＰＷｍがハイレベルになると、前記レベルシフタ１７０１および前記第１段目ドライバ１７０２を通して、前記ワード線セレクト信号ＷＤ、／ＷＤは、それぞれ前記ＤＲＡＭの第１の電源であるＶＰＰ、グランドレベルとなる。また前記ロウプリデコード信号ＸＰＡと前記ロウプリデコード信号ＸＰＢがともにハイレベルになるデコーダに接続された前記ロウデコード信号ＡＤｎ、／ＡＤｎは、それぞれハイレベル、ローレベルとなる。
前記ワード線セレクト信号ＷＤ、／ＷＤがそれぞれ前記ＤＲＡＭの第１の電源であるＶＰＰ、グランドレベルとなり、かつ前記ロウデコード信号ＡＤｎ、／ＡＤｎがそれぞれハイレベル、ローレベルとなる前記第２段目ドライバ１７０３は、同時には１個しか存在しない。この前記第２段目ドライバ１７０３に接続された選択ワード線ＷＬｎの電位が、前記ＤＲＡＭの第１の電源であるＶＰＰとなる。残りの非選択ワード線ＷＬｎの電位はグランドレベルである。
特開２００１−３４４９６９号公報
しかしながら、上記のような従来の構成を用いるとき、レベルシフタ１７０１は、前記ＤＲＡＭの第２の電源であるＶＤＤの電位が低くなると動作できなくなる。これは、前記ＤＲＡＭの第２の電源であるＶＤＤの電位が低くなると、レベルシフタ中のＮチャネルトランジスタのゲートにかかる電圧が低くなり、Ｎチャネルトランジスタの能力が落ちるためである。
また、前述のゲート電圧が低いことを補うために、ＮチャネルトランジスタとＰチャネルトランジスタとのトランジスタサイズ比（Ｎ／Ｐのサイズ比）を大きくすれば、低電圧下でもレベルシフトが可能である。しかし、Ｎ／Ｐのサイズ比を大きくすると、ＮチャネルトランジスタがオフしＰチャネルトランジスタがオンするときの動作速度が遅くなる。これは、Ｐチャネルトランジスタへの負荷が大きくなるためである。
以上により、従来の半導体記憶装置のレベルシフタでは、高速動作と低電源電圧動作を共立するのは困難である。
本発明は、上記従来の問題点を解決するもので、ワードドライバの回路構成を小面積で実現することができ、低電源電圧においても、ワードドライバの出力を高速にレベル遷移させることができるとともに、消費電力をさらに低減することができる半導体記憶装置を提供する。
上記の課題を解決するために、本発明の請求項１に記載の半導体記憶装置は、複数のビット線と複数のワード線の交点に配置された複数のメモリセルからなるメモリセルアレイと、前記複数のワード線をオンオフ駆動するワードドライバブロックと、前記ワードドライバブロックによりオン駆動するワード線を指定するためのロウデコード信号を生成するロウデコーダとを有し、前記ロウデコーダからのロウデコード信号で指定されたワード線を前記ワードドライバブロックによりオン駆動して、前記指定されたワード線に対応するメモリセルをアクティブ状態にする半導体記憶装置において、前記ワードドライバブロックは、前記ワード線ごとに、前記ビット線の電圧よりも高い電圧をもつ第１の電源とグランドレベルとの間に、ＰチャネルトランジスタとＮチャネルトランジスタを直列接続し、前記Ｐチャネルトランジスタのゲートに前記ワードドライバブロックの動作状態を制御するワードドライバＰチャネル制御信号を入力し、前記Ｎチャネルトランジスタのゲートに前記ロウデコーダからのロウデコード信号を入力し、前記Ｐチャネルトランジスタと前記Ｎチャネルトランジスタとの接続点を当該ワード線に接続したことを特徴とする。
このワードドライバによって、ロウデコーダからの出力が低電圧であっても、ワードドライバのＰチャネルトランジスタおよびＮチャネルトランジスタのサイズを変えることなく、ＰチャネルトランジスタのワードドライバＰチャネル制御信号の電圧を変更することでワードドライバのレベル遷移が可能となることにより、ＮチャネルトランジスタとＰチャネルトランジスタとのトランジスタサイズ比が小さい状態を維持することができる。
また、本発明の請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、前記Ｐチャネルトランジスタと前記Ｎチャネルトランジスタとの接続点を、インバータを介して当該ワード線に接続したことを特徴とする。
このようにすると、挿入したインバータが最終段のドライバとなるので、ＰチャネルトランジスタおよびＮチャネルトランジスタのサイズを小さくすることが可能となる。サイズが小さくなることは、面積縮小だけでなく、ワードドライバＰチャネル制御電源にかかる負荷が軽減される。
このインバータの数が偶数ならば、Ｐチャネルトランジスタを用いたメモリセルに使用できる。インバータの数が奇数であれば、Ｎチャネルトランジスタを用いたメモリセルに使用できる。
また、本発明の請求項３に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、前記Ｐチャネルトランジスタのゲートへの前記ワードドライバＰチャネル制御信号を前記ワードドライバブロックに供給するためのワードドライバＰチャネル制御電源を発生する手段を設け、前記ワードドライバＰチャネル制御信号として、前記ワードドライバＰチャネル制御電源を基に前記第１の電源よりも低い電圧を、前記ワードドライバブロックに供給するよう構成したことを特徴とする。
このようにすると、非選択ワード線がフローティングにならない。
また、本発明の請求項４に記載の半導体記憶装置は、請求項３に記載の半導体記憶装置において、前記ワードドライバＰチャネル制御電源を発生する手段は、前記ワードドライバＰチャネル制御信号が、前記指定されたワード線のオンからオフへの切り替え時に前記ワードドライバＰチャネル制御電源の電圧になり、前記指定されたワード線のオフからオンへの切り替え時に前記ワードドライバＰチャネル制御電源よりも低い電圧になるように、前記ワードドライバＰチャネル制御信号の電圧を切り替えるよう構成したことを特徴とする。
このようにすると、ワード線の立ち上がり時にはワードドライバ内のＰチャネルトランジスタの能力が上がり、より高速にワード線が立ち上がる。
また、本発明の請求項５に記載の半導体記憶装置は、請求項４に記載の半導体記憶装置において、前記ワードドライバＰチャネル制御電源を発生する手段は、ブロック選択信号に応じて選択されたワードドライバブロックの前記ワードドライバＰチャネル制御信号のみが、前記指定されたワード線のオンからオフへの切り替え時に前記ワードドライバＰチャネル制御電源の電圧になり、前記指定されたワード線のオフからオンへの切り替え時に前記ワードドライバＰチャネル制御電源よりも低い電圧になるように、前記ワードドライバＰチャネル制御信号の電圧を切り替え、前記ブロック選択信号から非選択のワードドライバブロックの前記ワードドライバＰチャネル制御信号は、常に前記ワードドライバＰチャネル制御電源の電圧となるように構成したことを特徴とする。
このようにすると、ワードドライバＰチャネル制御電源にかかる負荷を減らすことができる。
また、本発明の請求項６に記載の半導体記憶装置は、請求項３または請求項４または請求項５に記載の半導体記憶装置において、前記ワードドライバＰチャネル制御電源を発生する手段は、前記ワードドライバＰチャネル制御電源の電圧が、前記第１の電源の電圧と前記Ｐチャネルトランジスタのしきい電圧の絶対値の差よりも低い電圧となるように構成したことを特徴とする。
このようにすると、選択ワード線と隣り合う非選択ワード線へのカップリングの影響が低減される。
また、本発明の請求項７に記載の半導体記憶装置は、請求項６に記載の半導体記憶装置において、前記ワードドライバＰチャネル制御電源を発生する手段は、前記ワードドライバＰチャネル制御電源の電圧が調整可能なように構成したことを特徴とする。
このようにすると、ワードドライバＰチャネル制御電源電圧を精度よく最適値にできる。
また、本発明の請求項８に記載の半導体記憶装置は、請求項４から請求項７のいずれかに記載の半導体記憶装置において、前記ワードドライバＰチャネル制御電源を発生する手段は、前記ワードドライバＰチャネル制御信号が、スタンバイ時に前記ワードドライバＰチャネル制御電源の電圧となり、前記指定されたワード線のオフからオンへの切り替え時に前記ワードドライバＰチャネル制御電源よりも低い電圧になり、その後、前記指定されたワード線のオンからオフへの切り替え時までに前記ワードドライバＰチャネル制御電源の電圧になるように、前記ワードドライバＰチャネル制御信号の電圧を切り替えるよう構成したことを特徴とする。
このようにすることで、ワードドライバを貫通する電流量を低減することができる。
また、本発明の請求項９に記載の半導体記憶装置は、請求項４から請求項８のいずれかに記載の半導体記憶装置において、前記ワードドライバＰチャネル制御電源を発生する手段は、前記ワードドライバＰチャネル制御電源よりも低い電圧はグランドレベルとしたことを特徴とする。
このようにすることで、新たな回路をなしにワードドライバＰチャネル制御電源よりも低い電圧を生成できる。
以上のように本発明によれば、ロウデコーダからの出力が低電圧であっても、ワードドライバのＰチャネルトランジスタおよびＮチャネルトランジスタのサイズを変えることなく、ＰチャネルトランジスタのワードドライバＰチャネル制御信号の電圧を変更することでワードドライバのレベル遷移が可能となることにより、ＮチャネルトランジスタとＰチャネルトランジスタとのトランジスタサイズ比が小さい状態を維持することができる。
そのため、ワードドライバの回路構成を小面積で実現することができ、低電源電圧においても、ワードドライバの出力を高速にレベル遷移させることができるとともに、消費電力をさらに低減することができる。
以上の結果、高速動作と低電源電圧動作を共立させることができるという効果が得られる。
また、従来のワードドライバでは、ロウデコーダのレイアウト面積を低減するために、ロウデコード信号を２系統の信号線に分けており、回路構成が複雑になっていたが、本発明によれば、ワードドライバの回路変更に伴い、ロウデコーダはアドレス信号に応じてワードドライバを正しく選択できる範囲であれば、設計の自由度を向上することができる。
以下、本発明の実施の形態を示す半導体記憶装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体記憶装置を説明する。
図１は本実施の形態１の半導体記憶装置を搭載した半導体集積回路チップの構成図である。ここでは、半導体記憶装置として、図１に示すダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略記する）を例に挙げて説明する。
図１に示すように、半導体集積回路には、ＤＲＡＭの他に論理回路（ロジック）およびアナログ回路が同一チップ上に配置される。また、チップ上には、例えば周辺部に複数のパッドが配置されており、前記ＤＲＡＭ、論理回路およびアナログ回路と電気的に接続される。前記複数のパッドには、前記ＤＲＡＭに対して、第１の電源であるＶＰＰおよび第２の電源であるＶＤＤを接続するためのパッドが含まれる。ここでは、前記第１の電源ＶＰＰは前記第２の電源ＶＤＤよりも高い電圧を前記ＤＲＡＭに供給する。
一方、前記ＤＲＡＭのデータ入力ＤＩｎおよびデータ出力ＤＯｎは、前記論理回路に接続される。また、前記ＤＲＡＭの制御信号であるロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、前記ＤＲＡＭのアドレス信号であるロウアドレス信号Ｘａｄ、カラムアドレス信号Ｙａｄが、前記論理回路に接続される。
図２は同実施の形態１の半導体記憶装置であるＤＲＡＭのブロック構成図である。図２において、前記ＤＲＡＭは、メモリセルアレイ、ワードドライバブロック、ロウデコーダ、センスアンプブロック、カラムデコーダ、センスアンプドライバ、ロウコントローラ、カラムコントローラおよびアドレスラッチからなる。
前記メモリセルアレイは、複数のビット線対、複数のワード線、それらの交点に配置されたメモリセルからなる。前記複数のワード線はワードドライバブロックに接続される。また前記複数のビット線対は前記センスアンプブロックに接続される。
前記ワードドライバブロックは前記ロウデコーダに接続される。前記ロウデコーダは前記ロウコントローラに接続される。前記ロウコントローラは前記センスアンプドライバおよび前記ロウアドレスストローブ信号／ＲＡＳに接続される。前記センスアンプドライバは前記センスアンプブロックに接続される。
前記センスアンプブロックは前記カラムデコーダに接続される。前記カラムデコーダは前記データ入力ＤＩｎおよびデータ出力ＤＯｎが接続される。また前記カラムデコーダには前記カラムコントローラが接続される。前記カラムコントローラには前記ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、前記アドレスラッチが接続される。
図３は同実施の形態１におけるロウアドレスラッチの回路構成図である。図３において、前記ロウアドレスラッチはＤフリップフロップ３０１〜３０８から構成される。入力される前記ロウアドレス信号Ｘａｄｎは、本実施の形態においては８ビットの構成をなし、各ビットのＸａｄ０〜７は、それぞれ前記Ｄフリップフロップ３０１〜３０８の各Ｄ端子に接続される。
前記Ｄフリップフロップ３０１〜３０８の出力端子Ｑはロウアドレスラッチ信号ＡＸ０〜７に接続される。前記Ｄフリップフロップ３０１〜３０８の各ＣＫ端子は前記ロウアドレスストローブ信号／ＲＡＳに接続される。
図４は同実施の形態１におけるロウコントローラの回路構成図である。ワード線起動信号ＩＲＡＳ、ロウアドレスラッチ信号ＡＸ０〜７、第１〜３のインバータ４００〜４０２、第４〜５のインバータ４２２〜４２３、第６〜８のインバータ４１１〜４１３、第９〜１１のインバータ４３２〜４３４、第１〜８のＡＮＤ素子４０３〜４１０、第９〜１６のＡＮＤ素子４２４〜４３１、第１７〜２４のＡＮＤ素子４１４〜４２１、第２５〜３２のＡＮＤ素子４３５〜４４２から構成される。
前記第１〜３のインバータ４００〜４０２の入力にはそれぞれ前記ロウアドレスラッチ信号のうちＡＸ２〜４が入力される。前記第４〜５のインバータ４２２〜４２３の入力にはそれぞれ前記ロウアドレスラッチ信号のうちＡＸ０〜１が入力される。前記第６〜８のインバータ４１１〜４１３の入力にはそれぞれ前記ロウアドレスラッチ信号のうちＡＸ５〜７が入力される。前記第９〜１１のインバータ４３２〜４３４の入力にはそれぞれ前記ロウアドレスラッチ信号のうちＡＸ８〜１０が入力される。
前記第１のＡＮＤ素子４０３には第１〜３のインバータ４００〜４０２の出力が入力され、前記第１のＡＮＤ素子４０３の出力はロウプリデコード信号ＸＰＡ０である。前記第２のＡＮＤ素子４０４には前記ロウアドレスラッチ信号ＡＸ２、第２〜３のインバータ４０１〜４０２の出力が入力され、前記第２のＡＮＤ素子４０４の出力はロウプリデコード信号ＸＰＡ１である。前記第３のＡＮＤ素子４０５には前記ロウアドレスラッチ信号ＡＸ３、第１、３のインバータ４００、４０２の出力が入力され、前記第３のＡＮＤ素子４０５の出力はロウプリデコード信号ＸＰＡ２である。前記第４のＡＮＤ素子４０６には前記ロウアドレスラッチ信号ＡＸ２、ＡＸ３、第３のインバータ４０２の出力が入力され、前記第４のＡＮＤ素子４０６の出力はロウプリデコード信号ＸＰＡ３である。前記第５のＡＮＤ素子４０７には前記ロウアドレスラッチ信号ＡＸ４、第１〜２のインバータ４００〜４０１の出力が入力され、前記第５のＡＮＤ素子４０７の出力はロウプリデコード信号ＸＰＡ４である。前記第６のＡＮＤ素子４０８には前記ロウアドレスラッチ信号ＡＸ２、ＡＸ４、第２のインバータ４０１の出力が入力され、前記第６のＡＮＤ素子４０８の出力はロウプリデコード信号ＸＰＡ５である。前記第７のＡＮＤ素子４０９には前記ロウアドレスラッチ信号ＡＸ３、ＡＸ４、第１のインバータ４００の出力が入力され、前記第７のＡＮＤ素子４０９の出力はロウプリデコード信号ＸＰＡ６である。前記第８のＡＮＤ素子４１０には前記ロウアドレスラッチ信号ＡＸ２〜４が入力され、前記第８のＡＮＤ素子４１０の出力はロウプリデコード信号ＸＰＡ７である。
前記第１７のＡＮＤ素子４１４には第６〜８のインバータ４１１〜４１３の出力が入力され、前記第１７のＡＮＤ素子４１４の出力はロウプリデコード信号ＸＰＢ０である。前記第１８のＡＮＤ素子４１５には前記ロウアドレスラッチ信号ＡＸ５、第７〜８のインバータ４１２〜４１３の出力が入力され、前記第１８のＡＮＤ素子４１５の出力はロウプリデコード信号ＸＰＢ１である。前記第１９のＡＮＤ素子４１６には前記ロウアドレスラッチ信号ＡＸ６、第６、８のインバータ４１１、４１３の出力が入力され、前記第１９のＡＮＤ素子４１６の出力はロウプリデコード信号ＸＰＢ２である。前記第２０のＡＮＤ素子４１７には前記ロウアドレスラッチ信号ＡＸ５、ＡＸ６、第８のインバータ４１３の出力が入力され、前記第２０のＡＮＤ素子４１７の出力はロウプリデコード信号ＸＰＢ３である。前記第２１のＡＮＤ素子４１８には前記ロウアドレスラッチ信号ＡＸ７、第６〜７のインバータ４１１〜４１２の出力が入力され、前記第２１のＡＮＤ素子４１８の出力はロウプリデコード信号ＸＰＢ４である。前記第２２のＡＮＤ素子４１９には前記ロウアドレスラッチ信号ＡＸ５、ＡＸ７、第７のインバータ４１２の出力が入力され、前記第２２のＡＮＤ素子４１９の出力はロウプリデコード信号ＸＰＢ５である。前記第２３のＡＮＤ素子４２０には前記ロウアドレスラッチ信号ＡＸ６、ＡＸ７、第６のインバータ４１１の出力が入力され、前記第２３のＡＮＤ素子４２０の出力はロウプリデコード信号ＸＰＢ６である。前記第２４のＡＮＤ素子４２１には前記ロウアドレスラッチ信号ＡＸ５〜７が入力され、前記第２４のＡＮＤ素子４２１の出力はロウプリデコード信号ＸＰＢ７である。
前記第９のＡＮＤ素子４２４には第４〜５のインバータ４２２〜４２３の出力が入力され、前記第９のＡＮＤ素子４２４の出力とワード線起動信号ＩＲＡＳは前記第１３のＡＮＤ素子４２８に入力される。前記第１３のＡＮＤ素子４２８の出力はワード線プリデコード信号ＸＰＷ０である。前記第１０のＡＮＤ素子４２５には前記ロウアドレスラッチ信号ＡＸ０、第５のインバータ４２３の出力が入力され、前記第１０のＡＮＤ素子４２５の出力とワード線起動信号ＩＲＡＳは前記第１４のＡＮＤ素子４２９に入力される。前記第１４のＡＮＤ素子４２９の出力はワード線プリデコード信号ＸＰＷ１である。前記第１１のＡＮＤ素子４２６には前記ロウアドレスラッチ信号ＡＸ１、第４のインバータ４２２の出力が入力され、前記第１１のＡＮＤ素子４２６の出力とワード線起動信号ＩＲＡＳは前記第１５のＡＮＤ素子４３０に入力される。前記第１５のＡＮＤ素子４３０の出力はワード線プリデコード信号ＸＰＷ２である。前記第１２のＡＮＤ素子４２７には前記ロウアドレスラッチ信号ＡＸ０、ＡＸ１が入力され、前記第１２のＡＮＤ素子４２７の出力とワード線起動信号ＩＲＡＳは前記第１６のＡＮＤ素子４３１に入力される。前記第１６のＡＮＤ素子４３１の出力はワード線プリデコード信号ＸＰＷ３である。
前記第２５のＡＮＤ素子４３５には第９〜１１のインバータ４３２〜４３４の出力が入力され、前記第２５のＡＮＤ素子４３５の出力はブロック選択信号ＸＢＫ０である。前記第２６のＡＮＤ素子４３６には前記ロウアドレスラッチ信号ＡＸ８、第１０〜１１のインバータ４３３〜４３４の出力が入力され、前記第２６のＡＮＤ素子４３６の出力はブロック選択信号ＸＢＫ１である。前記第２７のＡＮＤ素子４３７には前記ロウアドレスラッチ信号ＡＸ９、第９、１１のインバータ４３２、４３４の出力が入力され、前記第２７のＡＮＤ素子４３７の出力はブロック選択信号ＸＢＫ２である。前記第２８のＡＮＤ素子４３８には前記ロウアドレスラッチ信号ＡＸ８、ＡＸ９、第１１のインバータ４３４の出力が入力され、前記第２８のＡＮＤ素子４３８の出力はロウブロック選択信号ＸＢＫ３である。前記第２９のＡＮＤ素子４３９には前記ロウアドレスラッチ信号ＡＸ１０、第９〜１０のインバータ４３２〜４３３の出力が入力され、前記第２９のＡＮＤ素子４３９の出力はブロック選択信号ＸＢＫ４である。前記第３０のＡＮＤ素子４４０には前記ロウアドレスラッチ信号ＡＸ８、ＡＸ１０、第１０のインバータ４３３の出力が入力され、前記第３０のＡＮＤ素子４４０の出力はブロック選択信号ＸＢＫ５である。前記第３１のＡＮＤ素子４４１には前記ロウアドレスラッチ信号ＡＸ９、ＡＸ１０、第９のインバータ４３２の出力が入力され、前記第３１のＡＮＤ素子４４１の出力はブロック選択信号ＸＢＫ６である。前記第３２のＡＮＤ素子４４２には前記ロウアドレスラッチ信号ＡＸ８〜１０が入力され、前記第３２のＡＮＤ素子４４２の出力はブロック選択信号ＸＢＫ７である。
図５は同実施の形態１におけるメモリセルアレイとセンスアンプブロックの回路構成図である。図５において、前記メモリセルアレイは複数のワード線ＷＬｎ（本実施の形態ではｎ＝０〜２５５）と交差する複数のビット線対ＢＬｎおよび／ＢＬｎ（本実施の形態ではｎ＝０〜１０２３）の交点に配置される複数のメモリセル５０１から構成される。
前記メモリセル５０１はＮチャネルトランジスタ５０２とキャパシタ５０３から構成される。前記Ｎチャネルトランジスタ５０２のゲートには前記ワード線ＷＬｎ、ソースには前記ビット線ＢＬｎ、ドレインには前記キャパシタ５０３が接続される。前記キャパシタの他方のノードには前記ＤＲＡＭの第２の電源であるＶＤＤの１／２の電圧が供給される。
前記センスアンプブロックは複数のセンスアンプ５０４、複数のプリチャージ回路５０９、複数のデータ転送ドライバ５１３から構成される。
前記センスアンプ５０４はＮチャネルトランジスタ５０５、５０６およびＰチャネルトランジスタ５０７、５０８から構成される。前記Ｎチャネルトランジスタ５０５のゲートには前記ビット線／ＢＬｎ、ソースにはセンスアンプグランドＳＡＮ、ドレインには前記ビット線ＢＬｎが接続される。前記Ｎチャネルトランジスタ５０６のゲートには前記ビット線ＢＬｎ、ソースにはセンスアンプグランドＳＡＮ、ドレインには前記ビット線／ＢＬｎが接続される。前記Ｐチャネルトランジスタ５０７のゲートには前記ビット線／ＢＬｎ、ソースにはセンスアンプ電源ＳＡＰ、ドレインには前記ビット線ＢＬｎが接続される。前記Ｐチャネルトランジスタ５０８のゲートには前記ビット線ＢＬｎ、ソースにはセンスアンプ電源ＳＡＰ、ドレインには前記ビット線／ＢＬｎが接続される。
前記プリチャージ回路５０９はＮチャネルトランジスタ５１０〜５１２で構成される。前記Ｎチャネルトランジスタ５１０のゲートにはビット線プリチャージ信号ＥＱ、ソースには前記ビット線ＢＬｎ、ドレインにはビット線プリチャージ電源ＶＢＰが接続される。前記Ｎチャネルトランジスタ５１１のゲートにはビット線プリチャージ信号ＥＱ、ソースには前記ビット線／ＢＬｎ、ドレインにはビット線プリチャージ電源ＶＢＰが接続される。前記Ｎチャネルトランジスタ５１２のゲートにはビット線プリチャージ信号ＥＱ、ソースには前記ビット線／ＢＬｎ、ドレインには前記ビット線ＢＬｎが接続される。
前記データ転送ドライバ５１３は前記ビット線対ＢＬｎ、／ＢＬｎごとにあるＮチャネルトランジスタ５１４〜５１５、インバータ５１６、ＮＡＮＤ素子５１７から構成される。前記Ｎチャネルトランジスタ５１４のゲートには前記インバータ５１６の出力、ソースには前記ビット線ＢＬｎ、ドレインには前記グローバルデータ線ＧＤＬｎが接続される。前記Ｎチャネルトランジスタ５１５のゲートには前記インバータ５１６の出力、ソースには前記ビット線／ＢＬｎ、ドレインには前記グローバルデータ線／ＧＤＬｎが接続される。前記ＮＡＮＤ素子５１７の入力には前記ブロック選択信号ＸＢＫｍ（ｍ＝０〜７）とデータ転送タイミング信号ＣＳＬが接続される。前記ＮＡＮＤ素子５１７の出力には前記インバータ５１６の入力が接続される。
図６は同実施の形態１におけるワードドライバブロックとロウデコーダの回路構成図である。前記ワードドライバブロックはワード線１本ごとにワードドライバユニット６０００が接続されている。前記ワードドライバユニット６０００はＰチャネルトランジスタ６００１、Ｎチャネルトランジスタ６００２、インバータ６００３〜６００４から構成される。
前記Ｐチャネルトランジスタ６００１のゲートにはワードドライバＰチャネル制御信号ＬＰ、ソースには前記ＤＲＡＭの第１の電源であるＶＰＰが接続され、ドレインには前記インバータ６００３の入力が接続される。前記Ｎチャネルトランジスタ６００２のゲートには前記インバータ６００４の出力、ソースにはグランド（接地電位）が接続され、ドレインには前記インバータ６００３の入力が接続される。前記インバータ６００３出力は前記ワード線ＷＬｎに接続される。
前記ロウデコーダはインバータ６００５〜６００８、ＮＡＮＤ素子６００９〜６０１２、３ＮＡＮＤ素子６０１３〜６２６８から構成されている。
前記ＮＡＮＤ素子６００９の入力は、それぞれ前記ワード線プリデコード信号ＸＰＷ０とブロック選択信号ＸＢＫｍに接続され、出力は前記インバータ６００５の入力部に接続される。前記ＮＡＮＤ素子６０１０の入力は、それぞれ前記ワード線プリデコード信号ＸＰＷ１とブロック選択信号ＸＢＫｍが接続され、出力は前記インバータ６００６の入力部に接続される。前記ＮＡＮＤ素子６０１１の入力は、それぞれ前記ワード線プリデコード信号ＸＰＷ２とブロック選択信号ＸＢＫｍが接続され、出力は前記インバータ６００７の入力部に接続される。前記ＮＡＮＤ素子６０１２の入力は、それぞれ前記ワード線プリデコード信号ＸＰＷ３とブロック選択信号ＸＢＫｍが接続され、出力は前記インバータ６００８の入力部に接続される。
前記３ＮＡＮＤ素子６０１３〜６２６８の入力は、前記ロウプリデコード信号ＸＰＡ０〜７の中で１つ、前記ロウプリデコード信号ＸＰＢ０〜７の中で１つ、前記インバータ６００５〜６００９の出力の中で１つが接続される。前記３ＮＡＮＤ素子６０１３〜６２６８の出力は、それぞれ前記ワードドライバユニット６０００のインバータ６００４の入力に接続される。前記３ＮＡＮＤ素子６０１３〜６２６８の出力のハイレベルは、全て前記ＤＲＡＭの第２の電源であるＶＤＤで構成されており、ワードドライバに入力されるまでは論理回路と同様の電源で構成することが可能である。
図７は同実施の形態１におけるＬＰ発生回路の回路構成図である。ここで説明するＬＰ発生回路は、図７に示すように、Ｐチャネルトランジスタ７０１、７０３、７０４、７０５、抵抗ブロック７０２、Ｎチャネルトランジスタ７０６、７０７、７０８、７０９から構成され、ワードドライバＰチャネル制御信号ＬＰを発生するものである。
前記Ｐチャネルトランジスタ７０１のゲートとドレインにはノードＲＤ、ソースには前記ＤＲＡＭの第１の電源であるＶＰＰが接続される。前記Ｐチャネルトランジスタ７０３のゲートにはノードＬＰＲ、ドレインにはノードＬＰＬ、ソースには前記ＤＲＡＭの第１の電源であるＶＰＰが接続される。前記Ｐチャネルトランジスタ７０４のゲートとドレインには前記ノードＬＰＲ、ソースには前記ＤＲＡＭの第１の電源であるＶＰＰが接続される。前記Ｐチャネルトランジスタ７０５のゲートには前記ノードＬＰＬ、ソースには前記ＤＲＡＭの第１の電源であるＶＰＰ、ドレインには前記ワードドライバＰチャネル制御電源ＶＬＰが接続される。
前記Ｎチャネルトランジスタ７０６のゲートには前記ノードＬＰＩ、ドレインには前記ノードＬＰＬ、ソースにはノードＬＰＤが接続される。前記Ｎチャネルトランジスタ７０７のゲートには前記ワードドライバＰチャネル制御電源ＶＬＰ、ドレインには前記ノードＬＰＲ、ソースには前記ノードＬＰＤが接続される。前記Ｎチャネルトランジスタ７０８のゲートには前記ノードＬＰＩ、ドレインには前記ノードＬＰＤ、ソースにはグランドレベル（ＶＳＳ）が接続される。前記Ｎチャネルトランジスタ７０９のゲートには前記ノードＬＰＩ、ドレインには前記ワードドライバＰチャネル制御電源ＶＬＰ、ソースにはグランドレベル（ＶＳＳ）が接続される。
前記抵抗ブロック７０２には前記ノードＬＰＩとグランドレベルと前記ノードＲＤが接続される。
本実施の形態１においては、前記ワードドライバＰチャネル制御信号ＬＰは、前記ワードドライバＰチャネル制御電源ＶＬＰに接続される。
図８は同実施の形態１における抵抗ブロックの回路構成図である。ここで説明する抵抗ブロックは、図８に示すように、抵抗８０１〜８０２からなっており、抵抗８０１の一端子は前記ノードＲＤに、もう一方の端子は前記ノードＬＰＩに接続され、抵抗８０２の一端子は前記ノードＬＰＩに、もう一方の端子はグランドレベルに接続される。
以上のように構成された本実施の形態１の半導体記憶装置について、その動作を以下に説明する。
図９は同実施の形態１の半導体記憶装置における動作を示すタイミングチャートである。
図９に示すように、まず前記ロウアドレスストローブ信号／ＲＡＳの立ち下がりエッジにおいて、前記ロウアドレス信号Ｘａｄが、前記Ｄフリップフロップ３０１〜３０８にラッチされ、前記ロウアドレスラッチ信号ＡＸ０〜１０に所定のロウアドレスが出力される。
次に前記ロウアドレスラッチ信号ＡＸ０〜１０を受けて、前記ロウコントローラにより前記ロウプリデコード信号ＸＰＡ、ＸＰＢ、前記ブロック選択信号ＸＢＫが出力される。
前記ロウプリデコード信号ＸＰＡ０〜７のうち前記ロウアドレスラッチ信号ＡＸ２〜４で決まる１本のみがハイレベルに、残り７本がローレベルになる。同様に前記ロウプリデコード信号ＸＰＢ０〜７のうち前記ロウアドレスラッチ信号ＡＸ５〜７で決まる１本のみがハイレベルに、残り７本がローレベルになる。同様に前記ブロック選択信号ＸＢＫ０〜７のうち前記ロウアドレスラッチ信号ＡＸ８〜１０で決まる１本のみがハイレベルに、残り７本がローレベルになる。
また前記ロウアドレスストローブ信号／ＲＡＳの立ち下がりエッジを受けて、前記センスアンプドライバ内からビット線プリチャージ信号ＥＱがローレベルにされる。このときプリチャージ回路５０９は非活性となる。また前記ロウアドレスストローブ信号／ＲＡＳの立ち下がりエッジを受けて、前記ワード線起動信号ＩＲＡＳがハイレベルになる。前記ワード線起動信号ＩＲＡＳがハイレベルになると前記ワード線選択プリデコード信号ＸＰＷ０〜３のうち前記ロウアドレスラッチ信号ＡＸ０〜１で決まる１本のみがハイレベルに、残り３本がローレベルになる。
前記ロウプリデコード信号ＸＰＢ０〜７のうちハイレベルのブロックのみ前記センスアンプブロックが活性となる。メモリセルアレイに関しては入力信号の前記ロウプリデコード信号ＸＰＡ、ＸＰＢ、前記ワード線選択プリデコード信号ＸＰＷが全てハイレベルの前記ＮＡＮＤ素子６０１３〜６２６８の出力のみがローレベルになる。
前記ワードドライバユニット６０００にローレベルが入力されると、前記第２のインバータ６００４を通して前記Ｎチャネルトランジスタ６００２のゲートはハイレベル（前記第２の電源ＶＤＤの電圧）となる。これにより前記Ｎチャネルトランジスタ６００２はオンして、前記Ｐチャネルトランジスタ６００１の能力を上回り、前記第１のインバータ６００３の入力はローレベルとなる。その結果、前記第１のインバータ６００３の出力であるワード線はハイレベル（前記第１の電源ＶＰＰの電圧）となる。
このようにハイレベルとなるワード線は１本のみで、その他のワード線は全てグランドレベルのローレベルである。またワードドライバＰチャネル制御信号ＬＰはワード線選択時にＮチャネルトランジスタ６００２の能力がＰチャネルトランジスタ６００１の能力を上回るような電圧でなければならない。活性化したワード線に接続されたメモリセル５０１のＮチャネルトランジスタ５０２がオンし、キャパシタ５０３の電位が、本メモリセル５０１に接続されるビット線ＢＬｎまたは／ＢＬｎに読み出される。
その後、前記センスアンプ電源ＳＡＰが前記第２の電源ＶＤＤの電圧となり、前記センスアンプグランドＳＡＮがグランドレベルになる。これを受けて、全センスアンプ５０４が活性化される。活性化された前記センスアンプ５０４は、接続された前記ビット線ＢＬｎ、／ＢＬｎの読み出し電位に基づいて、接続された前記ビット線ＢＬｎ、／ＢＬｎを前記第２の電源ＶＤＤの電位、もしくはグランドレベルにチャージする。
その後、カラムコントローラからのデータ転送タイミング信号ＣＳＬがハイレベルとなり、選択されたブロックの前記データ転送ドライバ５１３の前記Ｎチャネルトランジスタ５１４、５１５がオンとなり、前記ビット線ＢＬｎは前記グローバルデータ線ＧＤＬｎに、前記ビット線／ＢＬｎは前記グローバルデータ線／ＧＤＬｎに接続される。
一方、図９に示すように、まず前記ロウアドレスストローブ信号／ＲＡＳの立ち下がりを受けて前記ワード線起動信号ＩＲＡＳがローレベルになる。それを受けて、前記ワード線選択プリデコード信号ＸＰＷが全てローレベルになり、ロウデコーダを通して前記ワードドライバユニットの入力はハイレベルとなる。
その後、前記第２のインバータ６００４を通して前記Ｎチャネルトランジスタのゲートにはローレベルとなり、前記Ｎチャネルトランジスタ６００２はオフする。前記Ｎチャネルトランジスタ６００２は常にオフなので、前記第１のインバータ６００３の入力はハイレベル（前記第１の電源ＶＰＰの電圧）となり、前記第１のインバータ６００３の出力はローレベルとなる。その結果、前記ワード線ＷＬｎは全てグランドレベルのローレベルとなる。
前記ロウアドレスストローブ信号／ＲＡＳの立ち下がりを受けて、前記センスアンプ電源ＳＡＰと前記センスアンプグランドＳＡＮが前記ビット線プリチャージ電源ＶＢＰの電位となる。
その後、前記センスアンプドライバ内からビット線プリチャージ信号ＥＱがハイレベルにされ、プリチャージ回路５０９は活性となる。前記ビット線ＢＬｎ、／ＢＬｎは全てプリチャージされ、前記ビット線プリチャージ電源ＶＢＰの電位となる。
以上のような回路構成を用いることによって、ロウデコーダからの出力が低電圧であっても、Ｐチャネルトランジスタ６００１やＮチャネルトランジスタ６００２のサイズを変えることなく、Ｐチャネルトランジスタ６００１に接続されたワードドライバＰチャネル制御信号ＬＰの電圧を変更することでレベルシフトが可能となる。さらにＰチャネルトランジスタ６００１やＮチャネルトランジスタ６００２のサイズを大きくすれば、高速動作ができる。
なお、前記インバータ６００３、６００４はなくても、直列に複数個接続されてもよい。選択されたワード線に対応する前記Ｎチャネルトランジスタ６００２のゲート電圧がハイレベルになるように前記インバータ６００３を接続すると、前記Ｐチャネルトランジスタ６００１と前記Ｎチャネルトランジスタ６００２を貫通する電流を抑えることができる。前記インバータ６００４をつけると、最終ドライバがインバータ６００４となるので、前記Ｐチャネルトランジスタ６００１や前記Ｎチャネルトランジスタ６００２のサイズを小さくできるという効果が得られる。
また、本実施の形態のように、メモリセル内のトランジスタがＮチャネルトランジスタの場合、インバータ６００３、６００４は合計で偶数個接続する。メモリセル内のトランジスタがＰチャネルトランジスタの場合、インバータ６００３、６００４は合計で奇数個接続する。
なお、前記ワードドライバＰチャネル制御電源ＶＬＰは、前記第１の電源ＶＰＰよりも低い電圧にすると、非選択ワード線がフローティングにならないという効果が得られる。さらに、前記ワードドライバＰチャネル制御電源ＶＬＰは、前記第２の電源電圧と前記Ｐチャネルトランジスタ６００１のしきい電圧の絶対値との差よりも低い電圧にすると、隣り合うワード線とのカップリングの影響を低減できる。
なお、ロウデコーダは、ロウアドレス信号を入力として、ロウアドレスに対応した信号を出力できるものであれば、記載の限りではない。
（実施の形態２）
本発明の実施の形態２の半導体記憶装置を説明する。
図１０は本実施の形態２の半導体記憶装置におけるＬＰ発生回路の回路構成図である。ここで説明するＬＰ発生回路において、実施の形態１のＬＰ発生回路と異なる点は、図１０に示すように、図７に示すＬＰ発生回路の出力にＬＰ制御ドライバ１０００が接続されている点であり、ＬＰ制御ドライバ１０００はＰチャネルトランジスタ１００１とＮチャネルトランジスタ１００２とで構成される。
前記Ｐチャネルトランジスタ１００１のゲートにはワードドライバＰチャネル制御タイミング信号ＴＬＰ、ソースには前記ワードドライバＰチャネル制御電源ＶＬＰ、ドレインには前記ワードドライバＰチャネル制御信号ＬＰが接続される。
前記Ｎチャネルトランジスタ１００２のゲートには前記ワードドライバＰチャネル制御タイミング信号ＴＬＰ、ドレインには前記ワードドライバＰチャネル制御信号ＬＰ、ソースにはグランドレベルが接続される。
なお、上記構成のＬＰ発生回路以外の他の回路については、実施の形態１と同様であるとして同一符号を付し、その説明は省略する。
以上のように構成された実施の形態２の半導体記憶装置について、その動作を以下に説明する。図７に示す実施の形態１のＬＰ発生回路から出力される前記ワードドライバＰチャネル制御電源ＶＬＰは、その動作に応じて電位が遷移するが、本実施の形態２のＬＰ発生回路において、実施の形態１のＬＰ発生回路と異なる動作は、前記ワードドライバＰチャネル制御電源ＶＬＰの電位の遷移に関する動作のみであり、ここでは、ＶＬＰの電位の遷移に関する動作のみを説明し、その他の動作は実施の形態１と同様であるので省略する。
図１１は同実施の形態２の半導体記憶装置における動作を示すタイミングチャートである。
前記ワードドライバＰチャネル制御タイミング信号ＴＬＰは、通常はローレベルであるが、前記ワード線ＷＬｎの立ち下がりと同時にハイレベルになる。これを受けてＮチャネルトランジスタ１００２がオンし前記ワードドライバＰチャネル制御信号ＬＰの電位は低く（ローレベルに）なるので、Ｐチャネルトランジスタ１００１の能力が上がり、より高速に前記ワード線ＷＬｎが立ち下がることができる。
前記ワード線ＷＬｎが立ち下がってから次の読み出しもしくは書き込み動作が始まるまで、前記ワードドライバＰチャネル制御タイミング信号ＴＬＰはローレベルになる。それを受けてＮチャネルトランジスタ１００２がオフしＰチャネルトランジスタ１００１がオンして前記ワードドライバＰチャネル制御信号ＬＰは再び前記ワードドライバＰチャネル制御電源ＶＬＰの電位となる。
なお、前記ワードドライバＰチャネル制御タイミング信号ＴＬＰは、前記ワード線ＷＬｎの立ち下がり時にハイレベルであれば、同時である必要はないが、前記ワード線ＷＬｎの立ち下がり時と同時にすると、ワードドライバユニット内を貫通する電流量を最小限にする効果が得られる。また、前記ワードドライバＰチャネル制御電源ＶＬＰを、前記第１の電源ＶＰＰよりも低い電圧にすると、非選択ワード線がフローティングにならないという効果が得られる。また、前記Ｎチャネルトランジスタ１００２のソースの接続先はグランドレベルに限らず、前記ワードドライバＰチャネル制御電源ＶＬＰよりも低い電圧であればよいが、グランドレベルにすると、新たな電源回路を生成する必要がなく、さらに高速にワード線が立ち下がるという効果が得られる。
（実施の形態３）
本発明の実施の形態３の半導体記憶装置を説明する。
図１２は本実施の形態３の半導体記憶装置におけるワードドライバブロックとロウデコーダとＬＰ制御ドライバの回路構成図である。前記ワードドライバブロックはワード線１本ごとにワードドライバユニット１６０００が接続されている。前記ワードドライバユニット１６０００はＰチャネルトランジスタ１６００１、Ｎチャネルトランジスタ１６００２、インバータ１６００３〜１６００４から構成される。前記ロウデコーダはインバータ１６００５〜１６００８、ＮＡＮＤ素子１６００９〜１６０１２、３ＮＡＮＤ素子１６０１３〜１６２６８から構成される。
前記Ｐチャネルトランジスタ１６００１を除く前記Ｎチャネルトランジスタ１６００２、前記インバータ１６００３〜１６００４、前記インバータ６００５〜６００８、前記ＮＡＮＤ素子１６００９〜１６０１２、前記３ＮＡＮＤ素子１６０１３〜１６２６８は、それぞれ図６の前記Ｎチャネルトランジスタ６００２、前記インバータ６００３〜６００４、前記インバータ６００５〜６００８、前記ＮＡＮＤ素子６００９〜６０１２、前記３ＮＡＮＤ素子６０１３〜６２６８と同様に接続される。前記Ｐチャネルトランジスタ１６００１のゲートには前記ＬＰ制御ドライバからの前記ワードドライバＰチャネル制御信号ＬＰ、ソースには前記ＤＲＡＭの第１の電源であるＶＰＰ、ドレインには前記インバータ１６００３の入力が接続される。
前記ＬＰ制御ドライバはＮＡＮＤ素子１６２６９、インバータ１６２７０、Ｎチャネルトランジスタ１６２７１、Ｐチャネルトランジスタ１６２７２から構成される。前記ＮＡＮＤ素子１６２６９の入力はブロック選択信号ＸＢＫｍとワードドライバＰチャネル制御タイミング信号ＴＬＰが接続される。前記ＮＡＮＤ素子１６２６９の出力は前記インバータ１６２７０の入力に接続される。前記Ｎチャネルトランジスタ１６２７１のゲートには前記インバータ１６２７０の出力、ドレインには前記ワードドライバＰチャネル制御信号ＬＰ、ソースにはグランドレベルが接続される。前記Ｐチャネルトランジスタ１６２７２のゲートには前記インバータ１６２７０の出力、ドレインには前記ワードドライバＰチャネル制御信号ＬＰ、ソースにはワードドライバＰチャネル制御電源ＶＬＰが接続される。
図１２に示したワードドライバブロックとロウデコーダとＬＰ制御ドライバ以外の他の回路については、実施の形態１と同様として同一符号を有し、その説明を省略する。
以上のように構成された実施の形態３の半導体記憶装置について、その動作を以下に説明する。
本実施の形態３において、実施の形態１と異なる点は、前記ワードドライバＰチャネル制御信号ＬＰの電位が選択されたブロックのみ遷移するという点である。その他は実施の形態１と同様であり説明を省略する。タイミングチャートは図１１と同様である。
ワードドライバＰチャネル制御タイミング信号ＴＬＰは、実施の形態２と同様に、通常はローレベルであるが、前記ワード線ＷＬｎの立ち下がりと同時にハイレベルになる。これを受けて選択されたブロックの前記ＬＰ制御ドライバのみが活性化する。
前記ＬＰ制御ドライバが活性化すると、前記Ｐチャネルトランジスタ１６００１のゲートの電圧がワードドライバＰチャネル制御信号ＬＰの電位からグランドレベルへと遷移する。これを受けて、より高速に前記ワード線ＷＬｎを立ち下げることができる。
前記ワード線ＷＬｎが立ち下がってから次の読み出しもしくは書き込み動作が始まるまで、前記ワードドライバＰチャネル制御タイミング信号ＴＬＰはローレベルになる。これを受けて前記Ｐチャネルトランジスタ１６００１のゲートの電圧がワードドライバＰチャネル制御信号ＬＰに再充電される。
ブロックごとに前記ワードドライバＰチャネル制御信号ＬＰを制御することによって、前記ワードドライバＰチャネル制御電源ＶＬＰにかかる負荷を小さくできるという効果が得られる。
なお、前記ワードドライバＰチャネル制御タイミング信号ＴＬＰは、前記ワード線ＷＬｎの立ち下がり時にハイレベルであれば、同時である必要はない。前記ワード線ＷＬｎの立ち下がり時と同時にすると、ワードドライバ内を貫通する電流量を最小限にする効果が得られる。また、前記ワードドライバＰチャネル制御電源ＶＬＰを、前記第１の電源ＶＰＰよりも低い電圧にすると、非選択ワード線がフローティングにならないという効果が得られる。また、前記Ｎチャネルトランジスタ１６２７１のソースの接続先は、グランドレベルに限らず、前記ワードドライバＰチャネル制御電源ＶＬＰよりも低い電圧であればよいが、グランドレベルにすると、新たな電源回路を生成する必要がなく、さらに高速にワード線が立ち下がるという効果が得られる。
（実施の形態４）
本発明の実施の形態４の半導体記憶装置を説明する。なお、実施の形態１と異なる点は、抵抗ブロックの回路構成図と半導体集積回路チップの構成図のみであり、他の同様の構成を有するものについては同一符号を付し、その説明を省略する。
図１３は本実施の形態４の半導体記憶装置における抵抗ブロックの回路構成図である。ここで説明する抵抗ブロック７０２は、図１３に示すように、複数の抵抗調整ユニット１３０１から構成されており、前記ノードＲＤと前記ノードＬＰＩの間に前記抵抗調整ユニット１３０１が複数個直列に接続される。また前記ノードＬＰＩとグランドレベルの間にも前記抵抗調整ユニット１３０１が複数個直列に接続される。前記抵抗調整ユニット１３０１は、抵抗１３０２とスイッチ１３０３から構成されており、それぞれが並列に接続される。
図１４は同実施の形態４の半導体記憶装置を搭載した半導体集積回路チップのブロック構成図である。ここで説明する半導体集積回路チップは、前記ワードドライバＰチャネル制御電源ＶＬＰを調整するために、図１４に示すように、前記ワードドライバＰチャネル制御電源ＶＬＰはチップ上のパッドに接続される。
この前記ワードドライバＰチャネル制御電源ＶＬＰ用のパッドから電圧をモニターして、前記ワードドライバＰチャネル制御電源ＶＬＰが最適な電圧となるように調整する。
これらによって、同実施の形態４において、前記ワードドライバＰチャネル制御電源ＶＬＰの精度をあげて、最適な値に設定することができる効果が得られる。
なお、実施の形態２や３において、同様の構成を用いると、同様の効果が得られる。
本発明の半導体記憶装置は、ワードドライバの回路構成を小面積で実現することができ、低電源電圧においても、ワードドライバの出力を高速にレベル遷移させることができるとともに、消費電力をさらに低減することができるもので、ＤＲＡＭ等のワードドライバを備えた半導体記憶装置に有用である。
本発明の実施の形態１の半導体記憶装置を搭載した半導体チップの構成図 同実施の形態１の半導体記憶装置の構成を示すブロック図 同実施の形態１の半導体記憶装置を構成するアドレスラッチの回路図 同実施の形態１の半導体記憶装置を構成するロウコントローラの回路図 同実施の形態１の半導体記憶装置を構成するメモリセルアレイとセンスアンプブロックの回路図 同実施の形態１の半導体記憶装置を構成するワードドライバブロックとロウデコーダの回路図 同実施の形態１の半導体記憶装置を構成するＬＰ発生回路の回路図 同実施の形態１の半導体記憶装置を構成するＬＰ発生回路における抵抗ブロックの回路図 同実施の形態１の半導体記憶装置の動作を示すタイミングチャート 本発明の実施の形態２の半導体記憶装置を構成するＬＰ発生回路の回路図 同実施の形態２の半導体記憶装置の動作を示すタイミングチャート 本発明の実施の形態３の半導体記憶装置を構成するワードドライバブロックとロウデコーダの回路図 本発明の実施の形態４の半導体記憶装置を構成するＬＰ発生回路における抵抗ブロックの回路図 同実施の形態４の半導体記憶装置を搭載した半導体チップの構成図 従来の半導体記憶装置を構成するワードドライバブロックおよびロウデコーダの回路図 同従来例の半導体記憶装置を構成するワードドライバのレイアウト図 同従来例の半導体記憶装置を構成するワードドライバの回路図
符号の説明
／ＲＡＳ ロウアドレスストローブ信号
／ＣＡＳ カラムアドレスストローブ信号
Ｘａｄ ロウアドレス信号
Ｙａｄ カラムアドレス信号
ＤＩ データ入力
ＤＯ データ出力
ＶＰＰ 第１の電源
ＶＤＤ 第２の電源
ＡＸ０〜７ ロウアドレスラッチ信号
３０１〜３０８ Ｄフリップフロップ
４００〜４０２ インバータ
４１１〜４１３ インバータ
４２２〜４２３ インバータ
４３２〜４３４ インバータ
４０３〜４１０ ＡＮＤ素子
４１４〜４２１ ＡＮＤ素子
４２４〜４３１ ＡＮＤ素子
４３５〜４４２ ＡＮＤ素子
ＸＰＡ０〜７ ロウプリデコード信号
ＸＰＢ０〜７ ロウプリデコード信号
ＸＰＷ０〜７ ワード線選択プリデコード信号
ＸＢＫ０〜７ ブロック選択信号
ＩＲＡＳ ワード線起動信号
５０１ メモリセル
５０３ キャパシタ
５０４ センスアンプ
５０９ プリチャージ回路
５１３ データ転送ドライバ
５１６ インバータ
５１７ ＮＡＮＤ素子
５０２ Ｎチャネルトランジスタ
５０５、５０６ Ｎチャネルトランジスタ
５１０〜５１２ Ｎチャネルトランジスタ
５１４、５１５ Ｎチャネルトランジスタ
５０７、５０８ Ｐチャネルトランジスタ
ＧＤＬｎ、／ＧＤＬｎ グローバルデータ線
ＢＬｎ、／ＢＬｎ ビット線
ＷＬｎ ワード線
ＥＱ ビット線プリチャージ信号
ＳＡＰ センスアンプ電源
ＳＡＮ センスアンプグランド
ＣＳＬ データ転送タイミング信号
６０００ ワードドライバユニット
６００１ Ｐチャネルトランジスタ
６００２ Ｎチャネルトランジスタ
６００３ インバータ
６００４ インバータ
６００５〜６００８ インバータ
６００９〜６０１２ ＮＡＮＤ素子
６０１３〜６０１５、６２６８ ＮＡＮＤ素子
ＬＰ ワードドライバＰチャネル制御信号
７０１ Ｐチャネルトランジスタ
７０２ 抵抗ブロック
７０３〜７０５ Ｐチャネルトランジスタ
７０６〜７０９ Ｎチャネルトランジスタ
ＶＬＰ ワードドライバＰチャネル制御電源
８０１、８０２ 抵抗
１０００ ＬＰ制御ドライバ
１００１ Ｐチャネルトランジスタ
１００２ Ｎチャネルトランジスタ
１６０００ ワードドライバユニット
１６００１ Ｐチャネルトランジスタ
１６００２ Ｎチャネルトランジスタ
１６００３ インバータ
１６００４ インバータ
１６００５〜１６００８ インバータ
１６００９〜１６０１２ ＮＡＮＤ素子
１６０１３〜１６０１５、１６２６８ ＮＡＮＤ素子
１６２６９ ＮＡＮＤ素子
１６２７０ インバータ
１６２７１ Ｐチャネルトランジスタ
１６２７２ Ｎチャネルトランジスタ
１３０１ 抵抗調整ユニット
１３０２ 抵抗
１３０３ スイッチ
１５０１〜１５０４ 第１〜４のワードドライバユニット
１５０５ ＡＮＤ素子
１５０６ インバータ
ＡＤｎ、／ＡＤｎ（ｎ＝０〜６３） ロウデコード信号
１６０１ ワードドライバ
１７０１ レベルシフタ
１７０２ 第１段目ドライバ
１７０３ 第２段目ドライバ
１７０４ Ｐチャネルトランジスタ
ＷＤ、／ＷＤ ワード線セレクト信号

Claims (9)

  1. 複数のビット線と複数のワード線の交点に配置された複数のメモリセルからなるメモリセルアレイと、
    前記複数のワード線をオンオフ駆動するワードドライバブロックと、
    前記ワードドライバブロックによりオン駆動するワード線を指定するためのロウデコード信号を生成するロウデコーダとを有し、
    前記ロウデコーダからのロウデコード信号で指定されたワード線を前記ワードドライバブロックによりオン駆動して、前記指定されたワード線に対応するメモリセルをアクティブ状態にする半導体記憶装置において、
    前記ワードドライバブロックは、
    前記ワード線ごとに、
    前記ビット線の電圧よりも高い電圧をもつ第１の電源とグランドレベルとの間に、ＰチャネルトランジスタとＮチャネルトランジスタを直列接続し、
    前記Ｐチャネルトランジスタのゲートに前記ワードドライバブロックの動作状態を制御するワードドライバＰチャネル制御信号を入力し、
    前記Ｎチャネルトランジスタのゲートに前記ロウデコーダからのロウデコード信号を入力し、
    前記Ｐチャネルトランジスタと前記Ｎチャネルトランジスタとの接続点を当該ワード線に接続した
    ことを特徴とする半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、
    前記Ｐチャネルトランジスタと前記Ｎチャネルトランジスタとの接続点を、インバータを介して当該ワード線に接続した
    ことを特徴とする半導体記憶装置。
  3. 請求項１に記載の半導体記憶装置において、
    前記Ｐチャネルトランジスタのゲートへの前記ワードドライバＰチャネル制御信号を前記ワードドライバブロックに供給するためのワードドライバＰチャネル制御電源を発生する手段を設け、
    前記ワードドライバＰチャネル制御信号として、前記ワードドライバＰチャネル制御電源を基に前記第１の電源よりも低い電圧を、前記ワードドライバブロックに供給するよう構成した
    ことを特徴とする半導体記憶装置。
  4. 請求項３に記載の半導体記憶装置において、
    前記ワードドライバＰチャネル制御電源を発生する手段は、
    前記ワードドライバＰチャネル制御信号が、
    前記指定されたワード線のオンからオフへの切り替え時に前記ワードドライバＰチャネル制御電源の電圧になり、
    前記指定されたワード線のオフからオンへの切り替え時に前記ワードドライバＰチャネル制御電源よりも低い電圧になるように、
    前記ワードドライバＰチャネル制御信号の電圧を切り替えるよう構成した
    ことを特徴とする半導体記憶装置。
  5. 請求項４に記載の半導体記憶装置において、
    前記ワードドライバＰチャネル制御電源を発生する手段は、
    ブロック選択信号に応じて選択されたワードドライバブロックの前記ワードドライバＰチャネル制御信号のみが、
    前記指定されたワード線のオンからオフへの切り替え時に前記ワードドライバＰチャネル制御電源の電圧になり、
    前記指定されたワード線のオフからオンへの切り替え時に前記ワードドライバＰチャネル制御電源よりも低い電圧になるように、
    前記ワードドライバＰチャネル制御信号の電圧を切り替え、
    前記ブロック選択信号から非選択のワードドライバブロックの前記ワードドライバＰチャネル制御信号は、常に前記ワードドライバＰチャネル制御電源の電圧となるように構成した
    ことを特徴とする半導体記憶装置。
  6. 請求項３または請求項４または請求項５に記載の半導体記憶装置において、
    前記ワードドライバＰチャネル制御電源を発生する手段は、
    前記ワードドライバＰチャネル制御電源の電圧が、
    前記第１の電源の電圧と前記Ｐチャネルトランジスタのしきい電圧の絶対値の差よりも低い電圧となるように構成した
    ことを特徴とする半導体記憶装置。
  7. 請求項６に記載の半導体記憶装置において、
    前記ワードドライバＰチャネル制御電源を発生する手段は、
    前記ワードドライバＰチャネル制御電源の電圧が調整可能なように構成した
    ことを特徴とする半導体記憶装置。
  8. 請求項４から請求項７のいずれかに記載の半導体記憶装置において、
    前記ワードドライバＰチャネル制御電源を発生する手段は、
    前記ワードドライバＰチャネル制御信号が、
    スタンバイ時に前記ワードドライバＰチャネル制御電源の電圧となり、
    前記指定されたワード線のオフからオンへの切り替え時に前記ワードドライバＰチャネル制御電源よりも低い電圧になり、その後、前記指定されたワード線のオンからオフへの切り替え時までに前記ワードドライバＰチャネル制御電源の電圧になるように、
    前記ワードドライバＰチャネル制御信号の電圧を切り替えるよう構成した
    ことを特徴とする半導体記憶装置。
  9. 請求項４から請求項８のいずれかに記載の半導体記憶装置において、
    前記ワードドライバＰチャネル制御電源を発生する手段は、
    前記ワードドライバＰチャネル制御電源よりも低い電圧はグランドレベルとした
    ことを特徴とする半導体記憶装置。
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