KR970004746B1 - 고속 어드레스 디코더를 포함하는 반도체 메모리 - Google Patents

고속 어드레스 디코더를 포함하는 반도체 메모리 Download PDF

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KR970004746B1
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세끼자와 다다시
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하니 도시유끼
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Abstract

내용없음.

Description

[발명의 명칭]
고속 어드레스 디코더를 포함하는 반도체 메모리
[도면의 간단한 설명]
제1도 종래의 반도체 메모리의 일예를 도시하고 있는 블럭회로도.
제2도 제1도의 반도체 메모리의 칩 배치도.
제3도 제1도의 반도체 메모리의 동작을 설명하는 타이밍챠트.
제4도 종래의 반도체 메모리의 다른 예를 도시하고 있는 블럭회로도.
제5도 제4도의 반도체 메모리의 동작을 설명하는 타이밍챠트.
제6도 본 발명의 제1 측면에 따른 반도체 메모리의 원리를 도시하고 있는 블럭도.
제7도 본 발명의 제2 측면에 따른 반도체 메모리의 원리를 도시하고 있는 블럭도.
제8도 본 발명의 제3 측면에 따른 반도체 메모리의 원리를 도시하고 있는 블럭도.
제9도 본 발명의 제1 실시예에 따른 반도체 메모리의 원리를 도시하고 있는 블럭회로도.
제10도 제9도의 반도체 메모리에 있는 행 시스템 제어기의 일예를 도시하고 있는 회로도.
제11도 제9도의 반도체 메모리에 있는 디코딩부(decoding portion) 및 래치부의 예를 도시하고 있는 회로도.
제12도 반도체 메모리의 일예를 개략적으로 도시하고 있는 블럭도.
제13도 제9도의 반도체 메모리의 동작을 설명하고 있는 타이밍챠트.
제14도 제9도의 반도체 메모리의 칩 배치도.
제15도 본 발명의 다른 실시예에 따른 반도체 메모리를 도시하고 있는 블럭 회로도.
제16도 제15도의 반도체 메모리에 있는 디코더 셀(decoder cell)을 도시하고 있는 회로도.
제17도 프리디코더(predecoder)로서 작용하는 제16도의 디코더 셀과 함께 행 디코더(row decoder) 및 워드드라이버를 도시하고 있는 회로도.
[발명의 상세한 설명]
[기술분야]
본 발명은 반도체 메모리, 특히 어드레스 신호 디코딩 및 메모리셀 선택에 대한 고속 어드레스 디코더(address decoder)를 포함하는 반도체 메모리에 관한 것이다.
[배경기술]
최근의 반도체 메모리에는, 높은 억세스 속도 및 다양한 동작모드와 같은 높은 가치를 부가하는 것이 요청되고 있다. 예를 들면, 동적 램(DRAM)은 두 동작모드, 즉, 칩에 배치돈 어드레스 카운터(counter)에 의해 제공된 내부 어드레스 신호를 근거로 한 리프레시(refresh) 동작모드 및 외부 어드레스 신호를 근거로 한 통상적인 판독/기록 동작모드를 갖는다. DRAM은 이들 어드레스 신호를 동작모드에 맞춰 신속히 디코딩해야만 한다.
DRAM은 예를 들어 메모리셀, 감도증폭기, 열 디코더(column decoder), 워드드라이버(word driver), 행어드레스 버퍼, 클럭발생기, 모드결정회로, 및 스위칭회로를 포함한다.
DRAM의 통상적인 판독/기록 동작이 설명된다.
클럭발생기는 하나의 제어신호를 제공하는 바, 그에 따라 버퍼셀의 어드레스 래치회로가 그의 입력단자를 통해 외부 어드레스 신호를 래치한다. 모드결정회로는 동작모드를 결정하며, 그 결정에 따라, 어드레스 래치회로에 의해 래치된 외부 어드레스 신호의 데이터가 어드레스 버스를 통해서 행 디코더로 전송된다. 행 디코더는 전송된 데이터를 디코딩하고, 워드라인을 선택하기 위해 디코딩된 어드레스를 워드 드라이버에 제공한다.
다음으로, 리프레시동작이 설명된다. 클럭 발생기는 마찬가지로 또하나의 제어신호를 제공하는 바, 그에 따라 버퍼셀의 어드레스 래치회로가 입력단자로 공급된 외부 어드레스 신호를 래치한다. 모드결정회로는 동작모드를 결정하며, 그 결정에 따라, 내부 어드레스 신호의 데이터가 워드라인을 유사하게 선택하기 위해 행 디코더로 전송된다.
칩을 리셋하기 위해, 선택된 어드라인은 리셋신호에 따라 가장 먼저 리셋된다.
그후, 클럭발생기(86)는 제어신호를 변경하고, 그 변경에 따라, 모드결정회로는, 스위칭회로가 스위칭제어신호를 변경하도록 하는 소정레벨의 모드신호를 제공한다. 결과적으로, 어드레스 버스의 신호선 및 그후 디코딩된 어드레스가 리셋된다.
이러한 모드에 있어서, 종래의 행 시스템 제어기에 따르면, 모드결정회로가 행어드레스 및 열어드레스 스트로브신호에 따라 동작모드를 결정하고 모드신호중의 하나(동작모드신호)가 요구된 레벨로 세트된 후에만 외부 또는 내부 어드레스 신호는 어드레스 버스로 제공된다. 따라서, 종래의 반도체 메모리는 디코딩시간의 연장 및 억세스 속도의 감소라는 문제를 갖는다. 반면, 칩을 리셋할 때, 선택된 워드라인은 어드라인에 대한 어드레스 버스 및 디코딩된 어드레스를 리셋하기 전 가장 먼저 해제(discharge)되어야 한다.
이것은 리셋시간 및 싸이클 시간을 단축하는 것을 어렵게 만든다.
[발명의 명세]
본 발명의 제1 목적은 메모리 억세스 시간과 마찬가지로 어드레스 디코더의 디코딩시간을 짧게 하는 것이다. 본 발명의 제2 목적은 칩 리셋시간을 단축하고 싸이클 시간을 개선하는 것이다.
본 발명의 제1 측면에 따라, 다음과 같은 것들, 즉 메모리셀 어레이, 어드레스 활성화 신호에 따라 외부 어드레스 신호를 전송하기 위한 제1 어드레스 버스, 어드레스 활성화 신호에 따라 내부 어드레스 신호를 전송하기 위한 제2 어드레스 버스, 외부 및 내부 어드레스 신호 중 하나가 디코딩부로 제공되도록, 제1 및 제2 어드레스 버스 중 하나를 선택하기 위한 스위칭부 및 메모리셀 어레이의 워드라인을 선택하는 입력어드레스 신호를 디코딩하기 위한 디코딩부를 포함하는 어드레스 디코더, 및 어드레스 활성화 신호에 따라, 스위칭부를 제어하는 동작모드를 결정하는 제어기를 포함하는 반도체 메모리가 제공되고 있다.
어드레스 디코더는 디코딩부위의 디코딩된 결과를 래칭하기 위한 래치부를 더 포함할 수 있다.
본 발명의 제2측면에 따르면, 다음과 같은 것들, 즉 메모리셀 어레이, 어드레스 활성화 신호에 따라 외부 어드레스 신호를 전송하기위한 제1 어드레스 버스, 어드레스 활성화 신호에 따라 내부 어드레스 신호를 전송하기 위한 제2 어드레스 버스, 제1 어드레스 버스를 통해서 전송된 외부 어드레스 신호를 디코딩하기 위한 제1 디코딩부, 제2 어드레스 버스를 통해서 전송된 내부 어드레스 신호를 디코딩하기 위한 제2 디코딩부, 및 제1 및 제2 디코딩부의 디코딩부의 디코딩결과중 하나를 선택하여 이로인해 메모리셀 어레이의 워드라인을 선정하기 위한 스위칭부를 포함하는 어드레스 디코더, 및 어드레스 활성화 신호에 따라 스위칭부를 제어하는 동작모드를 결정하기 위한 제어기를 포함하는 반도체 메모리가 제공되고 있다.
어드레스 디코더는 스위칭부의 출력을 래칭하기 위한 래치부를 더 포함할 수 있다.
본 발명의 제3 측면에 따르면, 어드레스 신호를 디코딩하고 메모리셀 어레이의 메모리셀을 선택하기 위한 메모리셀 어레이 및 어드레스 디코더를 포함하는 반도체 기억장치가 제공되고 있다. 이때, 어드레스 디코더는 디코딩된 결과를 래칭하기 위한 래치부를 포함하고 있다.
본 발명의 제1, 제2 및 제3 측면에 있어서, 어드레스 디코더는 동적에 대해 채용된 행 디코더로서 형성 가능하다. 또한 어드레스 디코더는 행 디코더의 프리디코더로서 형성 가능하다.
[본 발명을 실행하는 최선의 방식]
본 발명의 실시예에 따른 반도체 메모리를 설명하기 이전에, 종래 DRAMs의 행-시스템 제어기 및 어드레스 버스(행 어드레스 버스)가 제1 내지 5도를 참조하여 설명된다.
제1도는 종래의 반도체 메모리를 도시하고 있는 블럭 회로도이고, 제2도는 제1도의 반도체 메모리의 칩배치도이다. 제2도에서, 코어부(110)는 메모리셀, 감도증폭기, 열디코더, 워드드라이버(91) 및 행(어드레스) 메인 디코더를 포함하고 있다.
제1도에서, 행어드레스 버퍼(80)는 3 버퍼셀(81A 내지 81C)로 구성되어 있다.
버퍼셀(81A 내지 81C) 각각은, 각각 NMOS 트랜지스터로 구성된 제1 및 제2 스위치(82 및 83) 및 어드레스 래치회로(84)로 구성되어 있다. 버퍼셀(81A 내지 81C)의 제1 스위치(82)는, 3비트 외부 어드레스 신호(EA)의 비트(EA0 내지 EA2)를 각각 수신한다.
버퍼셀의 제2 스위치(83)는, 3비트 내부 어드레스 신호(CA)의 비트(CA0 내지 CA2)를 각각 수신한다. 내부 어드레스 신호(CA)는 칩상에 배치된 어드레스 카운터(85)에 의해 제공된다.
클럭 발생기(86)는, 행어드레스 스트로브 신호()에 따라 제어신호(RASX)를 모드 결정회로(87)에 제공된다. 제어 신호(RASX)는, 또한 지연 회로(88)를 통하여 버퍼셀(81A 내지 81C)의 어드레스 래치회로(84)로 제공된다.
레벨 'H(고)'에 있는 열어드레스 스트로브 신호()와 함께, 행 어드레스 스트로브 신호()가 레벨 'L(저)'로 제공될 때, 모드 결정회로(87)는 그것이 통상적인 판독/기록 동작이라고 결정하여, 레벨 'H'의 제1 모드 신호(MODE) 및 레벨 'L'의 제2 모드신호 ()를 제공한다. 레벨 'L'에 있는 열 어드레스 스트로브 신호()와 함께 행 어드레스 스트로브 신호()가 레벨 'L'로 변화할 때, 모드결정회로(87)는 그것이 메모리셀 어레이의 리프레시 동작이라고 결정하며(제2도의 코어부(110)에 형성), 레벨 'H'의 제2 모드신호() 및 레벨 'L'의 제1 모드신호(MODE)를 제공한다. 모드결정회로(87)가 각각 레벨 'H' 및 'L'의 모드신호 MODE 및를 제공할 때, 스위칭 회로(89)는 각각 레벨 'H' 및 'L'의 스위칭 제어신호 NORZ 및를 제공한다.
모드 신호 MODE 및및 각각 레벨 'L' 및 'H'일 때, 스위칭회로는 각각 레벨 'L' 및 'H'의 스위칭 제어 신호 NORZ 및 REFZ를 제공한다.
제3도는 제1도의 반도체 메모리의 동작을 나타내는 타이밍 챠트이다.
제3도의 실선에 따라 나타낸 통상적인 판독/기록동작에 있어서, 스위칭회로(89)는, 행 어드레스 버퍼(809)의 버퍼(81A 내지 81C)의 제1스위치(82)를 턴 온 하기 위해 제1 스위칭 제어신호(NORZ)를 레벨 'H'로 세트한다. 그후, 외부 어드레스 신호(EA)의 비트(EA0 내지 EA2)는 어드레스 래치회로(84)의 입력단자(Ain)로 공급되고, 클럭발생기(86)로부터의 제어신호(RASX)에 따라, 각각 버퍼셀(81A 내지 81C)의 어드레스 래치회로(84)에 의해 래치된다. 어드레스 래치회로(84)에 의해 래치된 비트데이타(EA0 내지 EA2)는 어드레스 버스(RA)의 신호선(RA0 내지 RA2)을 통해서 행 디코더(90)로 전송된다. 행 디코더(90)는 신호선(RA0 내지 RA2)상의 비트데이타를 디코딩하고, 디코딩된 어드레스 워드라인을 선택하기 위해, 신호선을 통해서 워드 드라이버(91)로 전송된다.
리프레시동작이 설명된다. 스위칭회로(89)는 버퍼셀(81A 내지 81C)의 제2스위치(83)를 턴 온 하기 위해 제2 스위칭 제어신호(REFZ)를 레벨 'H'로 세트시킨다. 그후, 내부 어드레스 신호(CA)의 비트(CA0 내지 CA2)는 이전의 경우와 유사한 방법으로 워드라인을 선택하도록 어드레스 래치회로(84)의 입력단자(Ain)로 공급된다.
제3도에서, 이점쇄선은 리프레시동작을 하는 동안 신호의 상태를 가리킨다.
칩 리셋 동작이 설명된다. 제3도에서, 리셋신호(SR0)는 선택된 워드라인을 리셋한다. 그후, 클럭 발생기(86)는 제어신호(RASX)를 레벨 'H'로 변경하고, 이 변경에 따라, 모드 결정회로(87)의 하나의 모드 신호(MODE 또는)가 레벨 'H'로 바뀔 때, 스위칭회로(89)는 디코딩된 어드레스아 마찬가지로 어드레스 버스(RA)의 신호선(RA0 내지 RA2)을 리셋하기 위해 하나의 스위칭 제어신호(NOZE 및)를 레벨 'L'로 변경한다.
제4도는 종래의 다른 반도체 메모리를 도시하고 있는 블럭회로도이다.
제4도에 있어서, 행 어드레스 버퍼(92)는 3 버퍼셀(93A 내지 93C)로 구성되어 있다. 버퍼셀 각각은 다음과 같은 것들, 즉 외부 어드레스 신호(EA)의 대응 비트 데이터(EA0 내지 EA2)중 하나를 수신하기 위해 입력단자(Ain)를 포함하고 있는 어드레스 래치회로(94), 어드레스 래치회로(94)의 출력단자에 접속된 제1스위치(95), 및 칩상에 배치된 어드레스 카운터(85)에 의해 제공된 내부 어드레스 신호(CA)의 대응비트(CA0 내지 CA2)중 하나를 수신하기 위한 제2 스위치(96)로 구성되어 있다.
제5도는 제4도의 반도체 메로리의 동작을 설명하고 있는 타이밍챠트이다.
먼저, 통상적인 판독/기록 동작이 설명된다. 제5도의 실선으로서 나타난 바와 같이, 클럭발생기(86)는, 버퍼 셀(93A 내지 93C)의 어드레스 래치회로(94)가 입력단자(Ain)로 공급된 외부 어드레스 신호(EA)의 비트데이타(EA0 내지 EA2)를 래치하도록, 제어신호(RASX)를 제공한다. 모드결정회로(87)는 동작모드를 결정하는바, 그에 따라 스위칭회로(89)가 버퍼셀(93A 내지 93C)의 제1 스위치(95)를 턴온하기 위해 레벨 'H'의 제1 스위칭제어신호(NORZ)를 제공하게 된다. 그후, 어드레스 래치회로(94)에 의해 래치된 비트데이타(EA0 내지 EA2)는 어드레스 버스(RA)의 신호선(RA0 내지 RA2)을 통해서 행 디코더(90)로 전송된다. 행 디코더(90)는 신호선(RA0 내지 RA2)상의 비트데이타를 디코딩하고, 또 다른 신호선을 통해서 디코딩된 어드레스를 워드드라이버(91)에 제공한다. 워드드라이버는 이에 따라 워드라인을 선택한다.
리프레시동작이 설명된다. 상기와 유사하게, 클럭 발생기(86)는 제어신호(RASX)를 제공하는 바, 그에 따라 버퍼셀(93A 내지 93C)의 어드레스 래치회로(94)가 입력단자(Ain)로 공급된 외부 어드레스 신호(EA)의 비트 데이터(EA0 내지 EA2)를 래치하게 된다.
그후, 모드결정회로(87)는 또 다른 동작모드를 결정하는 바, 그에 따라 스위칭회로(89)가 버퍼셀(93A 내지 93C)의 제2 스위치(96)를 턴온하기 위해 레벨 'H'의 제2 스위칭제어신호(REFZ)를 제공하게 된다. 그때, 내부 어드레스 신호(CA)의 비트데이타(CA0 내지 CA2)는 상기와 유사한 방법으로 워드라인을 선택하기 위해, 어드레스 버스(RA)의 신호선(RA0 내지 RA2)을 통해서 행디코더(90)로 전송된다.
칩 리셋 동작이 설명된다. 제5도에서, 선택된 워드라인은 리셋신호(SR0)에 따라 리셋되며, 클럭발생기(86)는 제어신호(RASX)를 레벨 'H'로 변경한다. 이 변경에 따라, 모드결정회로(87)는 하나의 모드신호(MODE 또는)를 레벨 'H'로 바꾼다. 상기 모드신호(MODE 또는)가 레벨 'H'로 바뀔 때, 스위칭 회로(89)는 디코딩된 어드레스 및 어드레스버스(RA)의 신호선(RA0 내지 RA2)을 리셋시키기 위해 해당 스위칭 제어신호(NORZ 및 REFZ)를 레벨 'L'로 변경한다.
상기 언급된 바와 같이, 종래의 행 시스템 제어기는, 모드결정회로(87)가 행 어드레스 및 열 어드레스 스트로브 신호(및)에 따라 동작모드를 결정하고, 모드신호(동작모드신호)(MODE 및)중 하나를 레벨 'L'로 세트시킨 후에만 외부 또는 내부 어드레스 신호를 어드레스 버스(RA)에 제공한다. 이것이, 종래의 반도체 메모리가 긴 디코딩시간 및 느린 억세스 속도를 갖는 이유이다.
종래의 반도체 메모리는, 선택되었던 워드라인이 완전히 해제된 후에만 워드라인을 선택하기 위해 디코딩된 어드레스 및 어드레스 버스를 리셋한다. 이러한 상기 종래의 리셋 시간 및 싸이클 시간은, 본 발명에 의해 단축되어질 수 있다.
본 발명에 따른 반도체 메모리의 원리가 제6 내지 8도를 참조하여 설명된다.
제6도는 본 발명의 제1 측면에 따른 반도체 메모리를 도시하고 있는 블럭도이다.
제6도에서, 본 발명의 제1 측면에 따른 반도체 메모리는, 어드레스 활성화 신호에 따라, 외부 어드레스 신호를 전송하기 위한 제1 어드레스 버스(2) 및 내부 어드레스 신호를 전송하기 위한 제2 어드레스 버스(3)를 포함하고 있다.
제1 실시예에 따른 어드레스 디코더(행 디코더)(4)는 디코딩부(4A), 스위칭부(4B), 및 래치부(4C)로 구성되어 있다. 디코딩부(4A)는 입력 어드레스 신호를 디코딩하고, 메모리셀 어레이(1)의 워드라인을 선택한다. 스위칭부(4B), 외부 및 내부 어드레스 신호중 하나를 디코딩부(4A)에 제공하기 위해, 제1 및 제2 어드레스 버스(2 및 3)중 하나를 선택한다. 래치부(4C)는 디코딩부(4A)의 결과를 래치한다. 여기서 래치부는 필수적인 사항은 아니다.
제어기(5)는 어드레스 활성화 신호에 따라 동작모드를 결정하고 행 디코더(4)의 스위칭부(4B)를 제어한다.
본 발명의 제1 측면의 반도체 메모리에 따르면, 외부 및 내부 어드레스 신호는 어드레스활성화 신호에 응하여, 그리고 제어기(5)가 어드레스활성화 신호에 따라 동작모드를 결정하기 이전에, 각각 제1 및 제2 어드레스 버스(2 및 3)를 통해서 행 디코더(4)로 전송된다. 그후, 제어기(5)에 의해 결정된 동작모드에 따라, 스위칭부(4B)는 동작모드에 대응하는 외부 및 내부 어드레스 신호중 하나가 그후 신호를 디코딩하는 디코딩부(4A)로 전송되도록 제1 및 제2 어드레스 버스(2 및 3) 중 하나를 선택한다. 디코딩된 결과에 따라, 메모리셀 어레이(1)의 워드라인이 선택된다. 이 배열은 디코딩시간을 짧게 하고 고속 메모리 억세스를 실현한다.
디코딩부(4A)의 디코딩된 결과가 워드라인을 선택하면서 래치부(4C)에 의해 래치되는 경우에는, 제1 및 제2 어드레스 버스(2 및 3)는, 칩 리셋 동작을 실행할 때 선택된 워드라인 리셋하는 것에 관계없이 리셋될 수 있다. 이것은 리셋시간을 짧게 한다.
제7도는 본 발명의 제2 측면에 따라 반도체 메모리이 원리를 도시하는 블럭도이다.
제7도에서, 반도체 메모리는, 어드레스 활성화 신호에 따라, 외부 어드레스 신호를 전송하기 위한 제1 어드레스 버스(7) 및 내부 버스 신호를 전송하기 위한 제2 어드레스 버스(8)를 포함하고 있다.
제2 실시예에 따른 어드레스 디코더(행 디코더)(9)는 제1 및 제2 디코딩부(9A 및 9B), 스위칭부(9C), 및 래치부(9D)로 구성되어 있다. 제1 디코딩부(9A)는 제1 어드레스 버스(7)를 통해서 전송된 외부 어드레스 신호를 디코딩하고, 제2 디코딩부(9B)는 제2 어드레스 버스(8)를 통해서 전송된 내부 어드레스 신호를 디코딩한다. 스위칭부(9C)는 메모리셀 어레이(6)의 워드라인을 선정하기 위해 제1 및 제2 디코딩부(9A 및 9B)의 디코딩 결과 중 하나를 선택한다. 래치부(9D)는 스위칭부(9C)의 출력을 래치한다. 다만, 본 실시예 역시 래치부(9D)는 필수적인 사항은 아니다. 제어기(10)는 어드레스 활성화 신호에 따라 동작모드를 결정하고 행디코더(9)의 스위칭부(9C)를 제어한다.
본 발명의 제2 측면의 반도체 메모리에 따르면, 외부 및 내부 어드레스 신호가 어드레스 활성화 신호에 따라 제1 및 제2 어드레스 버스(7 및 8)를 통해서 전송되고, 제어기(10)가 어드레스 활성화 신호에 따라 동작모드를 결정하기 이전에 상기 어드레스 신호들이 행 디코더(9)의 제1 및 제2 디코딩부(9A 및 9B)에서 디코딩된다. 제1 및 제2 디코딩부(9A 및 9B)의 디코딩결과 중 하나가 제어기(10)에 의해 결정된 동작모드에 따라 스위칭부(9C)에 의해 선택되어 메모리셀(6)의 워드라인을 선택하기 위해 사용된다. 이 배열은 디코딩 시간을 짧게 하고 메모리 억세스 속도를 향상시킨다.
스위칭부(9C)의 출력이 워드라인을 선택하면서 래치부(9D)에 의해 래치되는 경우에는 제1 및 제2 어드레스 버스(7 및 8)는, 칩 리셋동작을 실행할 때 선택된 워드라인을 리셋하는 것에 관계없이, 리셋될 수 있다. 이것은 리셋시간을 짧게 한다.
제8도는 본 발명의 제3 측면에 따른 반도체 메모리의 원리를 도시하는 블럭도이다.
제8도에서, 반도체 메모리는 어드레스 신호를 디코딩하기 위해 제3 실시예에 따른 어드레스 디코더(행디코더)(12)를 포함하고 있다. 래치부(12A)는 디코딩된 결과를 래치하고 메모리셀 어레이(11)에서의 메모리셀을 선택한다.
본 발명의 제3측면의 반도체 메모리에 따르면, 이동통신(12)의 디코딩된 결과는 메모리셀 어레이(11)의 메모리셀을 선택하면서 래치부(12A)에 의해 래치된다. 칩 리셋 동작에 있어서, 어드레스 신호는 선택된 메모리셀을 리셋하는 것에 관계없이 리셋될 수 있으며, 이로 인해 리셋 시간을 단축시키게 된다.
본 발명의 실시예에 따른 반도체 메모리가 제9도 내지 17도를 참조하여 설명된다.
제12도는 본 발명 메모리를 개략적으로 도시하는 블럭도이고, 제9도는 본 발명의 일실시예에 따른 반도체 메모리를 도시하는 블럭 회로도이다.
제12도에서, 메모리셀 어레이(21)는 많은 메모리셀로 구성되어 있다. 메모리셀 어레이(21)는 워드드라이버(22), 행 디코더(23), I/O 게이트와 함께 하는 감도증폭기(24), 및 열 디코더(25)에 접속되어 있다.
행 디코더(23)는 제1 어드레스 버스(REA)를 통해서 행 어드레스 버스(26)에 접속되고 제2 어드레스 버스(RCA)를 통해서 리프레시어드레스카운터(27)에 접속되어 있다. 행 어드레스 버스(26)는 제어기(도시되지 않음)로 부터의 다수의 비트(이 실시예에서 3비트)로 구성된 외부 어드레스 신호(EA)를 수신하여 그 신호를 행 디코더(23)로 제공한다.
리프레시어드레스 카운터(27)는, 행 디코더(23)에 다수의 비트(이 실시예에서 3비트)로 구성된 내부 어드레스 신호(CA)를 제공한다.
어드레스 활성화 신호로서 작용하는 행 어드레스 스트로브 신호() 및 열 어드레스 스트로브 신호()의 레벨에 따라, 행-시스템 제어기(28)는 워드드라이버(22), 행 디코더(23), 행 어드레스 버스(26) 및 리프레시어드레스카운터(27)를 제어한다.
열 디코더(25)는 어드레스 버스(29)를 통하여 열 어드레스 버스(30)에 접속된다. 버퍼(30)는 제어기로부터 다수의 비트(이 실시예에서 3비트)로 구성된 외부 어드레스 신호(EA)를 수신하며 열디코더(25)에 그 신호를 제공한다.
AND 회로(32)는, 열 어드레스 스트로브 신호()는 물론, 행 시스템 제어기(28)로부터의 제어신호(RASZ)도 수신한다. AND 회로(32)의 출력신호의 레벨에 따라, 열 시스템에 따라, 열 시스템 제어기(31)는 I/O 게이트와 함께 하는 감도 증폭기(24), 열 디코더(25), 및 열 어드레스 버스(30)를 제어한다. 열 시스템 제어기(31)는, 메모리셀 어레이(21)의 데이터(Dout) 독출을 제공하기 위해, 판독동작동안 데이터 출력 버퍼(33)를 제어한다.
기록 클럭 발생기(34)는 기록제어신호()와 마찬가지로 열 시스템 제어기(31)의 출력신호를 수신하고, 기록동작동안 기록데이타(Din)를 수신하기 위해 데이타 입력버퍼(35)를 제어한다.
제9도에 도시된 바와 같이, 행 어드레스 버스(36)는 버퍼 셀로서 작용하는 3개의 어드레스 래치회로(37A 내지 37C)로 구성되어 있다. 어드레스 래치회로(37A 내지 37C)는, 나중에 설명될 클럭 발생기(38)로부터의 제어신호(RASX)와 마찬가지로, 3비트 외부 어드레스 신호(EA)의 비트(EA0 내지 EA2)를 각각 수신한다. 제어신호(RASX)가 레벨 'L'에 있을 때, 어드레스 래치회로(37A 내지 37C)는 입력단자(Ain)로 공급된 비트 데이터(EA0 내지 EA2)를 래치하고, 그것들을 어드레스 버스(REA)의 신호선(REA0 내지 REA2)을 통해서 행 디코더(23)로 전송한다.
제9도에 도시된 바와 같이, 행 시스템 제어기(28)는, 클럭 발생기(38), 모드결정회로(39), 및 스위칭 회로(40)로 구성되어 있다.
제14는 제9도의 반도체 메모리의 실제 칩 배치도를 도시하고 있다. 그 형태에 있어서, 코어부(100)는 메모리셀, 감도증폭기, 열디코더, 워드드라이버(22), 및 행(어드레스) 메인 디코더를 포함하고 있다. 제14도 및 제2도가 서로 비교된다. 제2도의 종래의 반도체 메모리에서, 모드결정회로(87)의 출력신호(모드신호)(MODE 및)를 수신하기 위한 스위칭 회로(89)는 모드결정회로(87)의 부근에 배치되어 있고, 스위칭 회로(89)의 출력 신호는 버퍼셀(93A,93B)등에 공급된다. 반면에, 제14도의 본 발명의 반도체 메모리에 있어서, 모드결정회로(39)의 출력신호(모드신호)(MODE 및)를 수신하기 위한 스위칭회로(40)는 행 디코더(70(23))이 부근에 배치되어 있고, 스위칭 회로(40)의 출력신호는 행 디코더(70(23))의 디코더 셀에 공급된다.
제10도는 제9도의 반도체 메모리의 행 시스템 제어기(28)의 일예를 도시한 회로도이다.
제10도에서, 클럭 발생기(38)는 2 인버터(41)를 포함하고 있다. 행 어드레스 스트로브 신호()에 따라, 클럭 발생기(38)는, 제어신호(RASX)를 모드결정회로(39), 스위칭 회로(40), 및 행 어드레스 버스(36)(제9도)로 제공한다.
모드결정회로(39)는 NAND 회로 44는 인버터(42 및 43)를 통해서 행 어드레스 스트로브 신호() 및 열 어드레스 스트로브 신호()를 수신한다. 또 다른 NAND 회로 45는 인버터(42)를 통해서 행 어드레스 스트로브 신호() 및 열 어드레스 스트로브 신호()를 수신한다. 각 래치회로(48 및 49)는 2 인버터로 구성되어 있다. 래치회로(48 및 49)의 입력단자는 각각의 NMOS 트랜지스터(46 및 47)를 통해서 NAND 회로(44 및 45)에 접속되어 있다. NMOS 트랜지스터(46 및 47)의 게이트 단자는 제어신호(RASX)를 수신한다. 다른 래치회로(48 및 49)의 출력단자는 각각의 또 다른 인버터 50 및 51에 접속되어 있다.
행 어드레스 스트로브 신호()가 레벨 'H'에 있는 열 어드레스 스트로브 신호()와 함께 레벨 'L'로 변화할 때, 모드결정회로(39)는 그것이 통상적인 판독/기록 동작이라고 결정하여, 모드신호(MODE)를 레벨 'H'로, 모드신호()를 레벨 'L'로 세트한다. 즉, 행 어드레스 스트로브 신호()가 레벨 'L'로 변화할 때, NAND 회로 44는 레벨 'H'의 출력을 제공하고 NAND 회로 45는 레벨 'L'의 출력을 제공한다.
이때, 클럭 발생기(38)의 제어신호(RASX)는 NMOS 트랜지스터(46 및 47)를 턴 온하기 위해 여전히 레벨 'H'에 있다.
결과적으로, NAND 회로(44 및 45)의 출력은 래치회로(48 및 49)로 전송되어, 모드신호(MODE)를 레벨 'H'로 세트하고 모드신호()를 레벨 'L'로 세트한다.
행 어드레스 스트로브 신호()가 레벨 'L'에 있는 열 어드레스 스트로브 신호()와 함께 레벨'L'로 변화할 때, 모드결정회로(39)는 그것이 메모리셀 어레이(21)의 리프레시동작이라고 결정하여, 모드신호(MODE)를 레벨 'L'로, 모드신호()를 레벨 'H'로 세트한다. 즉, 클럭 발생기(38)의 제어신호(RASX)가 레벨 레벨 'L'로 변화하기 직전, NAND 회로 44는 레벨 'L'의 출력을 제공하고 NAND 회로 45는 레벨 레벨 'H'의 출력을 제공하며, NAND 회로 44 및 45의 출력은, 모드신호(MODE)를 레벨 'L'로, 모드신호()는 레벨 레벨 'H'로 세트하기 위해 래치회로(48 및 49)에 의해 래치된다.
행 어드레스 스트로브 신호()가 레벨 'H'에 있을 때, 모드결정회로(39)는 레벨 'H'의 모드신호들(MODE 및)을 제공한다. 스위칭 회로(40)는 NAND 회로(52 내지 54) 및 인버터(55 내지 57)로 구성되어 있다. 2-입력 NAND 회로 52는 상기 모드신호(보수신호)들(MODE 및)을 수신한다. 3-입력 NAND 회로 53은 인버터를 통한 모드신호(MODE), NAND 회로(52)의 출력신호, 및 제어신호(RASX)를 수신한다. 3-입력 NAND 회로 53은 인버터를 통한 모드신호(MODE), NAND 회로(52)의 출력신호, 및 제어신호(RASX)를 수신한다.
3-입력 NAND 회로 53의 출력단자는 인버터 56에 접속된다. 3-입력 NAND 회로 54는 인버터(55)를 통해서 모드 신호(), NAND 회로(52)의 출력 신호, 및 제어신호(RASX)를 수신한다. 3-입력 NAND 회로 54의 출력단자는 인버터 57에 접속된다.
레벨 'H'에 있는 제1 모드신호(MODE) 및 레벨 'L'에 있는 다른 제2 모드신호()를 갖는 통상적인 판독/기록동작에 있어서, 스위칭 회로(40)는 행 디코더(23)에 레벨 'H'의 제1 스위칭 제어신호 NORZ 및 레벨 'L'의 제2 스위칭 제어 신호 REFZ를 제공한다. 레벨 'L'에 있는 제1 모드 신호(MODE) 및 레벨 'H'에 있는 다른 제2 모드신호()를 갖는 리프레시동작에 있어서, 스위칭회로(40)는 행 디코더(23)에, 레벨 'L'의 제1 스위칭 제어 신호 NORZ 및 레벨 'H'의 제2 스위칭 제어신호 REFZ를 제공한다.
모드신호(MODE 및) 모두가 레벨 'H'에 있을 때, 스위칭 회로(40)는 각 레벨이 모두 'L'인 스위칭 제어신호를 NORZ 및 REFZ를 제공한다.
제9도에 도시된 바와 같이, 행 디코더(23)는 8개이 디코더 셀(58A 내지 58H)로 구성되어 있다. 각 디코더 셀(58A 내지 58H)은, 래치부(62), 디코딩부(61), 하나의 스위칭 소자로서 작용하는 MOS 트랜지스터로 각각 구성되어 있는 3개의 제2 스위치(60a 내지 60c), 또 다른 스위칭 소자로서 작용하는 MOS 트랜지스터로 각각 구성되어 있는 3개의 제1 스위치(59a 내지 59c)로 구성되어 있다. 제1 스위치(59a 내지 59c)의 드레인 단자는, 각각 외부 어드레스 신호(EA)의 비트(EA0 내지 EA2)를 수신하는 제1 어드레스 버스(REA)의 신호선(REA0 내지 REA2)과 접속된다. 제1 스위치(59a 내지 59c)의 소오스(source) 단자는, 각각 디코딩부(61)의 3 입력선(61a 내지 61c)에 접속된다. 제1 스위치(59a 내지 59c)의 게이트 단자는 스위칭 회로(40)로부터 제1 스위칭 제어신호(NORZ)를 수신한다. 제2 스위치(60a 내지 60c)의 드레인 단자는, 각각 리프레시어드레스카운터(27)로 부터 내부 어드레스 신호(CA)의 비트(CA0 내지 CA2)를 수신하는 제2 어드레스버스(RCA)의 신호선(RCA0 내지 RCA2)에 접속된다. 제2 스위치(60a 내지 60c)의 소오스 단자는, 각각 디코딩부(61)의 3 입력선(61a 내지 61c)에 접속된다. 제2 스위치(60a 내지 60c)의 게이트 단자는 스위칭 회로(40)로부터 제2 스위칭 제어신호(REFZ)를 수신한다.
레벨 'H'에 있는 제1 스위칭 제어신호(NORZ)를 갖는 통상적인 판독/기록동작에 있어서, 각 디코더 셀(58A 내지 58H)에 있는 3개의 제1 스위치(59a 내지 59c)는 제1어드레스 버스(REA)를 선택하기 위해 턴-온(turn on)되어, 외부 어드레스 신호(EA)의 비트 데이터(EA0 내지 EA2)가 각 셀의 디코딩부(61)에 공급되도록 한다.
레벨 'H'에 있는 제1 스위칭 제어신호(REFZ)를 갖는 리프레시동작에 있어서, 각 디코더 셀(58A 내지 58H)에 있는 3개의 제2 스위치(60a 내지 60c)는 제2 어드레스 버스(RCA)를 선택하기 위해 턴-온되어, 내부 어드레스 신호(CA)의 비트데이타(CA0 내지 CA2)가 각 셀의 디코딩부(61)로 공급되도록 한다. 제11도는 제9도의 반도체 메모리의 래치부(62) 및 디코딩부(61)의 예를 도시하는 회로도이다.
제11도에 있어서, 제1 디코더셀(58A)의 디코딩부(61)는 하나의 PMOS 충전용(charging) 트랜지스터(63) 및 3개의 NMOS 디코딩(decoding) 트랜지스터(64a 내지 64c)로 구성되어 있다. 이들 트랜지스터는 고 전위전원(Vcc) 및 저전위전원(GND)간에 직렬로 연결되어 있다. 충전용 트랜지스터(63)의 게이트 단자는 리셋신호()를 수신한다.
오로지 대기 상태하에서, 다시 말해 판독/기록동작도 리프레시동작도 아닐 때, 리셋신호()는 노드(α)를 레벨 'H'로 세트하는 충전용 트랜지스터(63)를 턴-온시키기 위해 레벨 'L'로 세트된다. 판독/기록 동작 및 리프레시동작에서, 디코딩 트랜지스터들(64a 내지 64c)의 게이트 단자는 입력선(61a 내지 61c)을 통해서 외부 어드레스 신호(EA)의 비트데이타(EA0 내지 EA2)를 수신하거나, 또는 내부 어드레스 신호(CA)의 비트데이타(CA0 내지 CA2)를 수신한다.
모든 디코딩 트랜지스터(64a 내지 64c)가 턴-온되어질 때, 상기 노드(α)는 디코딩처리를 완결하기 위해 레벨 'L'로 세트된다. 다시 말해서 디코딩부(61)의 입력선(61a 내지 61c)상의 비트 데이터가 각각 1(고레벨 'H')일 때, 디코더 셀(58A)은 디코딩처리를 실행한다.
제2 내지 제8디코더 셀 58B 내지 58H 중의 어떠한 하나의 디코딩부(61)는, 세 개의 디코딩 트랜지스터(64a 내지 64c)가 PMOS 및 NMOS 트랜지스터의 적당한 조합인 점에서 제1 디코더 셀(58A)의 디코딩부(60)와 다르다.
래치부(62)는 PMOS 트랜지스터(65), NMOS 트랜지스터(66 및 67), 및 인버터(68)로 구성되어 있다. 이들 트랜지스터는 고전위 전원(Vcc) 및 저전위 전원(GND)간에 직렬로 접속되어 있다. PMOS 트랜지스터(65)의 드레인 단자는 디코딩부(61)의 노드(α)와 마찬가지로 인버터(68)의 입력 단자에 접속되어 있다. PMOS 및 NMOS 트랜지스터(65 및 67)의 게이트 단자는 인버터를 형성하기 위해 인버터(68)의 출력단자에 접속되어 있다. NMOS 트랜지스터(66)의 게이트단자는 리셋신호()를 수신하여, 트랜지스터(66)가 판독/기록동작 및 리프레시동작에서 턴-온되어지고, 대기상태하에서 턴-오프되어지도록 한다.
따라서, 판독/기록동작 및 리프레시동작에 있어서, 디코딩부(61)의 노드(α)의 레벨은 인버터(68), 및 PMOS와 NMOS 트랜지스터(65 및 67)에 의해 래치되고, 노드(α)의 레벨의 역이 디코딩된 어드레스로서 워드드라이버(22)로 제공된다. 대기 상태에서, 인버터(68)는 디코딩된 어드레스 0(저레벨 'L')을 제공하기 위해 레벨 'H'의 입력을 수신한다.
상기 반도체 메모리의 동작이 설명된다.
제13도는 제9도의 반도체 메모리의 동작을 설명하는 타이밍 챠트이다. 레벨 'H'에 있는 열 어드레스 스트로브 신호()와 함께, 행 어드레스 스트로브 신호()가 레벨 'L'로 변화할 때, 통상적인 판독/기록동작이 실행된다. 행 어드레스 스트로브 신호()가 레벨 'L'로 변화할 때, 클럭발생기(38)로부터의 제어신호(RASX)는 레벨 'L'로 변화한다. 이와 동시에, 행 어드레스 버스(36)의 어드레스 래치회로(37A 내지 37C)의 입력단자(Ain)는 외부 어드레스 신호(EA)의 비트 데이터(EA0 내지 EA2)를 수신한다(제9도). 따라서, 어드레스 래치회로(37A 내지 37C)는 비트 데이터(EA0 내지 EA2)를 래치하여 그들을 제1 어드레스 버스(REA)의 신호선(REA0 내지 RDA2)을 통하여 행 디코더(23)로 전송한다.
행 어드레스 스트로브 신호()가 레벨 'H'에 있는 열 어드레스 스트로브 신호()를 갖는 레벨 'L'로 변화할 때, 모드 결정회로(39)는 그것이 판독/기록동작이라고 결정하고 레벨 'L'의 제2 모드신호()를 제공한다(제1 모드신호 MODE는 'H'). 결과적으로, 행 디코더(23)의 각 디코더 셀(58A 내지 58H)에서의 제1 스위치들(59a 내지 59c)을 턴-온하기 위해 스위칭회로(40)는 제1 스위칭제어신호(NORZ)를 레벨 'H'로 스위칭하고 이로서 제1 어드레서 버스(REA)의 신호선(REA0 내지 REA2)을 선택하고 외부 어드레스 신호(EA)의 비트데이타(EA0 내지 EA2)를 모든 디코딩부(61)에 제공한다.
디코더 셀(58A 내지 58H)중 하나의 디코딩부(61)는 외부 어드레스 신호(EA)를 디코딩하고, 디코딩된 어드레스를 신호선을 통해서 워드드라이버(22)로 전송한다. 그후 워드드라이버(22)는 워드라인을 선택한다.
제13도에 있는 이점쇄선에 의해 나타난 바와 같이, 레벨 'L'에 있는 열 어드레스 스트로브 신호()와 함께, 행 어드레스 스트로브 신호()가 레벨 'L'로 바뀔 때, 리프레시 동작이 실행된다. 클럭 발생기(38)의 제어신호(RASX)가 레벨 'L'로 바뀔 때, 행 어드레스 버스(36)의 어드레스 래치회로(37A 내지 37C)의 입력단자(Ain)는 외부 어드레스 신호(EA)의 비트 데이터(EA0 내지 EA2)를 수신하고, 비트데이타(EA0 내지 EA2)는 어드레스 래치회로(37A 내지 37C)에 의해 래치된다.
모드결정회로(39)가 그것이 리프레시동작이라고 결정할 때, 제1모드신호(MODE)는 이점쇄선으로 나타난 바와 같이 레벨 'L'로 바뀐다(제2 모드신호는 'H')
그때, 스위칭 회로(40)의 제2 스위칭 제어신호(REFZ)는 행 디코더(23)의 디코더 셀(58A 내지 58H)에서의 제2 스위치들(60a 내지 60c)을 턴-온하기 위해 이점쇄선으로 나타난 바와 같이 레벨 'H'로 바꿈으로서, 제2 어드레스 버스(RCA)의 신호선(RCA0 내지 RCA2)을 선택하고 내부 어드레스 신호(CA)의 비트 데이터(CA0 내지 CA2)를 전송한다.
제1 내지 제8 디코더 셀(58A 내지 58H)중의 해당되는 어느 하나의 디코딩부(61)가 내부 어드레스 신호(CA)를 디코딩하고 디코딩된 어드레스를 신호선을 통해서 워드드라이버(22)로 전송함으로서 워드라인을 선택한다.
칩 리셋 동작이 설명된다. 칩 리셋 동작이 실행될 때, 래치부(62)는 디코딩부의 디코딩된 결과를 래칭하고 워드라인이 선택된다. 행 스트로브 신호()가 레벨 'H'로 바뀌고 클럭 발생기(38)의 제어신호(RASX)가 제13도에 도시된 바와 같이 레벨 'H'로 바뀔 때, 모드결정회로(39)의 모드신호(MODE 또는)는 레벨 'H'로 환원되고, 제1 및 제2 어드레스 버스(REA 및 RCA)는 리셋된다. 또한, 행 어드레스 스트로브 신호()가 레벨 'H'로 바뀌고 클럭 발생기(38)의 제어신호(RASX)가 레벨 'H'로 바뀔 때, 스위칭 회로(40)의 스위칭 제어신호들(NORZ 및 REFZ)은 레벨 'L'로 바뀐다.
그후, 선택된 워드라인은 리셋신호(SR1)에 대응하여 리셋되고, 각 디코더 셀(58A 내지 58H)에서의 디코딩부(61) 및 래치부(62)는 리셋신호()에 대응하여 리셋됨으로서, 칩 리셋 동작을 완결한다.
이러한 방식으로, 이 실시예는 제1 및 제2 어드레스 버스(REA 및 RCA)를 준비시키고, 리프레시어드레스카운터(27)의 외부 어드레스 신호(EA) 및 내부 어드레스 신호(CA)를 클럭 발생기(38)의 제어신호(RASX)에 따라 행 디코더(23)로 전송한다. 따라서, 이 실시예는, 디코딩시간을 짧게 하고 메모리 억세스 속도를 개선하기 위해, 어드레스신호를 행 디코더(23)로 전송하는 시간을 감소시킬 수 있다.
본 실시예에 따르면, 디코딩부(61)의 디코딩 결과는 래치부(62)에 의해 래치되어 워드라인을 선택하는데 사용된다. 칩 리셋 동작을 실행할 때, 본 실시예는 선택된 워드라인의 리셋에 관계없이 제1 및 제2 어드레스 버스(REA 및 RCA)를 리셋한다.
제15도는 본 발명의 타 실시예에 따른 반도체 메모리를 도시하고 있는 블럭 회로도이고, 제16도는 제15도의 반도체 메모리 디코더 셀을 도시하는 회로도이다. 이들 도면에 있어서, 제9도 내지 12도의 실시예를 참조하여 설명된 것들과 동일한 부위는 동일한 부재번호로서 나타나서, 그들에 대한 설명은 반복되지 않는다.
제15도에 있어서, 행 디코더(70)는 8개의 디코더 셀(71A 내지 71H)로 구성되어 있다.
각 디코더 셀(71A 내지 71H)은 제1 및 제2 디코딩부(72A 내지 72B), 스위칭부(73), 및 래치부(62)로 구성되어 있다. 역시 여기서도 래치부는 필수적인 사항은 아니다.
제16도에 도시된 바와 같이, 제1 디코더부(71A)의 제1 디코딩부(72A)는 직렬로 접속된 3개의 NMOS 디코딩 트랜지스터(74a 내지 74c)로 구성되어 있다. 디코딩 트랜지스터(74a 내지 74c)의 게이트 단자는, 각각 제1 어드레스 버스(REA)의 신호선(REA0 내지 REA2)에 접속되어 있다. 판독/기록동작 및 리프레시동작에 있어서, 제1 디코딩부(72A)는 외부 어드레스 신호(EA)를 디코딩한다. 제2 디코딩부(72B)는 직렬로 접속된 3 NMOS 디코딩 트랜지스터(75a 내지 75c)로 구성되어 있다. 디코딩 트랜지스터(75a 내지 75c)의 게이트 단자는, 각각 제2 어드레스 버스(RCA)의 신호선(RCA0 내지 RCA2)에 접속되어 있다. 판독/기록동작 및 리프레시동작에 있어서, 제2 디코딩부(72B)는 내부 어드레스 신호(CA)를 디코딩한다.
스위칭부(73)는, 제1 디코딩부(72A) 및 충전용 트랜지스터(63)간에 배치된 NMOS 트랜지스터(76) 및 제2 디코딩부(72B) 및 충전용 트랜지스터(63)간에 배치된 NMOS 트랜지스터(77)로 구성되어 있다. NMOS 트랜지스터(76 및 77)의 게이트 단자는, 각각 스위칭회로(40)로부터 스위칭 제어신호(NORZ 및 REFZ)를 수신한다. 레벨 'H'에 있는 제1 스위칭 제어신호(NORZ)를 갖는 통상적인 판독/기록 동작에 있어서, NMOS 트랜지스터(76)가 턴-온되어, 제1 디코딩부(72)의 디코딩결과가 래치부(62)로 제공되도록 한다. 레벨 'H'에 있는 제2 스위칭 제어신호(REFZ)를 갖는 리프레시동작에 있어서는, NMOS 트랜지스터(77)가 턴-온되어, 제2상기부(72B)의 디코딩 결과가 래치부(62)로 제공된다.
제2 내지 제8 디코더 셀(71B 내지 71H)중 임의의 한에 있는 제1 및 제2 디코딩부(72A 및 제72B)는, 각각 3개의 디코딩 트랜지스터(74a 내지 74c 및 75a 내지 75c)가 PMOS 및 NMOS 트랜지스터의 적당한 조합으로 형성되어 있다는 점에서 제1 디코더 셀(71A)의 제1 및 제2 디코딩부(72A 및 72B)와 다르다.
이러한 방식으로, 이 실시예는, 또한 제1 및 제2 어드레스 버스(REA 및 RCA)를 배열하고, 리프레시어드레스카운터(27)의 내부 어드레스 신호(CA) 및 외부 어드레스 신호(EA)를 클럭발생기(38)의 제어신호(RASX)에 따른 행 디코더(70)로 전송하고, 제1 및 제2 디코딩부(72A 및 72B)에 있는 외부 어드레스 신호(EA) 및 내부 어드레스 신호(CA)를 디코딩하여 그 디코딩된 결과 중 하나를 선택한다. 이 배열은 전체 디코딩시간을 짧게 하고 메모리 억세스 속도를 개선한다.
한편, 이 실시에에 따르면, 스위칭부(73)에 의해 선택된 제1 및 제2 디코딩부(72A 및 72B)중 어느 하나의 디코딩된 결과가 래치부(62)에 의해 래치되어 워드라인을 선택하는데 사용될 수 있다. 칩 리셋 동작을 실행할 때, 이 경우에는 선택된 워드라인의 리셋에 관계없이 제1 및 제2 어드레스 버스(REA 및 RCA)를 리셋할 수 있어서, 리셋 시간 및 싸이클 시간을 짧게 한다.
제17도는 프리디코더로서 작용하는 제16도의 디코더 셀을 갖는 행 디코더 및 워드드라이버를 도시하는 회로도이다. 이 도면에서, 실시예는 어드레스 사전 디코더(행 프리디코더)(71A´), 블럭디코더(12), 메인 디코더(행 메인 디코더)(130), 및 워드드라이버(140)로 구성되어 있다.
행 프리디(71A´)는 제17도의 디코더 셀(71A)과 동일한 배열을 갖는다. 그러나, 제17도의 행 프리디코더(71A´)는 소정의 출력레벨을 제공하기 위해 2 인버터(101 및 102)를 포함하고 있다. 제14도에서, 행 메인디코더(130)는 워드드라이버(22)(140)의 부근에 배치되어 있고, 인버터(101 및 102)는, 워드드라이버(22)의 부근에 배치된 행 메인 디코더(130) 및 행 디코더(70)(행 프리디코더(71A´))간에 필요한 전위를 확보하기 위해, 행 프리디코더(71A´)의 출력단에 배치되어 있다. 유사하게, 2 인버터는 블럭 디코더(120)의 출력단에 배치되어 있다.
제17도에 도시된 바와 같이, 본 발명에 따르는 디코더 셀이 반도체 메모리(DRAM)의 프리디코더로서 작용할 수 있다.
행 프리디코더(71A´)의 충전용 트랜지스터(63)의 게이트 단자는 리셋신호()를 수신한다. 대기상태에서만, 즉 판독/기록동작도 리프레시동작도 아닐때에만 리셋 신호()는, 레벨 'H'로 노드(α)를 세트시키는 충전용 트랜지스터(63)를 턴-온하기 위해, 레벨 'L'로 세트된다. 리셋 신호()는 또한 NMOS 트랜지스터(66)의 게이트 단자에 있게된다. 트랜지스터(66)는 판독/기록 동작 및 리프레스동작에서 턴-온되어지며 대기상태에서 턴-오프된다. 메인 디코더(130)의 트랜지스터(131)의 게이트 리셋신호(RESET)를 수신한다. 메인 디코더(130)의 트랜지스터(132 및 133)의 게이트는 행 프리디코더(71A´)로부터 프리디코딩된 어드레스를 수신한다.
더욱 엄밀하게, 제17도의 반도체 메모리는, 예컨대 4메가 비트 DRAM이다. 블럭 디코더(120)는 4 메가비트간에서 1메가비트를 선택하고, 선택된 1메가비트간에서, 3비트-입력 행 프리디코더(71A´)는 8개의 선택 중 하나를 선정한다. 그후, 메인 디코더(130)의 행 프리디코더의 시스템은 1 메가비트간에서 64 킬로비트를 선택한다. 워드드라이버(140)는 4선택 중 하나를 선정할 수 있고, 메인 디코더(130)는 16킬로비트를 선택할 수 있다.
본 발명의 실시예에 따른 반도체 메모리에서, 행 디코더(23 및 70)의 각 디코더 셀은 디코딩된 결과를 래칭하기 위한 래치부를 가질 수 있다. 상기 래치부는 열 디코더(25)에 배열가능하다. 열 디코더(25)에 래치부가 장치되어 있을 때, 어드레스 디코더(행 디코더 또는 열 디코더)로 부터의 디코딩된 결과는 메모리셀어레이(21)에서 메모리셀을 선택하도록 래치부에 의해 래치된다. 칩 리셋 동작을 실행할 때, 이 배열은 선택된 메모리셀의 리셋에 관계없이 어드레스 신호를 리셋가능하며, 이에 따라 리셋 시간을 짧게 한다.
상기에 상세히 설명된 바와 같이, 본 발명의 제1 측면에 따른 반도체 메모리는, 동작모드가 결정되기 이전, 외부 및 내부 어드레스 신호를 어드레스 활성화 신호에 따라 제1 및 제2 어드레스 버스를 통하여 행 디코더로 전송한다. 따라서 이러한 측면은, 전송시간을 짧게 하고, 디코딩속도를 개선하며, 메모리의 고속억세스를 달성하게 한다. 이러한 측면에 더하여, 디코딩부의 디코딩된 결과는 래치부에 의해 래치되며 워드라인을 선택하기 위해 사용되면, 칩 리셋동작을 실행할 때, 이러한 측면이 선택된 워드라인을 리셋함에 관계없이 제1 및 제2 어드레스 버스를 리셋가능하게 하고, 이에 따라 리셋시간 및 사이클 시간을 단축시킨다.
본 발명의 제2 측면에 따른 반도체 메모리는 외부 및 내부 어드레스 신호를, 어드레스 활성화 신호에 따른 제1 및 제2 어드레스 버스를 통해서 행 디코더의 제1 및 제2 디코딩부로 전송하여, 동작모드가 결정되기 이전 디코딩부에서 신호를 디코딩한다.
이 배열은 디코딩시간을 짧게 하고 메모리의 고속 억세스를 달성하도록 한다. 또한, 스위칭부의 출력이 래치부에 의해 래치되고 워드라인을 선택하기 위해 사용되면, 제1 및 제2 어드레스 버스는 선택된 워드라인을 리셋함에 관계없이 칩 리셋 동작으로 리셋될 수 있으며, 이로 인해 리셋 시간 및 싸이클 시간을 단축시킬 수 있다.
본 발명의 제3 측면에 따르면 반도체 메모리는 어드레스 디코더로부터 디코딩된 결과를 래칭하기 위한 래치부를 포함하고 있다. 래치된 데이터는 메모리 셀 어레이에서 메로리셀을 선택하기 위해 사용된다. 칩리셋 동작을 실행할 때, 이 배열은 선택된 메모리셀을 리셋함에 관계없이 어드레스 신호를 리셋할 수 있으며, 이로 인해 리셋 시간을 단축시킨다.

Claims (11)

  1. 반도체 메모리에 있어서, 워드라인들을 갖는 메모리셀 어레이(1); 어드레스 스트로브 신호에 따라 외부 어드레스 신호를 전송하는 제1 어드레스 버스(2); 상기 어드레스 스트로브 신호에 따라 내부 어드레스 신호를 전송하는 제2 어드레스 버스(3); 상기 제1 어드레스 버스로부터 상기 외부 어드레스 신호를, 상기 제2 어드레스 버스로부터 상기 내부 어드레스 신호를 수신하는 어드레스 디코더(4); 및 상기 어드레스 스트로브 신호에 따라 상기 반도체 메모리의 동작모드를 결정하는, 그리고 상기 어드레스 디코더가 상기 외부 어드레스 신호 및 상기 내부 어드레스 신호를 수신한 후에 상기 결정된 동작모드를 나타내는 대응 동작 모드신호를 상기 어드레스 디코더에 제공하는, 제어기(5)를 포함하되; 상기 어드레스 디코더(4)는 : 상기 대응 동작모드신호에 응하여 상기 수신된 외부 어드레스 신호와 상기 수신된 내부 어드레스 신호 중의 하나를 선택하는 스위칭부(4B)와; 상기 제1 어드레스 버스를 통하여 전송된 상기 외부 어드레스 신호와 상기 제2 어드레스 버스를 통하여 전송된 상기 내부 어드레스 신호중에서 선택된 상기 신호를 디코딩하는, 그리고 상기 외부 어드레스 신호와 상기 내부 어드레스 신호중에서 선택되고 디코딩된 상기 신호에 기하여 상기 메모리셀 어레이의 상기 워드라인들중의 하나를 선택하는, 디코딩부(4A)를 구비하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 어드레스 디코더(4)는, 상기 디코딩부(4A)의 외부 및 내부 어드레스 신호중에서의 상기 디코딩된 것을 래칭하기 위한 래치부(4C)를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 상기 어드레스 디코더(4)가, 동적 램에 대해 행 디코더로서 작용하는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 상기 어드레스 디코더(4)가, 행 디코더의 프리디코더를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  5. 반도체 메모리에 있어서, 워드 라인들을 갖는 메모리셀 어레이(6); 어드레스 활성화 신호에 따라 외부 어드레스 신호를 전송하는 제1 어드레스 버스(7); 상기 어드레스 활성화 신호에 따라 내부 어드레스 신호를 전송하는 제2 어드레스 버스(8); 어드레스 디코더(9); 및 상기 어드레스 활성화 신호에 상기 반도체 메모리의 동작모드로 결정하고, 상기 결정된 동작모드를 나타내는 대응 동작모드신호를 출력하는, 제어기(10)를 포함하되; 상기 어드레스 디코더(9)는 : 상기 제1 어드레스 버스(7)를 통해서 전송된 상기 외부 어드레스 신호를 디코딩하는 제1 디코딩부(9A)와, 상기 제2 어드레스 버스(8)를 통해서 전송된 상기 내부 어드레스 실시예를 디코딩하는 제2 디코딩부(9B)와, 상기 대응 동작 모드 신호에 응하여 상기 메모리셀 어레이(6)의 상기 워드 라인들 중의 하나를 선정하도록 상기 디코딩된 외부 어드레스 신호 및 내부 어드레스 신호 중 하나를 선택하는 스위칭부(9C)를 포함하는 것을 특징으로 하는 반도체 메모리.
  6. 제5항에 있어서, 상기 어드레스 디코더(9)가, 스위칭부(9C)의 출력을 래칭하기 위한 래치부(9D)를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  7. 제5항에 있어서, 상기 어드레스 디코더(9)가, 동적램에 대해 행 디코더로서 작용하는 것을 특징으로 하는 반도체 메모리.
  8. 제7항에 있어서, 상기 어드레스 디코더(9)가, 행 디코더가 프리디코더를 특징으로 하는 반도체 메모리.
  9. 반도체 메모리에 있어서, 최소한 하나의 메모리셀을 갖는 메모리셀 어레이(11); 해당 어드레스 신호를 전송하는 최소한 하나의 어드레스 버스; 상기 최소한 하나의 어드레스 신호를 수신하는 어드레스 디코더(12); 및 제어신호를 제공하는 제어기를 포함하되; 상기 어드레스 디코더(12)는; 상기 최소한 하나의 해당하는 어드레스 신호를 디코딩하는 디코딩부와, 상기 디코딩된 어드레스 신호를 래치하는 래치부(12A)를 포함하며; 상기 메모리셀 어레이의 상기 최소한 하나의 메모리셀 중 하나를 선택하도록, 상기 디코딩부는 상기 제어신호에 응하여 디코딩 동작을 수행하며, 상기 래치부는 상기 동일한 제어신호에 응하여 래치 동작을 수행하는 것을 특징으로 하는 반도에 메모리.
  10. 제9항에 있어서, 상기 어드레스 디코더(12)가, 동적 램에 대해 행 디코더로서 작용하는 것을 특징으로 하는 반도체 메모리.
  11. 제10항에 있어서, 상기 어드레스 디코더(9)가 행 디코더의 프리디코더를 더 포함하는 것을 특징으로 하는 반도체 메모리.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05234371A (ja) * 1992-02-21 1993-09-10 Fujitsu Ltd ダイナミックｒａｍ
JPH07169276A (ja) * 1993-12-13 1995-07-04 Toshiba Corp 同期型メモリ
JP3226426B2 (ja) * 1994-09-27 2001-11-05 松下電器産業株式会社 半導体メモリ及びその使用方法並びに画像プロセッサ
US5526320A (en) 1994-12-23 1996-06-11 Micron Technology Inc. Burst EDO memory device
US5717654A (en) * 1995-02-10 1998-02-10 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing
US5546353A (en) * 1995-05-26 1996-08-13 National Semiconductor Corporation Partitioned decode circuit for low power operation
DE69532376T2 (de) * 1995-05-31 2004-06-09 United Memories, Inc., Colorado Springs Schaltung und Verfahren zum Zugriff auf Speicherzellen einer Speicheranordnung
US5687121A (en) * 1996-03-29 1997-11-11 Aplus Integrated Circuits, Inc. Flash EEPROM worldline decoder
US5822252A (en) * 1996-03-29 1998-10-13 Aplus Integrated Circuits, Inc. Flash memory wordline decoder with overerase repair
US6209071B1 (en) 1996-05-07 2001-03-27 Rambus Inc. Asynchronous request/synchronous data dynamic random access memory
JP3827406B2 (ja) * 1997-06-25 2006-09-27 富士通株式会社 クロック同期型入力回路及びそれを利用した半導体記憶装置
US5923604A (en) * 1997-12-23 1999-07-13 Micron Technology, Inc. Method and apparatus for anticipatory selection of external or internal addresses in a synchronous memory device
JP3204450B2 (ja) * 1998-04-15 2001-09-04 日本電気株式会社 アドレスデコード回路及びアドレスデコード方法
US6072746A (en) * 1998-08-14 2000-06-06 International Business Machines Corporation Self-timed address decoder for register file and compare circuit of a multi-port CAM
US6144611A (en) * 1999-09-07 2000-11-07 Motorola Inc. Method for clearing memory contents and memory array capable of performing the same
US6185148B1 (en) * 2000-02-21 2001-02-06 Hewlett-Packard Company General purpose decode implementation for multiported memory array circuits
JP3376998B2 (ja) 2000-03-08 2003-02-17 日本電気株式会社 半導体記憶装置
JP3948933B2 (ja) * 2001-11-07 2007-07-25 富士通株式会社 半導体記憶装置、及びその制御方法
US6798711B2 (en) * 2002-03-19 2004-09-28 Micron Technology, Inc. Memory with address management
US7385858B2 (en) * 2005-11-30 2008-06-10 Mosaid Technologies Incorporated Semiconductor integrated circuit having low power consumption with self-refresh
JP2007293933A (ja) * 2006-04-21 2007-11-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP4984759B2 (ja) * 2006-09-05 2012-07-25 富士通セミコンダクター株式会社 半導体記憶装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5381021A (en) * 1976-12-27 1978-07-18 Nippon Telegr & Teleph Corp <Ntt> Address input circuit
JPS5381020A (en) * 1976-12-27 1978-07-18 Fujitsu Ltd Error check method for memory unit
US4207618A (en) * 1978-06-26 1980-06-10 Texas Instruments Incorporated On-chip refresh for dynamic memory
JPS55150191A (en) * 1979-05-08 1980-11-21 Nec Corp Information refreshing method of semiconductor integrated circuit
JPS55150192A (en) * 1979-05-08 1980-11-21 Nec Corp Memory unit
DE3232215A1 (de) * 1982-08-30 1984-03-01 Siemens AG, 1000 Berlin und 8000 München Monolithisch integrierte digitale halbleiterschaltung
JPS59157891A (ja) * 1983-02-25 1984-09-07 Toshiba Corp メモリ装置におけるメモリセル選択回路
JPS60167194A (ja) * 1984-02-09 1985-08-30 Fujitsu Ltd 半導体記憶装置
JPS6117292A (ja) * 1984-07-04 1986-01-25 Hitachi Ltd 半導体記憶装置
JPS6142795A (ja) * 1984-08-03 1986-03-01 Toshiba Corp 半導体記憶装置の行デコ−ダ系
JPS61126687A (ja) * 1984-11-22 1986-06-14 Hitachi Ltd ダイナミツク型ｒａｍ
JPS6117291A (ja) * 1985-06-21 1986-01-25 Hitachi Ltd メモリの駆動方式
JPH01205788A (ja) * 1988-02-12 1989-08-18 Toshiba Corp 半導体集積回路
JPH0221490A (ja) * 1988-07-07 1990-01-24 Oki Electric Ind Co Ltd ダイナミック・ランダム・アクセス・メモリ
JPH0713862B2 (ja) * 1988-08-31 1995-02-15 三菱電機株式会社 半導体記憶装置
JPH02141993A (ja) * 1988-11-21 1990-05-31 Toshiba Corp 半導体記憶装置
JPH02247892A (ja) * 1989-03-20 1990-10-03 Fujitsu Ltd ダイナミックランダムアクセスメモリ

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DE69130210D1 (de) 1998-10-22
EP0511397A4 (en) 1994-07-06
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EP0511397B1 (en) 1998-09-16

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