JPS6117291A - メモリの駆動方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体メモリの周辺回路、より詳細に言えば、
メモリセルの記憶情報の読取りに際して記憶情報に応じ
て微細な電位変化が現れるデータ線の電圧を、変化した
電圧に応じて選択的に上昇させる回路を有する半導体メ
モリの駆動方式に関する。　　　　゛ 〔発明の背景〕 従来、この種の半導体メモリの周辺回路として、第１図
に示すような２個のインバータで構成されたフリップフ
ロップからなる高感度センスアン、プＳＡを使用する回
路が提案されている。このような例は米国特許第３，６
００，６０９号公報に記載されている。この回路の動作
は次の通りである。

通常、動作開始直前まではプリチャージ信号Ｃ８は高レ
ベルをとり、電気的にほぼ平衡な２本のディジット−セ
ンス線り、Ｄは共に高レベルにプリチャージされる。デ
ィジット・センス線り。

Ｄに接続されるメモリセルが選択され、例えばセンス線
りが高レベルに、センス線りが低レベルの状態になった
とする（この時、プリチャージ信号Ｃ８は低レベルをと
る）。この状態で、セット信号ＳＥＴを印加すると、セ
ンスアンプＳＡを構成している両インバータに正帰還が
かけられて、ディジット・センス線りの電圧は急″速に
Ｏｖに落ち、一方、ディジット・センス線りの電圧は、
はじめセンス線りが高レベルにプリチャージされている
と云うことで成る程度電圧降下するが、センス線りがＯ
ｖに落着くのに呼応して成るスレッショルド電圧以上の
電圧に落着く。第２図はこの両ディジット・センス線り
、Ｄの電圧とセット信号ＳＥＴの関係を示すものである
。ここで、ｖｌは高レベル側の電圧を、ｖＯは低レベル
側の電圧を表わす。

ところで、この従来の回路を用いて、より高速動作をさ
せるには第２図に示すように、メモリセルから読み出さ
れたディジット・センス線り、Ｄ信号のｒｅ　１　ｎ　
、　　ａｔ　□　ｎの電圧差が少ない時点でセット信号
Ｓ”ＥＴをオンにしなければならない。しかし、第２図
で５ＥＴ２よりも５ＥＴＩの方が、セット後のディジッ
ト・センス線電圧の高レベルｖｌ側の電圧低下が著しく
なる。通常、外部にこのディジット・センス線電圧をと
り出すため、トランジスタのゲートが両センス線に接続
される。

したがって、ディジット・センス線の電圧低下が著しい
と、このトランジスタのゲート電圧が低下することにな
り、外部負荷の駆動能力が低下し、高速花にも限界があ
ることになる。セット後の高レベルｖｌ側のディジット
・センス線電圧とセット時間ｔとの関係を第３図に示す
。ここでｖ　ｔｈはスレッショルド電圧であ、る。

〔発明の目的〕

本発明は、上記従来例のディジット・センス線Ｄ’　、
Ｄ’など、メモリセルの記憶状報に応じて微少な電位変
化の現れるデータ線の電圧をその電圧に応じて選択的に
昇圧（ブースト）し、もってメモリの読取り電圧を大振
幅となすことを目的とする。

本発明の他の目的は駆動する際の負荷容量を減少させ、
高速動作、昇圧分の増大をなすことを目的とする。

［発明の概要〕 本発明は、所定の両端の電圧が所定のスレッショルド電
圧以上のときに容、量を有し、スレッショルド電圧以下
で実質的に容量のない可変容量素子の一端をメモリセル
の読取電圧の現れるセンス（データ）線に接続し、他−
を駆動して前記センス（データ）線の電圧を、読取電圧
に応じて選択的にブーストするものである。

更に本発明は、上記センス線を分割し、該センス線の負
荷（寄生）容量をセンスアンプや、ブートストラップ回
路から切り離すように、駆動するものである。

〔発明の実施例〕

本発明は、このようなディジット・センス線電圧の低下
をなくし、より高速動作を可能にした半導体メモリ周辺
回路を提供するもので、第１図に示す従来のセンスアン
プにブートストラップ（Ｂ　ｏｏｔｓｔｒａｐ）回路を
組合せたことを特徴とするものである。以下、実施例に
よって本発明の内容を詳細に説明する。

実施例１゜ 第４図は本発明の一実施例で、Ｑ　１−　Ｑ　２はブー
トストラップ回路を構成するトランジスタ、ｃｂはブー
トストラップ帰還容量、ＢＴはブートストラップ回路の
入力パルスである。プリチャージ信号Ｏ８により各ノー
ドをプリチャージした後、チップセレクト信号Ｃ８およ
びセンスゲート信号ＳＧ１を印加すると、メモリアレー
ＭＡにおける所望領域の記憶内容が読出され、ディジッ
ト・センス線り、Ｄに電圧差が現われる。電圧差が現わ
れるに充分な時間だ・けＳＧＩは高レベルとなりトラン
ジスタＱ　ｓ　、Ｑ　ｓを介して、第１と第２のセンス
線が接続される。情報が読み出された後は、センスアン
プの高速化の為に、第１のセンス線は切り離される（第
５図）。この時点でセット信号をオンにしてセンスアン
プＳＡを動作させると、第１図で説明したように、低レ
ベルの側のセンス線電圧はＯｖに落ち、他方のセンス線
電圧は、その動作原理から必ずスレッショルド電圧Ｖｔ
ｈ以上の電圧にセットされて保持される。次に、ディジ
ット・センス線り、ＤのどちらかがＯｖになったことを
検出してセット信号をオフにする。これまでの動作は従
来の回路の場合と同じである。

さて、第４図ではディジット・センス線り、Ｄにブート
ストラップ回路が接続されている。このブートストラッ
プ回路にパルス入力が印加された直後のトランジスタＱ
　１　、Ｑ　２のゲート電圧ｖ０は次式で表わされる。

ここで、ＶＣＩＯはイニシャル・ゲート電圧、ＶＤＤは
ドレイ電圧で、図示の場合、Ｖ、ｏはディジット・セン
ス線り、Ｄ上の電圧に、ｖＤＤはブートストラップ回路
の入力パルスＢＴの振幅に対応する。また、Ｃゎはトラ
ンジスタＱ□またはＣ２のゲート・ドレイン間の結合容
量で、その大部分は前記したブートストラップ帰還容量
の容量値。Ｃ６はゲート浮遊容量である。（１）式右辺
の第２項は、入力パルスＢＴの立上りに対応して容量分
割によりゲート電圧が瞬時に上昇する分を示すが、この
上昇分はＶＧＯの値シこより大きく異なる。すなわち、
ｖｏ　ｏ　＞　Ｖ　６の場合はトランジスタのゲート及
びそれに接続された電極に対向する半導体基板表面に反
転層が形成されてトランジスタのドレインに連なる形に
なるため、Ｃゎの値はＣｓの値と比較し得る大きな値に
なるため、ｖｏは大きく上昇する。一方、ｖｏｏ〈■ｔ
ｈの場合には、上記のゲート及び電極に対向する反転層
は存在せず、したがって、Ｃｂの値は非常に小さいため
、（１）式右辺の第２項は小さく、ｖｏはほとんど変化
しない。すなわち、トランジスタのゲー、ト側の電位に
容量値が依存する可変容量により選択的にゲート電圧が
昇圧される。

この場合に、切り離しトランジスタＱ５．Ｑ。

を用いなくてもメモリ回路として動作は可能であるが、
メモリアレー内の寄生容量がＣｓに追加される為、昇圧
される電圧が少なくなる。更に、寄生容量が増加すると
、センスアンプの駆動が遅くなる。

さて、第４図ではセンスアンプＳＡのセット信号がオフ
になったことを検出して、ブートストラップ回路へ入力
パルＸＢＴが印加されるよう番；構成されており、これ
によりブートストラップ回路は動作を開始する。この時
、スレッショルド電圧ｖ　ｔｈ以上の電圧を有する方の
ディジット・センス線の電圧は容量Ｃ１が有効にきいて
急速に電源電圧ＶＤＤ以上となり、出力ｖｏもしくはＶ
Ｏには高速に高電圧が発生する。Ｏｖの電圧を有する他
方のディジット・センス線電圧はパルスＢＴが印加され
てもＯｖのままである。以上からセンスアンプのセツテ
ィングによるレベルの低下は最終段の出力では全くなく
なることになり周辺回路の高速化が可能となる。第５図
に第４図の動作タイミングを示す。ここで、点線はブー
トストラップ回路を使用しない場合の動作波形である。

実施例２゜ 第６図は本発明の他の実施例である。これは第４図の容
量Ｃ１３を減らすために、さらにＱａｔＱ４のゲート用
トランジスタを設けたもので、ここでの容量ＣＳ　Ｏが
第４図のＣｓよりも小のため、所定のゲート電圧を得る
ための必要なブートストラップ帰還容量Ｃゎはホさくて
すみ、チップ占有面積はより小にできる。すなわち、本
実施例では、センスアンプの動作時には、第１のセンス
線Ｄ′。

Ｄ′に寄生するメモリセル部の寄生容量と、第３のセン
ス線Ｄ“　Ｄ　Ｉｆに寄生するブートストラップ回路の
寄生容量が無くなり更に高速動作が可能となるものであ
る。

又、ブートス′トラップ回路動作時には、第２のセンス
線り、Ｄに寄生するセンスアンプ部の寄生容量とメモリ
セル部の寄生容量が無くなり、より効果的な昇圧が可能
となるものである。第７図に第６図にタイミング関係を
示す。

以上のように、本発明によれば従来のセンスアンプとブ
ートストラップ回路を組み合わせることによって、セン
スアンプのセット後のディジット・センス線の電圧レベ
ルの低下をなくすことができ、高速メモリを提供するこ
とができる。

〔発明の効果〕

以上のように本発明によれば、微少な電圧変化しかない
メモリセルの読取り信号を、高にパルス電圧で駆動する
のみで選択的に昇圧することができ、メモリセルの読取
り信号を大振幅となすことができる。

【図面の簡単な説明】

第１図は従来の高感度零ンスアンプを示す図、第２図は
第１図のセット信号とディジット・センス線電圧の関係
を示す図、第３図はセット信号を印加する時間と、セッ
ト後の高レベル側のディジット・センス線電圧との関係
を示す図、第４図はセット後にディジット・センス線電
圧のレベル低下をブートストラップ回路で補正する本発
明の一実施例とを示す図、第５図は第４図の動作タイミ
ングを示す図、第６図は効果的なブートストラップ回路
を用いた本発明の他の実施例を示す図、第７図は第５図
の動作タイミングを示す図である。 Ｖｌ）ｌ）・・・・・・電源電圧、ＳＥＴ、５ＥＴＩ。 ５ＥＴ２・・・・・・セット信号、ＳＡ・・・・・・セ
ンスアンプ、Ｃ８・・・・・・プリチャージ信号、Ｃ８
・・・・・・チップセレクト信号、Ｄ、Ｄ、Ｄ’　、Ｄ
’　、Ｄ’　、Ｄ’・・・・・・ディジット・センス線
、Ｖｌ、ＶＯ・・・・・・それぞれセンスアンプセット
後の高レベル、低レベルセンス線電圧、ｔ・・・・・・
Ｃ８からの時間、ｖ　ｔｈ・・・・・・トランジスタの
スレッショルド電圧、ＭＡ・・・・・・メモリアレー、
ＳＧＩ、ＳＧ２・・・・・・センスゲート信号。 ｃ、、ｃｌ、Ｃｓｏ・・・・・・負荷容量、Ｃｂ・・・
・・・ブートストラップ帰還容量、ｖｏ、Ｖｏ・・・・
・・出力電圧、ＢＴ・・・・・・ブートストラップ回路
入力パルス、Ｑ　１ｔＱ２・・・・・・ブートストラッ
プ回路のトランジスタ、Ｃ３，Ｃ４，Ｃ５，ＱＢ・・・
・・・ブートストラップ回路を効果的に働かせるための
センスゲート用トランジスタ。 茅　７図 ＳＡ 第？固 ｔ−。 第３男 第４目・ Ｖ６　　　　　　　　　　　　Ｖａ 躬夕図 一−−！＝■ ＶＤ、　ＶＯ ＶＯ 可を圀 第７凹

Claims (1)

1. 【特許請求の範囲】 １、少なくとも１つのメモリアレーを、選択する信号を
   印加する手段と、 該メモリアレー中の少なくとも１つのメモリセルの情報
   を読み出す手段と、 該読み出された信号をセンスアンプの接線された第１の
   センス線に接続する第１の手段と、該センスアンプによ
   り増幅された信号をブートストラップ回路の接続された
   第２のセンス線に接続する第２の手段とを有し、 上記第１及び第２の手段は、上記センスアンプが駆動す
   る際、及び上記ブートストラップ回路の駆動する際は、
   切り離されていることを特徴とするメモリの駆動方式。