JPH025287A - ダイナミックメモリ - Google Patents
ダイナミックメモリInfo
- Publication number
- JPH025287A JPH025287A JP63154420A JP15442088A JPH025287A JP H025287 A JPH025287 A JP H025287A JP 63154420 A JP63154420 A JP 63154420A JP 15442088 A JP15442088 A JP 15442088A JP H025287 A JPH025287 A JP H025287A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- refresh
- self
- sense amplifier
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003321 amplification Effects 0.000 claims description 18
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 18
- 230000006870 function Effects 0.000 claims description 6
- 230000001934 delay Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ダイナミックメモリ（こ関する。
従来のセルフリフレッシュ機能を有するダイナミックメ
モリのデータ信号の増幅回路は、第４図に示したように
データ増幅信号ＳＥＰ −ＳＥＮを発生する回路部３Ｂ
と、トランジスタＱ４５〜Ｑ４８より成りメモリのビッ
ト線を感知するセンスアンプを構成する回路部４と、遅
延回路４１とで構成されていた。すなわち、２種のセン
スアンプ駆動信号φ３！・φｓ２をもち、センスアンプ
駆動信号φｓ１の遅延信号として得られていた。そして
、それら駆動信号間の遅延時間は、アクセス時・セルフ
リフレッシュ時を問わず一定であった。
モリのデータ信号の増幅回路は、第４図に示したように
データ増幅信号ＳＥＰ −ＳＥＮを発生する回路部３Ｂ
と、トランジスタＱ４５〜Ｑ４８より成りメモリのビッ
ト線を感知するセンスアンプを構成する回路部４と、遅
延回路４１とで構成されていた。すなわち、２種のセン
スアンプ駆動信号φ３！・φｓ２をもち、センスアンプ
駆動信号φｓ１の遅延信号として得られていた。そして
、それら駆動信号間の遅延時間は、アクセス時・セルフ
リフレッシュ時を問わず一定であった。
次に、この回路の信号増幅動作について順を、追って説
明する。まず、予備動作として、プリチャージ信号φＰ
ＤＬがハイになり、トランジスタＱ４Ｐをオンにする。
明する。まず、予備動作として、プリチャージ信号φＰ
ＤＬがハイになり、トランジスタＱ４Ｐをオンにする。
そしてデータ増幅信号ＳＥＰ −ＳＥＮのレベルが同一
レベルになるようプリチャージを行う。プリチャージ終
了後プリチャージ信号はロウとなりトランジスタＱ４ｐ
はオフとなり、微小なデータの入力信号Ｂ＝百が結果的
にはこれらの端子間の電位差として入力される（第２図
「Ｂ」の入力信号の部分）。
レベルになるようプリチャージを行う。プリチャージ終
了後プリチャージ信号はロウとなりトランジスタＱ４ｐ
はオフとなり、微小なデータの入力信号Ｂ＝百が結果的
にはこれらの端子間の電位差として入力される（第２図
「Ｂ」の入力信号の部分）。
ここで、動作開始すると、センスアンプ駆動信号φｓ１
はハイとなる。センスアンプ駆動信号φｓ１は直接トラ
ンジスタＱ４１とインバータＩ４１を通してトランジス
タタＱ４１とに加えられ、そのためＱ４１・Ｑ４２はオ
ンとなり、データ増幅信号ＳＥＰ −ＳＥＮはそれぞれ
のトランジスタＱ４１・Ｑ４２の内部抵抗により、ゆっ
くりと、それぞれ電源電圧ＶＣＣ・接地（ＧＮＤ）レベ
ルに向って変化する。このとき、データ信号Ｂ−丁遣の
電位差はデータ増幅信号ＳＥＰ −ＳＥＨのレベルの変
化に沿って電位差を拡大する方向に変化する。
はハイとなる。センスアンプ駆動信号φｓ１は直接トラ
ンジスタＱ４１とインバータＩ４１を通してトランジス
タタＱ４１とに加えられ、そのためＱ４１・Ｑ４２はオ
ンとなり、データ増幅信号ＳＥＰ −ＳＥＮはそれぞれ
のトランジスタＱ４１・Ｑ４２の内部抵抗により、ゆっ
くりと、それぞれ電源電圧ＶＣＣ・接地（ＧＮＤ）レベ
ルに向って変化する。このとき、データ信号Ｂ−丁遣の
電位差はデータ増幅信号ＳＥＰ −ＳＥＨのレベルの変
化に沿って電位差を拡大する方向に変化する。
ある程度データが増幅されたとき、遅延回路４１により
おさえられていたセンスアンプ駆動信号φｓ２がロウレ
ベルとなり、トランジスタＱ４３・Ｑ４４がオンとなる
。トランジスタＱ４３・Ｑ４４は内部抵抗が低く、また
先のトランジスタＱ４１・Ｑ４２とそれぞれ並列になる
ため、データ増幅信号ＳＥＰ −ＳＥＮのレベルはより
速くそれぞれ電源電圧Ｖｃｃ−ＧＮＤに向って変化する
。従って、データ信号Ｂ−ｆ間の電位差はこれによりさ
らに拡大、すなわち電位差の増幅が行われる（第２図「
Ｂ」の出力信号）。
おさえられていたセンスアンプ駆動信号φｓ２がロウレ
ベルとなり、トランジスタＱ４３・Ｑ４４がオンとなる
。トランジスタＱ４３・Ｑ４４は内部抵抗が低く、また
先のトランジスタＱ４１・Ｑ４２とそれぞれ並列になる
ため、データ増幅信号ＳＥＰ −ＳＥＮのレベルはより
速くそれぞれ電源電圧Ｖｃｃ−ＧＮＤに向って変化する
。従って、データ信号Ｂ−ｆ間の電位差はこれによりさ
らに拡大、すなわち電位差の増幅が行われる（第２図「
Ｂ」の出力信号）。
以上の動作が２段階に分けて行われる理由は、次の通り
である。最初のゆっくりした変化は微小電位差を確実に
増幅するためで、電位の速い変化によるノイズや回路自
体のわずかな非対称性による誤動作を防ぐなめである。
である。最初のゆっくりした変化は微小電位差を確実に
増幅するためで、電位の速い変化によるノイズや回路自
体のわずかな非対称性による誤動作を防ぐなめである。
ある程度の増幅が進行し、電位差が広がって誤動作をお
こしにくくなってのちに動作を速くするのは、増幅時間
を短くするためである。
こしにくくなってのちに動作を速くするのは、増幅時間
を短くするためである。
上述した従来のダイナミックメモは、その入出力部にお
いて、アクセス時のメモリデータのセンス増幅速度（デ
ータ増幅信号の変化速度はアクセスタイムに影響するた
め、速い方が望ましい。
いて、アクセス時のメモリデータのセンス増幅速度（デ
ータ増幅信号の変化速度はアクセスタイムに影響するた
め、速い方が望ましい。
しかし、センス増幅速度を上げることはセンスアンプの
誤動作を誘発する原因となる。従って誤動作をおこさず
、なるべく速いセンス速度を維持するように設計される
。
誤動作を誘発する原因となる。従って誤動作をおこさず
、なるべく速いセンス速度を維持するように設計される
。
一方、セルフリフレッシュ機能を有するダイナミックメ
モリにおけるセルフリフレッシュ動作は、アクセスタイ
ムに関係が無い、従って、アクセス時のセンス速度と同
じにしておく必要が無い。特にセンス増幅速度がセルフ
リフレッシュ時に、必要以上に速いと誤動作の確率が大
きいという問題点がある。
モリにおけるセルフリフレッシュ動作は、アクセスタイ
ムに関係が無い、従って、アクセス時のセンス速度と同
じにしておく必要が無い。特にセンス増幅速度がセルフ
リフレッシュ時に、必要以上に速いと誤動作の確率が大
きいという問題点がある。
上述した従来のセルフリフレッシュ機能を有するダイナ
ミックメモリにおいて、本発明はセンスアンプ駆動信号
φ３１からφｓ２へ変るときに、遅延回路の遅延時間が
アクセス時とセルフリフレッシュ時とで異なるという相
違点を有する。
ミックメモリにおいて、本発明はセンスアンプ駆動信号
φ３１からφｓ２へ変るときに、遅延回路の遅延時間が
アクセス時とセルフリフレッシュ時とで異なるという相
違点を有する。
本発明のダイナミックメモリは、セルフリフレッシュ機
能を有し、ビット線感知増幅器を具備し、該ビット線感
知増幅を複数の駆動信号により増幅速度を変化させて成
るダイナミックメモリにおいて、セルフリフレッシュ時
とアクセス時とでは該複数の駆動信号の発生時刻間隔が
異って構成される。
能を有し、ビット線感知増幅器を具備し、該ビット線感
知増幅を複数の駆動信号により増幅速度を変化させて成
るダイナミックメモリにおいて、セルフリフレッシュ時
とアクセス時とでは該複数の駆動信号の発生時刻間隔が
異って構成される。
次に本発゛明について図面を参照して説明する。
第１図は本発明の第１の実施例の構成を示す回路図であ
り、第２図はその主要接点信号のタイミングを示してい
る。
り、第２図はその主要接点信号のタイミングを示してい
る。
本発明の第１の実施例は、回路部１・２・３Ａ・４で構
成され、このうち回路部３Ａ・４は従来の技術と同一で
あり、回路部１・２は遅延時間が切換わる遅延回路で構
成されている。
成され、このうち回路部３Ａ・４は従来の技術と同一で
あり、回路部１・２は遅延時間が切換わる遅延回路で構
成されている。
データのアクセス時にはリフレッシュ信号φ５ＲＥＦは
ロウとなって、回路部１が選択され、センスアンプ駆動
信号φｓｔからセンスアンプ駆動信号φｓ２への信号遅
延は、第２図に示すｔｌとなる。しかしセルフリフレッ
シュ時にはリフレッシュ信号φ５ＲＥＰはハイとなって
、回路部２が選択されセンスアンプ駆動信号φＳ、・φ
ｓ２間信号遅延はｔｌとなる。このとき１１ ＜１２に
なるように、各回路部の遅延を調節する。ｔｌとｔｌの
差は後のデータ増幅信号ＳＥＮ −ＳＥＰの動作の差に
なって現れる。これにより増幅動作の終了する時間ｔ、
・ｔ４にｔ、＜ｔ４なる関係が成りたち、すフレッシュ
信号φ５ＲＥＦがハイの方がゆっくりと増幅を行いより
確実な動作が期待できる。
ロウとなって、回路部１が選択され、センスアンプ駆動
信号φｓｔからセンスアンプ駆動信号φｓ２への信号遅
延は、第２図に示すｔｌとなる。しかしセルフリフレッ
シュ時にはリフレッシュ信号φ５ＲＥＰはハイとなって
、回路部２が選択されセンスアンプ駆動信号φＳ、・φ
ｓ２間信号遅延はｔｌとなる。このとき１１ ＜１２に
なるように、各回路部の遅延を調節する。ｔｌとｔｌの
差は後のデータ増幅信号ＳＥＮ −ＳＥＰの動作の差に
なって現れる。これにより増幅動作の終了する時間ｔ、
・ｔ４にｔ、＜ｔ４なる関係が成りたち、すフレッシュ
信号φ５ＲＥＦがハイの方がゆっくりと増幅を行いより
確実な動作が期待できる。
次に、第２の実施例について図面を参照して説明する。
第３図は本発明の第２の実施例の構成を示す回路図であ
る。この場合センスアンプ駆動信号として、φｓ１・φ
ｓ２にφｓ３が加わった場合の例である。すなわち、第
１の実施例に対して、回路部３Ａの構成をセンスアンプ
駆動信号が増加しただけ増設し、センスアンプ駆動信号
の生成にＯＲ回路を追加している。センスアンプ駆動信
号φｓｔに対する遅延量はセンスアンプ駆動信号φｓ２
・φｓ３の順に行われるが、アクセス時に行われるデイ
レイよりもセルフリフレッシュ時の方がより大きなデイ
レイをもって行われる。このことにより駆動信号が３つ
の場合にも第１の実施例と同様の効果を得る。
る。この場合センスアンプ駆動信号として、φｓ１・φ
ｓ２にφｓ３が加わった場合の例である。すなわち、第
１の実施例に対して、回路部３Ａの構成をセンスアンプ
駆動信号が増加しただけ増設し、センスアンプ駆動信号
の生成にＯＲ回路を追加している。センスアンプ駆動信
号φｓｔに対する遅延量はセンスアンプ駆動信号φｓ２
・φｓ３の順に行われるが、アクセス時に行われるデイ
レイよりもセルフリフレッシュ時の方がより大きなデイ
レイをもって行われる。このことにより駆動信号が３つ
の場合にも第１の実施例と同様の効果を得る。
−ａに複数本のセンスアンプ駆動゛信号を持つものに対
しても本発明の応用によって、同等の効果を得ることが
できる。
しても本発明の応用によって、同等の効果を得ることが
できる。
以上説明したように本発明は、セルフリフレッシュ機能
を有するダイナミックメモリにおいて、セルフリフレッ
シュ時のメモリセルデータの増幅速度を調整することに
より、セルフリフレッシュ動作をより確実に行うという
効果がある。
を有するダイナミックメモリにおいて、セルフリフレッ
シュ時のメモリセルデータの増幅速度を調整することに
より、セルフリフレッシュ動作をより確実に行うという
効果がある。
第１図は本発明の第一の実施例の構成を示す回路図、第
２図はその主要接点のタイミングチャート、第３図は本
発明の第二の実施例の構成を示す回路図、第４図は従来
の技術による構成の一例を示す回路図。
２図はその主要接点のタイミングチャート、第３図は本
発明の第二の実施例の構成を示す回路図、第４図は従来
の技術による構成の一例を示す回路図。
Claims (1)
- セルフリフレッシュ機能を有し、ビット線感知増幅器を
具備し、該ビット線感知増幅を複数の駆動信号により増
幅速度を変化させて成るダイナミックメモリにおいて、
セルフリフレッシュ時とアクセス時とでは該複数の駆動
信号の発生時刻間隔が異って成ることを特徴とするダイ
ナミックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154420A JPH025287A (ja) | 1988-06-21 | 1988-06-21 | ダイナミックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154420A JPH025287A (ja) | 1988-06-21 | 1988-06-21 | ダイナミックメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025287A true JPH025287A (ja) | 1990-01-10 |
Family
ID=15583769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63154420A Pending JPH025287A (ja) | 1988-06-21 | 1988-06-21 | ダイナミックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025287A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02302991A (ja) * | 1989-05-17 | 1990-12-14 | Mitsubishi Electric Corp | 半導体ダイナミックｒａｍ |
| JPH0554643A (ja) * | 1991-08-22 | 1993-03-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002216477A (ja) * | 2001-01-15 | 2002-08-02 | Sony Corp | メモリ装置 |
-
1988
- 1988-06-21 JP JP63154420A patent/JPH025287A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02302991A (ja) * | 1989-05-17 | 1990-12-14 | Mitsubishi Electric Corp | 半導体ダイナミックｒａｍ |
| JPH0554643A (ja) * | 1991-08-22 | 1993-03-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002216477A (ja) * | 2001-01-15 | 2002-08-02 | Sony Corp | メモリ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6847582B2 (en) | Low skew clock input buffer and method | |
| JPH0713857B2 (ja) | 半導体記憶装置 | |
| JPH06333388A (ja) | 半導体記憶装置 | |
| US5373473A (en) | Amplifier circuit and semiconductor memory device employing the same | |
| KR950002724B1 (ko) | 데이타 리텐션(dr)모드 컨트롤 회로 | |
| US5886553A (en) | Semiconductor device having a latch circuit for latching data externally input | |
| JPS6362839B2 (ja) | ||
| EP0409274B1 (en) | Dynamic memory with a refresh control circuit | |
| JPH035989A (ja) | 半導体メモリ装置のデータ出力端電圧レベル調節回路 | |
| US5754488A (en) | Apparatus and method for controlling a bit line sense amplifier having offset compensation | |
| US4223396A (en) | Delayed line for sense amplifier pulse | |
| JPH025287A (ja) | ダイナミックメモリ | |
| JPH06176568A (ja) | 半導体記憶装置 | |
| JPH07230688A (ja) | 同期型半導体記憶装置 | |
| US20080198676A1 (en) | Semiconductor memory device and method with a changeable substrate potential | |
| JP3544863B2 (ja) | 半導体メモリ及びこれを備えた半導体装置 | |
| US5079745A (en) | Sense amplifier capable of high speed operation | |
| JPH02154393A (ja) | 半導体記憶回路 | |
| US5936904A (en) | Device and process for reading/rewriting a dynamic random access memory cell | |
| KR0145859B1 (ko) | 승압전압이 사용되는 컬럼선택수단을 구비하는 반도체 메모리 | |
| JPS6030039B2 (ja) | 半導体ダイナミツクメモリ装置 | |
| KR100285031B1 (ko) | 공급전압차에 의해 데이타를 증폭 및 유지하기 위한 회로배열 | |
| KR100241062B1 (ko) | 반도체메모리장치의 센스증폭기 | |
| JP3192709B2 (ja) | 半導体記憶装置 | |
| JPS62165787A (ja) | 半導体記憶装置 |