JPH07230688A - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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JPH07230688A
JPH07230688A JP6020173A JP2017394A JPH07230688A JP H07230688 A JPH07230688 A JP H07230688A JP 6020173 A JP6020173 A JP 6020173A JP 2017394 A JP2017394 A JP 2017394A JP H07230688 A JPH07230688 A JP H07230688A
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Yoshihiro Takemae
義博 竹前
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Abstract

(57)【要約】 【目的】外部から供給される制御信号及びアドレス信号
を外部から供給されるクロック信号に同期させて取り込
む同期型半導体記憶装置、例えば、SDRAMに関し、
入力回路部の消費電力の低減化を図る。 【構成】チップセレクト信号/CS=Hレベルの場合に
は、差動増幅回路活性化信号φE=Lレベルとし、入力
回路203〜20mの初段回路をなす差動増幅回路を非活
性状態とし、チップセレクト信号/CS=Lレベルとさ
れる場合だけ、差動増幅回路活性化信号φE=Hレベル
とし、入力回路203〜20mの初段回路をなす差動増幅
回路を活性状態とし、入力回路203〜20mの初段回路
をなす差動増幅回路が常時、活性状態とならないように
する。

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は、外部から供給される制
御信号及びアドレス信号を外部から供給されるクロック
信号に同期させて取り込む同期型半導体記憶装置に関す
る。

【0002】

【従来の技術】従来、同期型半導体記憶装置として、た
とえば、SDRAM(SynchronousDynamic Random
Access Memory)が知られており、図11は、その一
部分を示している。

【0003】図11中、11〜17、1m、1m+1は外部端
子(外部端子18〜1m-1は図示を省略)であり、11
クロック信号CLKが供給されるクロック信号入力端
子、12はチップ・セレクト信号/CSが供給されるチ
ップ・セレクト信号入力端子である。

【0004】また、13はロウアドレス・ストローブ信
号/RASが供給されるロウアドレス・ストローブ信号
入力端子、14はコラムアドレス・ストローブ信号/C
ASが入力されるコラムアドレス・ストローブ信号入力
端子である。

【0005】また、15はライト・イネーブル信号/W
Eが供給されるライト・イネーブル信号入力端子、16
は出力マスク信号DQMが供給される出力マスク信号入
力端子である。

【0006】また、17は最上位ビットのアドレス信号
nが供給されるアドレス信号入力端子、1mは最下位ビ
ットのアドレス信号A1が供給されるアドレス信号入力
端子、1m+1は基準電圧VREF、例えば、1.5Vが供
給される基準電圧入力端子である。

【0007】また、21〜27、2mは入力回路(入力回
路28〜2m-1は図示を省略)、31〜36、3m-1は入力
回路22〜2mから出力される信号を入力回路21から出
力されるクロック信号CLKの立ち上がりエッジに同期
させてラッチするラッチ回路(ラッチ回路37〜3m-2
図示を省略)である。

【0008】ここに、入力回路21〜2mは同一の回路構
成とされており、入力回路21を代表して示せば、図1
2に示すように構成されている。

【0009】図12中、4は差動増幅回路であり、5は
電源電圧VCC、たとえば、3Vを供給するVCC電源
線である。

【0010】また、6、7は負荷をなすカレント・ミラ
ー回路を構成するエンハンスメント形のpMOSトラン
ジスタ、8、9は駆動トランジスタをなすエンハンスメ
ント形のnMOSトランジスタである。

【0011】また、10は抵抗素子として機能するエン
ハンスメント形のnMOSトランジスタ、11〜13は
波形整形用のインバータ(反転回路)であり、インバー
タ13の出力端は、ラッチ回路31〜3m-1のクロック信
号入力端に接続されている。

【0012】この入力回路21においては、クロック信
号CLK=高レベル(以下、Hレベルという)の場合に
は、nMOSトランジスタ8=導通(以下、ONとい
う)、nMOSトランジスタ9=非導通(以下、OFF
という)となり、ノード14の電圧=低レベル(以下、
Lレベルという)となる。

【0013】この結果、インバータ11の出力=Hレベ
ル、インバータ12の出力=Lレベル、インバータ13
の出力=Hレベルとなり、これがラッチ回路31〜3m-1
のクロック信号入力端に供給される。

【0014】これに対して、クロック信号CLK=Lレ
ベルの場合には、nMOSトランジスタ8=OFF、n
MOSトランジスタ9=ONとなり、ノード14の電圧
=Hレベルとなる。

【0015】この結果、インバータ11の出力=Lレベ
ル、インバータ12の出力=Hレベル、インバータ13
の出力=Lレベルとなり、これがラッチ回路31〜3m-1
のクロック信号入力端に供給される。

【0016】

【発明が解決しようとする課題】この入力回路21の初
段回路をなす差動増幅回路4においては、抵抗素子とし
て機能するnMOSトランジスタ10のゲートはVCC
電源線5に接続されているので、nMOSトランジスタ
10は常にON状態となり、差動増幅回路4には常に電
流が流れてしまう。

【0017】また、前述したように、入力回路21〜2m
は同一の回路構成とされており、入力回路22〜2mも、
差動増幅回路4と同一の回路構成の差動増幅回路を初段
回路として設けており、これら差動増幅回路において
も、常に電流が流れてしまう。

【0018】このように、図11にその一部分を示す従
来のSDRAMにおいては、入力回路21〜2mの初段回
路をなす差動増幅回路に常に電流が流れてしまうため、
消費電力が大きく、これが問題となっていた。

【0019】本発明は、かかる点に鑑み、外部から供給
される制御信号及びアドレス信号を外部から供給される
クロック信号に同期させて取り込む同期型半導体記憶装
置であって、入力回路部の消費電力の低減化を図ること
ができるようにした同期型半導体記憶装置を提供するこ
とを目的とする。

【0020】

【課題を解決するための手段】本発明中、第1の発明
は、外部から供給される制御信号のうち、チップの選択
を指示するチップ・セレクト信号以外の制御信号及びア
ドレス信号の各ビットのそれぞれに対応させて、差動増
幅回路活性化信号により活性、非活性が制御される差動
増幅回路を初段回路とする入力回路を設けると共に、差
動増幅回路活性化信号として、チップ・セレクト信号の
レベル変化に対応してレベル変化し、チップ・セレクト
信号が活性レベルに変化した場合には活性レベルに変化
する差動増幅回路活性化信号を出力する差動増幅回路活
性化回路を設けて構成される。

【0021】本発明中、第2の発明は、外部から供給さ
れる制御信号のうち、チップの選択を指示するチップ・
セレクト信号以外の制御信号及びアドレス信号の各ビッ
トのそれぞれに対応させて、差動増幅回路活性化信号に
より活性、非活性が制御される差動増幅回路を初段回路
とする入力回路を設けると共に、差動増幅回路活性化信
号として、チップ・セレクト信号のレベル変化に対応し
てレベル変化し、チップ・セレクト信号が活性レベルに
変化した場合には、活性レベルに変化する差動増幅回路
活性化信号を出力するか、又は、活性レベルにある差動
増幅回路活性化信号を出力するように設定される差動増
幅回路活性化回路を設けて構成される。

【0022】本発明中、第3の発明は、外部から供給さ
れる制御信号のうち、チップの選択を指示するチップ・
セレクト信号以外の制御信号及びアドレス信号の各ビッ
トのそれぞれに対応させて、差動増幅回路活性化信号に
より活性、非活性が制御される差動増幅回路を初段回路
とする入力回路を設けると共に、差動増幅回路活性化信
号として、メモリセル領域の活性化を指示するアクティ
ブ・コマンドが取り込まれるまでは、チップ・セレクト
信号のレベル変化に対応してレベル変化し、チップ・セ
レクト信号が活性レベルに変化した場合には活性レベル
に変化する差動増幅回路活性化信号を出力し、アクティ
ブ・コマンドが取り込まれた後、プリチャージを指示す
るプリチャージ・コマンドが取り込まれるまでは、活性
レベルにある差動増幅回路活性化信号を出力する差動増
幅回路活性化回路を設けて構成される。

【0023】

【作用】本発明中、第1の発明においては、チップ・セ
レクト信号以外の制御信号及びアドレス信号の各ビット
のそれぞれに対応して設けられている入力回路の初段回
路をなす差動増幅回路は、差動増幅回路活性化回路から
供給される差動増幅回路活性化信号により活性、非活性
が制御される。

【0024】そして、差動増幅回路活性化回路は、差動
増幅回路活性化信号として、チップ・セレクト信号のレ
ベル変化に対応してレベル変化し、チップ・セレクト信
号が活性レベルに変化した場合には活性レベルに変化す
る差動増幅回路活性化信号を出力する。

【0025】したがって、チップ・セレクト信号以外の
制御信号及びアドレス信号の各ビットのそれぞれに対応
して設けられている入力回路の初段回路をなす差動増幅
回路は、チップ・セレクト信号が活性レベルにある時間
と同一ないし略同一の時間だけ、活性状態とされる。

【0026】このように、第1の発明によれば、チップ
・セレクト信号以外の制御信号及びアドレス信号の各ビ
ットのそれぞれに対応して設けられている入力回路の初
段回路をなす差動増幅回路は、常時、活性状態とされる
ことはないので、入力回路部の消費電力の低減化を図る
ことができる。

【0027】本発明中、第2の発明においても、チップ
・セレクト信号以外の制御信号及びアドレス信号の各ビ
ットのそれぞれに対応して設けられている入力回路の初
段回路をなす差動増幅回路は、差動増幅回路活性化回路
から供給される差動増幅回路活性化信号により活性、非
活性が制御される。

【0028】そして、差動増幅回路活性化回路は、差動
増幅回路活性化信号として、チップ・セレクト信号のレ
ベル変化に対応してレベル変化し、チップ・セレクト信
号が活性レベルに変化した場合には活性レベルに変化す
る差動増幅回路活性化信号を出力するか、又は、活性レ
ベルにある差動増幅回路活性化信号を出力するように設
定される。

【0029】ここに、差動増幅回路活性化信号として、
チップ・セレクト信号のレベル変化に対応してレベル変
化し、チップ・セレクト信号が活性レベルに変化した場
合には、活性レベルに変化する差動増幅回路活性化信号
を出力するように、差動増幅回路活性化回路を設定する
場合には、チップ・セレクト信号以外の制御信号及びア
ドレス信号の各ビットのそれぞれに対応して設けられて
いる入力回路の初段回路をなす差動増幅回路は、第1の
発明の場合と同様に、チップ・セレクト信号が活性レベ
ルにある時間と同一ないし略同一の時間だけ、活性状態
とされる。

【0030】これに対して、差動増幅回路活性化信号と
して、活性レベルにある差動増幅回路活性化信号を出力
するように、差動増幅回路活性化回路を設定する場合に
は、チップ・セレクト信号以外の制御信号及びアドレス
信号の各ビットのそれぞれに対応して設けられている入
力回路の初段回路をなす差動増幅回路は、常時、活性状
態とされ、従来例の場合と同様に動作する。

【0031】したがって、第2の発明においては、差動
増幅回路活性化信号として、チップ・セレクト信号のレ
ベル変化に対応してレベル変化し、チップ・セレクト信
号が活性レベルに変化した場合には、活性レベルに変化
する差動増幅回路活性化信号を出力するように、差動増
幅回路活性化回路を設定する場合には、チップ・セレク
ト信号以外の制御信号及びアドレス信号の各ビットのそ
れぞれに対応して設けられている入力回路の初段回路を
なす差動増幅回路は、常時、活性状態とされることはな
いので、入力回路部の消費電力の低減化を図ることがで
きる。

【0032】本発明中、第3の発明においても、チップ
・セレクト信号以外の制御信号及びアドレス信号の各ビ
ットのそれぞれに対応して設けられている入力回路の初
段回路をなす差動増幅回路は、差動増幅回路活性化回路
から供給される差動増幅回路活性化信号により活性、非
活性が制御される。

【0033】そして、差動増幅回路活性化回路は、アク
ティブ・コマンドが取り込まれるまでは、チップ・セレ
クト信号のレベル変化に対応してレベル変化し、チップ
・セレクト信号が活性レベルに変化した場合には活性レ
ベルに変化する差動増幅回路活性化信号を出力し、アク
ティブ・コマンドが取り込まれた後、プリチャージを指
示するプリチャージ・コマンドが取り込まれるまでは、
活性レベルにある差動増幅回路活性化信号を出力する。

【0034】したがって、チップ・セレクト信号以外の
制御信号及びアドレス信号の各ビットのそれぞれに対応
して設けられている入力回路の初段回路をなす差動増幅
回路は、アクティブ・コマンドが入力されるに際して、
チップ・セレクト信号が活性レベルになってから、プリ
チャージ・コマンドが取り込まれるまで、活性状態とさ
れ、それ以外の期間は非活性状態とされる。

【0035】このように、第3の発明によっても、チッ
プ・セレクト信号以外の制御信号及びアドレス信号の各
ビットのそれぞれに対応して設けられている入力回路の
初段回路をなす差動増幅回路は、常時、活性状態とされ
ることはないので、入力回路部の消費電力の低減化を図
ることができる。

【0036】

【実施例】以下、図1〜図10を参照して、本発明の第
1実施例〜第4実施例について、本発明をSDRAMに
適用した場合を例にして説明する。なお、図1、図4、
図5において、図11に対応する部分には同一符号を付
し、その重複説明は省略する。

【0037】第1実施例・・図1〜図3 図1は本発明の第1実施例の一部分を示す回路図であ
り、本実施例においては、チップ・セレクト信号/CS
用の入力回路22から出力されるチップ・セレクト信号
/CSを反転してなる信号を差動増幅回路活性化信号φ
Eとして出力するインバータ19が設けられている。

【0038】また、チップ・セレクト信号/CS以外の
制御信号/RAS、/CAS、/WE、DQM及びアド
レス信号An〜A1用の入力回路として、図11に示す入
力回路23〜2mの代わりに、インバータ19から出力さ
れる差動増幅回路活性化信号φEにより活性、非活性が
制御される入力回路203〜20mが設けられている。

【0039】その他の部分については、図11に示す従
来のSDRAMと同様に構成されている。

【0040】入力回路203〜20mは同一の回路構成と
されており、入力回路203を代表して示せば、図2に
示すように構成されている。

【0041】図2中、21は差動増幅回路であり、22
はVCC電源線、23、24は負荷をなすカレント・ミ
ラー回路を構成するエンハンスメント形のpMOSトラ
ンジスタである。

【0042】また、25、26は駆動トランジスタをな
すエンハンスメント形のnMOSトランジスタ、27は
抵抗素子として機能するエンハンスメント形のnMOS
トランジスタである。

【0043】このnMOSトランジスタ27のゲート
は、インバータ19の出力端に接続されており、差動増
幅回路活性化信号φEによってON、OFFが制御され
るように構成されている。

【0044】また、28〜30は波形整形用のインバー
タであり、インバータ30の出力端は、ラッチ回路32
のロウアドレス・ストローブ信号入力端に接続されてい
る。

【0045】この入力回路203においては、差動増幅
回路活性化信号φE=Lレベルとされる場合には、nM
OSトランジスタ27=OFF状態となり、差動増幅回
路21は非活性状態とされる。

【0046】これに対して、差動増幅回路活性化信号φ
E=Hレベルとされる場合には、nMOSトランジスタ
27=ON状態となり、差動増幅回路21は活性状態と
される。

【0047】この場合において、ロウアドレス・ストロ
ーブ信号/RAS=Hレベルの場合には、nMOSトラ
ンジスタ25=ON、nMOSトランジスタ26=OF
Fとなり、ノード31の電圧=Lレベルとなる。

【0048】この結果、インバータ28の出力=Hレベ
ル、インバータ29の出力=Lレベル、インバータ30
の出力=Hレベルとなり、これがラッチ回路32のロウ
アドレス・ストローブ信号入力端に供給される。

【0049】これに対して、ロウアドレス・ストローブ
信号/RAS=Lレベルの場合には、nMOSトランジ
スタ25=OFF、nMOSトランジスタ26=ONと
なり、ノード31の電圧=Hレベルとなる。

【0050】この結果、インバータ28の出力=Lレベ
ル、インバータ29の出力=Hレベル、インバータ30
の出力=Lレベルとなり、これがラッチ回路32のロウ
アドレス・ストローブ信号入力端に供給される。

【0051】このように構成された本実施例において
は、外部から供給されるチップ・セレクト信号/CS=
Hレベルの場合には、入力回路22から出力されるチッ
プ・セレクト信号/CS=Hレベル、差動増幅回路活性
化信号φE=Lレベルとなり、入力回路203〜20m
初段回路をなす差動増幅回路は非活性状態とされる。

【0052】これに対して、外部から供給されるチップ
・セレクト信号/CS=Lレベルとされる場合には、入
力回路22から出力されるチップ・セレクト信号/CS
=Lレベル、差動増幅回路活性化信号φE=Hレベルと
なり、入力回路203〜20mの初段回路をなす差動増幅
回路は活性状態とされる。

【0053】ここに、チップ・セレクト信号/CSがH
レベルからLレベルに変化した場合、差動増幅回路活性
化信号φEは、所定時間遅延して、LレベルからHレベ
ルに変化するので、チップ・セレクト信号/CSの入力
タイミングは、これを考慮して決定しなければならな
い。

【0054】図3は、このチップ・セレクト信号/CS
の入力タイミングを説明するための波形図であり、図3
Aはクロック信号CLK、図3Bはチップ・セレクト信
号/CS、図3Cはチップ・セレクト信号/CS以外の
制御信号/RAS、/CAS、/WE、DQM及びアド
レス信号An〜A1を示している。

【0055】即ち、本実施例においては、制御信号及び
アドレス信号に要求されるセット・アップ時間をt
SETUP(例えば、2ns)とすれば、チップ・セレクト
信号/CSのセット・アップ時間tSETUP-CSは、チップ
・セレクト信号/CSがHレベルからLレベルに変化し
た後、入力回路203〜20mの初段をなす差動増幅回路
が活性状態となるまでの時間を考慮して、セット・アッ
プ時間tSETUPより長い時間となるように設定される必
要がある。

【0056】なお、図3において、tHOLDはホールド時
間(例えば、2ns)であり、チップ・セレクト信号/
CSのホールド時間は、制御信号及びアドレス信号に要
求されるホールド時間tHOLDで足りる。

【0057】以上のように、本実施例によれば、入力回
路203〜20mは、チップ・セレクト信号/CSがLレ
ベルとされてから所定の遅延時間を経過した後、チップ
・セレクト信号/CSがHレベルとされてから所定の遅
延時間を経過するまでの期間のみ、活性状態とされ、そ
れ以外の期間は、非活性状態とされ、常時、活性状態と
されることはないので、入力回路部の消費電力の低減化
を図ることができる。

【0058】第2実施例・・図4 図4は本発明の第2実施例の一部分を示す回路図であ
り、本実施例は、第1実施例が設けているインバータ1
9からなる差動増幅回路活性化回路の代わりに、回路構
成の異なる差動増幅回路活性化回路33を設け、その他
については、第1実施例と同様に構成したものである。

【0059】差動増幅回路活性化回路33において、3
4はチップ・セレクト信号/CS用の入力回路22から
出力されるチップ・セレクト信号/CSを反転するイン
バータである。

【0060】また、35は制御信号及びアドレス信号か
らなるコマンド信号によってHレベル又はLレベルを記
憶し、Hレベル信号又はLレベル信号を出力するように
設定される1ビット記憶回路である。

【0061】また、36はインバータ34の出力と1ビ
ット記憶回路35の出力とをOR処理(論理和処理)し
てなる差動増幅回路活性化信号φEを出力するOR回路
(論理和回路)である。

【0062】ここに、1ビット記憶回路35の出力=L
レベルとされる場合には、インバータ34の出力が差動
増幅回路活性化信号φEとして入力回路203〜20m
初段回路をなす差動増幅回路に供給される。

【0063】したがって、この場合において、外部から
供給されるチップ・セレクト信号/CS=Hレベルの場
合には、入力回路22から出力されるチップ・セレクト
信号/CS=Hレベル、インバータ34の出力=Lレベ
ル、差動増幅回路活性化信号φE=Lレベルとなり、入
力回路203〜20mの初段回路をなす差動増幅回路は非
活性状態とされる。

【0064】これに対して、外部から供給されるチップ
・セレクト信号/CS=Lレベルとされる場合には、入
力回路22から出力されるチップ・セレクト信号/CS
=Lレベル、インバータ34の出力=Hレベル、差動増
幅回路活性化信号φE=Hレベルとなり、入力回路203
〜20mの初段回路をなす差動増幅回路は活性状態とさ
れる。

【0065】即ち、1ビット記憶回路35の出力=Lレ
ベルとされる場合には、本実施例は、図1に示す第1実
施例と同様に動作し、入力回路203〜20mの初段回路
をなす差動増幅回路は、チップ・セレクト信号/CSが
Lレベルとされてから所定の遅延時間を経過した後、チ
ップ・セレクト信号/CSがHレベルとされてから所定
の遅延時間を経過するまでの期間のみ、活性状態とさ
れ、それ以外の期間は、非活性状態とされる。

【0066】これに対して、1ビット記憶回路35の出
力=Hレベルとされる場合には、OR回路36の出力、
即ち、差動増幅回路活性化信号φE=Hレベルに固定さ
れ、入力回路203〜20mの初段回路をなす差動増幅回
路は、常時、活性状態とされ、本実施例は、図11に示
す従来のSDRAMと同様に動作する。

【0067】したがって、本実施例によれば、1ビット
記憶回路35の出力=Lレベルと設定する場合には、第
1実施例の場合と同様に、入力回路部の消費電力の低減
化を図ることができる。

【0068】なお、1ビット記憶回路35は、所定のヒ
ューズの切断の有無や、所定の配線の有無や、所定のパ
ッドに対するボンディングの有無などにより、Hレベル
信号又はLレベル信号を出力するように、製造工程にお
いて、その記憶内容を設定しても良い。

【0069】第3実施例・・図5〜図9 図5は本発明の第3実施例の一部分を示す回路図であ
り、本実施例は、第2実施例が設けている差動増幅回路
活性化回路33の代わりに、回路構成の異なる差動増幅
回路活性化回路38を設け、その他については、第2実
施例と同様に構成したものである。

【0070】ここに、差動増幅回路活性化回路38は、
図4に示す1ビット記憶回路35の代わりに、回路構成
の異なる1ビット記憶回路39を設け、その他について
は、図4に示す差動増幅回路活性化回路33と同様に構
成したものである。

【0071】この1ビット記憶回路39は、ラッチ回路
2から出力されるロウアドレス・ストローブ信号/R
AS、ラッチ回路33から出力されるコラムアドレス・
ストローブ信号/CAS、ラッチ回路34から出力され
るライト・イネーブル信号/WEが供給される構成とさ
れており、具体的には、図6に示すように構成されてい
る。

【0072】図6中、40、41はラッチ回路32から
出力されるロウアドレス・ストローブ信号/RASを反
転するインバータ、42はラッチ回路34から出力され
るライト・イネーブル信号/WEを反転するインバータ
である。

【0073】また、43はインバータ40の出力と、ラ
ッチ回路33から出力されるコラムアドレス・ストロー
ブ信号/CASと、ラッチ回路34から出力されるライ
ト・イネーブル信号/WEとをNAND処理(非論理積
処理)するNAND回路(非論理積回路)である。

【0074】また、44はインバータ41、42の出力
と、ラッチ回路33から出力されるコラムアドレス・ス
トローブ信号/CASとをAND処理(論理積処理)す
るAND回路(論理積回路)である。

【0075】また、45はVCC電源線、46はNAN
D回路43の出力によってON、OFFが制御されるエ
ンハンスメント形のpMOSトランジスタ、47はAN
D回路44の出力によってON、OFFが制御されるエ
ンハンスメント形のnMOSトランジスタである。

【0076】また、48はラッチ回路であり、49、5
0はインバータ、51は出力端をOR回路36に接続さ
れたインバータである。

【0077】この1ビット記憶回路39においては、図
7に示すように、ロウアドレス・ストローブ信号/RA
S=Lレベル、コラムアドレス・ストローブ信号/CA
S=Hレベル、ライト・イネーブル信号/WE=Hレベ
ルとされた場合、即ち、アクティブ・コマンドが取り込
まれた場合、NAND回路43の出力=Lレベル、pM
OSトランジスタ46=ON、AND回路44の出力=
Lレベル、nMOSトランジスタ47=OFFとされ
る。

【0078】この結果、ラッチ回路48は、インバータ
49の出力=Lレベル、インバータ50の出力=Hレベ
ルの状態に設定され、インバータ51の出力=Hレベル
とされる。

【0079】したがって、この場合には、図5に示すO
R回路36の出力、即ち、差動増幅回路活性化信号φE
はHレベルとなり、入力回路203〜20mの初段回路を
なす差動増幅回路は、常時、活性状態とされ、本実施例
は、図11に示す従来のSDRAMと同様に動作する。

【0080】これに対して、図8に示すように、ロウア
ドレス・ストローブ信号/RAS=Lレベル、コラムア
ドレス・ストローブ信号/CAS=Hレベル、ライト・
イネーブル信号/WE=Lレベルとされた場合、即ち、
プリチャージ・コマンドが取り込まれた場合には、NA
ND回路43の出力=Hレベル、pMOSトランジスタ
46=OFF、AND回路44の出力=Hレベル、nM
OSトランジスタ47=ONとされる。

【0081】この結果、ラッチ回路48は、インバータ
49の出力=Hレベル、インバータ50の出力=Lレベ
ルの状態に設定され、インバータ51の出力=Lレベル
とされ、図5に示すインバータ34の出力が差動増幅回
路活性化信号φEとして入力回路203〜20mの初段回
路をなす差動増幅回路に供給される。

【0082】したがって、この場合において、外部から
供給されるチップ・セレクト信号/CS=Hレベルの場
合、入力回路22から出力されるチップ・セレクト信号
/CS=Hレベル、差動増幅回路活性化信号φE=Lレ
ベルとなり、入力回路203〜20mの初段回路をなす差
動増幅回路は非活性状態とされる。

【0083】これに対して、外部から供給されるチップ
・セレクト信号/CS=Lレベルとされる場合には、入
力回路22から出力されるチップ・セレクト信号/CS
=Lレベル、差動増幅回路活性化信号φE=Hレベルと
なり、入力回路203〜20mの初段回路をなす差動増幅
回路は活性状態とされる。

【0084】なお、ロウアドレス・ストローブ信号/R
AS=Lレベル、コラムアドレス・ストローブ信号/C
AS=Hレベル、ライト・イネーブル信号/WE=Hレ
ベル、又は、ロウアドレス・ストローブ信号/RAS=
Lレベル、コラムアドレス・ストローブ信号/CAS=
Hレベル、ライト・イネーブル信号/WE=Lレベル以
外の場合、NAND回路43の出力=Hレベル、pMO
Sトランジスタ46=OFF、AND回路44の出力=
Lレベル、nMOSトランジスタ47=OFFとされ、
ラッチ回路48は、前の状態を維持することになる。

【0085】ここに、本実施例においては、電源投入
後、8回のオート・リフレッシュ・サイクルが設定され
るが、このオート・リフレッシュ・サイクルが終了する
と、自動的にプリチャージ動作に移行するようにされて
いる。

【0086】したがって、電源投入後、ラッチ回路48
は、インバータ49の出力=Hレベル、インバータ50
の出力=Lレベルの状態を維持し、インバータ51の出
力=Lレベルとされ、インバータ34の出力が差動増幅
回路活性化信号φEとして出力され、入力回路203〜2
mを構成する差動増幅回路は非活性状態とされる。

【0087】その後、アクティブ・コマンドが入力され
ると、チップ・セレクト信号/CS=Lレベルに変化す
ることにより、入力回路203〜20mの初段回路をなす
差動増幅回路は、活性化され、チップ・セレクト信号/
CS以外の制御信号/RAS、/CAS、/WE、DQ
M及びアドレス信号An〜A1が入力される。

【0088】そして、アクティブ・コマンドが取り込ま
れると、図7に示すように、ラッチ回路48は、インバ
ータ49の出力=Lレベル、インバータ50の出力=H
レベルの状態に設定され、インバータ51の出力=Hレ
ベルとされる。

【0089】この結果、差動増幅回路活性化信号φE
Hレベルとされ、入力回路203〜20mの初段回路をな
す差動増幅回路は、常時、活性状態とされ、本実施例
は、従来例と同様に動作するように設定される。

【0090】その後、プリチャージ・コマンドが入力さ
れると、図8に示すように、ラッチ回路48は、インバ
ータ49の出力=Hレベル、インバータ50の出力=L
レベルの状態に設定され、インバータ51の出力=Lレ
ベルとされる。

【0091】この結果、インバータ34の出力が差動増
幅回路活性化信号φEとして入力回路203〜20mの初
段回路をなす差動増幅回路に供給され、本実施例は、第
1実施と同様に動作するように設定され、この状態は、
その後、アクティブ・コマンドが取り込まれるまで維持
される。

【0092】ここに、アクティブ・コマンドが取り込ま
れる場合において、チップ・セレクト信号/CSがHレ
ベルからLレベルに変化した場合、差動増幅回路活性化
信号φEは、所定時間遅延して、LレベルからHレベル
に変化する。

【0093】したがって、アクティブ・コマンドを入力
する場合のチップ・セレクト信号/CSの入力タイミン
グは、これを考慮して決定しなければならない。

【0094】図9は、このアクティブ・コマンドを入力
する場合のチップ・セレクト信号/CSの入力タイミン
グを説明するための図であり、図9Aはクロック信号C
LK、図9Bはチップ・セレクト信号/CS、図9Cは
チップ・セレクト信号/CS以外の制御信号/RAS、
/CAS、/WE、DQM及びアドレス信号An〜A1
示している。

【0095】即ち、本実施例においては、制御信号及び
アドレス信号に要求されるセット・アップ時間をt
SETUP(例えば、2ns)とすれば、アクティブ・コマ
ンドを入力する場合のチップ・セレクト信号/CSのセ
ット・アップ時間tSETUP-CSは、チップ・セレクト信号
/CSがHレベルからLレベルに変化した後、入力回路
203〜20mの初段回路をなす差動増幅回路が活性状態
となるまでの時間を考慮して、セット・アップ時間t
SETUPより長い時間となるように設定される必要があ
る。

【0096】但し、アクティブ・コマンドが取り込まれ
た後、プリチャージ・コマンドが取り込まれるまでは、
従来例の場合と同様に、入力回路203〜20mの初段回
路をなす差動増幅回路は、常時、活性状態とされるの
で、この場合のチップ・セレクト信号/CSのセット・
アップ時間tSETUP-CSは、セット・アップ時間tSETUP
と同一時間で足りる。

【0097】なお、図9において、tHOLDはホールド時
間(例えば、2ns)であり、チップ・セレクト信号/
CSのホールド時間は、制御信号及びアドレス信号に要
求されるホールド時間tHOLDで足りる。

【0098】このように、本実施例においては、入力回
路203〜20mの初段回路をなす差動増幅回路は、アク
ティブ・コマンドが入力されるに際して、チップ・セレ
クト信号/CSがLレベルに変化してから、プリチャー
ジ・コマンドが取り込まれるまでの間、活性状態とさ
れ、それ以外の期間は非活性状態とされ、常時、活性状
態とされることはないので、本実施例によっても、入力
回路部の消費電力の低減化を図ることができる。

【0099】第4実施例・・図10 本発明の第4実施例は、図5に示す第3実施例が設けて
いる1ビット記憶回路39の代わりに、図10に示す1
ビット記憶回路を設け、その他については、第3実施例
と同様に構成するというものである。

【0100】図10に示す1ビット記憶回路は、nMO
Sトランジスタ53を設け、その他については、第3実
施例が設ける1ビット記憶回路39と同様に構成したも
のである。

【0101】nMOSトランジスタ53は、ドレインを
ラッチ回路48の入力端、即ち、インバータ49の入力
端に接続され、ソースを接地され、ゲートにオート(自
動)・プリチャージ移行信号φPが供給されるように構
成されている。

【0102】このオート・プリチャージ移行信号φ
Pは、自動的にプリチャージ動作に移行する場合、たと
えば、書込み動作を行い、かつ、その後、自動的にプリ
チャージ動作を行うことを指示するライト・ウイズ・オ
ート・プリチャージ(write withauto-precharge)コマ
ンドに従ったプリチャージ動作に移行する場合、所定期
間、Hレベルとなり、それ以外は、Lレベルを維持する
信号であり、内部で生成されるものである。

【0103】ここに、オート・プリチャージ移行信号φ
P=Lレベルの場合、nMOSトランジスタ53=OF
Fとなり、オート・プリチャージ移行信号φP=Hレベ
ルの場合には、nMOSトランジスタ53=ONとな
る。

【0104】なお、本実施例においても、電源投入後、
8回のオート・リフレッシュ・サイクルが設定される
が、このオート・リフレッシュ・サイクルが終了する
と、自動的にプリチャージ動作に移行するようにされて
いる。

【0105】したがって、電源投入後、ラッチ回路48
は、インバータ49の出力=Hレベル、インバータ50
の出力=Lレベルの状態を維持し、インバータ51の出
力=Lレベルとされ、インバータ34の出力が差動増幅
回路活性化信号φEとして出力され、入力回路203〜2
mを構成する差動増幅回路は非活性状態とされる。

【0106】その後、アクティブ・コマンドが取り込ま
れると、pMOSトランジスタ46=ON、nMOSト
ランジスタ47=OFFとされ、ラッチ回路48は、イ
ンバータ49の出力=Lレベル、インバータ50の出力
=Hレベルの状態に設定され、インバータ51の出力=
Hレベルとされる。

【0107】この結果、差動増幅回路活性化信号φE
Hレベルとされ、入力回路203〜20mの初段回路をな
す差動増幅回路は、常時、活性状態とされ、本実施例
は、従来例と同様に動作するように設定される。

【0108】そして、その後、プリチャージ・コマンド
が入力されると、pMOSトランジスタ46=OFF、
nMOSトランジスタ47=ONとされ、インバータ4
9の出力=Hレベル、インバータ50の出力=Lレベル
の状態に設定され、インバータ51の出力=Lレベルと
される。

【0109】この結果、インバータ34の出力が差動増
幅回路活性化信号φEとして入力回路203〜20mの初
段回路をなす差動増幅回路に供給され、本実施例は、第
1実施例と同様に動作するように設定され、この状態
は、その後、アクティブ・コマンドが取り込まれるまで
維持される。

【0110】また、差動増幅回路活性化信号φE=Hレ
ベルとされ、入力回路203〜20mの初段回路をなす差
動増幅回路が活性状態とされた後、ライト・ウイズ・オ
ート・プリチャージ・コマンドに従ったプリチャージ動
作に移行すると、オート・プリチャージ移行信号φP
Hレベルとなり、nMOSトランジスタ53=ONとさ
れる。

【0111】この結果、ラッチ回路48は、インバータ
49の出力=Hレベル、インバータ50の出力=Lレベ
ルの状態に設定され、インバータ51の出力=Lレベル
とされる。

【0112】したがって、この場合においても、インバ
ータ34の出力が差動増幅回路活性化信号φEとして入
力回路203〜20mの初段回路をなす差動増幅回路に供
給され、本実施例は、第1実施例と同様に動作するよう
に設定され、この状態は、その後、アクティブ・コマン
ドが取り込まれるまで維持される。

【0113】なお、アクティブ・コマンドが取り込まれ
る場合において、チップ・セレクト信号/CSがHレベ
ルからLレベルに変化した場合には、差動増幅回路活性
化信号φEは、所定時間遅延して、LレベルからHレベ
ルに変化するので、アクティブ・コマンドを入力する場
合のチップ・セレクト信号/CSの入力タイミングは、
これを考慮して決定しなければならないことは、第3実
施例の場合と同様である。

【0114】ここに、本実施例においては、入力回路2
3〜20mの初段回路をなす差動増幅回路は、アクティ
ブ・コマンドが入力されるに際して、チップ・セレクト
信号/CSがLレベルに変化してから、プリチャージ・
コマンドが取り込まれるまでの間、又は、チップ・セレ
クト信号/CSがLレベルに変化してから、ライト・ウ
イズ・オート・プリチャージ・コマンドに従ったプリチ
ャージ動作に移行するまでの間、活性状態とされ、それ
以外の期間は非活性状態とされ、常時、活性状態とされ
ることはないので、本実施例によっても、入力回路部の
消費電力の低減化を図ることができる。

【0115】

【発明の効果】本発明中、第1の発明によれば、チップ
・セレクト信号以外の制御信号及びアドレス信号の各ビ
ットのそれぞれに対応して設けられている入力回路の初
段回路をなす差動増幅回路は、チップ・セレクト信号が
活性レベルにある時間と同一ないし略同一の時間だけ、
活性状態とされ、常時、活性状態とされることはないの
で、入力回路部の消費電力の低減化を図ることができ
る。

【0116】本発明中、第2の発明においては、差動増
幅回路活性化信号として、チップ・セレクト信号のレベ
ル変化に対応してレベル変化し、チップ・セレクト信号
が活性レベルに変化した場合には活性レベルに変化する
差動増幅回路活性化信号を出力するように、差動増幅回
路活性化回路を設定する場合には、チップ・セレクト信
号以外の制御信号及びアドレス信号の各ビットのそれぞ
れに対応して設けられている入力回路の初段回路をなす
差動増幅回路は、チップ・セレクト信号が活性レベルに
ある時間と同一ないし略同一の時間だけ、活性状態とさ
れ、常時、活性状態とされることはないので、入力回路
部の消費電力の低減化を図ることができる。

【0117】本発明中、第3の発明によれば、チップ・
セレクト信号以外の制御信号及びアドレス信号の各ビッ
トのそれぞれに対応して設けられている入力回路の初段
回路をなす差動増幅回路は、アクティブ・コマンドが入
力されるに際して、チップ・セレクト信号が活性レベル
になってから、プリチャージ・コマンドが取り込まれる
までの間だけ、活性状態とされ、常時、活性状態とされ
ることはないので、入力回路部の消費電力の低減化を図
ることができる。

【図面の簡単な説明】

【図1】本発明の第1実施例の一部分を示す回路図であ
る。

【図2】本発明の第1実施例が設けている入力回路の1
つを示す回路図である。

【図3】本発明の第1実施例におけるチップ・セレクト
信号の入力タイミングを説明するための波形図である。

【図4】本発明の第2実施例の一部分を示す回路図であ
る。

【図5】本発明の第3実施例の一部分を示す回路図であ
る。

【図6】本発明の第1実施例が設けている差動増幅回路
活性化回路を構成する1ビット記憶回路を示す回路図で
ある。

【図7】本発明の第1実施例が設けている差動増幅回路
活性化回路を構成する1ビット記憶回路の動作を示す回
路図である。

【図8】本発明の第1実施例が設けている差動増幅回路
活性化回路を構成する1ビット記憶回路の動作を示す回
路図である。

【図9】本発明の第3実施例におけるチップ・セレクト
信号の入力タイミングを説明するための波形図である。

【図10】本発明の第4実施例が設けている1ビット記
憶回路を示す回路図である。

【図11】従来のSDRAMの一例の一部分を示す回路
図である。

【図12】図11に示すSDRAMが設けている入力回
路を示す回路図である。

【符号の説明】

(図1、図4、図5) 11〜17、1m、1m+1 外部端子 21、22、203〜207、20m 入力回路 φE 差動増幅回路活性化信号

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】外部から供給される制御信号及びアドレス
    信号を外部から供給されるクロック信号に同期させて取
    り込む同期型半導体記憶装置において、 前記制御信号のうち、チップの選択を指示するチップ・
    セレクト信号以外の制御信号及び前記アドレス信号の各
    ビットのそれぞれに対応させて、差動増幅回路活性化信
    号により活性、非活性が制御される差動増幅回路を初段
    回路とする入力回路を設けると共に、 前記差動増幅回路活性化信号として、前記チップ・セレ
    クト信号のレベル変化に対応してレベル変化し、前記チ
    ップ・セレクト信号が活性レベルに変化した場合には、
    活性レベルに変化する差動増幅回路活性化信号を出力す
    る差動増幅回路活性化回路を設けていることを特徴とす
    る同期型半導体記憶装置。
  2. 【請求項2】前記差動増幅回路活性化回路は、前記チッ
    プ・セレクト信号に対応して設けられている入力回路か
    ら出力される信号を反転する反転回路で構成されている
    ことを特徴とする請求項1記載の同期型半導体記憶装
    置。
  3. 【請求項3】外部から供給される制御信号及びアドレス
    信号を外部から供給されるクロック信号に同期させて取
    り込む同期型半導体記憶装置において、 前記制御信号のうち、チップの選択を指示するチップ・
    セレクト信号以外の制御信号及び前記アドレス信号の各
    ビットのそれぞれに対応させて、差動増幅回路活性化信
    号により活性、非活性が制御される差動増幅回路を初段
    回路とする入力回路を設けると共に、 前記差動増幅回路活性化信号として、前記チップ・セレ
    クト信号のレベル変化に対応してレベル変化し、前記チ
    ップ・セレクト信号が活性レベルに変化した場合には活
    性レベルに変化する差動増幅回路活性化信号を出力する
    か、又は、活性レベルにある差動増幅回路活性化信号を
    出力するように設定される差動増幅回路活性化回路を設
    けていることを特徴とする同期型半導体記憶装置。
  4. 【請求項4】前記差動増幅回路活性化回路は、前記チッ
    プ・セレクト信号に対応して設けられている入力回路か
    ら出力される信号を反転する反転回路と、外部から供給
    する所定のコマンドによって出力を高レベル又は低レベ
    ルに固定される1ビット記憶回路と、前記反転回路の出
    力と前記1ビット記憶回路の出力とを論理和処理する論
    理和回路とを備え、この論理和回路の出力を前記差動増
    幅回路活性化信号として出力するように構成されている
    ことを特徴とする請求項3記載の同期型半導体記憶装
    置。
  5. 【請求項5】外部から供給される制御信号及びアドレス
    信号を外部から供給されるクロック信号に同期させて取
    り込む同期型半導体記憶装置において、 前記制御信号のうち、チップの選択を指示するチップ・
    セレクト信号以外の制御信号及び前記アドレス信号の各
    ビットのそれぞれに対応させて、差動増幅回路活性化信
    号により活性、非活性が制御される差動増幅回路を初段
    回路とする入力回路を設けると共に、 前記差動増幅回路活性化信号として、前記チップ・セレ
    クト信号のレベル変化に対応してレベル変化し、前記チ
    ップ・セレクト信号が活性レベルに変化した場合には活
    性レベルに変化する差動増幅回路活性化信号を出力する
    か、又は、活性レベルにある差動増幅回路活性化信号を
    出力するように設定されている差動増幅回路活性化回路
    を設けていることを特徴とする同期型半導体記憶装置。
  6. 【請求項6】前記差動増幅回路活性化回路は、前記チッ
    プ・セレクト信号に対応して設けられている入力回路か
    ら出力される信号を反転する反転回路と、製造工程にお
    いて出力を高レベル又は低レベルに固定される1ビット
    記憶回路と、前記反転回路の出力と前記1ビット記憶回
    路の出力とを論理和処理する論理和回路とを備え、この
    論理和回路の出力を前記差動増幅回路活性化信号として
    出力するように構成されていることを特徴とする請求項
    5記載の同期型半導体記憶装置。
  7. 【請求項7】外部から供給される制御信号及びアドレス
    信号を外部から供給されるクロック信号に同期させて取
    り込む同期型半導体記憶装置において、 前記制御信号のうち、チップの選択を指示するチップ・
    セレクト信号以外の制御信号及び前記アドレス信号の各
    ビットのそれぞれに対応させて、差動増幅回路活性化信
    号により活性、非活性が制御される差動増幅回路を初段
    回路とする入力回路を設けると共に、 前記差動増幅回路活性化信号として、メモリセル領域の
    活性化を指示するアクティブ・コマンドが取り込まれる
    までは、前記チップ・セレクト信号のレベル変化に対応
    してレベル変化し、前記チップ・セレクト信号が活性レ
    ベルに変化した場合には活性レベルに変化する差動増幅
    回路活性化信号を出力し、前記アクティブ・コマンドが
    取り込まれた後、メモリセル領域のプリチャージを指示
    するプリチャージ・コマンドが取り込まれるまでは、活
    性レベルにある差動増幅回路活性化信号を出力する差動
    増幅回路活性化回路を設けていることを特徴とする同期
    型半導体記憶装置。
  8. 【請求項8】前記差動増幅回路活性化回路は、前記チッ
    プ・セレクト信号に対応して設けられている入力回路か
    ら出力される信号を反転する反転回路と、前記アクティ
    ブ・コマンドが取り込まれた後、前記プリチャージ・コ
    マンドが取り込まれるまでは高レベル信号を出力し、前
    記プリチャージ・コマンドが取り込まれた後、前記アク
    ティブ・コマンドが取り込まれるまでは低レベル信号を
    出力する1ビット記憶回路と、前記反転回路の出力と前
    記1ビット記憶回路の出力とを論理和処理する論理和回
    路とを備え、この論理和回路の出力を前記差動増幅回路
    活性化信号として出力するように構成されていることを
    特徴とする請求項7記載の同期型半導体記憶装置。
  9. 【請求項9】前記差動増幅回路活性化回路は、自動的に
    プリチャージ動作に移行した場合、前記チップ・セレク
    ト信号のレベル変化に対応してレベル変化し、前記チッ
    プ・セレクト信号が活性レベルに変化した場合には活性
    レベルに変化する差動増幅回路活性化信号を出力するよ
    うに構成されていることを特徴とする請求項7記載の同
    期型半導体記憶装置。
  10. 【請求項10】前記差動増幅回路活性化回路は、前記チ
    ップ・セレクト信号に対応して設けられている入力回路
    から出力される信号を反転する反転回路と、前記アクテ
    ィブ・コマンドが取り込まれた後、前記プリチャージ・
    コマンドが取り込まれるまで又は自動的にプリチャージ
    動作に移行するまでは高レベル信号を出力し、前記プリ
    チャージ・コマンドが取り込まれた後又は自動的にプリ
    チャージ動作に移行した後、前記アクティブ・コマンド
    が取り込まれるまでは低レベル信号を出力する1ビット
    記憶回路と、前記反転回路の出力と前記1ビット記憶回
    路の出力とを論理和処理する論理和回路とを備え、この
    論理和回路の出力を前記差動増幅回路活性化信号として
    出力するように構成されていることを特徴とする請求項
    9記載の同期型半導体記憶装置。
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