KR950002724B1 - 데이타 리텐션(dr)모드 컨트롤 회로 - Google Patents

데이타 리텐션(dr)모드 컨트롤 회로 Download PDF

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Abstract

내용 없음.

Description

데이타 리텐션(DR)모드 컨트롤 회로
제1도는 다이나믹의 기본 쎌 어레이 및 센스앰프 구조.
제2도는 종래기술에 의한 센스엠프 제어신호 발생장치.
제3도는 제2도에 의한 제1도의 데이타 리텐션 모드시의 센스앰프 동작파형도.
제4도는 데이타 리텐션 모드 검출신호의 동작 타이밍도.
제5도는 제4도에 따른 블럭 구성도.
제6도는 본 발명에 의한 센스앰프 제어신호 발생장치.
제7도는 제6도에 의한 제1도 데이타 리텐션 모드시의 센스앰프 동작파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이타 리텐션(DR:data retention)모드를 제어하는 장치인 센스얌프 제어신호 발생장치에 관한 것이다.
반도체 메모리 장치중에서 다아나믹 램(dynamic RAM)이나 슈도 스테틱 램(pseudo static RAM)과 같이 메모리 쎌의 구조가 통상적으로 하나의 스토리지 캐패시터(storage capacitor)와 하나의 액세스 트랜지스터(access transistor)로 이루어지는 경우에서는 상기 스토리지 캐패시터에 저장되는 소정의 데이타가 일정시간이 경과하게 되면 유실되기 때문에 주기적인 리프레쉬(refresh)가 필요하다. 데이타 리텐션 모드는 이 리프레쉬 동작을 반도체 칩의 외부신호로 매 주기마다 제어했던 기존의 러프레쉬 모드와는 달리, 데이타 리텐션 모드를 정의하는 특정 조건이 만족되기만 하면 반도체 칩 내부에서 일정 주기를 갖는 타이멍(timer)와 리프레쉬 관련 회로가 동작하여 일정 주기의 리프레쉬가 자동적으로 되도록 하는 모드이다.
상기 데이타 리테션 모드는 특히 낮은 동작전압(배터리 동작 전압)에서 데이타를 저장시에 반도체 칩 외부신호의 주기적인 제거가 필요없이 매우 유용하여 최근의 반도체 메모리 장치에 필수적으로 내장되는 동작모드이다.
제1도에 다이나믹의 기본 쎌 어레이 및 센스앰프 구조에 관하여 간략하게 도시하였다. 다이나믹 램은 도시된 바와 같이 통상적으로 소정의 데이타를 저장하기 위한 스토리지 캐패시터(Cs)와 상기 스토리지 캐패시터(Cs)에 저장된 데이타를 비트라인으로 전송하기 위한 액세스 트랜지스티(M)로 이루어지는 메모리 쎌의 어레이(array) 부분과, 서로 이웃하고 한쌍으로 이루어지는 비트라인(BL, BLB)에 연결된 엔형(N-type) 센스앰프및 피형(P-type) 센스앰프를 포함하게 된다. 상기에서 상기 액세스 트랜지스터(M)의 게이트에는 소정의 로우 디코더(row decoder)의 출력인 워드라인 신호(ΦWL)가 연결된다. 그리고 상기 엔형(N-type) 센스앰프를 구동시키기 위해 엔형 센스앰프의 센싱 트랜지스터(3)(4)의 공통노드에는 엔형구동 트랜지스터(Mn)가 위치하며 ΦN신호에 의해 동작된다. 그리고 상기 피형(P-type) 센스앰프를 구동시키기위해 피형 센스앰프의 센싱 트랜지스터(1)(2)의 공통노드에는 피형구동 트랜지스터(Mp)가 위치하며 ΦP신호에 의해 동작된다.
제2도에 상기 센스앰프를 제어하기 위한 종래에 제시된 센스앰프 제어신호 발생장치를 도시하였다. 그리고 상기 제2도의 구성에 의한 상기 제1도회로의 전압파형도를 제3도에 도시하였다.
상기 제2도의 구성은 상기 제1도에서의 워드라인 신호인 ΦWL신호를 지연증폭하여 상기 ΦN신호를 출력하는 1차지연회로(10)와 상기 지연회로(10)의 출력신호를 반전지연하는 2차지연회로(20)로 이루어진다. 상기의 각 지연회로(10)(20)는 씨모오스 인버터로 이루어질 수도 있고, 여기에 저항소자나 캐패시터를 구비하여 구성할 수도 있다.
상기 제2도의 구성에 의한 상기 제1도회로의 동작특성을 상기 제3도를 참조하여 설명한다. 설명에 앞서 상기 제2도의 구성과 같은 지연경로(즉, 1차 및 2차지연회로(10)(20))는 노멀(normal)모드와 데이타 리텐션 모드에 동일하게 사용되며 이에 따라 상기 엔형 및 피형 센스앰프의 각 센싱시간은 상기 노멀 모드와 리텐션 모드에서 같게 되다. 상기 제2도 및 제3도에 도시된 바와 같이 종래의 기술에서는 워드라인이 인에이불(enable)되고 나서 일정시간 후에 상기 ΦN신호가 "하이(high)"레벨로 되어 상기 엔형구동 트랜지스터(Mn)가 "턴온"되므로서 상기 엔형센스앰프(3)(4)가 동작된다. 그리고 상기 2차지연회로(20)의 지연을 통한 시간경과후에 상기 ΦP신호가 "로우(low)"로 되어 상기 피형구동 트랜지스터(Mp)가 "턴온"되므로서 피형 센스앰프(1)(2)가 동작된다. 상기한 바와 같이 종래기술에서는 상기 1차지연회로(10)를 통하여 워드라인이 인에이블되고 나서 상기 엔형센스앰프(3)(4)의 동작시간시점까지의시간(즉, 상기 제3도에서의 t1구간)을 조절하고, 상기 2차지연회로(20)를 통하여 엔형센스앰프의 동작시점부터 상기 피형센스앰프(1)(2)의 동작시간시점까지의 시간(즉, 상기 제3에서의 t2구간)을 조절한다. 여기서 상기 t1은 워드라인의 인에이블후에 상기 스토리지 캐패시터(Cs)의 차아지(charge)가 충분히 비트라인으로 전송하는 차아지 셰어링(charge sharing)시간이고 이는 동작속의 고속화를 위해서 그 구간을 되도록이면 작게 한다. 또한 상기 t2도 동작속도의 고속화를 위해서 그 구간을 작게 한다.
그러나 이로부터 상기 제2의 구성에 의한 상기 제1도회로는 데이타리텐션 모드의 동작시에 문제점이 발생한다. 즉, 상기 t1을 작게 하므로서 특히 낮은 전원전압(Vcc)하에서는 상기 스토리지 캐패시터(Cs)의 차아지(charge)가 충분히 비트라인으로 전송하는 차아지 셰어링시간이 불충분하여 이로부터 불량이 유발하게된다. 또한 상기 t2를 작게 하므로서 상기 엔형센스앰프의 전원전압단(Vcc)에서 상기 피형센스앰프의 접지전압단(Vss)으로 직류전류가 발생하게 되며, 이는 상기 t2시간이 짧으면 짧을수록 발생하는 직류전류의 양은 점점 더 많아지게 된다.
따라서 본 발명의 목적은 동작속도에 영향을 받지않고 데이타 리텐션 모드를 수행하는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 데이탄 리텐션 동작시에 차아지 셰어링동작이 충분히 이루어지는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 리텐션 동작시에 직류전류의 발생이 방지되는 반도체 메모리 장치를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 소정이 데이타를 계속 유지하기 위한 데이타 리텐션기능을 가지는 반도체 메모리 장치에 있어서, 워드라인의 인에이블 시점부터 엔형센스앰프 또는 피형센스앰프가 동작하기 시작하는 시점까지의 시간을 노멀동작모드보다 데이타 리텐션 동작모드를 더 길게 조절하기 위하여 소정의 데이타 리텐션 모드 검출신호에 의해 제어되는 스위칭회로를 구비하는 센스앰프 제어신호 발생장치임을 특징으로 한다.
또한 상기 본 발명의 목적을 달성하기 위하여 본 발명의 소정의 데이타를 계속 유지하기 위한 데이타 리텐션 기능을 가지는 반도체 메모리 장치에 있어서, 엔형센스앰프의 동작을 시작하는 시점과 피형센스앰프의 동작을 시작하는 시점까지의 시간을 노멀동작모드보다 데이타 리텐션 동작모드를 더 길게 조절하기 위하혀 소정의 데이타 리텐션 모드 검출신호에 의해 제어되는 스위칭회로를 구비하는 센스앰프 제어신호 발생장치임을 특징으로 한다. 상기에서 데이타 리텐션 모드 검출신호는 데이타 리텐션 모드시에 오실레이터의 발진동작에 따라 인에이블 되어지는 신호임을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 의한 센스앰프 제어신호 발생장치에 관하여 상세히 설명한다.(설명에 앞서 본 발명을 실현하기 위하여 필요로 되는 상기의 데이타 리텐션 모드 검출신호에 관하여는 다음과 같다. 즉 데이타 리텐션 모드 검출신호를 ΦDR이라 하면, 상기 ΦDR은 제4도와 같은 타이밍도 상에서 실현되어질 수 있다. 즉,의 인에이블을 시점이의 인에이블 시점보다 앞서게 되면(즉, t'1＞0이면), 오실레이터 인에이블 신호인 ΦOSCE가 ''로우"에서 "하이"레벨로 인에이블된다.
그리고 이로부터 일정주기의 펄스파형을 출력하는 오실레이터가 동작되어 출력신호인 ΦOSC가 트리거링(triggering) 하게 된다. ΦDR은 ΦOSCE가 인에이블된후 ΦOSC가 트리거링횟수(즉, 천이 (transition) 횟수)를 계산하여 (이를 카운터를 이용함에 의해 이루어질 수 있다.) 전체시간이 t'2가 되면 "로우"에서 "하이"로 인에이블 된다.
즉 ΦDR은 캐스비포래스(AS before RAS :)상태가 t'2이상의 시간 동안 유지될시에 인에이블 되며, 참고로 상기 t'2의 일반적인 타임은 100㎲이다. 그리고 상기 제4도와 같은 타이밍도는 제5도와 같은 블럭 구성에서 실현되어질 수 있으며, 상기 제5도의 각 블럭 구성은 이 분야 공지된 바, 이에 따른 설명은 생략 한다.)
본 발명에 의한 센스앰프 제어신호 발생장치에 관하여 제6도에 도시하였다. 그리고 본 발명에 의한 상기 제6도에 의한 제1도에서의 데이타 리텐션 모드시의 센스앰프 동작 파형도를 제7도에 도시하였다.
본 발명에 의한 센스앰프 제어신호 발생장치인 상기 제6도의 구성을 설명한다. 상기 제6도의 구성은 엔형 센스앰프 제어신호 발생장치(100)와 피형 센스앰프 제어신호 발생장치(200)로 이루어진다. 상기 엔형 센스앰프 제어신호 발생장치(100)는 워드라인 신호를 입력하여 이를 소정시간 지연하기 위한 지연회로(31,32,33)로 이루어지는 노멀모드 인에이블회로(100A)와, 상기 워드라인 신호를 입력하여 지연하고 소정의 데이타 리텐션모드 검출신호(ΦDR)에 의해 제어되는 스위칭회로(35)를 구비하는 데이타 리텐션모드 인에이블회로(100B)와 상기 노멀모드 인에이블회로(100A)의 출력신호와 상기 데이타 리텐션모드 인에이블회로(100B)의 출력신호를 노아연산하여 출력하는 ΦN신호출력회로(39,40,41)로 이루어진다. 상기 피형 센스앰프 제어신호 발생장치(200)는 워드라인 신호로 부터 발생된 상기 ΦN신호로 입력하여 이를 소정시간 지연하기 위한 지연회로(51,52,53)로 이루어지는 노멀모드 인에이블회로(200A)와, 상기 ΦN신호를 입력하여 지연하고 소정의 데이타 리텐션 모드 검출신호(ΦDR)에 의해 제어되는 스위칭회로(55)를 구비하는 데이타 리텐션모드 인에이블회로(200B)와, 상기 노멀모드 인에이블회로(200A)의 출력신호와 상기 데이타 리텐션모드 인에이블회로(200B)의 출력신호를 노아연산하여 출력하는 ΦP신호출력회로(59,60)로 이루어진다. 도시된 구성에서 알 수 있는 바와 같이 상기 엔형 센스앰프 제어신호 발생장치(100)와 상기 피형 센스앰프 제어신호 발생장치(20)는 서로 동일한 구성을 하게 된다.
상기 제6도의 구성에 의한 상기 제1도회로의 동작특성을 상기 제7도를 참조하여 상세히 설명한다. 설명에 앞서 본 발명에 의한 센스앰프 제어신호 발생장치는 워드라인 신호인 ΦWL신호와 ΦN신호사이의 지연시간을 노멀모드와 데이타 리텐션모드가 서로 다르도록 데이타 리텐션 모드 검출신호인 ΦDR신호로 스위칭시킨 것임을 유의하기 바란다. 본 발명에 의한 상기 제6도에서 노멀모드인 경우에는 상기 ΦDR신호가 "로우"레벨이므로 상기 데이타 리텐션모드 인에이블신호(100B)는 지연회로로서의 동작을 하지 못하고 그 출력은 "로우"상태를 유지하게 된다. 이로부터 상기 노멀모드 인에이블회로(100A)가 워드라인 인에이블 시점부터 ΦN신호가 "하이"레벨로 인에이블되는 시간을 결정하게 된다. 이와는 반대로 데이타 리텐션모드시에는 상기 ΦDR신호가 "하이"레벨이므로 상기 데이타 리텐션모드 인에이블회로(100B)는 지연회로로서의 동작을 하게 된다. 그리고 지연시간에 있어서 상기 노멀모드 인에이블회로(100A)보다 상기 데이타 리텐션모드 인에이블회로(100B)가 더 길게 되므로 상기 ΦDR신호가 "로우"에서 "하이"레벨로 되는 시점부터 상기 ΦN신호가 "로우"에서 "하이"레벨로 되는 시점까지의 시간을 상기 데이타 리텐션모드 인에이블회로(100B)가 결정하게 된다. 상기와 같이 본 발명은 워드라인의 인에이블시점부터 엔형센스앰프의 동작시점까지의 지연시간을 데이타 리텐션 동작 모드시에는 노멀모드보다 더 길게 늘려서 동작하게 하므로서 특히, 보다 큰 차아지 셰어링시간이 필요한 낮은 전원전압(low Vcc)하에서의 동작 이득을 향상시킨다.
상기한 구성 및 동작설명과 유사하게 엔형센스앰프의 동작을 시작하게 하는 신호는 ΦN신호와 피형센스앰프의 동작을 시작하게 하는 신호인 ΦP신호 사이의 지연시간을 노멀모드와 데이타 리텐션모드에서 서로 다르도록 데이타 리텐션모드 검출신호인 ΦDR신호로 지연회로를 (즉, 데이타 리텐션 모드 인에이블회로(100B)를) 스위칭시킨것이 본 발명의 또 다른 특징이다.
본 발명에 의한 상기 제6도에서 노멀모드인 경우에는 상기 ΦDR신호가 "로우"레벨이므로 상기 데이타 리텐션모드 인에이블회로(200B)는 지연회로로서의 동작을 하지 못하고 그 출력은 "로우"상태를 유지하게 된다. 이로부터 상기 노멀모드 인에이블회로(200A)가 엔형센스앰프 동작시점부터 피형 센스앰프의 동작시점까지의 시간을 결정하게 된다. 이와는 반대로 데이타 리텐션모드시에는 상기 ΦDR신호가 "하이"레벨이므로 상기 데이타 리텐션 모드 인에이블회로(200B)는 지연회로로서의 동작을 하게 된다. 그리고 지연시간에 있어서 상기 노멀모드 인에이블회로(200A)보다 상기 데이타 리텐션모드 인에이블회로(200B)가 더 길게 되므로 상기 ΦN신호가 "로우"에서 "하이"레벨로 되고 상기 ΦN신호가 "로우"에서 "하이"레벨로 되는 시점까지의 시간을 상기 데이타 리텐션모드 인에이블회로(200B)가 결정하게 된다. 상기와 같이 본 발명은 엔형센스앰프의 동작시작 시점부터 피형센스앰프의 동작시작 시점까지의 지연시간을 데이타 리텐션모드시에는 노멀모드보다 길게 늘려서 동작하게 하므로서, 종래 기술에서 동작속도의 고속화를 위해서 이 지연시간을 짧게 하여 발생하던(엔형센스앰프의 전원전압단(Vcc)에서 피형센스앰프의 접지전압단(Vcc)으로의) 직류전류가 방지된다. 상기 제7도의 전압파형도에서 실선으로 도시된 것은 노멀모드시의 동작이고 점선으로 도시된 것은 데이타 리텐션모드시의 동작이다. 도시된 바와같이 데이타 리텐션모드시에 노멀모드의 동작지연시간인 t1은 t3으로 크게 커지고, 노멀모드의 동작지연시간인 t2은 t4로 크게 커진다. 그리고 이를 위해 상기 엔형센스앰프 제어신호 발생장치(100)의 노멀모드 인에이블회로(100A)는 지연시간 t1을 결정하고 데이타 리텐션모드 인에이블회로(100B)는 t2를 결정하고, 상기 피형 센스앰프 제어신호 발생장치(200)의 노멀모드 인에이블회로(200A)는 지연시간 t3을 결정하고 데이타 리텐션모드 인에이블회로(200B)는 t4를 결정하도록 지연회로의 딜레이(delay)를 적절하게 조절한다. 여기서 상기 t1 및 t2는 각각 메모리 쎌 데이타의 액세스타임과 직접적으로 관련있는 시간이므로 노멀모드시에는 작게 한다.
본 발명에 의한 상기 제6도회로는 상기의 본 발명의 사상에 입각하여 실현한 최적의 실시예로서, 각 지연회로를 구성하는 인버터의 갯수는 칩의 특성에 따라 적절하게 실시할 수 있게 된다. 그리고 각 지연회로에는 소정의 저항이나 캐패시터와 같은 것을 구비하여 실시할 수도 있게 된다.
상술한 바와 같이 본 발명에 의한 센스앰프 제어신호 발생장치는 노멀동작 모드와 데이타 리텐션 동작모드시에는 각각 지연시간이 다른 센스앰프제어신호를 출력하므로서, 동작속도에 영향을 받지않고 데이타 리텐션 모드를 수행하며 또한 데이타 리텐션 동작시에 차아지 셰어링동작이 충분히 이루어지며 또한 데이타 리텐션 동작시에 직류전류의 발생이 방지되는 반도체 메모리 장치를 제공할 수 있게 된다.

Claims (4)

  1. 소정의 데이타를 계슥 유지하기 위한 데이타 리텐션 기능을 가지는 반도체 메모리 장치에 있어서, 워드라인의 인에이블 시점으로 엔형센스앰프 또는 피형센스앰프가 동작하기 시작하는 시점까지의 시간을 노멀동작모드보다 데이타 리텐션 동작모드에서 더 길게 조절하기 위하여 소정의 데이타 리텐션 모드 검출신호에 의해 제어되는 스위칭회로를 구비함을 특징으로 하는 센스앰프 제어신호 발생장치.
  2. 소정의 데이타를 계속 유지하기 위한 데이타 리텐션 기능을 가지는 반도체 메모리 장치에 있어서, 엔형센스앰프의 동작을 시작하는 시점과 피형센스앰프의 동작을 시작하는 시점까지의 시간을 노멀동작모드보다 데이타 리덴션 동작모드에서 더 길게 조절하기 위하여 소정의 데이타 리텐션 모드 검출신호에 의해 제어되는 스위칭회로를 구비함을 특징으로 하는 센스앰프 제어신호 발생장치.
  3. 소정의 워드라인신호를 입력하고 엔형 센스앰프 제어신호 발생장치(100)와 피형 센스앰프 제어신호 발생장치(200)를 가지는 센스앰프 제어신호 발생장치에 있어서, 상기 엔형 센스앰프 제어신호 발생장치(100)가 상기 워드 라인 신호를 입력하여 이를 소정시간 지연하기 위한 지연회로(31,32,33)로 이루어지는 노멀모드 인에이블회로(100A)와 상기 워드라인 신호를 입력하여 지연하고 소정의 데이타 리텐션 모드 검출신호(ΦDR)에 의해 제어되는 스위칭회로(35)를 구비하는 데이타 리텐션모드 인에이블신호(100B)와 상기 노멀모드 인에이블신호(100A)의 출력신호가 상기 데이타 리텐션모드 인에이블회로(100B)의 출력신호를 노아연산하여 엔형센스앰프 제어신호를 출력하는 출력회로(39,40,41)로 이루어짐과, 상기 피형 센스앰프 제어신호 발생장치(200)가 상기 엔형센스앰프 제어신호를 입력하여 이를 소정시간 지연하기 위한 지연회로(51,52,53)로 이루어지는 노멀모드 인에이블회로(200A)와, 상기 엔형센스앰프 제어회로를 입력하여 지연하고 상기 데이타 리텐션 모드 검출신호(ΦDR)에 의해 제어되는 스위칭회로(55)를 구비하는 데이타 리텐션모드 인에이블회로(200B)와, 상기 노멀모드 인에이블회로(200A)의 출력신호와 상기 데이타 리텐션모드 인에이블신호(200B)의 출력신호를 노아연산하여 엔형센스앰프 제어신호를 출력하는 출력회로(59,60)로 이루어짐을 특징으로 하는 센스앰프 제어신호 발생장치.
  4. 제3항에 있어서, 데이타 리텐션모드시에는 상기 엔형 센스앰프 제어신호 발생장치(100)의 데이타 리텐션모드 인에이블회로(100B)의 출력이 인에이블됨과, 상기 피형 센스앰프 제어신호 발생장치(200)의 데이타 리텐션모드 인에이블회로(200B)의 출력이 인에이블됨을 특징으로 하는 센스앰프 제어신호 발생장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2792795B2 (ja) * 1992-10-29 1998-09-03 三菱電機株式会社 半導体集積装置
JPH06267275A (ja) * 1993-03-10 1994-09-22 Fujitsu Ltd センスアンプ制御回路及びセンスアンプ制御方法
KR0122108B1 (ko) * 1994-06-10 1997-12-05 윤종용 반도체 메모리 장치의 비트라인 센싱회로 및 그 방법
US5917353A (en) * 1995-02-15 1999-06-29 Stmicroelectronics, Inc. Clock pulse extender mode for clocked memory devices having precharged data paths
KR0157289B1 (ko) * 1995-11-13 1998-12-01 김광호 컬럼 선택 신호 제어회로
WO1997023042A1 (en) * 1995-12-15 1997-06-26 Unisys Corporation Delay circuit and memory using the same
US5594690A (en) * 1995-12-15 1997-01-14 Unisys Corporation Integrated circuit memory having high speed and low power by selectively coupling compensation components to a pulse generator
KR100247923B1 (ko) * 1997-01-29 2000-03-15 윤종용 스위치신호발생기및이를이용한고속동기형sram
JPH1145594A (ja) * 1997-07-30 1999-02-16 Nec Ic Microcomput Syst Ltd 半導体記憶装置
JP3825573B2 (ja) * 1999-02-17 2006-09-27 株式会社東芝 同期回路とその遅延回路
US6754101B2 (en) * 2002-05-21 2004-06-22 Broadcom Corporation Refresh techniques for memory data retention
KR200377696Y1 (ko) * 2004-12-03 2005-03-11 동 호 김 후레쉬기능을 가지는 리모콘

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60246096A (ja) * 1984-05-21 1985-12-05 Hitachi Ltd ダイナミツク型ｒａｍ
JPH01194194A (ja) * 1988-01-29 1989-08-04 Nec Ic Microcomput Syst Ltd 半導体メモリ装置
JP2534757B2 (ja) * 1988-07-06 1996-09-18 株式会社東芝 リフレッシュ回路

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