KR950009203B1 - 반도체 메모리장치의 리프레시 타이머회로 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리장치의 리프레시 타이머회로

제1도는 리프레시동작모드를 검출하여 리프레시동작을 제어하는 마스터클럭을 발생하는 회로의 개략적 블럭도.

제2도는 오실레이터와 카운터로 이루어진 리프레시 타이머회로의 개략적 블럭도.

제3도는 종래기술에 따른 오실레이터의 회로구성을 보여주는 회로도.

제4도는 제3도에 도시한 오실레이터의 동작에 따라 리프레시 카운터부에서 다수개의 분주클럭들을 발생하는 동작 타이밍도.

제5도는 본 발명에 따른 바람직한 실시예로, 오실레이션 주기가 가변되는 오실레이터의 회로도.

제6도는 제5도에 도시한 오실레이터의 동작에 따라 리프레시 타이머회로에서 다수개의 분주클럭들을 발생시키는 동작 타이밍도.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 리프레시(refresh) 동작신호에 응답하여 다수개의 분주클럭을 생성하는 리프레시 타이머회로에 관한 것이다.

반도체 메모리장치중 휘발성 메모리장치, 대표적으로 다이나믹 메모리장치에서는 메모리셀에 저장된 데이타의 보존을 위하여 리프레시 동작이 필요하다. 이러한 목적에 따라 다양한 리프레시 동작이 개발되어 왔다. 그결과의 하나로, 메모리장치가 소정시간동안 동작대기에 있을때 자동적으로 리프레시동작을 수행하여 메모리셀에 저장된 데이타를 보존하는 셀프리프레시 모드가 개발되었다. 셀프리프레시 동작은 제품의 신뢰도 측면에서 대단히 중요한 요소로서, 메모리장치의 제조업자는 각 제품마다 규정된 셀프리프레시 타임을 제시하고 있다. 셀프리프레시 모드의 가장 적절한 리프레시 주기 즉 메모리셀에 저장된 데이타가 후속되는 리프레시 동작시까지 충분히 보존될 수 있는 시간은 웨이퍼상태의 제조공정이 완료된 상태에서 측정되고, 그에 따라 리프레시 타이머회로에서 발생되는 신호들중 가장 적합한 주기를 갖는 특정신호를 마스터 클럭(master clock)으로 선택하여 셀프리프레시 동작이 수행된다.

제1도는 상기한 셀프리프레시 동작시의 마스터클럭을 발생하는 회로의 구성을 보이는 개략적 블럭도이다.

제1도의 구성을 살펴보면, 메모리장치 외부에서 입력되는 외부제어신호에 응답하여 셀프리프레시 동작모드를 검출해내는 셀프리프레시 검출부(10)와, 상기 셀프리프레시 검출부(10)의 출력 øTON 신호에 응답하여 일정 주기를 갖는 펄스열 øOSC를 출력하는 오실레이터(12)와, 상기 øOSC에 응답하여 다수개의 분주클럭 Q0∼Qn을 출력하는 카운터부(14)와, 상기 카운터부(14)에서 출력되는 분주클럭 Q0∼Qn중 어느하나를 선택하여 마스터클럭 øS로 출력하는 셀프리프레시 주기선택회로(16)로 구성되어 있다. 상기 셀프리프레시 검출부(10)는 입력되는 외부제어신호의 상태를 판단하여 셀프리프레시 동작의 개시를 결정하는 수단이다. 상기한 셀프리프레시 모드 검출의 일례로, CBR(Before)모드로 진입한 후 일정시간(예컨대 8㎲)이 경과하게 되면 이를 검출하여 셀프리프레시 모드로 진입되도록 하는 방법이 있다. 상기 오실레이터(12)와 카운터부(14)를 합하여 리프레시 타이머회로라 칭한다. 상기 셀프리프레시 주기선택회로(16)는 셀프리프레시의 마스터클럭으로 사용하기 위하여, 카운터부(14)에서 출력하는 분주클럭 Q0∼Qn중에 가장 적절한 어느하나를 선택하는 수단이다. 도시하지 아니하였으나, 상기 마스터클럭 øS는 리프레시 어드레스를 발생시키게 되고, 또한 워드라인을 선택적으로 구동하기 위한 라스체인(RAS chain)를 지배하는 제어신호로도 사용된다.

제2도는 상기 제1도에서 오실레이터(12)의 출력 øOSC에 따라 카운터부(14)에서 분주클럭 Q0∼Qn을 발생하는 리프레시 타이머회로를 보이는 기능블럭도이다. 카운터부(14)는 직렬접속되는 총 n+1개의 카운터로 이루어지며, 첫째단의 카운터 0이 øOSC를 입력하고 이를 분주하여 클럭 Q0를 출력하며, 둘째단 카운터인 카운터 2는 상기 Q0를 분기입력하여 그를 분주시킨 Q1를 출력하고, 이러한 구성이 반복되어 결국 마지막단의 카운터 n+1에서는 Qn을 출력하게 된다.

제3도는 상기 제2도에 도시한 리프레시 타이머회로의 동작타이밍도로서, 셀프리프레시 검출부(10)의 출력 øTON에 응답하여 오실레이터(12)에서 출력되는 펄스열 øOSC에 따라 카운터부(14)에서 Q0∼Qn을 발생하는 동작을 나타내는 타이밍도이다. 상기 분주클럭 Q0∼Qn중 적정주기를 갖는 어느하나의 클럭이 리프레시 어드레스를 발생하는 리프레시 어드레스 카운터에 입력되며, 또한 리프레시를 제어하는 라스 체인(RAS chain)의 마스터 클럭으로 이용된다.

제3도를 참조하여 제2도의 동작을 살펴본다. 셀프리프레시가 시작됨에 따라 상기 셀프리프레시 검출부(10)에서 øTON신호가 논리하이레벨(이하 "H레벨"이라 함)로 출력되고, 그에 따라 오실레이터(12)가 동작하여 일련의 펄스열 øOSC를 출력하며, 상기 øOSC를 입력하는 카운터부(14)에서는 이를 분주시킨 다수개의 분주클럭 Q0∼Qn을 출력하게 된다. 셀프리프레시 주기선택회로(16)에서는 상기 분주클럭중 미리 측정된 시간 내에 모든 메모리셀의 리프레시 동작을 수행할 수 있는 적정 펄스폭의 분주클럭을 셀프리프레시 동작의 마스터 클럭 øS로 선택하게 된다. 예를 들어, 제3도의 타이밍도에서 오실레이터에서 생성된 펄스 øOSC의 주기가 1㎲이고, 128ms 시간동안 4K(=4×1,024)개 워드라인의 리프레시를 수행할 경우라면, 마스터클럭의 적정 펄스폭은 128ms÷4K=32㎲가 되므로, 펄스폭이 32㎲인 카운터 4의 출력인 Q4가 마스터 클럭 øS로 선택되고, 32μS의 주기를 갖는 Q4의 펄스 하나가 워드라인 하나를 선택하여 그에 대응된 모든 메모리셀의 리프레시를 수행하게 된다.

제4도는 제1도 및 제2도에 도시한 종래 오실레이터의 구성을 보이는 회로도이다. 제4도의 구성을 살펴보면, 직렬접속된 3개의 인버터(411, 412, 413)로 이루어진 인버터부(41)와, 상기 인버터부(41)의 구동을 제어하는 구동제어부(42)와, 상기 인버터부(41) 내의 제1인버터(411)의 입/출력에 제어되어 펄스열을 출력하는 출력단(43)으로 이루어져 있다.

상기 인버터부(41)를 형성하는 각 인버터(411, 412, 413)는 각각의 피채널 트랜지스터(414)를 통하여 전원전압을 인가받고 각각의 엔채널 트랜지스터(415)를 통하여 접지전압에 접속된다. 따라서 상기 피채널 트랜지스터(414) 및 엔채널 트랜지스터(415)는 각 인버터(411, 412, 413)에 동작전압(전원전압과 접지전압을 전달하기 위한 패스트랜지스터로 동작한다. 각 피채널 트랜지스터(414)의 게이트단자는 제1공통게이트라인 CGL1에 접속되고 각 엔채널 트랜지스터(415)의 게이트단자는 제2공통게이트라인 CGL2에 접속되어 있다. 제3인버터(413)의 출력은 다시 제1인버터(411)의 입력으로 피드백(feed-back)되므로, 결국 3개의 인버터(411, 412, 413)는 궤환루프를 형성하고 있다.

상기 구동제어부(42)의 구성을 살펴보면, 소오스단자에 전원전압을 인가받고 게이트단자와 드레인단자가 공통접속된 피채널 트랜지스터(421)와, 상기 피채널 트랜지스터(421)의 드레인단자에 일단이 접속된 저항 R(422)과, 드레인단자와 게이트단자가 상기 저항 R(422)의 타단에 공통접속되는 엔채널 트랜지스터(423)와, 상기 엔채널 트랜지스터(423)의 소오스단자 및 접지전압사이에 채널의 양단자가 접속되고 게이트가 øTON 신호에 제어되는 엔채널 트랜지스터(424)로 이루어져 있다. 상기 인버터부(41)의 제1 및 제2공통게이트라인 CGL1, CGL2는 상기 저항(422)의 양단에 접속된다. 상기 제1 및 제2공통게이트라인 CGL1 및 CGL2의 전위레벨에 따라 각각 접속된 피채널 트랜지스터(414) 및 엔채널 트랜지스터(415)의 구동능력이 달라지게 되므로, 결국 구동제어부(42)의 저항 R(422)를 통하여 흐르는 전류 i에 따라 상기 인버터부(41)의 각 인버터(411, 412, 413)를 동작시키기 위한 피채널 트랜지스터(414) 및 엔채널 트랜지스터(415)의 턴온정도가 가변된다. 즉, 상기 전류 i를 조절하여 상기 인버터(411, 412, 413)의 턴온동작을 제어할 수 있다.

상기 출력단(43)의 구성을 살펴보면 전원전압과 출력노드 사이에 채널이 직렬 접속된 2개의 피채널 트랜지스터(425, 426)와 상기 출력노드와 접지전압사이에 채널이 직렬접속된 2개의 엔모오스 트랜지스터(427, 428)와, 상기 출력노드에 접속되어 øOSC를 출력하는 버퍼단(429)으로 구성된다. 상기 출력단(43)에서, 전원전압에서 채널의 일단이 접속된 피채널 트랜지스터(425) 및 접지전압에 채널의 일단이 접속된 엔채널 트랜지스터(428)의 게이트단자는 상기 인버터부(41)내에 위치한 제1인버터(411)의 입력단에 공통접속되고, 출력노드에 채널의 일단이 접속된 피채널 트랜지스터(426) 및 엔채널 트랜지스터(427)의 게이트단자는 상기 인버터부(41)내에 위치한 제1인버터(411)의 출력단에 공통접속되어 있다. 따라서 상기 출력노드의 논리레벨은 상기 제1인버터(411)의 입력과 출력에 따라 제어된다.

제4도의 동작을 살펴본다. øTON신호가 H레벨로 구동제어부(42)에 인가되어 엔채널 트랜지스터(424)가 턴온되면, 저항 R(422)를 통하여 전류 i가 흐르게 되고, 그에 따라 저항 R(422)의 양단에는 전압강하에 의한 전압차가 발생되고 그 결과로 제1 및 제2공통게이트라인 CGL1, CGL이 각각 피채널 트랜지스터(414) 및 엔채널 트랜지스터(415)를 턴온시킬 수 있는 소정레벨로 충전된다. 그 결과로 궤환루프를 형성하는 홀수개의 인버터(411, 412, 413) 각각의 출력이 H레벨에서 논리로우레벨(이하, "L레벨"이라 함)로 트리거 되는 동작이 상기 øTON이 액티브되어 있는 동안 반복되어 나타나게 된다. 상기 출력단(43)에서 출력되는 øOSC신호는 상기 제1인버터(411)의 입력과 출력이 동시에 L레벨일 때에 H레벨이 되고, 상기 제1인버터(411)의 입력과 출력이 H레벨일때에 L레벨이 된다. 따라서 상기 제1인버터(411)의 논리레벨 천이에 소요되는 시간, 즉 인버터(411)의 턴온지연시간이 øOSC의 논리레벨 천이에 소요되는 시간이 된다. 예를 들어, 지금 제1인버터(411)의 입력이 L레벨이고 출력이 H레벨일때에 출력단(43)의 출력노드는 플로팅상태에 놓이게 되고, 따라서 이전 레벨인 H레벨을 유지하고 있다고 가정한다. 이때 øOSC는 H레벨을 유지하고 있다. 이때 제1인버터(411)의 입력이 H레벨로 인가되면, 턴온지연시간동안은 제1인터버(411)의 입력과 출력은 모두 H레벨을 유지하게 되므로, 그 결과 출력단(43)의 출력노드는 L레벨이 되어 øOSC는 L레벨로 천이한다. øTON신호가 하이를 유지하는 동안 제1인버터(411)의 입력은 일정주기로 H레벨에서 L레벨로 천이가 반복되므로, 그에 따라 øOSC 일정주기를 갖고 H레벨(또는 L레벨)에서 L레벨(또는 H레벨)로 천이가 반복되는 일련의 펄스열로 출력된다.

따라서 상기 øOSC의 주기는 인버터부(41)의 제1인버터(411)의 턴온지연시간에 의해 결정되고, 상기 제1인버터(411)의 턴온지연시간은 전원전압을 공급하는 피채널 트랜지스터(411) 및 접지전압을 공급하는 엔채널 트랜지스터(415)의 구동능력을 조절하여 제어할 수 있다. 전원전압을 공급하는 피채널 트랜지스터(411) 및 접지전압을 공급하는 엔채널 트랜지스터(415)의 구동능력은 구동제어부(41)의 저항 R(422)을 통하여 흐르는 전류의 크기를 조절하여 제어되므로, 결국 øOSC의 주기는 상기 저항 R(422)의 크기에 밀접한 단계를 갖는다. 따라서 상기 오실레이터의 제조공정시에 저항 R(422)의 크기를 요구되는 수준에 맞추어 일정하게 형성하는 것이 매우 중요하다.

그러나 제조공정시의 여러 가지 변수(예를 들어, 제조공정 온도, 저항막의 불순물 농도 등)에 의해 상기 저항의 크기가 변하게 되면, 그 영향에 의하여 오실레이터의 주기가 변하게 되는 결과를 초래한다. 그 영향으로 셀프리프레시 모드에서 적정 기준시간 이내에 리프레시가 수행되지 못하는 리프레시 동작불량을 유발하게 된다. 즉, 메모리장치가 동작대기시간중에 있을 때에 메모리셀의 데이타 보존을 위하여 규정된 시간이내에 전 메모리셀의 리프레시를 수행해야 하는 경우에, 오실레이터의 주기가 적정시간 이상으로 늘어나게 되어(즉, 주파수가 줄어들어) 미처 전 메모리의 리프레시를 수행하지 못하는 리프레시 불량이 발생된다. 그 결과로 리프레시가 수행되지 못한 메모리셀에서는 데이타를 보존하지 못하고 유실하는 문제점이 발생된다. 이러한 문제점은 메모리장치의 신뢰도 측면에서 더욱 중대한 결함이라고 평가할 수 있다.

따라서 상기 문제점을 해결하기 위한 본 발명의 목적은 리프레시 타임의 보장할 수 있는 리프레시 타이머 회로를 제공함에 있다.

본 발명의 다른 목적은 충분히 리프레시가 수행될 수 있도록 오실레이터의 동작주기를 보정할 수 있는 리프레시 타이머회로를 제공하는데 있다.

본 발명의 또다른 목적은 소정 주기의 펄스열을 출력하는 오실레이타가 미리설정된 특정조건에서 오실레이션 되는 주기가 빨라지는 리프레시 타이머회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명은, 제공되는 구동신호에 따라 서로 다른 주기를 갖는 제1, 제2펄스열중의 어느하나를 선택 출력하는 오실레이터와, 상기 오실레이터로부터 출력되는 펄스열을 입력하고 이를 분주하여 다수개의 분주클럭을 출력하는 분주수단과, 상기 분주클럭중의 어느하나의 분주클럭에 대응하여 상기 오실레이터에 입력되는 구동신호를 가변시켜 그 출력펄스열의 주기를 가변시키는 주기가변수단을 구비하는 리프레시 타이머회로임을 특징으로 한다.

즉, 분주클럭중 어느하나를 오실레이터의 오실레이션 동작을 제어하는 제어신호로 피드백시켜 오실레이터의 주기를 가변시킨다. 따라서 오실레이터에서 출력되는 펄스열이 일정한 주기를 갖지 않고, 피드백된 분주클럭에 의해 제어되는 시간동안(즉, 피드백되는 분주클럭이 액티브되는 구간)은 주기가 짧아지고, 피드백된 분주클럭에 의해 제어되지 아니하는 동안(즉, 피드백된 분주클럭이 비액티브되는 동안)에는 다시 처음 주기의 펄스열로 출력된다. 따라서 카운터부에서 출력되는 분주클럭 또한 상기 오실레이터 출력펄스열의 변화에 따라 주기가 짧아지거나 다시 본래의 주기로 복원되거나 하는 동작을 갖는다. 이러한 동작은 셀프리프레시 모드에서 전 메모리셀의 리프레시 시간이 단축되는 효과를 갖게 되므로, 종래 기술과는 달리 미처 리프레시 되지 않는 메모리셀이 발생되지 않는다.

이하 첨부된 제5도 내지 제6도를 참조하여 본 발명에 따른 오실레이터의 실시예를 더욱 상세히 설명하겠다. 하기의 설명에서 열거되는 특정상태 예컨대 회로구성 또는 인버터의 수 등은 본 발명의 이해를 돕기 위하여 제시될 뿐, 본 발명이 이에 구속되지 아니하며, 여러가지 가능한 다른 실시예가 있음을 알아두기 바란다.

제5도는 본 발명에 따른 바람직한 실시예로, 피드백된 분주클럭 Qm에 의해 주기가변되는 펄스열 øOSC를 출력하는 오실레이터의 회로도이다.

제5도의 구성을 살펴보면, 서로 직렬접속되어 궤환루프를 형성하는 제1∼제3인버터(411, 412, 413)로 이루어진 인버터부(41)와, 상기 인버터부(41)의 구동을 제어하는 구동제어부(42)와, 상기 구동제어부(42)에 접속되며 퓨즈(fuse)의 절단여부에 따라 동작 또는 비동작되도록 설계된 주기가변수단(51)과, 상기 인버터부(41)의 제1인버터(411)의 입/출력 신호에 제어되어 소정주기의 펄스열을 출력하는 출력단(43)으로 이루어져 있다.

제5도에서 상기한 제4도와 동일한 부위에 대하여는 같은 인용번호를 사용하였으며, 동일한 기능을 갖는다. 따라서 본 발명에 따른 제5도의 설명시에는 주기가변수단(51)의 설명에 중점으로 치중할 것이며, 상기 주기가변수단(51) 이외의 동작은 상기 제4도의 동작설명을 참조하기 바란다.

상기 구동제어부(42)의 구성을 살펴보면, 소오스단자에 전원전압을 인가받고 게이트단자와 드레인단자가 공통접속된 피채널 트랜지스터(421)와, 상기 피채널 트랜지스터(421)의 드레인단자에 일단이 접속되는 저항(422)과, 드레인단자와 게이트단자가 상기 저항(422)의 타단에 공통접속되는 엔채널 트랜지스터(423)와, 상기 엔채널 트랜지스터(423)의 소오스단자 및 접지전압사이에 채널의 양단자가 접속되고 게이트가 øTON신호에 의해 제어되는 엔채널 트랜지스터(424)로 이루어져 있다. 상기 인버터부(41)의 제1 및 제2공통게이트라인 CGL1, CGL2은 상기 저항(422)의 양단에 접속된다.

상기 주기가변수단(51)의 구성을 살펴보면, 게이트단자에 메모리장치의 파워업(power up)신호인 VccH신호를 인가받고 소오스단자가 전원전압에 접속된 피채널 트랜지스터(514)와, 상기 피채널 트랜지스터(514)의 드레인단자에 일단이 접속된 퓨즈(515)와, 상기 퓨즈(515)의 타단과 접지전압 사이에 채널의 양단자가 접속되고 게이트 단자에 전원전압을 인가받는 엔채널 트랜지스터(516)와, 상기 피채널 트랜지스터(514)의 소오스단자와 퓨즈(515)의 접속점에 입력노드가 접속되는 반전래치수단(513)과, 피채널 제어단자가 상기 반전래치수단(513)의 출력노드에 접속되고 엔채널 제어단자가 상기 반전래치수단(513)의 입력노드에 접속되는 씨모오스 전달 게이트(511)와, 드레인단자가 상기 씨모오스 전달게이트(511)를 통하여 구동제어부(42)의 엔채널 트랜지스터(424)의 드레인단자에 접속되고 소오스단자가 접지전압에 접속되며 게이트단자 Qm신호를 인가받는 엔채널 트랜지스터(512)로 구성되어 있다. 상기 Qm신호는 오실레이터의 출력 펄스열 øOSC를 입력하는 카운터부에서 발생된 분주클럭 Q0∼Qn중의 어느 하나이다. 따라서 상기 주기가변수단(51)은 상기 분주클럭 Q0∼Qn중 하나를 각각 입력하는 총 n+1개가 있으며, 각 주기가변수단은 모두 상기 구동제어부(42)의 엔채널 트랜지스터(424)의 드레인단자에 공통접속되는 것으로 이해되어져야 한다.

메모리장치의 제조공정이 완료된 후 리프레시 테스트를 실시하여 리프레시 동작이 규정시간이내에 정상적으로 수행되는 경우에는 상기 주기가변수단(51) 내부의 퓨즈(515)는 용단하지 않고 그대로 두게 된다. 이때에는 상기 주기가변수단(51)은 상기 구동제어부(42)에 아무런 영향도 주지 않는다.

그러나 리프레시 테스트 결과, 오실레이터의 주기가 길어짐으로 인하여 규정된 시간이내에 전 메모리셀의 리프레시가 모두 수행되지 못한다고 판단되는 경우에는 주기가변수단(51)의 퓨즈(515)를 용단하게 된다. 그 결과로 상기 주기가변수단은 구동제어부에 영향을 미치게 된다.

제6도는 상기 제5도에 도시한 오실레이터를 갖는 리프레시 제어회로의 동작타이밍도로서, 카운터부에서 피드백되는 분주클럭 Q3에 의해 오실레이터의 주기가 변화되는 경우를 예로들어 도시한 동작타이밍도이다.

제6도를 참조하여 상기 제5도의 동작을 설명한다. 오실레이터의 동작주기를 가변하기 위하여 상기 분주클럭 Q3을 입력하는 주기가변수단(51)의 퓨즈(515)를 절단하게 되면 반전래치수단(513)의 출력은 L레벨이 된다. 따라서 씨모오스 전달게이트(511)가 턴온되고, 그 결과로 상기 Q3을 게이트단자에 입력하는 엔채널 타이머(512)의 드레인단자가 상기 구동제어부(41)의 엔채널 트랜지스터(424)의 드레인단자와 접속된다. 상기 Q3이 L레벨로 인가되면 이를 게이트단자에 입력하는 엔채널 트랜지스터(512)가 턴오프되므로, 저항 R(422)를 통하여 흐르는 전류 i가 접지단으로 흐르는 경로는 구동제어부(42)에서 øTON에 게이트단자가 제어되는 엔채널 트랜지스터(424)를 통하여 접지단으로 흐르는 iA경로만이 존재하게 된다. 그러나 상기 Q3이 H레벨로 인가되면 이를 게이트단자에 입력되는 엔채널 트랜지스터(512)가 턴온되므로, 상기 저항 R(422)을 통하여 흐르는 전류 i는 구동제어부의 iA경로 뿐만 아니라, 주기가변수단(51)에서 Q3에 게이트단자가 제어되는 엔채널 트랜지스터(512)를 통하여 접지단으로 흐르는 iB 경로도 갖게 된다. 따라서 상기 저항 R(422)을 통하여 흐르는 전류 i의 양이 증대된다. 그 결과로 상기 인버터의 공통게이트라인 CGL1, CGL2의 전위레벨이 각각에 접속되는 트랜지스터(414, 415)의 구동능력을 높이는 방향으로 변화되고, 따라서 인버터(411, 412, 413)의 턴온지연시간이 짧아지게 되며, 결국 제6도에 도시한 바와 같이 오실레이터의 출력 øOSC의 주기가 짧아지게 되며, 그에 따라 상기 øOSC를 입력하는 카운터부에서 발생되는 분주클럭 Q0∼Qn의 주기 또한 짧아지게 된다. 즉, 상기 주기가변수단(51)은 상기 구동제어부(42)에 의해 결정된 인버터의 턴온지연시간을 더욱 단축시키는 역할을 한다.

전술한 바와 같이, 상기 분주클럭 Q0∼Qn중 어느하나가 선택되어 셀프리프레시 동작에 따른 라스체인의 동작을 지배하는 마스터 클럭으로 사용된다. 예를 들어 상기 Q3에 의해 øOSC의 주기가 절반으로 짧아진다고 가정할 때, 제6도에 도시한 øOSC의 정상주기가 2㎲이라면, Q3의 정상주기는 32㎲이다. 그러나 상기 Q3이 H레벨로 인가될 때는 상기 øOSC의 주기는 1ψs가 되고 그에 따라 Q3의 주기 또한 16㎲가 될것이다. 이때 Q4를 셀프리프레시 동작의 마스터 클럭으로 선택하였다면, Q3이 L레벨일 때는 Q4의 주기는 64㎲이지만 상기 Q3이 H레벨일 때에는 Q4의 주기는 32㎲가 되므로, 이를 마스터 클럭으로 사용하는 셀프리프레시 동작이 빨라지게 된다. 그 결과로 전 메모리셀이 리프레시되는 시간이 단축되고, 그에 따라 충분한 여유를 가지고 리프레시 동작이 수행되므로, 메모리셀이 리프레시되지 않는 불량이 발생하지 않는다.

상술한 바와 같이 본 발명에 따른 오실레이터를 갖는 리프레시 회로에서는 오실레이터의 주기를 조절할 수 있는 주기가변수단을 구비하고, 상기 주기가변수단의 동작이 상기 오실레이터의 출력을 입력하는 다단카운터의 출력중 어느하나에 의해 동작되도록 하여, 오실레이터의 동작주기를 짧아지게 함으로써, 오실레이터의 동작주기가 길어짐에 의해 발생되는 리프레시 불량을 제거할 수 있다.

Claims (1)

1. 리프레시 타이머회로에 있어서, 제공되는 구동신호에 따라 서로 다른 주기를 갖는 제1, 제2펄스열중의 어느하나를 선택 출력하는 오실레이터와, 상기 오실레이터로부터 출력되는 펄스열을 입력하고 이를 분주하여 다수개의 분주클럭을 출력하는 분주사단과, 상기 분주클럭중의 어느하나의 분주클럭에 대응하여 상기 오실레이터에 입력되는 구동신호를 가변시켜 그 출력펄스열의 주기를 가변시키는 주기가변수단을 구비함을 특징으로 하는 리프레시 타이머회로.