JP4771961B2 - 同期型記憶装置、およびその制御方法 - Google Patents

Description

本発明は、シングルデータレートモードとダブルデータレートモードとを切り替えて使用することが可能な同期型記憶装置、およびその制御方法に関し、また、ダブルデータレートモードの同期型記憶装置、およびその制御方法に関するものである。

特許文献１に開示されている同期式半導体メモリ装置では、制御パルス発生回路として、図９に示す回路が開示されている。内部クロック発生副回路１５０、分周器１５２、選択部１５３等を備えて構成されている。

内部クロック発生副回路１５０は、外部システムクロックＣＬＫを受け入れ、外部システムクロックＣＬＫと同じ周波数を有するＤＤＲモード用内部クロックＰＣＬＫ＿ＤＤＲを発生する。分周器１５２は、ＤＤＲモード用内部クロックＰＣＬＫ＿ＤＤＲを受けて、これを分周してＤＤＲモード用内部クロックＰＣＬＫ＿ＤＤＲの半分の周波数を有するＳＤＲモード用内部クロックＰＣＬＫ＿ＳＤＲを発生する。

選択部１５３は、モード制御信号／ＤＤＲに応答してＤＤＲモード用内部クロックＰＣＬＫ＿ＤＤＲ及びＳＤＲモード用内部クロックＰＣＬＫ＿ＳＤＲの何れか一つを選択して内部クロックとして出力する。

ＤＤＲモードで動作する時、モード制御信号／ＤＤＲはローレベルを有する。この時、選択部１５３の伝送スイッチ１５４は、モード制御信号／ＤＤＲ及びインバータ１５８により反転されたモード制御信号／ＤＤＲに応答してターンオンされ、伝送スイッチ１５６はターンオフされる。従って、ＤＤＲモード用内部クロックＰＣＬＫ＿ＤＤＲが内部クロックＰＣＬＫとして出力される。

ＳＤＲモードで動作する時、モード制御信号／ＤＤＲはハイレベルを有する。この時、選択部１５３の伝送スイッチ１５４はターンオフされ、伝送スイッチ１５６はターンオンされて、ＳＤＲモード用内部クロックＰＣＬＫ＿ＳＤＲが内部クロックＰＣＬＫとして出力される。

特開平１１−２１３６６８号公報

特許文献１では、内部クロック発生副回路１５０より出力される内部クロック発生副回路１５０と、分周器１５２より出力されるＳＤＲモード用内部クロックＰＣＬＫ＿ＳＤＲとが、選択部１５３により択一選択されて、内部クロックＰＣＬＫとして出力される構成である。選択部１５３は、モード制御信号／ＤＤＲとその反転信号を出力するインバータ１５８からの信号に応じて、伝送スイッチ１５４、１５６の何れか一方がターンオンし、他方がターンオフする。

しかしながら、ＳＤＲモードとＤＤＲモードとの間での動作モードの切り替えは、モード制御信号／ＤＤＲにおける論理レベルの遷移により行なわれるところ、インバータ１５８や、伝送スイッチ１５４、１５６等において動作遅延が存在するため、モード制御信号／ＤＤＲの遷移から内部クロックＰＣＬＫの切り替わりまでには、時間遅れが発生してしまうおそれがある。
また、特許文献１では、内部クロックＰＣＬＫに応じて、レイテンシの計数や種々のフラグの生成等の制御が行なわれる。この場合、ＤＤＲモードにより２倍周波数で動作する内部クロックＰＣＬＫに対しても行なわれなければならず、高速クロックに対応するため、回路構成上の負担増となってしまうおそれがある。

本発明は前記背景技術に鑑みなされたものであり、ＳＤＲモードとＤＤＲモードとの２つの動作モードを備え、これらの動作モードを切り替えて動作する同期型記憶装置について、動作モードの切り替えを簡易に行なうことが可能であると共に、安定したＤＤＲモード動作を簡易に実現することが可能な同期型記憶装置、およびその制御方法を提供することを目的とする。

前記目的を達成するためになされた第１の発明の同期型記憶装置は、外部クロックの何れか一方のエッジに同期してアクセス動作が行なわれる第１動作モードと、外部クロックの両エッジに同期してアクセス動作が行なわれる第２動作モードとの切り替えが可能な同期型記憶装置であって、起動からの初期レイテンシ（Ｌ）を計数する間、外部クロックをカウントし、初期レイテンシ（Ｌ）からｎ（ｎは、１以上の０．５刻みの数値）を減じた（Ｌ−ｎ）クロック数を検出する（Ｌ−ｎ）検出部と、第２動作モードが設定されている場合、（Ｌ−ｎ）検出部からの検出信号に応じて、内部クロックを、外部クロックの何れか一方のエッジに同期する第１クロックから、外部クロックの両エッジに同期する第２クロックに切り替える内部クロック生成部とを備えることを特徴とする。

第１の発明の同期型記憶装置では、（Ｌ−ｎ）検出部により、外部クロックをカウントして初期レイテンシ（Ｌ）を計数する際、初期レイテンシ（Ｌ）からｎを減じた（Ｌ−ｎ）クロック数を検出し、第２動作モードが設定されている場合に、内部クロック生成部により、（Ｌ−ｎ）クロック数の検出信号に応じて、内部クロックを、外部クロックの何れか一方のエッジに同期する第１クロックから、外部クロックの両エッジに同期する第２クロックに切り替える。

また、第１の発明の同期型記憶装置の制御方法は、外部クロックの何れか一方のエッジに同期してアクセス動作が行なわれる第１動作モードと、外部クロックの両エッジに同期してアクセス動作が行なわれる第２動作モードとの切り替えが可能な同期型記憶装置の制御方法であって、起動からの初期レイテンシ（Ｌ）を計数する際、外部クロックについて、初期レイテンシ（Ｌ）からｎ（ｎは、１以上の０．５刻みの数値）を減じた（Ｌ−ｎ）クロック数を検出するステップと、第２動作モードが設定されている場合、（Ｌ−ｎ）クロック数を検出するステップに応じて、内部クロックを、外部クロックの何れか一方のエッジに同期する第１クロックから、外部クロックの両エッジに同期する第２クロックに切り替えるステップとを有することを特徴とする。

第１の発明の同期型記憶装置の制御方法では、外部クロックをカウントして初期レイテンシ（Ｌ）を計数する際、初期レイテンシ（Ｌ）からｎを減じた（Ｌ−ｎ）クロック数を検出し、第２動作モードが設定されている場合に、（Ｌ−ｎ）クロック数の検出に応じて、内部クロックを、外部クロックの何れか一方のエッジに同期する第１クロックから、外部クロックの両エッジに同期する第２クロックに切り替える。

これにより、第１／第２動作モードの動作モードの違いに関わらず、外部クロックの一方のエッジで計数される初期レイテンシ（Ｌ）のカウント期間に、（Ｌ−ｎ）クロック数がカウントされたことに応じて、内部クロックを、第１動作モードでの内部クロックである第１クロックから、第２動作モードでの内部クロックである第２クロックに切り替えることができる。初期レイテンシ（Ｌ）のカウント期間内に、第１動作モードから第２動作モードへの内部クロックの切り替え動作を埋め込ませることができ、内部クロックの切り替えに特別な切り替え期間を設ける必要がない。動作モードを切り替える際の切り替え時間を確保する必要がなく、時間遅れのない動作モードの切り替えを実現することができる。第１動作モードから第２動作モードへの動作モードの切り替えを容易に行なうことが可能な同期型記憶装置、およびその制御方法を提供することができる。

また、第２の発明の同期型記憶装置は、外部クロックの両エッジに同期してアクセス動作が行なわれる同期型記憶装置であって、外部クロックの一方のエッジに同期する信号と、該信号の逆相であって遅延した信号とに応じて、パルス信号を出力する基本クロック生成部と、外部クロックの一方のエッジからの半周期のタイミングを報知して半周期信号を出力する半周期報知部と、半周期信号と、半周期信号の逆相であって遅延した信号とに応じて、パルス信号を出力する第１中間クロック生成部とを備え、基本クロック生成部および第１中間クロック生成部から出力されるパルス信号に応じて第２クロックが生成されることを特徴とする。

第２の発明の同期型記憶装置では、基本クロック生成部により、外部クロックの一方のエッジに同期する信号と、この信号の逆相であって遅延した信号とに応じて、パルス信号が出力されて、第１動作モードにおける第１クロックが生成される。更に、第１中間クロック生成部により、半周期信号と、半周期信号の逆相であって遅延した信号とに応じて、パルス信号が出力され、基本クロック生成部からのパルス信号と共に、第２動作モードにおける第２クロックが生成される。ここで、半周期信号は、半周期報知部により報知され、外部クロックの一方のエッジからの半周期のタイミングを示す信号である。

また、第２の発明の同期型記憶装置の制御方法は、外部クロックの両エッジに同期してアクセス動作が行なわれる同期型記憶装置の制御方法であって、外部クロックの一方のエッジに同期する信号と、その逆相で遅延した信号とに応じて、パルス信号を生成して内部クロックとするステップと、外部クロックの一方のエッジからの半周期のタイミングを報知するステップと、半周期のタイミングを報知するステップにより得られる信号と、その逆相で遅延した信号とに応じて、パルス信号を生成して内部クロックに加えるステップとを有することを特徴とする。

第２の発明の同期型記憶装置の制御方法では、外部クロックの一方のエッジに同期する信号と、この信号の逆相であって遅延した信号とに応じて、パルス信号が出力されて、第１動作モードにおける第１クロックが生成される。更に、半周期信号と、半周期信号の逆相であって遅延した信号とに応じて、パルス信号が出力され、第１クロック生成部からのパルス信号と共に、第２動作モードにおける第２クロックが生成される。ここで、半周期信号は、半周期報知部により報知され、外部クロックの一方のエッジからの半周期のタイミングを示す信号である。

これにより、外部クロックの周期は正確ではあるが、両エッジ間の時間間隔が均等ではない場合にも、半周期信号により外部クロックの一方のエッジからの半周期のタイミングが正確に報知されるので、外部クロックの一方のエッジに基づいて、第１クロックの２倍周波数を有する第２クロックを、精度良く生成することができる。第２動作モードで動作する場合に、外部クロックの１周期の間に行なわれる２回の動作を、均等な時間間隔で割り振ることができ、各動作における、セットアップ時間やホールド時間を最大限に確保することができる。

本発明の同期型記憶装置、およびその制御方法によれば、第１動作モードと第２動作モードとの２つの動作モードを備え、これらの動作モードを切り替えて動作する同期型記憶装置について、動作モードの切り替えの際に行なわれる内部クロックの切り替えを、初期レイテンシ（Ｌ）のカウント動作期間内に埋め込ませることができ、内部クロックの切り替え時間を別途確保する必要がない。また、第２動作モードにおける第２クロックを精度良く生成することができる。安定した動作、および動作モードの切り替えを、簡易に実現することが可能となる。

第１および第２実施形態に共通な本発明の同期型記憶装置の回路ブロック図である。 第１および第２実施形態に共通な有効フラグ（ＲＤＹ）出力部を示す回路図である。 第１実施形態の内部クロック生成部を示す回路図である。 図３の内部クロック生成部において、ＳＤＲモード時の動作を示す波形図である。 図３の内部クロック生成部において、ＤＤＲモード時の動作を示す波形図である。 第２実施形態の内部クロック生成部を示す回路図である。 図３の内部クロック生成部において、動作モードごとの設定を示す図である。 図３の内部クロック生成部において、半周期信号（ＮＰＳ）に基づく第２クロックの生成の様子を示す波形図である。 特許文献１に開示されている回路図である。

符号の説明

１、５ フリップフロップ回路
３ セレクタ
５ フリップフロップ回路
７ 遅延部
９ 半周期報知部
１１ 遅延部
Ｃ コントローラ
ＣＫＩＯ 内部クロック生成部
ＤＱＣ データ入出力制御部
Ｍ 同期型記憶装置
Ｍ１とＭ２、Ｍ３とＭ４、Ｍ５とＭ６ トランジスタ列
ＲＯ 有効フラグ（ＲＤＹ）出力部
ＢＲＤＹＢ （Ｌ−１）カウント信号
Ｃ （Ｌ−２）カウント信号
ＣＫＩ 内部クロック
ＣＬＫ 外部クロック
ＮＣ 出力ノード
ＰＳ フェーズシフト信号
ＲＤＹ 有効フラグ
Ｓ／Ｄ 動作モード信号
Ｓ（ＮＰＳ） 半周期信号

以下、本発明の同期型記憶装置、およびその制御方法について具体化した第１および第２実施形態を図２乃至図８、図９に基づき図面を参照しつつ詳細に説明する。

フラッシュメモリ等の不揮発性記憶装置や、ＤＲＡＭ、ＳＲＡＭ等の揮発性記憶装置においては、図９に開示される外部クロックＣＬＫに同期してデータの読み出し動作が行われる、いわゆる同期型記憶装置Ｍなる動作仕様を有する記憶装置がある。同期型記憶装置Ｍでは、定常状態においてクロックサイクルごとに、順次、異なるアドレスからデータが読み出される。ここで、一般的に外部クロックＣＬＫは高速であり、高速クロックサイクルに対してサイクルごとのデータ読み出し動作を可能とするためには、読み出し動作の開始時に、複数のメモリセルからのデータの増幅等、読み出しデータの内部的な前処理を完了させておく必要がある。

この前処理を行なうための時間として、起動後の初期レイテンシ（Ｌ）が設定されている。初期レイテンシ（Ｌ）は、外部アドレスの取り込みを行なう起動指令（／ＡＶＤ等）後の、外部クロックＣＬＫのクロック数で設定されることが一般的である。初期レイテンシ（Ｌ）として設定されるクロック数の外部クロックＣＬＫが経過した時点で読み出しデータの内部的な前処理が完了し、初期レイテンシ（Ｌ）を経過したらデータＤＱの出力が可能となる。データ入出力制御部ＤＱＣにより制御される。データＤＱの内部的な前処理が完了したことを外部に報知するデータ有効フラグを出力できれば、外部クロックＣＬＫのクロック数のカウントと合わせて、またはクロック数のカウントに代えて、出力されるデータＤＱが有効なデータであることをメモリコントローラなどのシステムＣ側が確認することができる。特に、同期型記憶装置Ｍから出力されるデータＤＱを受けるシステムＣが、外部クロックＣＬＫのクロック数をカウントしていない場合に必要となるフラグである。

ここで、データ有効フラグとは、例えば、フラッシュメモリ等の不揮発性記憶装置においては、図９に開示されるＲＤＹ端子（ＲＤＹ）から出力される信号である。このデータ有効フラグＲＤＹを出力するのが有効フラグ（ＲＤＹ）出力部である。システムＣ側は、ＲＤＹ端子（ＲＤＹ）における信号の論理レベルを監視し、データ端子（ＤＱ）から出力されるデータＤＱが有効なデータであるか否かの判断をすることができる。データ有効フラグは、初期化レイテンシ（Ｌ）のカウント期間においてＬ−１回目のクロックの後で、且つＬ回目のクロックの前に出力される。
尚、外部クロックＣＬＫは、内部クロック生成部に入力され、内部クロックＣＫＩ／ＣＫＩＢが生成される。内部クロックＣＫＩ／ＣＫＩＢが、有効フラグ（ＲＤＹ）出力部ＲＯ、およびデータ入出力制御部ＤＱＣに供給される。

図２に示す回路図は、有効フラグ（ＲＤＹ）出力部の回路例である。後述する第１および第２実施形態の何れにも適用される回路例である。

フリップフロップ回路１は、外部クロックＣＬＫのクロック数をカウントする不図示のカウンタ回路により、初期レイテンシ（Ｌ）から２を減じた（Ｌ−２）クロック数をカウントしたことを報知してハイレベルとなる、（Ｌ−２）カウント信号Ｃが、入力端子Ｄに入力される。クロック端子ＣＫには外部クロックＣＬＫが入力される。従って、出力端子ＱおよびＱＢからは、１クロックサイクル遅れで（Ｌ−２）カウント信号Ｃとの同相信号および逆相信号が出力される。これらの信号は（Ｌ−１）カウント数をカウントする信号である。逆相信号は、（Ｌ−１）クロック数をカウントしたことを報知してローレベルとなる（Ｌ−１）カウント信号ＢＲＤＹＢとして出力される。フリップフロップ回路１が（Ｌ−ｎ）検出部を構成している。

（Ｌ−１）クロック数をカウントしたことを報知してハイレベルとなる同相信号は、セレクタ３の一方の入力端子Ｂに入力される。セレクタ３の他方の入力端子Ａには（Ｌ−２）カウント信号Ｃが入力される。セレクト信号は、動作モード信号Ｓ／Ｄである。第１動作モードの一例であるＳＤＲモードにおいてはハイレベルとなり、入力端子Ａを選択する。第２動作モードの一例であるＤＤＲモードにおいてはローレベルとなり、入力端子Ｂを選択する。

セレクタ３からの出力信号はフリップフロップ回路５の入力端子Ｄに入力される。フリップフロップ回路５のクロック端子ＣＫには内部クロックＣＫＩが入力される。ここで、内部クロックＣＫＩは、後述するように、同期型記憶装置の内部で同期信号として機能するクロックである。ＳＤＲモードにおいては外部クロックＣＬＫと同一の周波数を有するクロック信号を出力する。ＤＤＲモードにおいては外部クロックＣＬＫの２倍の周波数を有するクロック信号を出力する。前者が第１クロックであり、後者が第２クロックである。フリップフロップ回路５の出力端子Ｑからは有効フラグＲＤＹが出力される。

（Ｌ−ｎ）検出部を構成するフリップフロップ回路１を含んで、セレクタ３、およびフリップフロップ回路５により、有効フラグ（ＲＤＹ）出力部が構成されている。有効フラグＲＤＹを、ＳＤＲモード／ＤＤＲモードに関わらず、初期化レイテンシ（Ｌ）のカウント期間においてＬ−１回目のクロック数がカウントされる外部クロックＣＬＫのエッジ後であって，Ｌ回目のＣＬＫエッジの前の期間に出力する。

すなわち、ＳＤＲモードにおいては、セレクタ３により、（Ｌ−２）クロック数をカウントしたことを報知してハイレベルとなる（Ｌ−２）カウント信号Ｃが、フリップフロップ回路５の入力端子Ｄに入力される。その後の内部クロックＣＫＩにより有効フラグＲＤＹとして出力される。ＳＤＲモードでは、内部クロックＣＫＩは外部クロックＣＬＫと同じ周波数のクロックであるため、有効フラグＲＤＹが、（Ｌ−１）カウント数の後であって、初期レイテンシ（Ｌ）のカウント完了前に出力される。

ＤＤＲモードにおいては、セレクタ３により、（Ｌ−１）クロック数をカウントしたことを報知してハイレベルとなる信号が、フリップフロップ回路５の入力端子Ｄに入力される。その後の内部クロックＣＫＩにより有効フラグＲＤＹとして出力される。ＤＤＲモードでは、内部クロックＣＫＩは外部クロックＣＬＫの２倍周波数のクロックである。（Ｌ−１）クロック数をカウントしたことを報知する（Ｌ−１）カウント信号ＢＲＤＹＢに応じて内部クロックＣＫＩを２倍周波数で動作させてやれば、（Ｌ−１）カウント数の後に切り替わる内部クロックＣＫＩの第２サイクル、すなわち最終の外部クロックＣＬＫの後半サイクルで、有効フラグＲＤＹが出力される。このタイミングは、初期レイテンシ（Ｌ）のカウント完了前である。具体的な動作波形は、図４、図５において後述する。

尚、図２に開示した有効フラグ（ＲＤＹ）出力部は、一実施例を示すに留まるものであり、回路構成は図２の構成に限定されるものではない。例えば、フリップフロップ回路１の出力端子Ｑをフリップフロップ回路５の入力端子Ｄに接続し、セレクタ３の入力端子ＡおよびＢに、フリップフロップ回路１の出力端子Ｑおよびフリップフロップ回路５の出力端子Ｑを接続し、セレクタ３の出力端子から有効フラグＲＤＹを出力する構成としても、同様の作用・効果を奏することができる。
更に、後述するように有効フラグ（ＲＤＹ）の規定に応じて、初期レイテンシ（Ｌ）から減じる値を、ｎの変数（但しｎは、1以上）としても良い。即ち、（Ｌ−ｎ）としてもよい。

次に、図３により、第１実施形態の内部クロック生成部を示す。出力ノードＮＣと低位基準電位である接地電位との間に直列接続された、２組のトランジスタ列（Ｍ１とＭ２、Ｍ３とＭ４）は、高位電源電圧ＶＣＣ（後述するＶＩＮＴ1）を出力ノードＮＣに供給する電源供給部であるＰＭＯＳトランジスタＭＰと共に、第１、第２クロック生成部を構成している。ＰＭＯＳトランジスタＭＰのゲート端子は、例えば、接地電位に接続されて常時、導通状態にあり、出力ノードＮＣに対して電荷の供給が行われる。第１クロック生成部と第２クロック生成部との間で、出力ノードＮＣは共通に接続されており、共用のＰＭＯＳトランジスタＭＰが接続されている。出力ノードＮＣは、インバータゲートＩ２を介して内部クロックＣＫＩが出力され、更にインバータゲートＩ３で反転されて反転内部クロックＣＫＩＢが出力される。

外部クロックＣＬＫは、外部クロックの休止指令信号ＰＤＣＬＫと共にノアゲートＲ１に入力される。休止指令信号ＰＤＣＬＫがハイレベルとなり休止指令が発令されている場合には、外部クロックＣＬＫはマスクされ内部に伝播することはない。休止指令信号ＰＤＣＬＫがローレベルの場合、外部クロックＣＬＫは、ノアゲートＲ１を介して反転されて内部に伝播される。外部クロックＣＬＫの反転信号Ｓ（Ｎ１）は、ノードＮ１に伝播され、インバータゲートＩ１および遅延部７の入力端子、そしてＮＭＯＳトランジスタＭ３のゲート端子に入力される。また、インバータゲートＩ１の出力端子からは、外部クロックＣＬＫの同相信号Ｓ（Ｎ１Ｂ）が出力され、ＮＭＯＳトランジスタＭ１のゲート端子に入力される。

遅延部７に入力された反転信号Ｓ（Ｎ１）は、所定の遅延時間が付与された上で、ノアゲートＲ２に入力される。ノアゲートＲ２には、この他に、動作モード信号Ｓ／Ｄ、および（Ｌ−１）カウント信号ＢＲＤＹＢが入力される。動作モード信号Ｓ／ＤがＤＤＲモードを示すローレベルであって、初期レイテンシ（Ｌ）のカウント期間において（Ｌ−１）クロック数をカウントしたことにより（Ｌ−１）カウント信号ＢＲＤＹＢがローレベルに遷移した後に、ノアゲートＲ２は論理反転ゲートとなる。反転信号Ｓ（Ｎ１）の逆相であって遅延した信号Ｓ（Ｎ１ＢＤ）がノードＮ１ＢＤに出力される。ノードＮ１ＢＤは、ＮＭＯＳトランジスタＭ４のゲート端子に接続されている。更に、信号Ｓ（Ｎ１ＢＤ）は、インバータゲートＩ４で反転されて信号Ｓ（Ｎ１Ｄ）としてノードＮ１Ｄに出力される。信号Ｓ（Ｎ１Ｄ）は、同相信号Ｓ（Ｎ１Ｂ）の逆相であって遅延した信号である。ノードＮ１Ｄは、ＮＭＯＳトランジスタＭ２のゲート端子に接続されている。

図３に例示した第１クロック生成部は、出力ノードＮＣがＰＭＯＳトランジスタＭＰによりハイレベルに充電されているところ、トランジスタ列を構成する直列接続のＮＭＯＳトランジスタＭ１とＭ２、Ｍ３とＭ４が共に導通状態にある期間に、出力ノードＮＣをローレベルに引き抜き、ハイレベルの内部クロックＣＫＩを出力する。その期間の終了後に内部クロックＣＫＩはローレベルに遷移する。

ＮＭＯＳトランジスタＭ１とＭ２のゲート端子には、外部クロックＣＬＫの一方のエッジに同期する信号Ｓ（Ｎ１Ｂ）と、信号Ｓ（Ｎ１Ｂ）の逆相であって遅延した信号Ｓ（Ｎ１Ｄ）とが入力される。従って、信号Ｓ（Ｎ１Ｂ）のハイレベル遷移から信号Ｓ（Ｎ１Ｄ）のローレベル遷移にいたる期間に、トランジスタＭ１とＭ２は共に導通状態となる。また、ＮＭＯＳトランジスタＭ３とＭ４のゲート端子には、外部クロックＣＬＫの他方のエッジに同期する信号Ｓ（Ｎ１）と、信号Ｓ（Ｎ１）の逆相であって遅延した信号Ｓ（Ｎ１ＢＤ）とが入力される。従って、信号Ｓ（Ｎ１）のハイレベル遷移から信号Ｓ（Ｎ１ＢＤ）のローレベル遷移にいたる期間に、トランジスタＭ３とＭ４は共に導通状態となる。尚、この期間は、遅延部７により付与される遅延時間に基づいて設定される。

信号Ｓ（Ｎ１Ｂ）のハイレベル遷移は、外部クロックＣＬＫのハイレベル遷移に同期する。また、信号Ｓ（Ｎ１）のハイレベル遷移は、外部クロックＣＬＫのローレベル遷移に同期する。従って、外部クロックＣＬＫの両エッジに同期して、遅延部７により付与される遅延時間に略一致する期間、内部クロックＣＫＩがハイレベルに遷移する。外部クロックＣＬＫの両エッジに同期して内部クロックＣＫＩとしてハイレベルのパルス信号が出力され、内部クロックＣＫＩは、外部クロックＣＬＫの２倍周波数のクロックとなる。

尚、ＳＤＲモードが設定されている場合（動作モード信号Ｓ／Ｄがハイレベル）、または／および初期レイテンシ（Ｌ）のカウントが（Ｌ−１）クロック数未満である場合（（Ｌ−１）カウント信号ＢＲＤＹＢがハイレベル）には、ノアゲートＲ２の出力信号はローレベルに固定される。すなわち、信号Ｓ（Ｎ１ＢＤ）はローレベル、信号Ｓ（Ｎ１Ｄ）はハイレベルに固定される。ＮＭＯＳトランジスタＭ４は非導通状態に、ＮＭＯＳトランジスタＭ２は導通状態に維持される。この場合には、トランジスタＭ１およびＭ２で構成されているトランジスタ列において、ＮＭＯＳトランジスタＭ１が導通する期間に応じて、出力ノードＮＣがローレベルに引き抜かれ、その反転信号である内部クロックＣＫＩがハイレベルとなる。ＮＭＯＳトランジスタＭ１の導通状態は、信号Ｓ（Ｎ１Ｂ）のハイレベルの期間である。すなわち、外部クロックＣＬＫに同期して内部クロックＣＫＩがクロックを刻むこととなる。ＳＤＲモードにおいて、または／およびＤＤＲモードであって初期レイテンシ（Ｌ）のカウントが（Ｌ−１）クロック数未満である場合に、内部クロックＣＫＩが外部クロックＣＬＫに同期した同一の周波数となる。

ここで、ノアゲートＲ２が、第１休止部、および信号マスク部として機能する。ＳＤＲモードが設定されている場合、または／および初期レイテンシ（Ｌ）のカウントが（Ｌ−１）クロック数未満である場合、信号Ｓ（Ｎ１ＢＤ）がローレベルに固定されＮＭＯＳトランジスタＭ４が非導通状態を維持して、ＮＭＯＳトランジスタＭ３とＭ４を含む第２クロック生成部が休止状態になるからである。また、信号Ｓ（Ｎ１Ｄ）がハイレベルに固定されＮＭＯＳトランジスタＭ２を導通状態に維持するからである。
また、出力ノードＮＣと低位基準電位である接地電位との間に直列接続された２組のトランジスタ列（Ｍ１とＭ２、Ｍ３とＭ４）内の素子の順位は、適宜に設定される。図３に対して、出力ノードＮＣから低位基準電位である接地電位にむかって、ＮＭＯＳトランジスタＭ２、Ｍ１（Ｍ４、Ｍ３）の順に接続する構成としてもよい。ＮＭＯＳトランジスタ特性から低位基準電位側のＮＭＯＳトランジスタが導通状態で且つ出力ノードＮＣ側のＮＭＯＳトランジスタが非導通状態から導通状態へ遷移したほうが高速性を考えるに好ましい。
また、ＳＤＲモードが設定されている場合、または／および初期レイテンシ（Ｌ）のカウントが（Ｌ−１）クロック数未満である場合、信号Ｓ（Ｎ１ＢＤ）がローレベルに固定され出力ノードＮＣ側のＮＭＯＳトランジスタＭ４が非導通状態を維持することにより、低位基準電位側のＮＭＯＳトランジスタＭ３が信号Ｓ（Ｎ１）により導通状態になっても、ＮＭＯＳトランジスタＭ４、Ｍ３間の寄生容量による出力ノードＮＣ側の電圧変動が少なく、動作が安定する。
また、２組のトランジスタ列（Ｍ１とＭ２、Ｍ３とＭ４）とＰＭＯＳトランジスタＭＰとで構成された素子らで電圧レベルシフタを兼用してもよい。外部端子らの信号電圧値であるインターフェース電圧は記憶装置以外のシステム設計から決定され、記憶装置内の内部動作電圧値と違いが生ずることがある。これらは記憶装置内の各外部端子のインターフェース信号処理部に近い部分で電圧変換処理されることが望ましい。本実施例の場合、図３で開示されるように外部クロックＣＬＫは、インターフェース電圧に準じた内部電圧２（ＶＩＮＴ２；例えば１．５Ｖ）から内部動作電圧である内部電圧１（ＶＩＮＴ１：例えば１．８Ｖ）ヘ前記２組のトランジスタ列（Ｍ１とＭ２、Ｍ３とＭ４）とＰＭＯＳトランジスタＭＰとで構成された電圧レベルシフタによってその信号の電圧振幅値が変換される。

図４、図５は、各々、ＳＤＲ／ＤＤＲモード設定時における、内部クロック生成部（図３）の動作波形である。図２および図３に基づいて、各動作モードでの動作を説明する。

ＳＤＲモード（図４）では、初期レイテンシが６（Ｌ＝６）の場合を示している。初期レイテンシから２を減じた４クロック数のカウント時点で、（Ｌ−２）カウント信号Ｃがハイレベルに遷移する。セレクタ３の入力端子Ａを介してフリップフロップ回路５の入力端子Ｄに伝播し、内部クロックＣＫＩによる１クロックサイクル後に、出力端子Ｑから出力される有効フラグＲＤＹがハイレベルに遷移する。

また、動作モード信号Ｓ／Ｄはハイレベルであるので、ノアゲートＲ２からの出力信号はローレベルに固定される。ＮＭＯＳトランジスタＭ４は非導通状態に維持され、ＮＭＯＳトランジスタＭ２は導通状態に維持される。内部クロックＣＫＩは、ＮＭＯＳトランジスタＭ１の導通期間に応じてハイレベルとなる。ゲート端子に入力される信号Ｓ（Ｎ１Ｂ）が外部クロックＣＬＫと同相の信号であり、内部クロックＣＫＩは外部クロックＣＬＫと同一周波数のクロックとして出力される。

ＤＤＲモード（図５）では、初期レイテンシが３（Ｌ＝３）の場合を示している。初期レイテンシから２を減じた１クロック数のカウント時点で、（Ｌ−２）カウント信号Ｃがハイレベルに遷移することは、ＳＤＲモードの場合と同じである。フリップフロップ回路１の入力端子Ｄに入力された（Ｌ−２）カウント信号Ｃは、外部クロックＣＬＫによる１クロックサイクル後に出力端子Ｑから出力され、セレクタ３の入力端子Ｂを介して、フリップフロップ回路５の入力端子Ｄに伝播する。そして、内部クロックＣＫＩによる１クロックサイクル後に、出力端子Ｑから出力される有効フラグＲＤＹがハイレベルに遷移する。

この時、動作モード信号Ｓ／Ｄはローレベルである。フリップフロップ回路１により（Ｌ−１）カウント信号ＢＲＤＹＢがローレベルに反転することに応じて、ノアゲートＲ２は論理反転ゲートとして機能する。信号Ｓ（Ｎ１）／Ｓ（Ｎ１Ｂ）に対して逆相であって遅延した信号Ｓ（Ｎ１ＢＤ）／Ｓ（Ｎ１Ｄ）が出力される。ＮＭＯＳトランジスタＭ１とＭ２、Ｍ３とＭ４とで構成されるトランジスタ列が、外部クロックＣＬＫの両エッジに同期して導通し、外部クロックＣＬＫの２倍周波数を有する内部クロックＣＫＩが出力される。

ここで、（Ｌ−１）カウント信号ＢＲＤＹＢがローレベルに反転するタイミングは、初期レイテンシのカウント期間において、レイテンシ（３）から１を減じた２クロック数がカウントされた時点である。初期レイテンシのカウント期間における最終の外部クロックサイクルの開始時点である。この後、信号Ｓ（Ｎ１ＢＤ）／Ｓ（Ｎ１Ｄ）が出力される。各々、信号Ｓ（Ｎ１）／Ｓ（Ｎ１Ｂ）のハイレベルへの遷移タイミングから、信号Ｓ（Ｎ１ＢＤ）／Ｓ（Ｎ１Ｄ）のローレベルへの遷移タイミングの期間、トランジスタ列を構成するＮＭＯＳトランジスタＭ１とＭ２、Ｍ３とＭ４が共に導通し、内部クロックＣＫＩをハイレベルに遷移する。

初期レイテンシのカウント期間における最終の外部クロックサイクルにおいて内部クロックＣＫＩが２倍周波数となることが第１の発明の特徴である。ＤＤＲモードでは、２倍周波数の内部クロックＣＫＩに応じてデータの読み出し動作が行なわれるため、初期レイテンシのカウントが完了する直前（レイテンシ＝２．５前）の外部クロックサイクル内の内部クロックＣＫＩに同期して有効データが出力されると誤認してしまわないようにする必要がある。このため、初期レイテンシのカウントが完了する直前の外部クロックサイクル内の内部クロックＣＫＩにおける第２サイクル（レイテンシ＝２．５）を待って、有効フラグＲＤＹをハイレベルに遷移することが好ましい。これにより、初期化レイテンシ（Ｌ＝３）がカウントされた時点であって有効データが読み出される最初の外部クロックのエッジ時点で、有効フラグＲＤＹをハイレベルに遷移することができる。

また、ＳＤＲモードとＤＤＲモードとの切り替えが必要ない場合、図３の内部クロック生成部において、ノアゲートＲ２に代えて、遅延部７からの信号が入力されるインバータゲートを備えてやれば、ＤＤＲモードに対応する内部クロックＣＫＩの生成回路を構成することができる。

図６に第２実施形態の内部クロック生成部を示す。第２実施形態では、第１実施形態の内部クロック生成部に、外部クロックＣＬＫの半周期タイミングを外部クロックＣＬＫのハイ／ローレベルの期間の時間割合に関わりなく検出して、半周期信号Ｓ（ＮＰＳ）を出力する機能が追加されている。ＤＤＲモードにおいて、フェーズシフト信号ＰＳをローレベルとして、第１実施形態の場合と同様に、外部クロックＣＬＫの両エッジに同期して２倍周波数の内部クロックＣＫＩを出力することができる。また、フェーズシフト信号ＰＳをハイレベルとして、半周期信号Ｓ（ＮＰＳ）を利用して外部クロックＣＬＫのエッジタイミングに関わりなく、外部クロックＣＬＫの周期を精度良く２分割した２倍周波数の内部クロックＣＫＩを出力することができる。

第２実施形態では、第１実施形態の内部クロック生成部に加えて、２組のＮＭＯＳトランジスタ列Ｍ５とＭ６を、出力ノードＮＣと接地電位との間に備え、ＰＭＯＳトランジスタＭＰと共に、第４クロック生成部を構成している。第２実施形態では、２組のＮＭＯＳトランジスタ列Ｍ１とＭ２、Ｍ３とＭ４は、第３、第５クロック生成部を構成している。

ＮＭＯＳトランジスタＭ５のゲート端子には、半周期信号Ｓ（ＮＰＳ）が入力される。また、ＮＭＯＳトランジスタＭ６のゲート端子には、半周期信号Ｓ（ＮＰＳ）の逆相であって、遅延した信号Ｓ（ＮＰＳＢＤ）が入力される。ここで、半周期信号Ｓ（ＮＰＳ）は半周期報知部９から出力される。半周期報知部９は、例えば、ＤＬＬ回路であり、外部クロックＣＬＫが入力され、イネーブル端子ＥＮに入力されるフェーズシフト信号ＰＳがハイレベルの場合、ノードＮＰＳに半周期信号Ｓ（ＮＰＳ）が精度良く出力される。半周期信号Ｓ（ＮＰＳ）は、ＮＭＯＳトランジスタＭ５のゲート端子に入力されると共に、遅延部１１を経て、ノアゲートＲ４に入力される。ノアゲートＲ４には、フェーズシフト信号ＰＳがインバータゲートＩ５で反転されて入力されると共に、動作モード信号Ｓ／Ｄ、および（Ｌ−１）カウント信号ＢＲＤＹＢが入力される。ノアゲートＲ４からは信号Ｓ（ＮＰＳＢＤ）が出力される。

また、第１実施形態の内部クロック生成部におけるノアゲートＲ２およびインバータゲートＩ４の出力端子がノードＮ１ＢＤおよびノードＮ１Ｄであることに代えて、インバータゲートＩ４の出力端子をノードＮ１ＤとしてＮＭＯＳトランジスタＭ２のゲート端子に接続する。更にノアゲートＲ３を備えて、その入力端子に、ノードＮ１Ｄが接続され、フェーズシフト信号ＰＳが入力される。

ここで、第１実施形態の第１休止部、および信号マスク部と同様に、ノアゲートＲ２が、第２休止部、および信号マスク部として機能する。また、ノアゲートＲ４が、第３休止部として機能する。

第３／第５クロック生成部を構成するトランジスタ列（Ｍ１とＭ２／Ｍ３とＭ４）の動作は、第１実施形態における第１／第２クロック生成部を構成するトランジスタ列（Ｍ１とＭ２／Ｍ３とＭ４）の動作と同様であり、ここでの説明は省略する。また、第４クロック生成部を構成するトランジスタ列（Ｍ５とＭ６）を導通制御する信号Ｓ（ＮＰＳ）および信号Ｓ（ＮＰＳＢＤ）の動作波形は、図７に示すように、信号Ｓ（Ｎ１Ｂ）および信号Ｓ（Ｎ１Ｄ）の動作波形と同様である。第４クロック生成部を構成するトランジスタ列（Ｍ５とＭ６）の動作についても、第１実施形態における第１クロック生成部を構成するトランジスタ列（Ｍ１とＭ２）の動作と同様である。

半周期報知部９からは、外部クロックＣＬＫの周期Ｔに対して、精度良く、半周期Ｔ／２のタイミングで、信号Ｓ（ＮＰＳ）が出力される。外部クロックＣＬＫのハイ／ローレベルの期間の時間割合の違いに関わらず、周期Ｔを均等に２分割して２倍周波数の内部クロックＣＫＩを出力することができる。２倍周波数の内部クロックＣＫＩに同期して動作するＤＤＲモードにおいて、内部クロックＣＫＩに対するセットアップタイム／ホールドタイムを最大限に確保でき、動作余裕を最大限に確保することができる。

また、第２実施形態では、図８に示すように、動作状態ごとに、使用するトランジスタ列を選択することにより、所望の内部クロックＣＫＩを得ることができる。出力ノードＮＣに結線結合された論理和構成であるため、使用するトランジスタ列を簡易に選択することができる。

動作モード信号Ｓ／Ｄまたは（Ｌ−１）カウント信号ＢＲＤＹＢがハイレベルであれば、トランジスタ列（Ｍ１とＭ２）が選択される。ＮＭＯＳトランジスタＭ２は導通状態に維持され、トランジスタ列（Ｍ１とＭ２）は、外部クロックＣＬＫと同一周波数で導通制御される。この時、トランジスタ列（Ｍ３とＭ４、Ｍ５とＭ６）は非導通状態である。ＳＤＲモードに対応した内部クロックＣＫＩを生成することができる。

動作モード信号Ｓ／Ｄ、（Ｌ−１）カウント信号ＢＲＤＹＢ、およびフェーズシフト信号ＰＳが何れもローレベルであれば、トランジスタ列（Ｍ１とＭ２、Ｍ３とＭ４）が選択される。トランジスタ列（Ｍ１とＭ２）およびトランジスタ列（Ｍ３とＭ４）は、各々、外部クロックＣＬＫの一方／他方のエッジに同期して導通制御される。この時、トランジスタ列（Ｍ５とＭ６）は非導通状態である。外部クロックＣＬＫの両エッジに同期して内部クロックＣＫＩを生成することができる。ＤＤＲモードに対応した内部クロックＣＬＩが生成される。

動作モード信号Ｓ／Ｄおよび（Ｌ−１）カウント信号ＢＲＤＹＢがローレベルであり、フェーズシフト信号ＰＳがハイレベルであれば、トランジスタ列（Ｍ１とＭ２、Ｍ５とＭ６）が選択される。トランジスタ列（Ｍ１とＭ２）およびトランジスタ列（Ｍ５とＭ６）は、各々、外部クロックＣＬＫの一方のエッジと半周期信号Ｓ（ＮＰＳ）の一方のエッジとに同期して導通制御される。この時、トランジスタ列（Ｍ３とＭ４）は非導通状態である。外部クロックＣＬＫの周期を精度良く２分割した周期で内部クロックＣＫＩを生成することができる。ＤＤＲモードに対応した内部クロックＣＬＩが生成される。

尚、第２実施形態では、ＤＤＲモードにおいて、トランジスタ列（Ｍ３とＭ４）とトランジスタ列（Ｍ５とＭ６）とを選択可能に備える場合を示したが、トランジスタ列（Ｍ３とＭ４）に代えて、トランジスタ列（Ｍ５とＭ６）を備える構成とすることもできる。

また、ＳＤＲモードとＤＤＲモードとの切り替えが必要ない場合、図６の内部クロック生成部において、ノアゲートＲ２、Ｒ４に代えて、遅延部７、１１からの信号が入力されるインバータゲートを備えてやれば、ＤＤＲモードに対応する内部クロックＣＫＩの生成回路を構成することができる。この場合、トランジスタ列（Ｍ１とＭ２）を含んで基本クロック生成部が構成される。また、トランジスタ列（Ｍ５とＭ６）を含んで第１中間クロック生成部が構成される。更に、トランジスタ列（Ｍ３とＭ４）を含んで第２中間クロック生成部が構成される。第１中間クロック生成部と第２中間クロック生成部とは、何れか一方が選択される。あるいは何れか一方を備えていれば２倍周波数の内部クロックＣＫＩが生成される。

本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、図２に開示した有効フラグ（ＲＤＹ）出力部では、フリップフロップ回路１に外部クロックＣＬＫが入力され、フリップフロップ回路５に内部クロックＣＫＩが入力される場合を例示したが、本発明はこれに限定されるものではない。フリップフロップ回路１および５に、共に内部クロックＣＫＩを入力する構成とすることもできる。
また、図３、図６に開示した内部クロック生成回路では、信号Ｓ（Ｎ１）を遅延部７に入力する構成を示したが、本願はこれに限定されるものではなく、信号Ｓ（Ｎ１Ｂ）を遅延する構成とすることもできる。
また、図６に開示した３組のトランジスタ列（Ｍ１とＭ２、Ｍ３とＭ４、Ｍ５とＭ６）とＰＭＯＳトランジスタＭＰとで構成された素子らで電圧レベルシフタを兼用してもよい。
また、図３、図６に開示した高位電源電圧ＶＣＣを出力ノードＮＣに供給する電源供給部であるＰＭＯＳトランジスタＭＰは、電気的抵抗成分であれば良く、必ずしもＰＭＯＳトランジスタでなくとも良い、またはトランジスタ以外の電気的抵抗成分を備える素子でも良い。
尚、第１および第２実施形態では、初期レイテンシ（Ｌ）から１を減じた（Ｌ−１）クロック数を検出し、第２動作モードが設定されている場合に、該（Ｌ−１）クロック数の検出信号に応じて、内部クロックＣＫＩを、外部クロックＣＬＫの何れか一方のエッジに同期する第１クロックから、外部クロックＣＬＫの両エッジに同期する第２クロックに切り替えたが、初期レイテンシ（Ｌ）から減じるのは、１に限られない。即ち、（Ｌ−ｎ）（但しｎは、1以上）としてもよい。この場合、ｎに応じて図２のフリップフロップ回路１を増加させる。
例えば、第２動作モードの一例であるＤＤＲモードにおいて初期レイテンシ（Ｌ）＝４で且つｎ＝２の場合、初期レイテンシ（Ｌ）から２を減じた（Ｌ−２）クロック数を検出し、第２動作モードが設定されている場合に、内部クロック生成部により、（Ｌ−２）クロック数の検出信号に応じて、内部クロックＣＫＩを、外部クロックＣＬＫの何れか一方のエッジに同期する第１クロックから、外部クロックＣＬＫの両エッジに同期する第２クロックに切り替えることとなる。さらに、同期型記憶装置の制御方法であって、起動からの初期レイテンシ（Ｌ）を計数する際、外部クロックＣＬＫについて、初期レイテンシ（Ｌ）から２を減じた（Ｌ−２）クロック数を検出するステップと、第２動作モードが設定されている場合、（Ｌ−２）クロック数を検出するステップに応じて、内部クロックＣＫＩを、外部クロックＣＬＫの何れか一方のエッジに同期する第１クロックから、外部クロックＣＬＫの両エッジに同期する第２クロックに切り替えるステップとを有することとなる。これにより、有効フラグ（ＲＤＹ）の規定に応じて、最適に信号を生成することができる。
また、ｎは整数に限られず、例えば１．５であってもよい。これは、ＤＤＲモードが０．５単位のレイテンシ規定であることに対応する。

Claims (28)

1. 外部クロックの何れか一方のエッジに同期してアクセス動作が行なわれる第１動作モードと、前記外部クロックの両エッジに同期してアクセス動作が行なわれる第２動作モードとの切り替えが可能な同期型記憶装置であって、
   起動からの初期レイテンシ（Ｌ）を計数する間、前記外部クロックをカウントし、前記初期レイテンシ（Ｌ）からｎ（ｎは、１以上の０．５刻みの数値）を減じた（Ｌ−ｎ）クロック数を検出する（Ｌ−ｎ）検出部と、
   前記第２動作モードが設定されている場合、前記（Ｌ−ｎ）検出部からの検出信号に応じて、内部クロックを、前記外部クロックの何れか一方のエッジに同期する第１クロックから、前記外部クロックの両エッジに同期する第２クロックに切り替える内部クロック生成部とを備えることを特徴とする同期型記憶装置。
2. 前記第２動作モードにおいて、
   出力されるデータが有効であることを報知するデータ有効フラグを、切り替わった前記第２クロックの第２サイクルに応じて出力する有効フラグ出力部を備えることを特徴とする請求項１に記載の同期型記憶装置。
3. 前記有効フラグ出力部は、
   前記第２動作モードにおいて、前記（Ｌ−ｎ）検出部からの検出結果を入力信号とし前記内部クロック生成部から出力される前記第２クロックをトリガ信号とする、フリップフロップ回路を備えることを特徴とする請求項２に記載の同期型記憶装置。
4. 前記内部クロック生成部は、
   前記外部クロックの一方のエッジに同期する信号と、該信号の逆相であって遅延した信号とに応じて、パルス信号を出力する第１クロック生成部と、
   前記外部クロックの他方のエッジに同期する信号と、該信号の逆相であって遅延した信号とに応じて、パルス信号を出力する第２クロック生成部とを備え、
   前記第１クロック生成部から出力されるパルス信号に応じて前記第１クロックが生成され、前記第１および第２クロック生成部から出力されるパルス信号に応じて前記第２クロックが生成されることを特徴とする請求項１に記載の同期型記憶装置。
5. 前記第１、および第２クロック生成部は、
   出力ノードに対して高位電源電圧を供給する電源供給部と、
   ２つのＮＭＯＳトランジスタが、前記出力ノードと低位基準電位との間に直列接続されたトランジスタ列とを備え、
   前記外部クロックの一方のエッジに同期する信号と、該信号の逆相であって遅延した信号、および前記外部クロックの他方のエッジに同期する信号と、該信号の逆相であって遅延した信号とが、前記トランジスタ列における各々のＮＭＯＳトランジスタのゲート端子に接続されることを特徴とする請求項４に記載の同期型記憶装置。
6. 前記電源供給部は、前記外部クロックのハイレベルの電圧レベルとは異なる電圧レベルを供給することを特徴とする請求項５に記載の同期型記憶装置。
7. 前記第１および第２クロック生成部の間で、前記出力ノードは共通のノードであり、前記電源供給部は共用されることを特徴とする請求項５に記載の同期型記憶装置。
8. 前記第１動作モードである場合、または／および前記（Ｌ−ｎ）検出部からの検出信号が出力されていない場合には、
   前記第２クロック生成部を休止する第１休止部を備えることを特徴とする請求項５に記載の同期型記憶装置。
9. 前記第１休止部は、前記外部クロックの他方のエッジに同期する信号と、該信号の逆相であって遅延した信号とのうち、少なくとも何れか一方をマスクし、前記第２クロック生成部の前記トランジスタ列を構成する前記ＮＭＯＳトランジスタの少なくとも一方を非導通状態とすることを特徴とする請求項８に記載の同期型記憶装置。
10. 前記第１動作モードである場合、または／および前記（Ｌ−ｎ）検出部からの検出信号が出力されていない場合には、
    前記外部クロックの一方のエッジに同期する信号の逆相であって遅延した信号をマスクし、前記第１クロック生成部の前記トランジスタ列を構成するＮＭＯＳトランジスタを、導通状態に維持する信号マスク部を備えることを特徴とする請求項５に記載の同期型記憶装置。
11. 前記内部クロック生成部は、
    前記外部クロックの一方のエッジに同期する信号と、該信号の逆相であって遅延した信号とに応じて、パルス信号を出力する第３クロック生成部と、
    前記外部クロックの一方のエッジからの半周期のタイミングを報知して半周期信号を出力する半周期報知部と、
    前記半周期信号と、前記半周期信号の逆相であって遅延した信号とに応じて、パルス信号を出力する第４クロック生成部とを備え、
    前記第３クロック生成部から出力されるパルス信号に応じて前記第１クロックが生成され、前記第３および第４クロック生成部から出力されるパルス信号に応じて前記第２クロックが生成されることを特徴とする請求項１に記載の同期型記憶装置。
12. 前記第３、および第４クロック生成部は、
    前記出力ノードに対して高位電源電圧を供給する電源供給部と、
    ２つのＮＭＯＳトランジスタが、前記出力ノードと低位基準電位との間に直列接続されたトランジスタ列とを備え、
    前記外部クロックの一方のエッジに同期する信号と、該信号の逆相であって遅延した信号、および前記半周期信号と、前記半周期信号の逆相であって遅延した信号とが、前記トランジスタ列における各々のＮＭＯＳトランジスタのゲート端子に接続されることを特徴とする請求項１１に記載の同期型記憶装置。
13. 前記電源供給部は、前記外部クロックのハイレベルの電圧レベルとは異なる電圧レベルを供給することを特徴とする請求項１２に記載の同期型記憶装置。
14. 前記第３および第４クロック生成部の間で、前記出力ノードは共通のノードであり、前記電源供給部は共用されることを特徴とする請求項１２に記載の同期型記憶装置。
15. 前記第１動作モードである場合、または／および前記（Ｌ−ｎ）検出部からの検出信号が出力されていない場合には、
    前記第４クロック生成部を休止する第２休止部を備えることを特徴とする請求項１２に記載の同期型記憶装置。
16. 前記第２休止部は、前記半周期報知部を休止させ、または／および前記半周期信号、前記半周期信号の逆相であって遅延した信号のうち、少なくとも何れか一方をマスクし、前記第４クロック生成部の前記トランジスタ列を構成する前記ＮＭＯＳトランジスタの少なくとも一方を非導通状態とすることを特徴とする請求項１５に記載の同期型記憶装置。
17. 前記第１動作モードである場合、または／および前記（Ｌ−ｎ）検出部からの検出信号が出力されていない場合には、
    前記外部クロックの一方のエッジに同期する信号の逆相であって遅延した信号をマスクし、前記第３クロック生成部の前記トランジスタ列を構成するＮＭＯＳトランジスタを、導通状態に維持する信号マスク部を備えることを特徴とする請求項１２に記載の同期型記憶装置。
18. 前記外部クロックの他方のエッジに同期する信号と、該信号の逆相であって遅延した信号とに応じて、パルス信号を出力する第５クロック生成部を備え、
    前記第２クロックは、前記第４または第５クロック生成部の何れか一方から出力されるパルス信号が選択されて、生成されることを特徴とする請求項１１に記載の同期型記憶装置。
19. 前記第５クロック生成部は、
    前記出力ノードに対して高位電源電圧を供給する電源供給部と、
    ２つのＮＭＯＳトランジスタが、前記出力ノードと低位基準電位との間に直列接続されたトランジスタ列とを備え、
    前記外部クロックの他方のエッジに同期する信号と、該信号の逆相であって遅延した信号とが、前記トランジスタ列における各々のＮＭＯＳトランジスタのゲート端子に接続されることを特徴とする請求項１８に記載の同期型記憶装置。
20. 前記第３乃至第５クロック生成部の間で、前記出力ノードは共通のノードであり、前記電源供給部は共用されることを特徴とする請求項１８に記載の同期型記憶装置。
21. 前記第１動作モードである場合、または／および前記（Ｌ−ｎ）検出部からの検出信号が出力されていない場合には、
    前記第５クロック生成部を休止する第３休止部を備えることを特徴とする請求項１９に記載の同期型記憶装置。
22. 前記第３休止部は、前記外部クロックの他方のエッジに同期する信号を休止させ、または／および前記外部クロックの他方のエッジに同期する信号、該信号の逆相であって遅延した信号のうち少なくとも何れか一方をマスクし、前記第５クロック生成部の前記トランジスタ列を構成する前記ＮＭＯＳトランジスタの少なくとも一方を非導通状態とすることを特徴とする請求項２１に記載の同期型記憶装置。
23. 外部クロックの何れか一方のエッジに同期してアクセス動作が行なわれる第１動作モードと、前記外部クロックの両エッジに同期してアクセス動作が行なわれる第２動作モードとの切り替えが可能な同期型記憶装置の制御方法であって、
    起動からの初期レイテンシ（Ｌ）を計数する際、前記外部クロックについて、前記初期レイテンシ（Ｌ）からｎ（ｎは、１以上の０．５刻みの数値）を減じた（Ｌ−ｎ）クロック数を検出するステップと、
    前記第２動作モードが設定されている場合、前記（Ｌ−ｎ）クロック数を検出するステップに応じて、内部クロックを、前記外部クロックの何れか一方のエッジに同期する第１クロックから、前記外部クロックの両エッジに同期する第２クロックに切り替えるステップとを有することを特徴とする同期型記憶装置の制御方法。
24. 前記第２動作モードにおいて、前記内部クロックが前記第２クロックに切り替わった後の第２サイクルに応じて、出力されるデータが有効であることを報知するステップを有することを特徴とする請求項２３に記載の同期型記憶装置の制御方法。
25. 前記内部クロックを、前記第１クロックから前記第２クロックに切り替えるステップは、
    前記外部クロックの一方のエッジに同期する信号と、該信号に対して遅延した逆相の信号とに応じて、パルス信号を生成して前記内部クロックとするステップを有し、
    前記内部クロックの切り替えの際、
    前記外部クロックの他方のエッジに同期する信号と、該信号に対して遅延した逆相の信号とに応じて、パルス信号を生成して前記内部クロックに加えるステップを有することを特徴とする請求項２３に記載の同期型記憶装置の制御方法。
26. 前記外部クロックの一方のエッジに同期する信号と、該信号に対して遅延した逆相の信号とに応じて、パルス信号を生成して前記内部クロックとするステップ、および 前記外部クロックの他方のエッジに同期する信号と、該信号に対して遅延した逆相の信号とに応じて、パルス信号を生成して前記内部クロックに加えるステップにおいて、前記外部クロックの電圧振幅値からレベルシフトするステップを含むことを特徴とする請求項２５に記載の同期型記憶装置の制御方法。
27. 前記内部クロックを、前記第１クロックから前記第２クロックに切り替えるステップは、
    前記外部クロックの一方のエッジに同期する信号と、該信号に対して遅延した逆相の信号とに応じて、パルス信号を生成して前記内部クロックとするステップを有し、
    前記内部クロックの切り替えの際、
    前記外部クロックの一方のエッジからの半周期のタイミングを報知するステップと、
    前記半周期のタイミングを報知するステップにより得られる信号と、その逆相で遅延した信号とに応じて、パルス信号を生成して前記内部クロックに加えるステップとを有することを特徴とする請求項２３に記載の同期型記憶装置の制御方法。
28. 前記外部クロックの他方のエッジに同期する信号と、該信号に対して遅延した逆相の信号とに応じて、パルス信号を生成して前記内部クロックに加えるステップと、
    該ステップと、前記半周期のタイミングを報知するステップにより得られる信号と、その逆相で遅延した信号とに応じて、パルス信号を生成して前記内部クロックに加えるステップとの、何れか一方を選択するステップとを有することを特徴とする請求項２７に記載の同期型記憶装置の制御方法。

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