JP4771961B2 - 同期型記憶装置、およびその制御方法 - Google Patents
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Description
また、特許文献1では、内部クロックPCLKに応じて、レイテンシの計数や種々のフラグの生成等の制御が行なわれる。この場合、DDRモードにより2倍周波数で動作する内部クロックPCLKに対しても行なわれなければならず、高速クロックに対応するため、回路構成上の負担増となってしまうおそれがある。
3 セレクタ
5 フリップフロップ回路
7 遅延部
9 半周期報知部
11 遅延部
C コントローラ
CKIO 内部クロック生成部
DQC データ入出力制御部
M 同期型記憶装置
M1とM2、M3とM4、M5とM6 トランジスタ列
RO 有効フラグ(RDY)出力部
BRDYB (L−1)カウント信号
C (L−2)カウント信号
CKI 内部クロック
CLK 外部クロック
NC 出力ノード
PS フェーズシフト信号
RDY 有効フラグ
S/D 動作モード信号
S(NPS) 半周期信号
尚、外部クロックCLKは、内部クロック生成部に入力され、内部クロックCKI/CKIBが生成される。内部クロックCKI/CKIBが、有効フラグ(RDY)出力部RO、およびデータ入出力制御部DQCに供給される。
更に、後述するように有効フラグ(RDY)の規定に応じて、初期レイテンシ(L)から減じる値を、nの変数(但しnは、1以上)としても良い。即ち、(L−n)としてもよい。
また、出力ノードNCと低位基準電位である接地電位との間に直列接続された2組のトランジスタ列(M1とM2、M3とM4)内の素子の順位は、適宜に設定される。図3に対して、出力ノードNCから低位基準電位である接地電位にむかって、NMOSトランジスタM2、M1(M4、M3)の順に接続する構成としてもよい。NMOSトランジスタ特性から低位基準電位側のNMOSトランジスタが導通状態で且つ出力ノードNC側のNMOSトランジスタが非導通状態から導通状態へ遷移したほうが高速性を考えるに好ましい。
また、SDRモードが設定されている場合、または/および初期レイテンシ(L)のカウントが(L−1)クロック数未満である場合、信号S(N1BD)がローレベルに固定され出力ノードNC側のNMOSトランジスタM4が非導通状態を維持することにより、低位基準電位側のNMOSトランジスタM3が信号S(N1)により導通状態になっても、NMOSトランジスタM4、M3間の寄生容量による出力ノードNC側の電圧変動が少なく、動作が安定する。
また、2組のトランジスタ列(M1とM2、M3とM4)とPMOSトランジスタMPとで構成された素子らで電圧レベルシフタを兼用してもよい。外部端子らの信号電圧値であるインターフェース電圧は記憶装置以外のシステム設計から決定され、記憶装置内の内部動作電圧値と違いが生ずることがある。これらは記憶装置内の各外部端子のインターフェース信号処理部に近い部分で電圧変換処理されることが望ましい。本実施例の場合、図3で開示されるように外部クロックCLKは、インターフェース電圧に準じた内部電圧2(VINT2;例えば1.5V)から内部動作電圧である内部電圧1(VINT1:例えば1.8V)ヘ前記2組のトランジスタ列(M1とM2、M3とM4)とPMOSトランジスタMPとで構成された電圧レベルシフタによってその信号の電圧振幅値が変換される。
例えば、図2に開示した有効フラグ(RDY)出力部では、フリップフロップ回路1に外部クロックCLKが入力され、フリップフロップ回路5に内部クロックCKIが入力される場合を例示したが、本発明はこれに限定されるものではない。フリップフロップ回路1および5に、共に内部クロックCKIを入力する構成とすることもできる。
また、図3、図6に開示した内部クロック生成回路では、信号S(N1)を遅延部7に入力する構成を示したが、本願はこれに限定されるものではなく、信号S(N1B)を遅延する構成とすることもできる。
また、図6に開示した3組のトランジスタ列(M1とM2、M3とM4、M5とM6)とPMOSトランジスタMPとで構成された素子らで電圧レベルシフタを兼用してもよい。
また、図3、図6に開示した高位電源電圧VCCを出力ノードNCに供給する電源供給部であるPMOSトランジスタMPは、電気的抵抗成分であれば良く、必ずしもPMOSトランジスタでなくとも良い、またはトランジスタ以外の電気的抵抗成分を備える素子でも良い。
尚、第1および第2実施形態では、初期レイテンシ(L)から1を減じた(L−1)クロック数を検出し、第2動作モードが設定されている場合に、該(L−1)クロック数の検出信号に応じて、内部クロックCKIを、外部クロックCLKの何れか一方のエッジに同期する第1クロックから、外部クロックCLKの両エッジに同期する第2クロックに切り替えたが、初期レイテンシ(L)から減じるのは、1に限られない。即ち、(L−n)(但しnは、1以上)としてもよい。この場合、nに応じて図2のフリップフロップ回路1を増加させる。
例えば、第2動作モードの一例であるDDRモードにおいて初期レイテンシ(L)=4で且つn=2の場合、初期レイテンシ(L)から2を減じた(L−2)クロック数を検出し、第2動作モードが設定されている場合に、内部クロック生成部により、(L−2)クロック数の検出信号に応じて、内部クロックCKIを、外部クロックCLKの何れか一方のエッジに同期する第1クロックから、外部クロックCLKの両エッジに同期する第2クロックに切り替えることとなる。さらに、同期型記憶装置の制御方法であって、起動からの初期レイテンシ(L)を計数する際、外部クロックCLKについて、初期レイテンシ(L)から2を減じた(L−2)クロック数を検出するステップと、第2動作モードが設定されている場合、(L−2)クロック数を検出するステップに応じて、内部クロックCKIを、外部クロックCLKの何れか一方のエッジに同期する第1クロックから、外部クロックCLKの両エッジに同期する第2クロックに切り替えるステップとを有することとなる。これにより、有効フラグ(RDY)の規定に応じて、最適に信号を生成することができる。
また、nは整数に限られず、例えば1.5であってもよい。これは、DDRモードが0.5単位のレイテンシ規定であることに対応する。
Claims (28)
- 外部クロックの何れか一方のエッジに同期してアクセス動作が行なわれる第1動作モードと、前記外部クロックの両エッジに同期してアクセス動作が行なわれる第2動作モードとの切り替えが可能な同期型記憶装置であって、
起動からの初期レイテンシ(L)を計数する間、前記外部クロックをカウントし、前記初期レイテンシ(L)からn(nは、1以上の0.5刻みの数値)を減じた(L−n)クロック数を検出する(L−n)検出部と、
前記第2動作モードが設定されている場合、前記(L−n)検出部からの検出信号に応じて、内部クロックを、前記外部クロックの何れか一方のエッジに同期する第1クロックから、前記外部クロックの両エッジに同期する第2クロックに切り替える内部クロック生成部とを備えることを特徴とする同期型記憶装置。 - 前記第2動作モードにおいて、
出力されるデータが有効であることを報知するデータ有効フラグを、切り替わった前記第2クロックの第2サイクルに応じて出力する有効フラグ出力部を備えることを特徴とする請求項1に記載の同期型記憶装置。 - 前記有効フラグ出力部は、
前記第2動作モードにおいて、前記(L−n)検出部からの検出結果を入力信号とし前記内部クロック生成部から出力される前記第2クロックをトリガ信号とする、フリップフロップ回路を備えることを特徴とする請求項2に記載の同期型記憶装置。 - 前記内部クロック生成部は、
前記外部クロックの一方のエッジに同期する信号と、該信号の逆相であって遅延した信号とに応じて、パルス信号を出力する第1クロック生成部と、
前記外部クロックの他方のエッジに同期する信号と、該信号の逆相であって遅延した信号とに応じて、パルス信号を出力する第2クロック生成部とを備え、
前記第1クロック生成部から出力されるパルス信号に応じて前記第1クロックが生成され、前記第1および第2クロック生成部から出力されるパルス信号に応じて前記第2クロックが生成されることを特徴とする請求項1に記載の同期型記憶装置。 - 前記第1、および第2クロック生成部は、
出力ノードに対して高位電源電圧を供給する電源供給部と、
2つのNMOSトランジスタが、前記出力ノードと低位基準電位との間に直列接続されたトランジスタ列とを備え、
前記外部クロックの一方のエッジに同期する信号と、該信号の逆相であって遅延した信号、および前記外部クロックの他方のエッジに同期する信号と、該信号の逆相であって遅延した信号とが、前記トランジスタ列における各々のNMOSトランジスタのゲート端子に接続されることを特徴とする請求項4に記載の同期型記憶装置。 - 前記電源供給部は、前記外部クロックのハイレベルの電圧レベルとは異なる電圧レベルを供給することを特徴とする請求項5に記載の同期型記憶装置。
- 前記第1および第2クロック生成部の間で、前記出力ノードは共通のノードであり、前記電源供給部は共用されることを特徴とする請求項5に記載の同期型記憶装置。
- 前記第1動作モードである場合、または/および前記(L−n)検出部からの検出信号が出力されていない場合には、
前記第2クロック生成部を休止する第1休止部を備えることを特徴とする請求項5に記載の同期型記憶装置。 - 前記第1休止部は、前記外部クロックの他方のエッジに同期する信号と、該信号の逆相であって遅延した信号とのうち、少なくとも何れか一方をマスクし、前記第2クロック生成部の前記トランジスタ列を構成する前記NMOSトランジスタの少なくとも一方を非導通状態とすることを特徴とする請求項8に記載の同期型記憶装置。
- 前記第1動作モードである場合、または/および前記(L−n)検出部からの検出信号が出力されていない場合には、
前記外部クロックの一方のエッジに同期する信号の逆相であって遅延した信号をマスクし、前記第1クロック生成部の前記トランジスタ列を構成するNMOSトランジスタを、導通状態に維持する信号マスク部を備えることを特徴とする請求項5に記載の同期型記憶装置。 - 前記内部クロック生成部は、
前記外部クロックの一方のエッジに同期する信号と、該信号の逆相であって遅延した信号とに応じて、パルス信号を出力する第3クロック生成部と、
前記外部クロックの一方のエッジからの半周期のタイミングを報知して半周期信号を出力する半周期報知部と、
前記半周期信号と、前記半周期信号の逆相であって遅延した信号とに応じて、パルス信号を出力する第4クロック生成部とを備え、
前記第3クロック生成部から出力されるパルス信号に応じて前記第1クロックが生成され、前記第3および第4クロック生成部から出力されるパルス信号に応じて前記第2クロックが生成されることを特徴とする請求項1に記載の同期型記憶装置。 - 前記第3、および第4クロック生成部は、
前記出力ノードに対して高位電源電圧を供給する電源供給部と、
2つのNMOSトランジスタが、前記出力ノードと低位基準電位との間に直列接続されたトランジスタ列とを備え、
前記外部クロックの一方のエッジに同期する信号と、該信号の逆相であって遅延した信号、および前記半周期信号と、前記半周期信号の逆相であって遅延した信号とが、前記トランジスタ列における各々のNMOSトランジスタのゲート端子に接続されることを特徴とする請求項11に記載の同期型記憶装置。 - 前記電源供給部は、前記外部クロックのハイレベルの電圧レベルとは異なる電圧レベルを供給することを特徴とする請求項12に記載の同期型記憶装置。
- 前記第3および第4クロック生成部の間で、前記出力ノードは共通のノードであり、前記電源供給部は共用されることを特徴とする請求項12に記載の同期型記憶装置。
- 前記第1動作モードである場合、または/および前記(L−n)検出部からの検出信号が出力されていない場合には、
前記第4クロック生成部を休止する第2休止部を備えることを特徴とする請求項12に記載の同期型記憶装置。 - 前記第2休止部は、前記半周期報知部を休止させ、または/および前記半周期信号、前記半周期信号の逆相であって遅延した信号のうち、少なくとも何れか一方をマスクし、前記第4クロック生成部の前記トランジスタ列を構成する前記NMOSトランジスタの少なくとも一方を非導通状態とすることを特徴とする請求項15に記載の同期型記憶装置。
- 前記第1動作モードである場合、または/および前記(L−n)検出部からの検出信号が出力されていない場合には、
前記外部クロックの一方のエッジに同期する信号の逆相であって遅延した信号をマスクし、前記第3クロック生成部の前記トランジスタ列を構成するNMOSトランジスタを、導通状態に維持する信号マスク部を備えることを特徴とする請求項12に記載の同期型記憶装置。 - 前記外部クロックの他方のエッジに同期する信号と、該信号の逆相であって遅延した信号とに応じて、パルス信号を出力する第5クロック生成部を備え、
前記第2クロックは、前記第4または第5クロック生成部の何れか一方から出力されるパルス信号が選択されて、生成されることを特徴とする請求項11に記載の同期型記憶装置。 - 前記第5クロック生成部は、
前記出力ノードに対して高位電源電圧を供給する電源供給部と、
2つのNMOSトランジスタが、前記出力ノードと低位基準電位との間に直列接続されたトランジスタ列とを備え、
前記外部クロックの他方のエッジに同期する信号と、該信号の逆相であって遅延した信号とが、前記トランジスタ列における各々のNMOSトランジスタのゲート端子に接続されることを特徴とする請求項18に記載の同期型記憶装置。 - 前記第3乃至第5クロック生成部の間で、前記出力ノードは共通のノードであり、前記電源供給部は共用されることを特徴とする請求項18に記載の同期型記憶装置。
- 前記第1動作モードである場合、または/および前記(L−n)検出部からの検出信号が出力されていない場合には、
前記第5クロック生成部を休止する第3休止部を備えることを特徴とする請求項19に記載の同期型記憶装置。 - 前記第3休止部は、前記外部クロックの他方のエッジに同期する信号を休止させ、または/および前記外部クロックの他方のエッジに同期する信号、該信号の逆相であって遅延した信号のうち少なくとも何れか一方をマスクし、前記第5クロック生成部の前記トランジスタ列を構成する前記NMOSトランジスタの少なくとも一方を非導通状態とすることを特徴とする請求項21に記載の同期型記憶装置。
- 外部クロックの何れか一方のエッジに同期してアクセス動作が行なわれる第1動作モードと、前記外部クロックの両エッジに同期してアクセス動作が行なわれる第2動作モードとの切り替えが可能な同期型記憶装置の制御方法であって、
起動からの初期レイテンシ(L)を計数する際、前記外部クロックについて、前記初期レイテンシ(L)からn(nは、1以上の0.5刻みの数値)を減じた(L−n)クロック数を検出するステップと、
前記第2動作モードが設定されている場合、前記(L−n)クロック数を検出するステップに応じて、内部クロックを、前記外部クロックの何れか一方のエッジに同期する第1クロックから、前記外部クロックの両エッジに同期する第2クロックに切り替えるステップとを有することを特徴とする同期型記憶装置の制御方法。 - 前記第2動作モードにおいて、前記内部クロックが前記第2クロックに切り替わった後の第2サイクルに応じて、出力されるデータが有効であることを報知するステップを有することを特徴とする請求項23に記載の同期型記憶装置の制御方法。
- 前記内部クロックを、前記第1クロックから前記第2クロックに切り替えるステップは、
前記外部クロックの一方のエッジに同期する信号と、該信号に対して遅延した逆相の信号とに応じて、パルス信号を生成して前記内部クロックとするステップを有し、
前記内部クロックの切り替えの際、
前記外部クロックの他方のエッジに同期する信号と、該信号に対して遅延した逆相の信号とに応じて、パルス信号を生成して前記内部クロックに加えるステップを有することを特徴とする請求項23に記載の同期型記憶装置の制御方法。 - 前記外部クロックの一方のエッジに同期する信号と、該信号に対して遅延した逆相の信号とに応じて、パルス信号を生成して前記内部クロックとするステップ、および 前記外部クロックの他方のエッジに同期する信号と、該信号に対して遅延した逆相の信号とに応じて、パルス信号を生成して前記内部クロックに加えるステップにおいて、前記外部クロックの電圧振幅値からレベルシフトするステップを含むことを特徴とする請求項25に記載の同期型記憶装置の制御方法。
- 前記内部クロックを、前記第1クロックから前記第2クロックに切り替えるステップは、
前記外部クロックの一方のエッジに同期する信号と、該信号に対して遅延した逆相の信号とに応じて、パルス信号を生成して前記内部クロックとするステップを有し、
前記内部クロックの切り替えの際、
前記外部クロックの一方のエッジからの半周期のタイミングを報知するステップと、
前記半周期のタイミングを報知するステップにより得られる信号と、その逆相で遅延した信号とに応じて、パルス信号を生成して前記内部クロックに加えるステップとを有することを特徴とする請求項23に記載の同期型記憶装置の制御方法。 - 前記外部クロックの他方のエッジに同期する信号と、該信号に対して遅延した逆相の信号とに応じて、パルス信号を生成して前記内部クロックに加えるステップと、
該ステップと、前記半周期のタイミングを報知するステップにより得られる信号と、その逆相で遅延した信号とに応じて、パルス信号を生成して前記内部クロックに加えるステップとの、何れか一方を選択するステップとを有することを特徴とする請求項27に記載の同期型記憶装置の制御方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2004/019322 WO2006067852A1 (ja) | 2004-12-24 | 2004-12-24 | 同期型記憶装置、およびその制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2006067852A1 JPWO2006067852A1 (ja) | 2008-06-12 |
JP4771961B2 true JP4771961B2 (ja) | 2011-09-14 |
Family
ID=36601465
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006548651A Expired - Fee Related JP4771961B2 (ja) | 2004-12-24 | 2004-12-24 | 同期型記憶装置、およびその制御方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7239574B2 (ja) |
EP (1) | EP1830363A4 (ja) |
JP (1) | JP4771961B2 (ja) |
CN (1) | CN101120415B (ja) |
WO (1) | WO2006067852A1 (ja) |
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- 2004-12-24 CN CN2004800448898A patent/CN101120415B/zh not_active Expired - Fee Related
- 2004-12-24 WO PCT/JP2004/019322 patent/WO2006067852A1/ja active Application Filing
- 2004-12-24 EP EP04807679A patent/EP1830363A4/en not_active Withdrawn
- 2004-12-24 JP JP2006548651A patent/JP4771961B2/ja not_active Expired - Fee Related
-
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- 2005-12-21 US US11/317,084 patent/US7239574B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
CN101120415B (zh) | 2012-12-19 |
EP1830363A1 (en) | 2007-09-05 |
WO2006067852A1 (ja) | 2006-06-29 |
US20060140046A1 (en) | 2006-06-29 |
EP1830363A4 (en) | 2008-10-08 |
JPWO2006067852A1 (ja) | 2008-06-12 |
CN101120415A (zh) | 2008-02-06 |
US7239574B2 (en) | 2007-07-03 |
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Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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