CN101120415A - 同步型存储装置及其控制方法 - Google Patents

Abstract

于DDR模式中，在从初期潜时(L＝3)减去1后的时间点(L－1)计数信号BRDYB反转至低电平。藉此，相对于信号S(N1)/S(N1B)为逆相且延迟后的信号S(N1BD)/S(N1D)被输出，于两者的高电平期间内内部时钟脉冲CKI成为高电平。此乃与外部时钟脉冲CLK的两波缘同步而进行，且开始两倍频率的输出。在初期潜时的计数期间的初期潜时的计数完了直前的外部时钟脉冲循环中内部时钟脉冲CKI切换为2倍频率。此外，有效旗标RDY于2倍频率的第2循环迁移至高电平。

Description

同步型存储装置及其控制方法

技术领域

0001

本发明是关于可将单倍数据速率(Single Data Rate，SDR)模式与双倍数据速率(Double Data Rate，DDR)模式切换使用的同步型存储装置及其控制方法，此外是关于双倍数据速率的同步型存储装置及其控制方法。

背景技术

0002

于专利文献1所揭示的同步型半导体存储装置揭示有作为控制脉冲产生电路的如第9图所示的电路。该电路是构成为具有内部时钟脉冲产生副电路150、分频器152、选择部153等。

0003

内部时钟脉冲产生副电路150接收外部系统时钟脉冲CLK而产生带有与外部系统时钟脉冲CLK相同频率的DDR模式用内部时钟脉冲PCLK_DDR。分频器152接收DDR模式用内部时钟脉冲PCLK_DDR，并将其进行分频而产生带有DDR模式用内部时钟脉冲PCLK_DDR的一半频率的SDR模式用内部时钟脉冲PCLK_SDR。

0004

选择部153是回答模式控制信号/DDR而选择DDR模式用内部时钟脉冲PCLK_DDR及SDR模式用内部时钟脉冲PCLK_SDR的其中任一者，以作为内部时钟脉冲而进行输出。

0005

当以DDR模式进行动作时，模式控制信号/DDR为具有低电平。此时，选择部153的传送开关154回应模式控制信号/DDR及因反向器(inverter)158而反转的模式控制信号/DDR而被导通(turn ON)，传送开关156则被关断(turn OFF)。从而，DDR模式用内部时钟脉冲PCLK_DDR会作为内部时钟脉冲PCLK而被输出。

0006

当以SDR模式进行动作时，模式控制信号/DDR为具有高电平。此时，选择部153的传送开关154被关断，传送开关156则被导通，SDR模式用内部时钟脉冲PCLK_SDR会作为内部时钟脉冲PCLK而被输出。

0007

(专利文献1)日本特开平11-213668号公报

发明内容

发明所欲解决的课题

0008

专利文献1中，构成为在由内部时钟脉冲产生副电路150所输出的DDR模式用内部时钟脉冲PCLK_DDR和由分频器152所输出的SDR模式用内部时钟脉冲PCLK_SDR之中，通过选择部153择一选择作为内部时钟脉冲PCLK而予以输出。选择部153因应模式控制信号/DDR与从输出其反转信号的反向器158而得的信号，使传送开关154、156的其中任一方导通，另外一方则关断。

0009

然而，在SDR模式与DDR模式之间的动作模式的切换为通过模式控制信号/DDR的逻辑电平的迁移而进行的情况下，因在反向器158、传送开关154、156等中存在有动作延迟，故从模式控制信号/DDR的迁移至内部时钟脉冲PCLK的切换为止之间会有产生时间延迟之虞。

此外，专利文献1中，为因应内部时钟脉冲PCLK而进行有潜时(latency)的计数和种种旗标的生成等的控制。此时，因也必须对应于通过DDR模式而以2倍频率动作的内部时钟脉冲PCLK进行，故为了对应于高速时钟脉冲，而有导致电路构成上的负担增加之虞。

解决课题的手段

0010

本发明是有鉴于前述先前技术而研发者，其目的为针对具有SDR模式和DDR模式的2个动作模式且可将该等动作模式予以切换而进行动作的同步型存储装置，提供一种可轻易的进行动作模式的切换并且可轻易地实现安定的DDR模式动作的同步型存储装置及其控制方法。

0011

为了达成前述目的而研发的第1发明的同步型存储装置，是一种可在与外部时钟脉冲的其中任一方波缘同步而进行存取动作的第1动作模式和与外部时钟脉冲的两波缘同步而进行存取动作的第2动作模式间进行切换的同步型存储装置，并且具有：(L-n)检测部，在计数从启动起的初期潜时(L)之间，计数外部时钟脉冲而检测从初期潜时(L)减去n(n为1以上且以0.5为单位的数值)的(L-n)时钟脉冲数；以及内部时钟脉冲生成部，在设定为第2动作模式时，因应从(L-n)检测部送出的检测信号，将内部时钟脉冲自与外部时钟脉冲的其中任一方波缘同步的第1时钟脉冲切换为与外部时钟脉冲的两波缘同步的第2时钟脉冲。

0012

第1发明的同步型存储装置，在通过(L-n)检测部计数外部时钟脉冲而将初期潜时(L)予以计数时，检测将初期潜时(L)减n后的(L-n)时钟脉冲数，且于设定为第2动作模式时，通过内部时钟脉冲生成部而因应该(L-n)时钟脉冲数的检测信号，将内部时钟脉冲自与外部时钟脉冲的其中任一方波缘同步的第1时钟脉冲切换为与外部时钟脉冲的两波缘同步的第2时钟脉冲。

0013

此外，第1发明的同步型存储装置的控制方法是一种可在与外部时钟脉冲的其中任一方波缘同步而进行存取动作的第1动作模式和与外部时钟脉冲的两波缘同步而进行存取动作的第2动作模式间切换的同步型存储装置的控制方法，其具有：在计数从启动起的初期潜时(L)之际，对于外部时钟脉冲检测从初期潜时(L)减去n(n为1以上且以0.5为单位的数值)的(L-n)时钟脉冲数的步骤；以及在设定为第2动作模式时，因应于检测(L-n)时钟脉冲数的步骤，将内部时钟脉冲自与外部时钟脉冲的其中任一方波缘同步的第1时钟脉冲切换为与外部时钟脉冲的两波缘同步的第2时钟脉冲的步骤。

0014

第1发明的同步型存储装置的控制方法，是在计数外部时钟脉冲而计数初期潜时(L)之际，检测从初期潜时(L)减去n的(L-n)时钟脉冲数，且在设定为第2动作模式时，因应于(L-n)时钟脉冲数的检测，将内部时钟脉冲自与外部时钟脉冲的其中任一方波缘同步的第1时钟脉冲切换为与外部时钟脉冲的两波缘同步的第2时钟脉冲。

0015

藉此，可以与第1/第2动作模式的动作模式差异无关地，在以外部时钟脉冲的一方波缘而计数的初期潜时(L)的计数期间内，因应于计数了(L-n)时钟脉冲数而将内部时钟脉冲自作为第1动作模式的内部时钟脉冲的第1时钟脉冲切换为作为第2动作模式的内部时钟脉冲的第2时钟脉冲。由于可于初期潜时(L)的计数期间内加入从第1动作模式至第2动作模式的内部时钟脉冲切换动作，故没有特别为了内部时钟脉冲的切换而设置切换期间的需要，而可以实现没有时间延迟的动作模式的切换。进而可以提供可容易的进行从第1动作模式至第2动作模式的动作模式的切换的同步型存储装置及其控制方法。

0016

此外，第2发明的同步型存储装置，是一种可与外部时钟脉冲的两方波缘同步而进行存取动作的同步型存储装置，并且具有：基本时钟脉冲生成部，因应与外部时钟脉冲的一方波缘同步的信号和为该信号的逆相且延迟后的信号而输出脉冲信号；半周期报知部，将从外部时钟脉冲的一方波缘而来的半周期的时序予以报知且输出半周期信号；以及第1中间时钟脉冲生成部，因应半周期信号和为半周期信号的逆相且延迟后的信号而输出脉冲信号；并且因应从基本时钟脉冲生成部及第1中间时钟脉冲生成部所输出的脉冲信号而生成第2时钟脉冲。

0017

第2发明的同步型存储装置中，是通过基本时钟脉冲生成部而因应于与外部时钟脉冲的一方波缘同步的信号和为该信号的逆相且延迟后的信号而输出脉冲信号，且生成第1动作模式中的第1时钟脉冲。另外，通过第1中间时钟脉冲生成部，因应半周期信号和为半周期信号的逆相且延迟后的信号而输出脉冲信号，并且与从基本时钟脉冲生成部输出的脉冲信号一起生成第2动作模式的第2时钟脉冲。在此，半周期信号是由半周期报知部所报知且表示从外部时钟脉冲的一方波缘而得的半周期的时序的信号。

0018

此外，第2发明的同步型存储装置的控制方法，是一种与外部时钟脉冲的两波缘同步而进行存取动作的同步型存储装置的控制方法，其具有：因应于与外部时钟脉冲的一方波缘同步的信号和为该信号的逆相且延迟后的信号而生成脉冲信号且作为内部时钟脉冲的步骤；将从外部时钟脉冲的一方时钟脉冲而来的半周期的时序予以报知的步骤；以及因应于通过报知半周期的时序的步骤所得的信号和为该信号的逆相且延迟后的信号而生成脉冲信号且加入内部时钟脉冲的步骤。

0019

第2发明的同步型存储装置的控制方法中，因应于与外部时钟脉冲的一方波缘同步的信号和为该信号的逆相且延迟后的信号而输出脉冲信号且生成第1动作模式的第1时钟脉冲。另外，因应于半周期信号和为半周期信号的逆相且延迟后的信号而输出脉冲信号且与从第1时钟脉冲生成部输出的脉冲信号一起生成第2动作模式的第2时钟脉冲。在此，半周期信号是由半周期报知部所报知且表示从外部时钟脉冲的一方波缘而得的半周期的时序的信号。

0020

藉此，即使在外部时钟脉冲的周期正确但两波缘间的时间间隔不均等的情形中，也因可通过半周期信号而正确的报知从外部时钟脉冲的一方的波缘而来的半周期的时序，故可根据外部时钟脉冲的一方的波缘而精确度良好的生成具有第1时钟脉冲的2倍频率的第2时钟脉冲。在以第2动作模式进行动作时，可以将于外部时钟脉冲的1周期之间进行的2次动作以均等的时间间隔进行分配，而可最大限的确保各动作中的设置时间和持续时间。

发明效果

0021

通过本发明的同步型存储装置及其控制方法，对于具有第1动作模式和第2动作模式的2个动作模式且切换该等动作模式而进行动作的同步型存储装置，可将于动作模式的切换之际所进行的内部时钟脉冲的切换加入到初期潜时(L)的计算动作期间内，而没有另外确保内部时钟脉冲的切换时间的需要。此外，可以精确度良好的生成第2动作模式的第2时钟脉冲。而可轻易的实现安定的动作以及动作模式的切换。

附图说明

0022

第1图是表示于第1及第2实施形态共通的本发明的同步型存储装置的电路方块图。

第2图是表示于第1及第2实施形态共通的有效旗标(RDY)输出部的电路图。

第3图是表示第1实施形态的内部时钟脉冲生成部的电路图。

第4图是表示第3图的内部时钟脉冲生成部于SDR模式时的动作的波形图。

第5图是表示第3图的内部时钟脉冲生成部于DDR模式时的动作的波形图。

第6图是表示第2实施形态的内部时钟脉冲生成部的电路图。

第7图是表示第3图的内部时钟脉冲生成部于每个动作模式的设定的图。

第8图是表示第3图的内部时钟脉冲生成部中根据半周期信号(NPS)的第2时钟脉冲的生成情况的波形图。

第9图是表示于专利文献1所揭示的电路图。

主要元件符号说明

1、5 正反器电路

3    选择器

7    延迟部

9    半周期报知部

11   延迟部

C    控制器

CKIO 内部时钟脉冲生成部

DQC  数据输出入控制部

M       同步型存储装置

M1和M2、

M3和M4、

M5和M6  晶体管串列

RO      有效旗标(RDY)输出部

BRDYB   (L-1)计数信号

C       (L-2)计数信号

CKI     内部时钟脉冲

CLK     外部时钟脉冲

NC      输出节点

PS      相位移位信号

RDY     有效旗标

S/D     动作模式信号

S(NPS)  半周期信号

150     内部时钟脉冲产生副电路

152     分频器

153     选择部

154     传送开关

156     传送开关

158     反向器

具体实施方式

0024

以下，针对本发明的同步型存储装置及其控制方法的具体化的第1及第2实施形态根据第2至第8、第9图参照图式详细进行说明。

0025

在闪速存储器等非易失性存储装置和DRAM、SRAM等易失性存储装置之中，存在第9图所揭示的与外部时钟脉冲CLK同步而进行数据的读取动作，亦即所谓具有同步型存储装置M的动作规格的存储装置。同步型存储装置M是于定常状态中按每个时钟脉冲循环(cycle)依序从不同位址读取数据。在此，一般而言外部时钟脉冲CLK是高速，为了可对于高速时钟脉冲循环进行每周期的数据读取动作，在读取动作开始时，有需要事先使来自复数个存储器单元(memory cell)的数据放大等读取数据的内部性前处理结束。

0026

作为用以进行该前处理的时间，设定有启动后的初期潜时(L)。初期潜时(L)一般是以进行读入外部位址的启动指令(/AVD等)后的外部时钟脉冲CLK的时钟脉冲数进行设定。在经过了被设定为初期潜时(L)的时钟脉冲数的外部时钟脉冲CLK的时间点读取数据的内部性前处理结束，一但经过了初期潜时(L)即可进行数据DQ的输出。由数据输出入控制部DQC所控制。只要能够输出用以将数据DQ的内部性前处理已结束一事报知外部的数据有效旗标，即可与外部时钟脉冲CLK的时钟脉冲数的计数配合或代替时钟脉冲数的计数而使存储器控制器(memory controller)等系统C侧可以确认所输出的数据DQ是有效数据。尤其，接收从同步型存储装置M所输出的数据DQ的系统C是未计数外部时钟脉冲CLK的时钟脉冲数时成为必要的旗标。

0027

在此，所谓的数据有效旗标，例如为在闪速存储器等非易失性存储装置中从第9图所示的RDY端子(RDY)所输出的信号。将该数据有效旗标RDY输出的是有效旗标(RDY)输出部。系统C侧监视在RDY端子(RDY)的信号的逻辑电平，而可判断从数据端子(DQ)所输出的数据DQ是否为有效的数据。数据有效旗标系在初期化潜时(L)的计数期间中于第L-1次的时钟脉冲后、且第L次的时钟脉冲前被输出。

此外，外部时钟脉冲CLK输入内部时钟脉冲生成部而生成内部时钟脉冲CKI/CKIB。内部时钟脉冲CKI/CKIB供给至有效旗标(RDY)输出部RO以及数据输出控制部DQC。

0028

第2图所示的电路图是有效旗标(RDY)输出部的电路例。为于后述的第1实施形态及第2实施形态皆可适用的电路例。

0029

正反器(flip flop)电路1于输入端子D被输入有通过计数外部时钟脉冲CLK的时钟脉冲数的未图示的计数电路而用以报知已计数了从初期潜时(L)减2后的(L-2)时钟脉冲数而成为高电平的(L-2)计数信号C。于时钟脉冲端子CK则输入有外部时钟脉冲CLK。从而，从输出端子Q及QB会输出延迟了1时钟脉冲周期的(L-2)计数信号C的同相信号及逆相信号。该等信号为用以将(L-1)计数数量予以计数的信号。逆相信号是作为报知已计数了(L-1)时钟脉冲数而成为低电平的(L-1)计数信号BRDYB而输出。正反器电路1构成(L-n)检测部。

0030

报知已计数了(L-1)时钟脉冲数而成为高电平的同相信号被输入选择器(selector)3的一方的输入端子B。选择器3的另一方的输入端子A则输入有(L-2)计数信号C。选择器信号是动作模式信号S/D，在第1动作模式的一例的SDR模式中是高电平且选择输入端子A；在第2动作模式的一例的DDR模式中是低电平且选择输入端子B。

0031

从选择器3而出的输入信号输入至正反器电路5的输入端子D。于正反器电路5的时钟脉冲端子CK输入有内部时钟脉冲CKI。在此，内部时钟脉冲CKI如后所述的在同步型存储装置的内部作为同步信号而产生功能的时钟脉冲。在SDR模式中输出具有与外部时钟脉冲CLK相同频率的时钟脉冲信号。在DDR模式中输出具有外部时钟脉冲CLK的2倍频率的时钟脉冲信号。前者是第1时钟脉冲，后者是第2时钟脉冲。从正反器电路5的输出端子Q输出有效旗标RDY。

0032

有效旗标(RDY)输出部5构成为包含有：构成(L-n)检测部的正反器电路1、选择器3以及正反器电路5。有效旗标RDY不论在SDR模式/DDR模式，都会在初期化潜时(L)的计数期间中的被计数为第L-1次的时钟脉冲数的外部时钟脉冲CLK的波缘(edge)后且第L次CLK波缘前的期间进行输出。

0033

亦即，在SDR模式中，报知已计数了(L-2)时钟脉冲数而成为高电平的(L-2)计数信号C通过选择器3而输入至正反器电路5的输入端子D。之后通过内部时钟脉冲CLK而作为有效旗标RDY而输出。SDR模式中，因内部时钟脉冲CKI是与外部时钟脉冲CLK同频率的时钟脉冲，故有效旗标RDY于(L-1)计数数之后、初期潜时(L)的计数结束前被输出。

0034

于DDR模式中，报知已计数了(L-1)时钟脉冲数而成为高电平的信号通过选择器3而输入至正反器电路5的输入端子D。之后通过内部时钟脉冲CKI而作为有效旗标RDY而输出。DDR模式中，因内部时钟脉冲CKI是外部时钟脉冲CLK的2倍频率的时钟脉冲，故只要因应于报知已计数了(L-1)时钟脉冲数的(L-1)计数信号BRDYB而使内部时钟脉冲CKI以2倍频率动作，则在(L-1)计数数之后切换的内部时钟脉冲CKI的第2循环，亦即最终的外部时钟脉冲CLK之后半循环会输出有效旗标RDY。该时序系初期潜时(L)的计数结束前。具体的动作波形将于之后的第4、第5图中详述。

0035

又，于第2图所揭示的有效旗标(RDY)输出部是表示一实施例，电路构成并非被限定为如第2图之构成。例如，即使构成为：将正反器电路1的输出端子Q连接至正反器电路5的输入端子D，于选择器3的输入端子A及B连接正反器电路1的输出端子Q及正反器电路5的输出端子Q，且由选择器3的输出端子输出有效旗标RDY，也可达到同样的作用、效果。

更且，如后所述的因应有效旗标(RDY)的规定而使从初期潜时(L)减去的值为n变数(n必须为1以上)亦可。亦即可为(L-n)。

0036

接着，以第3图表示第1实施形态的内部时钟脉冲生成部。输出节点NC与作为低位基准电位的接地电位之间串联连接，2组晶体管串列(M1和M2、M3和M4)系与将高位电源电压VCC(后述的VINT1)供给至输出节点NC的作为电源供给部的PMOS晶体管一起构成第1、第2时钟脉冲生成部。PMOS晶体管MP的栅极端子例如连接至接地电位而常时是导通状态，并对输出节点NC进行电荷的供给。在第1时钟脉冲生成部与第2时钟脉冲生成部之间，输出节点NC连接为共通，且连接至共用的PMOS晶体管MP。输出节点NC通过反向器栅I2而输出内部时钟脉冲CKI，且于反向器栅I3反转而输出反转内部时钟脉冲CKIB。

0037

外部时钟脉冲CLK与外部时钟脉冲之休止指令信号PDCLK一起被输入非或栅(NOR gate)R1。当休止指令信号PDCLK是高电平而成为休止指令信号已发令的情形时，外部时钟脉冲CLK被屏蔽(mask)而不传播至内部。当休止指令信号PDCLK是低电平时，外部时钟脉冲CLK通过非或栅R1而反转并传播于内部。外部时钟脉冲CLK的反转信号S(N1)被传播至节点N1而输入至反向器栅I1和延迟部7的输入端子以及NMOS晶体管M3的栅极端子。此外，从反向器栅I1的输出端子输出外部时钟脉冲CLK的同相信号S(N1B)且输入至NMOS晶体管M1的栅极端子。

0038

输入了延迟部7的反转信号S(N1)在被赋予预定的延迟时间后输入至非或栅R2。于非或栅R2尚输入有动作模式信号S/D以及(L-1)计数信号BRDYB。当动作模式信号S/D表示为DDR模式的低电平，且因在初期潜时(L)的计数期间中计数了(L-1)时钟脉冲数而令(L-1)计数信号BRDYB迁移至低电平后，非或栅R2会成为逻辑反转栅。为反转信号S(N1)之逆相且延迟后的信号S(N1BD)被输出至节点N1BD。节点N1BD连接至NMOS晶体管M4之栅极端子。更且，信号S(N1BD)作为被反向器栅I4所反转的信号S(N1D)而输出至节点N1D。信号S(N1D)是同相信号S(N1B)的逆相且延迟后的信号。节点N1D连接至NMOS晶体管M2的栅极端子。

0039

于第3图所例示的第1时钟脉冲产生部，输出节点NC通过PMOS晶体管MP而充电至高电平，且在构成晶体管串列(column)的串联连接的NMOS晶体管M1和M2、M3和M4皆为导通状态的期间中，输出节点NC被降低至低电平，而将高电平的内部时钟脉冲CKI予以输出。于该期间终了后内部时钟脉冲CKI即迁移至低电平。

0040

于NMOS晶体管M1与M2的栅极端子输入有与外部端子CLK的一方的波缘同步的信号S(N1B)与为信号S(N1B)的逆相且延迟后的信号S(N1D)。从而，在从信号S(N1B)的高电平迁移直到信号S(N1D)的低电平迁移之间的期间，晶体管M1和M2皆是导通状态。此外，于NMOS晶体管M3和M4的栅极端子输入有与外部时钟脉冲CLK的另外一方的波缘同步的信号S(N1)与为信号S(N1)的逆相且延迟后的信号S(N1BD)。从而，在从信号S(N1)的高电平迁移直到信号S(N1BD)的低电平迁移之间的期间，晶体管M3和M4皆是导通状态。又，该期间系根据由延迟部7所赋予的延迟时间而设定。

0041

信号S(N1B)的高电平迁移与外部时钟脉冲CLK的高电平迁移同步。此外，信号S(N1)的高电平迁移与外部时钟脉冲CLK的低电平迁移同步。从而，与外部时钟脉冲CLK的两波缘同步，且与由延迟部7所赋予的延迟时间略一致的期间内部时钟脉冲CKI迁移至高电平。与外部时钟脉冲CLK的两波缘同步且作为内部时钟脉冲CKI的高电平的脉冲信号被输出，内部时钟脉冲CKI成为外部时钟脉冲CLK的2倍频率的时钟脉冲。

0042

又，在设定为SDR模式的情形(动作模式信号S/D是高电平)或/及初期潜时(L)的计数未达(L-1)时钟脉冲数时((L-1)计数信号BRDYB是高电平)，非或栅R2的输出信号被固定为低电平。亦即，信号S(N1BD)被固定为低电平、信号S(N1D)则被固定为高电平。NMOS晶体管M4维持于非导通状态、NMOS晶体管M2则维持于导通状态。此时，在由晶体管M1及M2所构成的晶体管串列中，因应NMOS晶体管M1是导通状态的期间，输出节点NC被降低至低电平，而为其反转信号的内部时钟脉冲CKI则成为高电平。NMOS晶体管M1的导通状态是信号S(N1B)的高电平期间。亦即，内部时钟脉冲CKI与外部时钟脉冲CLK同步而渡过时钟脉冲。于SDR模式中，或/及在DDR模式中初期潜时(L)的计数未达(L-1)时钟脉冲数时，内部时钟脉冲CKI成为与外部时钟脉冲CLK同步的相同频率。

0043

在此，非或栅R2作为第1休止部及信号屏蔽部而功能。此乃因当设定为SDR模式时或/及初期潜时(L)的计数未达(L-1)时钟脉冲数时，信号S(N1BD)被固定为低电平且NMOS晶体管M4维持于非导通状态，含有NMOS晶体管M3和M4的第2时钟脉冲生成部则是休止状态的缘故。此外，也因为信号S(N1D)被固定于高电平且将NMOS晶体管M2维持于导通状态的缘故。

此外，在输出节点NC与作为低位基准电位的接地电位之间串联连接的2组晶体管串列(M1和M2、M3和M4)内的元件的顺位可适当地进行设定。对于第3图而言，亦可构成为从输出节点NC朝作为低位基准电位的接地电位依NMOS晶体管M2、M1(M4、M3)的顺序进行连接。从NMOS晶体管的特性来看采用低位基准电位侧的NMOS晶体管是导通状态且输出节点NC侧的NMOS晶体管自非导通装置迁移到导通状态的方式在考量高速性的情形下较佳。

此外，当设定为SDR模式时或/及初期潜时(L)的计数未达(L-1)时钟脉冲数时，通过使信号S(N1BD)固定为低电平且将输出节点NC侧的NMOS晶体管M4维持于非导通状态，即使低位基准电位侧的NMOS晶体管M3因信号S(N1)而成为导通状态，亦因NMOS晶体管M4、M3间的寄生容量而致的输出节点NC侧的电压变动也较少故动作安定。

此外，亦可以2组晶体管串列(M1和M2、M3和M4)与PMOS晶体管MP所构成的元件等兼用为电压电平移位器。因做为外部端子等的信号电压值的介面(interface)电压是由存储装置以外的系统设计所决定，而存在有与存储装置内的内部动作电压值产生差异的情形。因此期望能将该等在邻近于存储装置内的各外部端子的介面信号处理部的部份予以电压变换处理。在本实施例的情形中，如第3图所揭示，外部时钟脉冲CLK通过用前述2组晶体管串列(M1和M2、M3和M4)与PMOS晶体管MP所构成的电压电平移位器以将依介面电压为准的内部电压2(VINT2；例如为1.5V)变换成内部动作电压的内部电压1(VINT1；例如为1.8V)的方式将该信号的电压振幅值予以变换。

0044

第4、第5图分别是在SDR/DDR模式设定时的内部时钟脉冲生成部(第3图)的动作波形。根据第2图及第3图说明各动作模式下的动作。

0045

SDR模式(第4图)表示有初期潜时是6(L＝6)时的情形。在计数了从初期潜时减去2后的4时钟脉冲数的时间点，(L-2)计数信号C迁移至高电平。通过选择器3的输入端子A而传播至正反器电路5的输入端子D，且以内部时钟脉冲CKI经过1时钟脉冲循环后，从输出端子Q所输出的有效旗标RDY即迁移至高电平。

0046

此外，因动作模式信号S/D是高电平，所以从非或栅R2的输出信号被固定于低电平。NMOS晶体管M4则维持于非导通状态，NMOS晶体管M2则维持于导通状态。内部时钟脉冲CKI因应NMOS晶体管M1的导通期间而成为高电平。被输入栅极端子的信号S(N1B)为与外部时钟脉冲CLK同相的信号，内部时钟脉冲CKI被作为与外部时钟脉冲CLK相同频率的时钟脉冲而输出。

0047

DDR模式(第5图)表示有初期潜时是3(L＝3)时的情形。在计数了从初期潜时减去2后的1时钟脉冲数的时间点，(L-2)计数信号C迁移至高电平的部分与SDR模式时相同。被输入至正反器电路1的输入端子D的(L-2)计数信号C以外部时钟脉冲CLK经过1时钟脉冲循环后从输出端子Q输出，且通过选择器3的输入端子B而传播至正反器电路5的输入端子D。之后以内部时钟脉冲CKI经过1时钟脉冲循环后，从输出端子Q所输出的有效旗标RDY即迁移至高电平。

0048

此时，因动作模式信号S/D是低电平，所以因应于(L-1)计数信号BRDYB通过正反器电路1而反转成低电平，非或栅R2作为逻辑反转栅而产生功能。相对于信号S(N1)/S(N1B)是逆相且延迟后的信号S(N1BD)/S(N1D)则被输出。由NMOS晶体管M1和M2、M3和M4所构成的晶体管串列与外部时钟脉冲CLK的两波缘同步而导通，且输出具有外部频率CLK的2倍频率的内部时钟脉冲CKI。

0049

在此，(L-1)计数信号BRDYB反转成低电平的时间点于初期潜时的计数期间中，计数了将潜时(3)减去1后的2时钟脉冲数的时间点。是初期潜时的计数期间中最终的外部时钟脉冲循环的开始时间点。之后，信号S(N1BD)/S(N1D)被输出。各自的从信号S(N1)/S(N1B)向高电平的迁移时间点起至信号S(N1BD)/S(N1D)向低电平的迁移时间点的期间，构成晶体管串列的NMOS晶体管M1和M2、M3和M4一并导通，且内部时钟脉冲CKI迁移至高电平。

0050

初期潜时的计数期间的最终外部时钟脉冲循环中内部时钟脉冲CKI成为2倍频率乃是第1发明的特征。DDR模式中，因因应2倍频率的内部时钟脉冲CKI而进行数据的读取动作，故有需要使其不被误认为与在初期潜时的计数完了直前(潜时＝2.5前)的外部时钟脉冲循环内的内部时钟脉冲CKI同步且输出有效数据。因此，等待初期潜时的计数完了直前的外部时钟脉冲循环内的内部时钟脉冲CKI的第2循环(潜时＝2.5)而将有效旗标RDY迁移至高电平为佳。藉此，于初期化潜时(L＝3)被计数的时间点即是可读取有效数据的最初的外部时钟脉冲的波缘时间点，可将有效旗标RDY迁移至高电平。

0051

此外，在不需要切换SDR模式与DDR模式时，在第3图的内部时钟脉冲产生部中若取代非或栅R2而具有输入有从延迟部7而来的信号的反向器栅，即可构成对应于DDR模式的内部时钟脉冲CKI的生成电路。

0052

第6图表示有第2实施形态的内部时钟脉冲生成部。第2实施形态于第1实施形态的内部时钟脉冲生成部中追加可与外部时钟脉冲CLK的高/低电平的期间的时间比例无关的将外部时钟脉冲CLK的半周期时间点予以检测而输出半周期信号S(NPS)的功能。于DDR模式中，将相移位(phase shift)信号PS作为低电平，与第1实施形态时相同的可以和外部时钟脉冲CLK的两波缘同步而输出两倍频率的内部时钟脉冲CKI。此外，将相移位信号PS作为高电平，利用半周期信号S(NPS)即可与外部时钟脉冲CLK的波缘时间点无关的将外部时钟脉冲CLK的周期精确度良好的2分割后的2倍频率的内部时钟脉冲CKI予以输出。

0053

第2实施形态中，除了第1实施形态之内部时钟脉冲生成部之外尚于输出节点NC与接地电位之间具有2组NMOS晶体管串列M5和M6而与PMOS晶体管MP一起构成第4时钟脉冲生成部。于第2实施形态中，2组NMOS晶体管串列M1和M2、M3和M4构成第3、第5时钟脉冲生成部。

0054

于NMOS晶体管M5之栅极端子输入有半周期信号S(NPS)。此外，于NMOS晶体管M6的栅极端子输入有是半周期信号S(NPS)的逆相且延迟后的信号S(NPSBD)。在此，半周期信号S(NPS)从半周期报知部9输出。半周期报知部9例如是DLL电路且被输入外部时钟脉冲CLK，而当输入至赋能(enable)端子EN的相移位信号PS是高电平时，半周期信号S(NPS)即精确度良好的被输出至节点NPS。半周期信号S(NPS)在被输入至NMOS晶体管M5的栅极端子的同时，也通过延迟部11而输入至非或栅R4。于非或栅R4，相移位信号PS通过反向器栅I5而反转且输入，同时也输入有动作模式信号S/D以及(L-1)计数信号BRDYB。而从非或栅R4则输出信号S(NPSBD)。

0055

此外，取代以第1实施形态的内部时钟脉冲生成部的非或栅R2及反向器栅I4的输出端子作为节点N1BD及节点N1D，将反向器栅I4的输出端子作为节点N1D而连接至NMOS晶体管M2的栅极端子。且尚具有非或栅R3，其输出端子连接至节点N1D且被输入有相移位信号PS。

0056

在此，与第1实施形态的第1休止部以及信号屏蔽部相同的，非或栅R2也作为第2休止部以及信号屏蔽部而产生功能。此外，非或栅R4作为第3休止部而产生功能。

0057

构成第3/第5时钟脉冲生成部的晶体管串列(M1和M2/M3和M4)之动作与构成第1实施形态的第1/第2时钟脉冲生成部的晶体管串列(M1和M2/M3和M4)的动作相同，在此省略其说明。此外，将构成第4时钟脉冲生成部的晶体管串列(M5和M6)进行导通控制的信号S(NPS)及信号S(NPSBD)的动作波形如第7图所示的与信号S(N1B)及信号S(N1D)的动作波形相同。构成第4时钟脉冲生成部的晶体管串列(M5和M6)的动作亦与构成第1实施形态的第1时钟脉冲生成部的晶体管串列(M1和M2)的动作相同。

0058

半周期报知部9对应于外部时钟脉冲CLK的周期T而精确度良好的以半周期T/2的时序输出信号S(NPS)。可以与外部时钟脉冲CLK的高/低电平的期间的时间比例差异无关的将周期T平均的分割为2而输出2倍频率的内部时钟脉冲CKI。在与2倍频率的内部时钟脉冲CKI同步而进行动作的DDR模式中，可确保最大限度的相对应于内部时钟脉冲CKI的设置时间(setup time)/持续时间(hold time)，而可确保有最大限度的动作余裕。

0059

此外，第2实施形态如第8图所示的可通过于每个动作状态中选择进行使用的晶体管串列而得到所期望的内部时钟脉冲CKI。因其乃是于输出节点结线结合的逻辑「或」构成，故可容易的选择欲使用的晶体管串列。

0060

若动作模式信号S/D或(L-1)计数信号BRDYB为高电平，则晶体管串列(M1和M2)被选择。NMOS晶体管M2被维持于导通状态，晶体管串列(M1和M2)则被与外部时钟脉冲CLK以相同频率予以导通控制。此时，晶体管串列(M3和M4、M5和M6)非导通状态。可以产生与SDR模式对应的内部时钟脉冲CKI。

0061

若动作模式信号S/D、(L-1)计数信号BRDYB以及相移位信号PS皆是低电平，则晶体管串列(M1和M2、M3和M4)被选择。晶体管串列(M1和M2)及晶体管串列(M3和M4)各自与外部时钟脉冲CLK的一方/另外一方的波缘同步而被导通控制。此时，晶体管串列(M5和M6)系非导通状态。可以与外部时钟脉冲CLK的两波缘同步而产生内部时钟脉冲CKI。而产生与DDR模式对应的内部时钟脉冲CKI。

0062

若动作模式信号S/D及(L-1)计数信号BRDYB是低电平且相移位信号PS是高电平，则晶体管串列(M1和M2、M5和M6)被选择。晶体管串列(M1和M2)及晶体管串列(M5和M6)各自与外部时钟脉冲CLK的一方的波缘和半周期信号S(NPS)的一方的波缘同步而被导通控制。此时，晶体管串列(M3和M4)非导通状态。能以将外部时钟脉冲CLK的周期精确度良好的2分割后的周期产生内部时钟脉冲CKI。而产生与DDR模式对应的内部时钟脉冲CKI。

0063

又，第2实施形态虽表示是于DDR模式中可选择的具有晶体管串列(M3和M4)和晶体管串列(M5和M6)，但也可构成为代替晶体管串列(M3和M4)而具有晶体管串列(M5和M6)。

0064

此外，在不需要切换SDR模式和DDR模式时，于第6图的内部时钟脉冲生成部中代替非或栅R2、R4而具有从延迟部7、11输入有信号的反向器栅即可构成对应于DDR模式的内部时钟脉冲CKI的生成电路。此时，包含晶体管串列(M1和M2)而构成基本时钟脉冲生成部。此外，包含晶体管串列(M5和M6)而构成第1中间时钟脉冲生成部。另外，包含晶体管串列(M3和M4)而构成第2中间时钟脉冲生成部。第1中间时钟脉冲生成部与第2中间时钟脉冲生成部之间有一方被选择。或者只要具有其中任一方即可生成2倍频率的内部时钟脉冲CKI。

0065

本发明并非被前述实施形态所限定者，在不逸脱本发明的趣旨的范围内可进行种种改良、变形乃不在言下。

例如，于第2图所揭示的有效旗标(RDY)输出部，虽例示了于正反器电路1输入有外部时钟脉冲CLK，于正反器电路5输入有内部时钟脉冲CKI的情形，但本发明并非为其所限定者。也可构成为正反器电路1及5共同输入有内部时钟脉冲CKI。

此外，于第3图、第6图所揭示的内部时钟脉冲生成电路，虽表示是将信号S(N1)输入延迟部7的构成，但本发明并非为其所限定者，也可构成为将信号S(N1B)予以延迟。

此外，亦可以于第6图所揭示的3组晶体管串列(M1和M2、M3和M4、M5和M6)和PMOS晶体管MP所构成的元件等兼用为电压电平移位器。

此外，于第3图、第6图所揭示的用以将高位电源电压供给至输出节点NC的电源供给部的PMOS晶体管MP，只要有电性电阻成分即可，即使不是PMOS晶体管亦可，或者是晶体管以外的具有电性电阻成分的元件亦可。

又，第1及第2实施形态中，在检测将初期潜时(L)减1后的(L-1)时钟脉冲数，且设定是第2动作模式时，虽因应该(L-1)时钟脉冲数的检测信号，将内部时钟脉冲CKI自与外部时钟脉冲CLK的其中任一方波缘同步的第1时钟脉冲切换为与外部时钟脉冲CLK的两波缘同步的第2时钟脉冲，但从初期潜时(L)减去的并不限于1。亦即，亦可是(L-n)(n为1以上)。此时，与n因应的使第2图的正反器电路1增加。

例如，在第2动作模式的丨例的DDR模式中当初期潜时(L)＝4且n＝2时，检测将初期潜时(L)减2后的(L-2)时钟脉冲数，且设定是第2动作模式时，通过内部时钟脉冲生成部，因应(L-2)时钟脉冲数的检测信号而将内部时钟脉冲CKI自与外部时钟脉冲CLK的其中任一方波缘同步的第1时钟脉冲切换为与外部时钟脉冲CLK的两波缘同步的第2时钟脉冲。另外，作为同步型存储装置的控制方法，其成为具有：将自启动起的初期潜时(L)进行计数时，对于外部时钟脉冲CLK检测自初期潜时(L)减2后的(L-2)时钟脉冲数的步骤；以及当设定是第2动作模式时，因应将(L-2)时钟脉冲数予以检测的步骤，将内部时钟脉冲CKI自与外部时钟脉冲CLK的其中任一方波缘同步的第1时钟脉冲切换成与外部时钟脉冲CLK的两波缘同步的第2时钟脉冲的步骤。藉此，可以因应有效旗标(RDY)的规定而最佳化的生成信号。

此外，n并不限于整数，例如亦可为1.5。此乃与DDR模式为0.5单位之潜时规定相对应。

Claims (32)

1.一种同步型存储装置，其可在与外部时钟脉冲的其中任一方波缘同步而进行存取动作的第1动作模式和与外部时钟脉冲的两波缘同步而进行存取动作的第2动作模式间进行切换，并且具有：

(L-n)检测部，在计数从启动起的初期潜时(L)之间，计数前述外部时钟脉冲而检测从前述初期潜时(L)减去n(n为1以上且以0.5为单位的数值)的(L-n)时钟脉冲数；以及

内部时钟脉冲生成部，在设定为前述第2动作模式时，因应从前述(L-n)检测部送出的检测信号，将内部时钟脉冲自与前述外部时钟脉冲的其中任一方波缘同步的第1时钟脉冲切换为与前述外部时钟脉冲的两波缘同步的第2时钟脉冲。

2.如权利要求1所述的同步型存储装置，其中具有：

有效旗标输出部，可将用以报知于前述第2动作模式中所输出的数据为有效的数据的有效旗标因应于切换后的前述第2时钟脉冲的第2循环而进行输出。

3.如权利要求2所述的同步型存储装置，其中，前述有效旗标输出部具有：

于前述第2动作模式中以从前述(L-n)检测部而得的检测结果作为输入信号且以从前述内部时钟脉冲生成部所输出的前述第2时钟脉冲作为触发信号的正反器电路。

4.如权利要求1所述的同步型存储装置，其中，前述内部时钟脉冲生成部具有：

第1时钟脉冲生成部，因应于与前述外部时钟脉冲的一方波缘同步的信号和为该信号的逆相且延迟后的信号而输出脉冲信号；以及

第2时钟脉冲生成部，因应于与前述外部时钟脉冲的另外一方波缘同步的信号和为该信号的逆相且延迟后的信号而输出脉冲信号；并且

因应从前述第1时钟脉冲生成部所输出的脉冲信号而生成前述第1时钟脉冲，因应从前述第1及第2时钟脉冲生成部所输出的脉冲信号而生成前述第2时钟脉冲。

5.如权利要求4所述的同步型存储装置，其中，前述第1及第2时钟脉冲生成部具有：

电源供给部，用以对输出节点供给高位电源电压；以及

晶体管串列，为于前述输出节点和低位基准电位之间串联连接的2个NMOS晶体管；并且

与前述外部时钟脉冲的一方波缘同步的信号和为该信号的逆相且延迟后的信号、以及与前述外部时钟脉冲的另外一方波缘同步的信号和为该信号的逆相且延迟后的信号连接至前述晶体管串列的各个NMOS晶体管的栅极端子。

6.如权利要求5所述的同步型存储装置，其中，前述电源供给部是供给与前述外部时钟脉冲的高电平的电压电平不同的电压电平。

7.如权利要求5所述的同步型存储装置，其中，在前述第1及第2时钟脉冲生成部之间，前述输出节点为共通的节点，且前述电源供给部共用。

8.如权利要求5所述的同步型存储装置，其中具有：

第1休止部，当在前述第1动作模式时，或/及从前述(L-n)检测部而输出的检测信号未被输出时，将前述第2时钟脉冲生成部予以休止。

9.如权利要求8所述的同步型存储装置，其中，前述第1休止部将与前述外部时钟脉冲的一方波缘同步的信号和为该信号的逆相且延迟后的信号之中的至少任一方予以屏蔽，且使构成前述第2时钟脉冲生成部的前述晶体管串列的前述NMOS晶体管的至少一方成为非导通状态。

10.如权利要求5所述的同步型存储装置，其中具有：

信号屏蔽部，用以在前述第1动作模式时，或/及未从前述(L-n)检测部输出检测信号时，将为与前述外部时钟脉冲的一方波缘同步的信号的逆相且延迟后的信号予以屏蔽，且将构成前述第1时钟脉冲生成部的前述晶体管串列的NMOS晶体管维持于导通状态。

11.如权利要求1所述的同步型存储装置，其中，前述内部时钟脉冲生成部具有：

第3时钟脉冲生成部，因应与前述外部时钟脉冲的一方波缘同步的信号和为该信号的逆相且延迟后的信号而输出脉冲信号；

半周期报知部，将从前述外部时钟脉冲的一方波缘而来的半周期的时序予以报知且输出半周期信号；以及

第4时钟脉冲生成部，因应前述半周期信号和为前述半周期信号的逆相且延迟后的信号而输出脉冲信号；并且

因应从前述第3时钟脉冲生成部所输出的脉冲信号而生成前述第1时钟脉冲，因应从前述第3及第4时钟脉冲生成部所输出的脉冲信号而生成前述第2时钟脉冲。

12.如权利要求11所述的同步型存储装置，其中，前述第3及第4时钟脉冲生成部具有：

电源供给部，用以对前述输出节点供给高位电源电压；以及

晶体管串列，为于前述输出节点和低位基准电位之间串联连接的2个NMOS晶体管；并且

与前述外部时钟脉冲的一方波缘同步的信号和为该信号的逆相且延迟后的信号、以及前述半周期信号和为前述半周期信号的逆相且延迟后的信号连接至前述晶体管串列的各个NMOS晶体管的栅极端子。

13.如权利要求12所述的同步型存储装置，其中，前述电源供给部是供给与前述外部时钟脉冲的高电平的电压电平不同的电压电平。

14.如权利要求12所述的同步型存储装置，其中，在前述第3及第4时钟脉冲生成部之间，前述输出节点为共通的节点，且前述电源供给部共用。

15.如权利要求12所述的同步型存储装置，其中具有：

第2休止部，当在前述第1动作模式时，或/及从前述(L-n)检测部未输出检测信号时，将前述第4时钟脉冲生成部予以休止。

16.如权利要求15所述的同步型存储装置，其中，前述第2休止部使前述半周期报知部休止，或/及将前述半周期信号和为前述半周期信号的逆相且延迟后的信号之中的至少任一方予以屏蔽，且使构成前述第4时钟脉冲生成部的前述晶体管串列的前述NMOS晶体管的至少一方成为非导通状态。

17.如权利要求12所述的同步型存储装置，其中具有：

信号屏蔽部，用以在前述第1动作模式时，或/及从前述(L-n)检测部未输出检测信号时，将为与前述外部时钟脉冲的一方波缘同步的信号的逆相且延迟后的信号予以屏蔽，且将构成前述第3时钟脉冲生成部的前述晶体管串列的NMOS晶体管维持于导通状态。

18.如权利要求11所述的同步型存储装置，其中具有：

第5时钟脉冲生成部，因应与前述外部时钟脉冲的另外一方波缘同步的信号和为该信号的逆相且延迟后的信号而输出脉冲信号；并且

选择从前述第4或第5时钟脉冲生成部的其中任一方所输出的脉冲信号而生成前述第2时钟脉冲。

19.如权利要求18所述的同步型存储装置，其中，前述第5时钟脉冲生成部具有：

电源供给部，用以对前述输出节点供给高位电源电压；以及

晶体管串列，为于前述输出节点和低位基准电位之间串联连接的2个NMOS晶体管；并且

与前述外部时钟脉冲的另外一方波缘同步的信号和为该信号的逆相且延迟后的信号连接至前述晶体管串列的各个NMOS晶体管的栅极端子。

20.如权利要求18所述的同步型存储装置，其中，在前述第3至第5时钟脉冲生成部之间，前述输出节点为共通的节点，且前述电源供给部共用。

21.如权利要求19所述的同步型存储装置，其中具有：

第3休止部，当在前述第1动作模式时，或/及从前述(L-n)检测部未输出检测信号时，将前述第5时钟脉冲生成部予以休止。

22.如权利要求21所述的同步型存储装置，其中，前述第3休止部使与前述外部时钟脉冲的另外一方波缘同步的信号休止，或/及将与前述外部时钟脉冲的另外一方波缘同步的信号和为该信号的逆相且延迟后的信号之中的至少任一方予以屏蔽，且使构成前述第5时钟脉冲生成部的前述晶体管串列的前述NMOS晶体管的至少一方成为非导通状态。

23.一种同步型存储装置，其可与外部时钟脉冲的两方波缘同步而进行存取动作，并且具有：

基本时钟脉冲生成部，因应与前述外部时钟脉冲的一方波缘同步的信号和为该信号的逆相且延迟后的信号而输出脉冲信号；

半周期报知部，将从前述外部时钟脉冲的一方波缘而来的半周期的时序予以报知且输出半周期信号；以及

第1中间时钟脉冲生成部，因应前述半周期信号和为前述半周期信号的逆相且延迟后的信号而输出脉冲信号；并且

因应从前述基本时钟脉冲生成部及前述第1中间时钟脉冲生成部所输出的脉冲信号而生成前述第2时钟脉冲。

24.如权利要求23所述的同步型存储装置，其中具有：

第2中间时钟脉冲生成部，因应于与前述外部时钟脉冲的另外一方波缘同步的信号和为该信号的逆相且延迟后的信号而输出脉冲信号；并且

选择从前述第1中间时钟脉冲生成部或前述第2中间时钟脉冲生成部的其中任一方所输出的脉冲信号而生成前述第2时钟脉冲。

25.一种同步型存储装置的控制方法，其是可在与外部时钟脉冲的其中任一方波缘同步而进行存取动作的第1动作模式和与前述外部时钟脉冲的两波缘同步而进行存取动作的第2动作模式间进行切换的同步型存储装置的控制方法，并且具有：

在计数从启动起的初期潜时(L)之际，对于前述外部时钟脉冲检测从前述初期潜时(L)减去n(n为1以上且以0.5为单位的数值)的(L-n)时钟脉冲数的步骤；以及

在设定为前述第2动作模式时，因应于检测前述(L-n)时钟脉冲数的步骤，将内部时钟脉冲自与前述外部时钟脉冲的其中任一方波缘同步的第1时钟脉冲切换为与前述外部时钟脉冲的两波缘同步的第2时钟脉冲的步骤。

26.如权利要求25所述的同步型存储装置的控制方法，其中具有：因应于前述内部时钟脉冲切换为前述第2时钟脉冲后的第2循环而报知前述第2动作模式中所输出的数据为有效的步骤。

27.如权利要求25所述的同步型存储装置的控制方法，其中，

将前述内部时钟脉冲自前述第1时钟脉冲切换为前述第2时钟脉冲的步骤具有：

因应于与前述外部时钟脉冲的一方波缘同步的信号和相对于该信号延迟后的逆相信号而生成脉冲信号且作为前述内部时钟脉冲的步骤；并且

于前述内部时钟脉冲切换之际，具有：

因应于与前述外部时钟脉冲的另外一方波缘同步的信号和相对于该信号延迟后的逆相信号而生成脉冲信号且加入前述内部时钟脉冲的步骤。

28.如权利要求27所述的同步型存储装置的控制方法，其于因应于与前述外部时钟脉冲的一方波缘同步的信号和相对于该信号延迟后的逆相信号而生成脉冲信号且作为前述内部时钟脉冲的步骤、以及因应于与前述外部时钟脉冲的另外一方波缘同步的信号和相对于该信号延迟后的逆相信号而生成脉冲信号且加入前述内部时钟脉冲的步骤之中包含有：将前述外部时钟脉冲的电压振幅值进行电平移位的步骤。

29.如权利要求25所述的同步型存储装置的控制方法，其中，

将前述内部时钟脉冲自前述第1时钟脉冲切换为前述第2时钟脉冲的步骤具有：

因应于与前述外部时钟脉冲的一方波缘同步的信号和相对于该信号延迟后的逆相信号而生成脉冲信号且作为前述内部时钟脉冲的步骤；并且

于前述内部时钟脉冲切换之际，具有：

将从前述外部时钟脉冲的一方波缘而来的半周期的时序予以报知的步骤；以及

因应于通过前述报知半周期的时序的步骤所得的信号和为该信号的逆相且延迟后的信号而生成脉冲信号且加入前述内部时钟脉冲的步骤。

30.如权利要求29所述的同步型存储装置的控制方法，其中具有：

因应于与前述外部时钟脉冲的另外一方的波缘同步的信号和对于该信号延迟后的逆相信号而生成脉冲信号且加入前述内部时钟脉冲的步骤；和

因应于该步骤和通过前述报知半周期的时序的步骤所得的信号以及为该信号的逆相且延迟后的信号而生成脉冲信号且加入前述内部时钟脉冲的步骤的其中任一方予以选择的步骤。

31.一种同步型存储装置的控制方法，是与外部时钟脉冲的两波缘同步而进行存取动作的同步型存储装置的控制方法，其具有：

因应于与前述外部时钟脉冲的一方波缘同步的信号和为该信号的逆相且延迟后的信号而生成脉冲信号且作为内部时钟脉冲的步骤；

将从前述外部时钟脉冲的一方波缘而来的半周期的时序予以报知的步骤；以及

因应于通过前述报知半周期的时序的步骤所得的信号和为该信号的逆相且延迟后的信号而生成脉冲信号且加入前述内部时钟脉冲的步骤。

32.如权利要求31所述的同步型存储装置的控制方法，其中具有：

因应于与前述外部时钟脉冲的另外一方的波缘同步的信号和为该信号的逆相且延迟后的信号而生成脉冲信号且加入前述内部时钟脉冲的步骤；和

因应于该步骤和通过前述报知半周期的时序的步骤所得的信号以及为该信号的逆相且延迟后的信号而生成脉冲信号且加入前述内部时钟脉冲的步骤的其中任一方予以选择的步骤。

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