CN110199353A - 用于在存储器装置中提供不同时钟频率的内部时钟信号的设备和方法 - Google Patents

用于在存储器装置中提供不同时钟频率的内部时钟信号的设备和方法 Download PDF

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Abstract

在本申请案中描述用于在半导体装置中提供不同时钟频率的内部时钟信号的设备和方法。实例设备包含读取命令缓冲器和读取数据输出电路。所述读取命令缓冲器响应于第一时钟信号而缓冲读取命令并且响应于第二时钟信号而提供所述读取命令。所述读取数据输出电路当被来自所述读取命令缓冲器的所述读取命令启动时并行接收多个数据位，并且响应于输入/输出IO时钟信号而依序提供所述多个数据位。数据时钟定时电路提供在第一模式中具有第一时钟频率并且在第二模式中具有第二时钟频率的所述IO时钟信号，并且另外提供在所述第一和第二模式中具有所述第一时钟频率的所述第二时钟信号。

Description

用于在存储器装置中提供不同时钟频率的内部时钟信号的设 备和方法
背景技术
目前和未来一代的半导体存储器应用使用极高存储器I/O速度来读取和写入数据。此类半导体存储器的实例包含动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等。
对高存储器I/O速度的需求在图形存储器例如当前和未来一代的GDDR5/GDDR5X规范中尤其如此。图形存储器被设计成用于需要例如超过8 Gbps的高带宽和高存储器I/O速度的应用。然而，高存储器I/O速度与较低存储器I/O速度相比消耗更多功率。虽然多个此类存储器应用需要高存储器I/O速度，但其它应用可优化考虑较低功率消耗并且接受较低存储器I/O速度。
可能需要在各种时钟频率下操作以提供不同存储器I/O速度的半导体存储器。
发明内容
根据一个实施例，一种设备包括读取命令缓冲器，其被配置成响应于第一时钟信号而缓冲读取命令并且被配置成响应于第二时钟信号而提供缓冲的读取命令；读取数据输出电路，其被配置成当被所述缓冲的读取命令启动时并行接收多个数据位，并且响应于输入/输出(IO)时钟信号而依序提供所述多个数据位；和数据时钟定时电路，其被配置成提供在第一模式中具有第一时钟频率的所述IO时钟信号并且提供在第二模式中具有第二时钟频率的所述IO时钟信号，且还被配置成提供在所述第一和第二模式中具有所述第一时钟频率的所述第二时钟信号。
根据另一实施例，一种设备包括读取数据输出电路，其被配置成当被读取命令启动时并且响应于输入/输出(IO)时钟信号而并行接收读取数据并且依序提供所述读取数据；写入数据输入电路，其被配置成当被写入命令启动时并且响应于所述IO时钟信号而依序接收写入数据并且提供所述写入数据；和数据时钟定时电路，其被配置成接收具有第一时钟频率的四个相位输入时钟信号，并且响应于所述四个相位输入时钟信号，被配置成提供在第一模式中具有第一时钟频率的所述IO时钟信号并且提供在第二模式中具有第二时钟频率的所述IO时钟信号，其中所述第二时钟频率高于所述第一时钟频率。
根据另一实施例，一种方法包括当处于第一模式中时，将具有第一时钟频率的四个相位时钟信号提供到读取数据输出电路；当处于第二模式中时，将具有第二时钟频率的所述四个相位时钟信号提供到所述读取数据输出电路；启动所述读取数据输出电路；在所述读取数据输出电路处并行接收多个数据位；和响应于所述四个相位时钟信号而依序输出所述多个数据位。
根据另一实施例，一种设备包括输入输出电路；时钟分频器电路，其被配置成接收第一时钟信号并且输出分频时钟信号；和数据时钟定时电路，其被配置成在第一模式中接收所述分频时钟信号并且将第二时钟信号提供到所述输入输出电路，其中所述第二时钟信号在第一模式中具有第一频率并且在第二模式中具有第二频率，且其中所述第一频率大于所述第二频率。
附图说明
图1是根据本公开的实施例的半导体装置的框图的框图。
图2是根据本公开的实施例的设备的框图。
图3是根据本公开的实施例的锁相环路(PLL)电路的框图。
图4是根据本公开的实施例的在图3的PLL电路的操作期间的各个信号的时序图。
图5是根据本公开的实施例的设备的框图。
图6是根据本公开的实施例的PLL电路的框图。
图7是根据本公开的实施例的在图6的PLL电路的操作期间的各个信号的时序图。
图8A是根据本公开的实施例的时钟分频器电路的示意图。
图8B是示出根据本公开的实施例的在图8A的时钟分频器电路的操作期间的各个时钟信号的时序图。
图9A是根据本公开的实施例的读取数据输出电路的框图。
图9B是根据本公开的实施例的移位寄存器的框图。
图9C是根据本公开的实施例的移位寄存器的框图。
图9D是说明图9A的移位寄存器、图9B的移位寄存器和图9C的移位寄存器相对于彼此的数据位输出的时序的时序图。
图10是根据本公开的实施例的写入数据输入电路的框图。
图11是说明根据本公开的实施例的各个时钟信号、依序提供的内部数据和取样数据的相对时序的图式。
图12是根据本公开的实施例的串并(serial-to-parallel，S2P)电路的框图。
图13A是根据本公开的实施例的串进并出(serial-in-parallel-out，SIPO)电路的框图。
图13B是说明根据本公开的实施例的在图13A的SIPO电路的操作期间的各个信号的时序图。
图14是根据本公开的实施例的命令缓冲器的框图。
图15是根据本公开的实施例的指针计数器电路的框图。
具体实施方式
下文阐述某些细节以提供对本公开的实施例的充分理解。然而，所属领域的技术人员将明白，可以在没有这些特定细节的情况下实践本公开的实施例。此外，本文中描述的本公开的特定实施例是借助于实例提供，且不应用以将本公开的范围限制于这些特定实施例。在其它情况下，不详细展示众所周知的电路、控制信号、时序协议和软件操作，以避免不必要地混淆本公开。
图1是根据本公开的实施例的半导体装置10的框图的框图。半导体装置10包含存储器裸片。存储器裸片可包含地址/命令输入电路5、地址解码器12、命令解码器15、时钟输入电路20、内部时钟产生器30、定时产生器35、行解码器40、列解码器45、存储器阵列50、读取/写入放大器55、I/O电路60、ZQ校准电路65和电压产生器70。
在一些实施例中，半导体装置10可以包含(但不限于)DRAM装置，例如集成到单个半导体芯片中的GDDR5 SGRAM。GDDR SGRAM可适于与包含例如图形密集处理应用(例如图形卡、游戏控制台等)的高性能计算应用一起使用。裸片可安装于例如存储器模块衬底、母板等的外部衬底上。半导体装置10可另外包含存储器阵列50。存储器阵列50包含多个存储体，每一存储体包含多个字线WL、多个位线BL和布置于多个字线WL与多个位线BL的交叉点处的多个存储器单元MC。由行解码器40执行字线WL的选择并且由列解码器45执行位线BL的选择。感测放大器(SA)针对其对应位线BL定位并且连接到至少一个相应本地I/O线，所述本地I/O线继而经由充当开关的转移栅极(TG)耦合到至少两个主I/O线对中的相应者。
半导体装置10可采用多个外部端子，其包含耦合到命令/地址总线(C/A)的地址和命令端子、时钟端子CK_t和CK_c、写入时钟端子WCK_t和WCK_c、数据端子DQ、DQS和DM、电源端子VDD、VSS、VDDQ和VSSQ，以及ZQ校准端子(ZQ)。
可从外部向命令/地址端子供应地址信号和存储体地址信号。供应到地址端子的地址信号和存储体地址信号经由地址/命令输入电路5转移到地址解码器12。地址解码器12接收地址信号并将经解码行地址信号供应到行解码器40，且将经解码列地址信号供应到列解码器45。地址解码器12还接收存储体地址信号，且将存储体地址信号供应到行解码器40、列解码器45。
可另外从外部例如从存储器控制器5向命令/地址端子供应命令信号。可经由C/A总线将命令信号经由地址/命令输入电路5提供到命令解码器15。命令解码器15解码所述命令信号以产生各个内部命令，其包含选择字线的行命令信号以及选择位线的例如读取命令或写入命令的列命令信号。将例如读取命令和写入命令的各个内部命令提供给命令缓冲器75。命令缓冲器75响应于命令和地址时钟信号CACLK和CACLKF缓冲所缓冲的命令，并且响应于缓冲时钟信号BUFCLK和BUFCLKF输出所缓冲的命令。所述命令提供给半导体装置的各个电路以执行与所述命令有关的操作。
举例来说，当发出读取命令并及时向行地址和列地址供应读取命令时，可从由这些行地址和列地址指定的存储器阵列50中的存储器单元读取读取数据。缓冲内部读取命令并且接着提供给输入/输出电路60，以使得读取数据DQ经由读取/写入放大器55和输入/输出电路60从数据端子DQ、DQS和DM输出到外部。类似地，当发出写入命令并且及时向行地址和列地址供应此命令，且接着将写入数据供应到数据端子DQ、DQS、DM时，缓冲内部写入命令并且接着提供给输入/输出电路60，以使得所述写入数据被输入/输出电路60中的数据接收器接收，并且经由输入/输出电路60和读取/写入放大器55供应给存储器阵列50并且写入于由行地址和列地址指定的存储器单元中。
转向包含在半导体装置10中的外部端子的解释，分别向时钟端子CK_t和CK_c与WCK_t和WCK_c供应外部时钟信号和互补外部时钟信号。外部时钟信号(包含互补外部时钟信号)可供应给时钟输入电路20。时钟输入电路20可接收外部时钟信号以产生内部时钟信号ICLK。内部时钟信号ICLK供应给内部时钟产生器30。内部时钟产生器30基于从地址/命令输入电路5所接收的内部时钟信号ICLK和时钟启动信号CKE，提供各个相位和频率受控的内部时钟信号。举例来说，内部时钟产生器30提供命令和地址时钟信号CACLK、CACLKF以及缓冲时钟信号BUFCLK、BUFCLKF。内部时钟产生器30另外提供输入/输出(IO)时钟信号。IO时钟信号供应给输入/输出电路60并且用作用于确定读取数据的输出时序和写入数据的输入时序的时序信号。如将在下文更详细地描述，可在多个时钟频率下提供IO时钟信号，以使得可在不同数据速率下从半导体装置10输出数据以及将数据输入到半导体装置10。当高存储器速度至关重要时，较高时钟频率可为合意的。当较低功率消耗至关重要时，较低时钟频率可为合意的。内部时钟信号ICLK还供应给定时产生器35，且因此可产生各种内部时钟信号。
向电源端子供应电源电势VDD和VSS。这些电源电势VDD和VSS供应给内部电压产生器电路70。内部电压产生器电路70基于电源电势VDD和VSS，产生各个内部电势VPP、VOD、VARY、VPERI等等以及参考电势ZQVREF。内部电势VPP主要用于行解码器40中，内部电势VOD和VARY主要用于包含在存储器阵列50中的感测放大器中，且内部电势VPERI用于多个其它电路块中。参考电势ZQVREF用于ZQ校准电路65中。
还向电源端子供应电源电势VDDQ和VSSQ。这些电源电势VDDQ和VSSQ供应给输入/输出电路60。电源电势VDDQ和VSSQ是分别与电源电势VDD和VSS相同的电势。然而，将专用电源电势VDDQ和VSSQ用于输入/输出电路60，以使得由输入/输出电路60产生的电源噪声不会传播到其它电路块。
校准端子ZQ连接到ZQ校准电路65。当被ZQ校准命令信号(ZQ_com)启动时，ZQ校准电路65执行参考RZQ的阻抗和参考电势ZQVREF的校准操作。通过校准操作获得的阻抗代码ZQCODE供应给输入/输出电路60，且因此规定包含在输入/输出电路60中的输出缓冲器(未示出)的阻抗。
图2是根据本公开的实施例的设备100的框图。在一些实施例中，设备100可包含在图1的半导体装置10中。设备100包含命令路径，其包含分别接收命令信号和地址信号的接收器电路102和104。接收器电路102可包含各自接收命令信号中的相应者的多个接收器电路，且类似地，接收器电路104可包含各自接收地址信号中的相应者的多个接收器电路。接收器电路102提供命令信号且接收器电路104提供地址信号给命令解码器和锁存电路110。设备100另外包含接收命令和地址时钟信号CK_t以及互补命令和地址时钟信号CK_c的接收器电路106。接收器电路106提供具有相对于彼此的相位(即，提供两个相位)的两个内部时钟信号CACLK和CACLKF。举例来说，在本公开的一实施例中，接收器电路106提供CACLK时钟信号，并且另外提供与CACLK时钟信号180度异相的CACLKF时钟信号。
响应于CACLK和/或CACLKF时钟信号，命令解码器和锁存电路110锁存分别由接收器电路102和104提供的命令信号和地址信号。命令解码器和锁存电路110基于锁存的命令信号提供内部命令。举例来说，响应于命令解码器和锁存电路110解码来自锁存的命令信号的读取命令，命令解码器和锁存电路110提供内部读取命令RDCMD。响应于命令解码器和锁存电路110解码来自锁存的命令信号的写入命令，命令解码器和锁存电路110提供内部写入命令WRCMD。内部命令即读取命令RDCMD和写入命令WRCMD已借助于实例提供，并且不意图将命令解码器和锁存电路110提供的内部命令限制为仅读取和写入命令。在一实施例中，除读取命令RDCMD和/或写入命令WRCMD之外或替代地，命令解码器和锁存电路110提供其它内部命令。
读取命令RDCMD提供给读取命令缓冲器114。读取命令缓冲器114可实施为先入先出(FIFO)缓冲器。读取命令缓冲器114响应于提供给读取命令缓冲器114的clk_in节点的时钟信号而缓冲读取命令RDCMD，并且响应于提供给读取命令缓冲器114的clk_out节点的时钟信号而提供读取命令RDCMD。CACLK时钟信号和/或CACLKF时钟信号提供给读取命令缓冲器114的clk_in节点。写入命令信号WRCMD提供给写入命令缓冲器112。写入命令缓冲器112可实施为FIFO缓冲器。写入命令缓冲器112响应于提供给写入命令缓冲器112的clk_in节点的时钟信号而缓冲写入命令WRCMD，并且响应于提供给写入命令缓冲器112的clk_out节点的时钟信号而提供写入命令WRCMD。CACLK时钟信号和/或CACLKF时钟信号提供给写入命令缓冲器112的clk_in节点。
响应于提供给clk_out节点的时钟信号，读取命令缓冲器114将读取命令RDCMD提供给读取数据输出电路118。当被读取命令RDCMD启动时并且响应于提供给读取数据输出电路118的时钟输入的时钟信号，读取数据输出电路118例如从存储器阵列接收读取数据，并且将读取数据提供给外部端子122。在一实施例中，读取数据输出电路118并行地接收读取数据(例如，并行的16位)并且将读取数据依序提供给外部端子122(例如，多个连续1位输出)。响应于提供给clk_out节点的时钟信号，写入命令缓冲器112将写入命令WRCMD提供给写入数据输入电路120。当被写入命令WRCMD启动时并且响应于提供给写入数据输入电路120的时钟输入的时钟信号，写入数据输入电路120例如从外部端子122接收写入数据，并且将写入数据在内部提供给例如存储器阵列。在一实施例中，写入数据输入电路120依序接收写入数据(多个连续1位输入)并且并行地提供内部写入数据(例如，并行的16位)。
应了解，虽然图2和5说明一个外部端子122，以及相应读取数据输出电路118和写入数据输入电路120，但在不脱离本公开的范围的情况下，当设备100包含在例如图1的半导体装置10的半导体装置中时，可包含额外的外部端子，以及读取数据输出电路和写入数据输出电路。在这类实施例中，IO时钟信号可提供给读取数据输出电路和写入数据输入电路中的每一个。类似地，在不脱离本公开的范围的情况下，可添加此前参考图2和5描述的其它电路或元件以支持额外的读取数据输出电路和写入数据输入电路，以及额外的外部端子。
设备100另外包含时钟训练电路116，其接收CACLK和CACLKF时钟信号，并且另外接收缓冲时钟信号BUFCLK和BUFCLKF。时钟训练电路116将CACLK和CACLKF时钟信号与BUFCLK和BUFCLKF时钟信号进行比较并且提供具有指示CACLK、CACLKF和BUFCLK、BUFCLKF时钟信号之间的相位关系的值的时钟相位信号CLKPH。举例来说，CLKPH信号可当CACLK、CACLKF时钟信号领先BUFCLK、BUFCLKF时钟信号时具有第一逻辑值，并且可当CACLK、CACLKF时钟信号滞后BUFCLK、BUFCLKF时钟信号时具有第二逻辑值。CLKPH信号可提供给存储器控制器，所述存储器控制器调整数据时钟(例如，写入时钟信号WCK_t和WCK_c)以及命令和地址时钟信号的相位。
接收器电路108接收写入时钟信号WCK_t和互补写入时钟信号WCK_c。接收器电路108提供具有相对于彼此的相位(即，提供两个相位)的两个内部时钟信号DCLK和DCLKF。举例来说，在本公开的一实施例中，接收器电路108提供DCLK时钟信号，并且另外提供与DCLK时钟信号180度异相的DCLKF时钟信号。DCLK和DCLKF时钟信号具有与WCK_t和WCK_c时钟信号的时钟频率相同的时钟频率。借助于非限制性实例，DCLK和DCLKF时钟信号的时钟频率与WCK_t和WCK_c时钟信号的时钟频率可为3 GHz。DCLK和DCLKF时钟信号提供给时钟分频器电路124，其提供具有相对于彼此的相位的四个时钟信号DCLK0、DCLK90、DCLK180和DCLK270(例如，四个相位时钟信号)。举例来说，在本公开的一实施例中，时钟分频器电路124提供DCLK0时钟信号、与DCLK0时钟信号90度异相的DCLK90时钟信号，并且另外提供与DCLK0时钟信号180度异相的DCLK180时钟信号以及与DCLK0时钟信号270度异相的DCLK270时钟信号。时钟分频器电路124提供的四个时钟信号具有低于DCLK和DCLKF时钟信号的时钟频率的时钟频率。举例来说，在本公开的一实施例中，时钟分频器电路124提供具有是DCLK和DCLKF时钟信号的时钟频率的二分之一(且是WCK_t和WCK_c时钟信号的二分之一)的时钟频率的四个时钟信号DCLK0、DCLK90、DCLK180、DCLK270。借助于非限制性实例，DCLK和DCLKF时钟信号的时钟频率(和WCK_t和WCK_c时钟信号的二分之一)可为3 GHz，且DCLK0、DCLK90、DCLK180、DCLK270时钟信号的时钟频率可为1.5 GHz。
来自时钟分频器电路124的四个时钟信号提供给数据时钟定时电路130。数据时钟定时电路130提供缓冲时钟信号BUFCLK和BUFCLKF。BUFCLK和BUFCLKF信号提供给时钟训练电路116，并且提供给写入命令缓冲器112和读取命令缓冲器114。当被启动以提供如先前所描述可具有指示BUFCLK、BUFCLKF信号与CACLK、CACLKF信号之间的关系的相位的值的时钟相位信号CLKPH时，时钟训练电路116将BUFCLK和BUFCLKF信号与CACLK和CACLKF信号进行比较。BUFCLK和BUFCLKF信号还用以致使写入命令缓冲器112将写入命令提供给写入数据输入电路120，并且致使读取命令缓冲器114将读取命令提供给读取数据输出电路118。
数据时钟定时电路130另外提供输入/输出(IO)时钟信号IO0、IO90、IO180和IO270。IO时钟信号具有相对于彼此的相位(例如，四个相位时钟信号)。举例来说，在本公开的一实施例中，数据时钟定时电路130提供IO0时钟信号，并且提供与IO0时钟信号90度异相的IO90时钟信号、与IO0时钟信号180度异相的IO180时钟信号以及与IO0时钟信号270度异相的IO270时钟信号。IO时钟信号提供给写入数据输入电路120的时钟输入并且提供给读取数据输出电路118的时钟输入。如先前所描述，写入数据输入电路120当被写入命令WRCMD启动时响应于IO时钟信号而提供来自外部端子122的写入数据，且读取数据输出电路118当被读取命令RDCMD启动时响应于IO时钟信号而将读取数据提供给外部端子122。
如将在下文更详细地描述，数据时钟定时电路130被配置成提供IO时钟信号以及BUFCLK和BUFCLKF时钟信号以致使读取数据输出电路118和写入数据输入电路120当处于第一模式中时在第一时钟频率下操作并且当处于第二模式中时在第二时钟频率下操作。举例来说，在一实施例中，当处于第一模式中时，数据时钟定时电路130被配置成提供IO时钟信号以及BUFCLK和BUFCLKF信号以使读取数据输出电路118和写入数据输入电路120在双倍数据速率(DDR)下操作。并且当处于第二模式中时，数据时钟定时电路130被配置成提供IO时钟信号以及BUFCLK和BUFCLKF信号以使读取数据输出电路118和写入数据输入电路120在四倍数据速率(QDR)下操作。当在DDR下操作时，针对写入时钟信号和互补写入时钟信号WCK_t、WCK_c的每一时钟周期，由读取数据输出电路118输出或由写入数据输入电路120输入两个数据位。当在QDR下操作时，针对写入时钟信号和互补写入时钟信号WCK_t、WCK_c的每一时钟周期，由读取数据输出电路118输出或由写入数据输入电路120输入四个数据位。在此类实例中，数据时钟定时电路130的第一模式可以被称作DDR模式，且第二模式可以被称作QDR模式。可通过使用模式寄存器选择操作模式。如已知，模式寄存器可用以选择各种操作模式、选项、特征等。为设置各种操作模式、选项特征等，将具有对应于所要操作模式、选项、特征等的值的信息编程到模式寄存器中。
设备100可用以根据命令和地址时钟CK_t、CK_c域接收存储器命令(例如，读取命令、写入命令)，并且提供对应的内部存储器命令以启动根据写入时钟WCK_t、WCK_c域操作的IO电路(例如，读取数据输出电路118、写入数据输入电路120)。通过基于CK时钟信号将命令缓冲于命令缓冲器中并且基于WCK时钟信号将来自命令缓冲器的存储器命令提供到IO电路，使存储器命令在CK时钟域与WCK时钟域之间交叉。如将在下文更详细地阐释，可根据不同频率(例如，DDR或QDR)输入和输出数据。
在操作中，命令解码器和锁存电路110根据CACLK和CACLKF时钟信号锁存和解码由接收器电路102和104提供的命令和地址信号。接收器电路106提供CACLK和CACLKF时钟信号。
响应于CACLK和CACLKF时钟信号，缓冲由命令解码器和锁存电路110提供到读取命令缓冲器114的内部读取命令RDCMD。响应于启动读取数据输出电路118的BUFCLK和BUFCLKF时钟信号，将读取命令提供给读取数据输出电路118。数据时钟定时电路130提供BUFCLK和BUFCLKF时钟信号。当启动时，读取数据输出电路118响应于来自数据时钟定时电路130的IO时钟信号而接收读取数据并且将所述读取数据提供给外部端子122。如先前所描述，在一实施例中，读取数据输出电路118可并行地接收读取数据并且依序提供给外部端子122。数据时钟定时电路130可提供IO时钟信号以使读取数据输出电路118根据第一频率(例如，DDR模式)或第二频率(例如，QDR模式)操作。
响应于CACLK和CACLKF时钟信号，缓冲由命令解码器和锁存电路110提供到写入命令缓冲器112的内部写入命令WRCMD。响应于启动写入数据输入电路120的BUFCLK和BUFCLKF时钟信号，将写入命令提供给写入数据输入电路120。当启动时，写入数据输入电路120响应于来自数据时钟定时电路130的IO时钟信号而从外部端子122接收写入数据并且提供内部写入数据。如先前所描述，在一实施例中，写入数据输入电路120可依序从外部端子122接收写入数据并且并行地提供内部写入数据。数据时钟定时电路130提供的IO时钟信号可用以使写入数据输入电路120根据第一频率(例如，DDR模式)或第二频率(例如，QDR模式)操作。
在图2中示出的实施例中，数据时钟定时电路130包含锁相环路(PLL)电路132，其从时钟分频器电路124接收四个相位时钟信号DCLK0、DCLK90、DCLK180、DCLK270。PLL电路132响应于DCLK0、DCLK90、DCLK180、DCLK270时钟信号而将四个时钟信号PLLCK0、PLLCK90、PLLCK180、PLLCK270提供到多路复用器138的第一输入。PLLCK0、PLLCK90、PLLCK180、PLLCK270时钟信号具有相对于彼此的相位(例如，0度、90度、180度和270度)。PLLCK0、PLLCK90、PLLCK180、PLLCK270时钟信号具有高于DCLK0、DCLK90、DCLK180、DCLK270时钟信号的时钟频率的时钟频率。举例来说，在本公开的一实施例中，PLL电路132提供具有是DCLK0、DCLK90、DCLK180、DCLK270时钟信号的时钟频率的两倍的时钟频率的PLLCK0、PLLCK90、PLLCK180、PLLCK270时钟信号。借助于非限制性实例，DCLK0、DCLK90、DCLK180、DCLK270时钟信号的时钟频率可为1.5 GHz，且PLLCK0、PLLCK90、PLLCK180、PLLCK270时钟信号的时钟频率可为3.0 GHz。DCLK0、DCLK90、DCLK180、DCLK270时钟信号还提供到多路复用器138的第二输入。多路复用器138基于控制信号MUXCTL而提供PLLCK0、PLLCK90、PLLCK180、PLLCK270时钟信号或DCLK0、DCLK90、DCLK180、DCLK270时钟信号作为IO时钟信号。
四个PLLCK时钟信号中的两个还提供到时钟分频器电路134。举例来说，在一实施例中，所述两个PLLCK时钟信号是互补的PLLCK0和PLLCK180。时钟分频器电路134提供具有相对于彼此的相位(例如，0度、90度、180度和270度)的四个时钟信号DIVCK0、DIVCK90、DIVCK180、DIV270。四个DIVCK时钟信号中的两个提供回到PLL电路132。举例来说，在本公开的一实施例中，提供DIVCK0和DIVCK180时钟信号。PLL电路132可使用两个DIVCK时钟信号使PLLCK时钟信号(和DIVCK时钟信号)与DCLK时钟信号同步。四个DIVCK时钟信号中的两个提供给多路复用器136的第一输入。举例来说，在本公开的一实施例中，DIVCK0和DIVCK180时钟信号可提供给多路复用器136。多路复用器136的第二输入接收多路复用器138提供的四个IO时钟信号中的两个。多路复用器136基于控制信号MUXCTL而提供两个DIVCK时钟信号或两个IO时钟信号作为缓冲时钟信号BUFCLK和BUFCLKF。DIVCK时钟信号的时钟频率低于PLLCK时钟信号的时钟频率。在本公开的一实施例中，DIVCK时钟信号具有是PLLCK时钟信号的时钟频率二分之一的时钟频率。
在操作中，在第一模式(例如，DDR模式)中，控制信号MUXCTL具有第一逻辑值(例如，高逻辑值)，所述第一逻辑值致使多路复用器138提供DCLK0、DCLK90、DCLK180、DCLK270时钟信号作为IO时钟信号，并且另外致使多路复用器136提供四个IO时钟信号中的两个作为缓冲时钟信号BUFCLK和BUFCLKF。因此，IO时钟信号的时钟频率与DCLK时钟信号的时钟频率相同。如先前所描述，在一实施例中，DCLK时钟信号具有是WCK_t和WCK_c时钟信号的时钟频率的二分之一的时钟频率。因此，IO时钟信号具有是WCK_t和WCK_c时钟信号的时钟频率的二分之一的时钟频率。在第二模式(例如，QDR模式)中，控制信号MUXCTL具有第二逻辑值(例如，低逻辑值)，所述第二逻辑值致使多路复用器138提供PLLCK时钟信号作为IO时钟信号，并且另外致使多路复用器136提供四个DIVCK时钟信号中的两个作为BUFCLK和BUFCLKF时钟信号。因此，IO时钟信号的时钟频率是DCLK时钟信号的时钟频率的两倍，并且与WCK_t和WCK_c时钟信号的时钟频率相同。
如由先前实例说明，在DDR模式中，数据时钟定时电路130提供四个相位IO时钟信号，其具有是WCK_t和WCK时钟信号的时钟频率的二分之一的时钟频率，以使读取数据输出电路118和写入数据输入电路120在双倍数据速率下操作。在QDR模式中，数据时钟定时电路130提供四个相位IO时钟信号，其具有与WCK_t和WCK时钟信号的时钟频率相同的时钟频率，以使读取数据输出电路118和写入数据输入电路120在四倍数据速率下操作。
数据时钟定时电路130已描述为包含PLL电路132，其接收四个相位时钟信号DCLK0、DCLK90、DCLK180、DCLK270并且提供四个相位时钟信号PLLCK0、PLLCK90、PLLCK180和PLLCK270。在替代实施例中，数据时钟定时电路130包含除PLL电路以外的时钟电路。时钟电路将接收四个相位时钟信号DCLK0、DCLK90、DCLK180、DCLK270并且提供四个相位时钟信号PLLCK0、PLLCK90、PLLCK180和PLLCK270。如先前所描述，四个相位PLLCK时钟信号具有是四个相位DCLK时钟信号的时钟频率的两倍的时钟频率。更一般地说，数据时钟定时电路130可包含除PLL电路132以外的替代性时钟电路，其在不脱离本公开的范围的情况下响应于如先前所描述的四个相位DCLK时钟信号而提供四个相位PLLCK时钟信号。
图3是根据本公开的实施例的PLL电路300的框图。PLL电路300可用作图2的PLL电路132。PLL电路300包含相位/频率检测器310，其接收例如由时钟分频器电路124(图2)提供的DCLK0、DCLK90、DCLK180和DCLK270时钟信号的四个相位时钟信号作为参考时钟信号clk_ref。相位/频率检测器310另外接收例如由时钟分频器电路134提供的DIVCK0和DIVCK180时钟信号的互补时钟信号作为反馈时钟信号clk_fb。相位/频率检测器310将参考时钟信号的相位和频率与反馈时钟信号进行比较，并且提供指示参考时钟信号与反馈时钟信号之间的相位和频率差的PH信号。
滤波电路320接收PH信号并且提供控制信号CTRL。滤波电路320提供的CTRL信号是基于PH信号。举例来说，在一实施例中，CTRL信号的电压是基于PH信号。滤波电路320可在提供CTRL信号时对PH信号滤波以为相位环路提供稳定性并且限制当提供CTRL信号时可存在于PH信号中的纹波。
压控振荡器(VCO)330接收CTRL信号并且提供具有相对于彼此的相位的四个时钟信号(即，提供四个相位时钟信号)，其具有大于互补参考时钟信号的时钟频率的时钟频率。在一实施例中，四个相位时钟信号的时钟频率是互补参考时钟信号的时钟频率的两倍。借助于非限制性实例，DCLK时钟信号的时钟频率可为1.5 GHz且PLLCK时钟信号的时钟频率可为3.0 GHz。时钟信号可用作此前参考图2描述的PLLCK0、PLLCK90、PLLCK180、PLLCK270。VCO330提供具有基于CTRL信号的相位和频率的四个时钟信号。举例来说，四个时钟信号可具有基于CTRL信号的电压的相位和频率。当CTRL信号的电压例如响应于来自相位/频率检测器310的PH信号的改变而改变时，四个时钟信号的相位和频率可相应地改变。
时钟分频器电路134接收VCO 330所提供的四个时钟信号中的两个。在图3的实施例中，从VCO 330接收互补时钟信号(例如，PLLCK0和PLLCK180)。时钟分频器电路134将互补时钟信号的时钟频率分频以提供较低时钟频率互补时钟信号(例如，DIVCK0和DIVCK180)。举例来说，在一实施例中，时钟分频器电路134提供具有来自VCO 330的PLLCK时钟信号的时钟频率的二分之一的时钟频率的较低时钟频率互补时钟信号。较低时钟频率互补时钟信号作为反馈时钟信号提供到相位/频率检测器310。
在操作中，相位/频率检测器310将参考时钟信号(例如，DCLK0、DCLK90、DCLK180和DCLK270)的相位和频率与反馈时钟信号(例如，DIVCK0和DIVCK180)的相位和频率进行比较并且将PH信号提供给滤波电路320以调整VCO 330，直到反馈时钟信号的相位和频率与参考时钟信号的相位和频率匹配。当所述相位和频率匹配时，PLL 300被视为“锁定”。PLL 300提供的所得四个相位时钟信号与参考时钟信号同相并且具有大于参考时钟信号的时钟频率的时钟频率(例如，是参考时钟信号的时钟频率的两倍)。
图4是根据本公开的实施例的在PLL电路300的操作期间的各个信号的时序图。由
图4说明的各个信号是从当PLL电路300锁定时开始。图4说明可作为参考时钟信号提供到PLL电路300的DCLK0、DCLK90、DCLK180和DCLK270。DCLK0和DCLK180信号是互补的。图4另外说明作为反馈时钟信号提供的DIVCK0和DIVCK180信号。DIVCK0和DIVCK180时钟信号也是互补的。与DIVCK0时钟信号具有相同的相位和频率的DCLK0时钟信号，以及与DIVCK180时钟信号具有相同的相位和频率的DCLK180时钟信号反映PLL 300的锁定条件。如先前所描述，当PLL 300锁定时，由VCO 330提供的四个相位时钟信号(例如，PLLCK0、PLLCK90、PLLCK180、PLLCK270)与参考时钟信号同相并且具有大于参考时钟信号的时钟频率的时钟频率。如图4中所说明，PLLCK0、PLLCK90 PLLCK180、PLLCK270时钟信号的时钟边缘与DCLK0、DCLK180时钟信号的时钟边缘对准，且具有是DCLK0、DCLK180时钟信号的时钟频率的两倍的时钟频率。PLLCK0、PLLCK90、PLLCK180、PLLCK270时钟信号也具有相对于彼此的相位(例如，0度、90度、180度和270度)。如先前所描述，具有DCLK时钟信号的频率的两倍(并且与WCK时钟信号的频率相同)的频率的PLLCK时钟信号可用以使读取数据输出电路118和写入数据输入电路120在较高频率下例如在QDR下操作。
图5是根据本公开的实施例的设备500的框图。设备500包含此前参考图2的设备100描述的元件。在图5中使用与图2中所使用的相同的参考标号和参考名称来标记共同元件。一般来说，设备500在时钟分频器电路方面不同于图2的设备100。特定来说，设备500的时钟分频器电路530不同于设备100的时钟分频器电路130。虽然时钟分频器电路530响应于DCLK时钟信号而提供BUFCLK时钟信号和IO信号，且时钟分频器电路130也如此，但时钟分频器电路530以不同于时钟分频器电路130的方式构造。
时钟分频器电路530包含从时钟分频器电路124接收四个相位时钟信号DCLK0、DCLK90、DCLK180、DCLK270的锁相环路(PLL)电路532。PLL电路132响应于DCLK0、DCLK90、DCLK180、DCLK270时钟信号而提供具有相对于彼此的相位的八个时钟信号PLLCK0、PLLCK45、PLLCK90、PLLCK135、PLLCK180、PLLCK225、PLLCK270和PLLCK315。举例来说，PLLCK时钟信号可相对于彼此相移45度，例如0度、45度、90度、135度、180度、225度、270度和315度。八个时钟信号可具有与DCLK0、DCLK90、DCLK180、DCLK270时钟信号的时钟频率相同的时钟频率。借助于非限制性实例，DCLK时钟信号的时钟频率可为1.5 GHz且PLLCK时钟信号的时钟频率可为1.5 GHz。
八个PLLCK时钟信号提供给逻辑电路535。逻辑电路535响应于PLLCK时钟信号而将四个时钟信号XORCK0、XORCK90、XORCK180、XOR270提供到多路复用器138的第一输入。在一实施例中，逻辑电路535是异或(XOR)逻辑电路。XORCK0、XORCK90、XORCK180、XOR270时钟信号具有相对于彼此的相位(例如，0度、90度、180度和270度)。XORCK0、XORCK90、XORCK180、XOR270时钟信号具有高于八个PLLCK时钟信号的时钟频率的时钟频率。举例来说，在本公开的一实施例中，逻辑电路535提供具有是八个PLLCK时钟信号的时钟频率的两倍的时钟频率的XORCK时钟信号。借助于非限制性实例，PLLCK时钟信号的时钟频率可为1.5 GHz且XORCK时钟信号的时钟频率可为3.0 GHz。
来自时钟分频器电路124的DCLK0、DCLK90、DCLK180、DCLK270时钟信号还提供到多路复用器138的第二输入。多路复用器138基于控制信号MUXCTL而提供XORCK0、XORCK90、XORCK180、XOR270时钟信号或DCLK0、DCLK90、DCLK180、DCLK270时钟信号作为IO时钟信号。
八个PLLCK时钟信号中的两个提供回到PLL电路532。举例来说，在一实施例中，PLLCK0和PLLCK180时钟信号可提供给PLL电路532。PLLCK0和PLLCK180时钟信号是互补时钟信号。PLL电路532可使用两个PLLCK时钟信号使PLLCK时钟信号与DCLK时钟信号同步。两个PLLCK时钟信号还提供到多路复用器536的第一输入。多路复用器536的第二输入接收由多路复用器538提供的四个IO时钟信号中的两个。多路复用器536基于控制信号MUXCTL而提供两个PLLCK时钟信号或两个IO时钟信号作为缓冲时钟信号BUFCLK和BUFCLKF。
在操作中，在第一模式(例如，DDR模式)中，控制信号MUXCTL具有第一逻辑值(例如，高逻辑电平)，所述第一逻辑值致使多路复用器538提供DCLK0、DCLK90、DCLK180、DCLK270时钟信号作为IO时钟信号，并且另外致使多路复用器536提供四个IO时钟信号中的两个作为缓冲时钟信号BUFCLK和BUFCLKF。因此，IO时钟信号的时钟频率与DCLK时钟信号的时钟频率相同(例如，1.5 GHz)。如先前所描述，在一实施例中，DCLK时钟信号具有是WCK_t和WCK_c时钟信号的时钟频率的二分之一的时钟频率。因此，IO时钟信号具有是WCK_t和WCK_c时钟信号的时钟频率的二分之一的时钟频率。在第二模式(例如，QDR模式)中，控制信号MUXCTL具有低逻辑值，所述低逻辑值致使多路复用器538提供XORCK时钟信号作为IO时钟信号，并且另外致使多路复用器536提供两个PLLCK时钟信号(例如，PLLCK0和PLLCK180)作为BUFCLK和BUFCLKF时钟信号。因此，IO时钟信号的时钟频率是DCLK时钟信号的时钟频率的两倍，并且与WCK_t和WCK_c时钟信号的时钟频率相同。
如由先前实例说明，在DDR模式中，数据时钟定时电路530提供四个相位IO时钟信号，其具有是WCK_t和WCK_c时钟信号的时钟频率的二分之一的时钟频率，以使读取数据输出电路118和写入数据输入电路120在双倍数据速率下操作。在QDR模式中，数据时钟定时电路530提供四个相位IO时钟信号，其具有与WCK_t和WCK_c时钟信号的时钟频率相同的时钟频率，以使读取数据输出电路118和写入数据输入电路120在四倍数据速率下操作。
数据时钟定时电路530已描述为包含PLL电路532，其接收四个相位时钟信号DCLK0、DCLK90、DCLK180、DCLK270并且提供八个相位时钟信号PLLCK0、PLLCK45、PLLCK90、PLLCK135、PLLCK180、PLLCK225、PLLCK270和PLLCK315。在替代实施例中，数据时钟定时电路530包含延迟锁定环(DLL)电路而非PLL电路。DLL电路接收四个相位时钟信号DCLK0、DCLK90、DCLK180、DCLK270并且提供八个相位时钟信号PLLCK0、PLLCK45、PLLCK90、PLLCK135、PLLCK180、PLLCK225、PLLCK270和PLLCK315。如先前所描述，八个相位PLLCK时钟信号具有与四个相位DCLK时钟信号的时钟频率相同的时钟频率。更一般地说，在不脱离本公开的范围的情况下，数据时钟定时电路530可包含响应于如先前所描述的四个相位DCLK时钟信号而提供八个相位PLLCK时钟信号的时钟电路。
图6是根据本公开的实施例的PLL电路600的框图。PLL电路600可用作图5的PLL电路532。PLL电路600包含相位/频率检测器610，其接收例如由时钟分频器电路124(图5)提供的DCLK0、DCLK90、DCLK180和DCLK270时钟信号的四个相位时钟信号作为参考时钟信号clk_ref。相位/频率检测器610另外接收例如由PLL电路600提供的PLLCK0和PLLCK 180时钟信号的互补时钟信号作为反馈时钟信号clk_fb。相位/频率检测器610将参考时钟信号clk_ref的相位和频率与反馈时钟信号clk_fb进行比较，并且提供指示参考时钟信号与反馈时钟信号之间的相位和频率差的PH信号。
滤波电路620接收PH信号并且提供控制信号CTRL。滤波电路E20提供的CTRL信号是基于PH信号。举例来说，在一实施例中，CTRL信号的电压是基于PH信号。滤波电路E20可在提供CTRL信号时对PH信号滤波以为相位环路提供稳定性并且限制当提供CTRL信号时可存在于PH信号中的波纹。
压控振荡器(VCO)630接收CTRL信号并且提供具有相对于彼此的相位的八个时钟信号(即，提供八个相位时钟信号)，其具有与互补参考时钟信号clk_ref的时钟频率相同的时钟频率。借助于非限制性实例，DCLK时钟信号的时钟频率可为1.5 GHz且PLLCK时钟信号的时钟频率可为1.5 GHz。时钟信号可用作先前参考图5描述的PLLCK0、PLLCK45、PLLCK90、PLLCK135、PLLCK180、PLLCK225、PLLCK270和PLLCK315时钟信号。VCO 630提供具有所述CTRL信号的相位和频率的八个时钟信号。举例来说，八个时钟信号可具有基于CTRL信号的电压的相位和频率。当CTRL信号的电压例如响应于来自相位/频率检测器610的PH信号的改变而改变时，八个时钟信号的相位和频率可相应地改变。
逻辑电路535接收由VCO 630提供的八个相位时钟信号。逻辑电路535基于八个PLLCK时钟信号上的逻辑操作而提供四个时钟信号XORCK0、XORCK90、XORCK180、XOR270。在一实施例中，逻辑电路535是XOR逻辑电路，且逻辑操作可如下：XORCK0＝PLLCK0 xorPLLCK90；XORCK90＝PLLCK45 xor PLLCK135；XOR180＝PLLCK90xor PLLCK180；和XOR270＝PLLCK270 xor PLLCK225。XORCK0、XORCK90、XORCK180、XOR270时钟信号具有相对于彼此的相位(例如，0度、90度、180度和270度)。XORCK0、XORCK90、XORCK180、XOR270时钟信号具有高于八个PLLCK时钟信号的时钟频率的时钟频率。举例来说，在本公开的一实施例中，逻辑电路535提供具有是八个PLLCK时钟信号的时钟频率的两倍的时钟频率的XORCK时钟信号。借助于非限制性实例，PLLCK时钟信号的时钟频率可为1.5 GHz且XORCK时钟信号的时钟频率可为3.0 GHz。
在操作中，相位/频率检测器610将参考时钟信号(例如，DCLK0、DCLK90、DCLK180和DCLK270)的相位和频率与反馈时钟信号(例如，PLLCK0和PLLCK180)的相位和频率进行比较并且将PH信号提供所述滤波电路E20以调整VCO 630，直到反馈时钟信号clk_fb的相位和频率与参考时钟信号clk_ref的相位和频率匹配。当所述相位和频率匹配时，PLL 600被视为“锁定”。PLL 600提供的所得八个相位时钟信号与参考时钟信号clk_ref同相。逻辑电路535对八个相位时钟信号进行逻辑操作并且提供与DCLK0和DCLK180时钟信号同相并且具有大于DCLK0和DCLK180参考时钟信号的时钟频率(例如，是所述时钟频率的两倍)的时钟频率的四个XORCK时钟信号。
图7是根据本公开的实施例的在PLL电路600的操作期间的各个信号的时序图。当PLL电路600锁定时，逻辑电路B25提供由图7说明的各个信号。图7说明可作为参考时钟信号clk_ref提供到PLL电路600的DCLK0、DCLK90 DCLK180、和DCLK270时钟信号。DCLK0和DCLK180信号是互补的。图7另外说明作为反馈时钟信号clk_fb提供的PLLCK0和PLLCK180时钟信号。PLLCK0和PLLCK180时钟信号也是互补的。与PLLCK0时钟信号具有相同的相位和频率的DCLK0时钟信号，以及与PLLCK180时钟信号具有相同的相位和频率的DCLK180时钟信号反映PLL 600的锁定条件。如先前所描述，当PLL 600锁定时，VCO 630提供的八个相位时钟信号(例如，PLLCK0、PLLCK45、PLLCK90、PLLCK135、PLLCK180、PLLCK225、PLLCK270、PLLCK315)与参考时钟信号clk_ref同相并且具有与参考时钟信号的时钟频率相同的时钟频率。如图7中所说明，PLLCK0、PLLCK45、PLLCK90、PLLCK135、PLLCK180、PLLCK225、PLLCK270和PLLCK315时钟信号的时钟边缘与DCLK0、DCLK180时钟信号的时钟边缘对准，并且具有与DCLK0、DCLK180时钟信号的时钟频率相同的时钟频率。
PLLCK0、PLLCK45、PLLCK90、PLLCK135、PLLCK180、PLLCK225、PLLCK270和PLLCK315时钟信号也具有相对于彼此的相位(例如，0度、45度、90度、135度、180度、215度、270和315度)。PLLCK时钟信号提供给逻辑电路535以基于对八个PLLCK时钟信号的逻辑操作而提供四个XORCK时钟信号。图7说明由XOR逻辑操作产生的XORCK时钟信号。举例来说，XORCK0＝PLLCK0 xor PLLCK90；XORCK90＝PLLCK45 xor PLLCK135；XOR180＝PLLCK90 xorPLLCK180；和XOR270＝PLLCK270 xor PLLCK225。XORCK0、XORCK90、XORCK180、XORCK270时钟信号具有八个PLLCK时钟信号的时钟频率的两倍(并且与WCK时钟信号的频率相同)的时钟频率并且可用以使读取数据输出电路118和写入数据输入电路120在较高频率下例如在QDR模式下操作。
图8A是根据本公开的实施例的时钟分频器电路800的示意图。时钟分频器电路800包含四个相位时钟分频器电路810，其接收互补输入时钟信号CLKP和CLKN并且提供四个时钟信号CLKP0、CLKP90、CLKP180和CLKP270。四个CLKP时钟信号具有相对于彼此的相位(即，四个相位时钟信号)。举例来说，CLKP0时钟信号是0度，且CLKP90时钟信号与CLKP0时钟信号90度异相，CLKP180时钟信号与CLKP0时钟信号180度异相，且CLKP270与CLKP0时钟信号270度异相。四个相位CLKP时钟信号具有低于CLKP和CLKN时钟信号的时钟频率的时钟频率。举例来说，在一实施例中，CLKP0、CLKP90、CLKP180和CLKP270时钟信号具有是CLKP和CLKN时钟信号的时钟频率的二分之一的时钟频率。
在一实施例中，时钟分频器电路800可用于时钟分频器电路124和时钟分频器电路134。当时钟分频器电路800用于时钟分频器电路124时，CLKP和CLKN时钟信号可为DCLK和DCLKF时钟信号，且四个CLKP信号可为DCLK0、DCLK90、DCLK180和DCLK270时钟信号。当时钟分频器电路800用于时钟分频器电路134时，CLKP和CLKN时钟信号可为两个PLLCK时钟信号，且四个CLKP信号可为DIVCK0、DIVCK90、DIVCK180和DIVCK270时钟信号。
相位时钟分频器电路810包含时钟分频器级814和818。时钟分频器级814和818中的每一个接收CLKP和CLKN信号，并且提供四个相位时钟信号中的两个。时钟分频器级814提供CLKP90和CLKP270时钟信号，且时钟分频器级818提供CLKP0和CLK180时钟信号。时钟分频器电路800另外包含偏压电路830，其将偏压电流提供到相位时钟分频器电路810。偏压电路830提供的偏压电流施偏压于四个相位时钟分频器电路810以用于操作。
在操作中，CLKP和CLKN时钟信号控制来自偏压电路830的偏压电流与时钟分频器级814和818的耦合。由于CLKP和CLKN时钟信号控制偏压电流的耦合，因此时钟分频器级814提供CLKP90和CLKP270时钟信号，且时钟分频器级818提供CLKP0和CLKP180时钟信号。图8B是示出根据本公开的实施例的在时钟分频器电路800的操作期间的各个时钟信号的时序图。CLKP和CLKN时钟信号示出为互补时钟信号。CLKP0、CLKP90、CLK180和CLK270具有相对于彼此的90度相位关系，如由90度异相的四个相位CLKP时钟信号的上升时钟边缘(和90度异相的四个相位CLKP时钟信号的下降时钟边缘)所示。CLKP0、CLKP90、CLKP180和CLKP270时钟信号具有是CLKP和CLKN时钟信号的时钟频率的二分之一的时钟频率。
图9A是根据本公开的实施例的读取数据输出电路900的框图。为读取数据输出电路900提供四个相位时钟信号。四个时钟信号pllclk_0、pllclk_90、pllclk_180、pllclk_270可具有相对于彼此的90度相位关系。举例来说，pllclk_0可为0度，pllclk_90可为90度，pllclk_180可为180度，且pllclk_270可为270度。在一实施例中，读取数据输出电路900可用于读取数据输出电路118。在此类实施例中，提供给读取数据输出电路900的pllclk_0、pllclk_90、pllclk_180和pllclk_270时钟信号可为四个相位时钟信号IO0、IO90、IO180和IO270。
读取数据输出电路900包含移位寄存器910和移位寄存器920。移位寄存器910接收第一时钟信号pllclk_i或pllclk_j，且移位寄存器920接收具有相对于第一时钟信号的相位90度(i＝0，j＝180)的第二时钟信号pllclk_(i+90)或pllclk_(j+90)。举例来说，移位寄存器910可接收pllclk_0时钟信号，且移位寄存器920可接收pllclk_90时钟信号。替代地，移位寄存器910可接收pllclk_180时钟信号，且移位寄存器920可接收pllclk_270时钟信号。每一移位寄存器被配置成响应于相应pllclk时钟信号而并行加载数据位并且依序提供数据位。在一实施例中，八个数据位提供给移位寄存器910且八个数据位提供给移位寄存器920。在这类实施例中，读取数据输出电路900响应于pllclk时钟信号而并行接收16个数据位并且依序提供16个数据位(来自移位寄存器910的八个位和来自移位寄存器920的八个位)。在pllclk时钟信号的每一时钟周期提供四个数据位，其中在pllclk时钟信号的四个时钟循环内提供16个数据位。读取数据输出电路900另外包含多路复用器940，其基于XOR逻辑电路930提供的控制信号而提供移位寄存器910或移位寄存器920的输出。XOR逻辑电路930接收第一和第二时钟信号(例如，pllclk0和pllclk90；或pllclk180和pllclk270)并且对时钟信号执行异或操作以将控制信号提供到多路复用器940。
在操作中，响应于相应pllclk时钟信号，将数据位并行加载到移位寄存器910和920并且依序从移位寄存器910和920移出。XOR逻辑电路930提供在是pllclk时钟信号的时钟频率两倍快的频率下在高逻辑电平与低逻辑电平之间切换的控制信号。因此，控制多路复用器940在移位寄存器910和920之间来回切换，以在pllclk时钟信号的每个时钟周期都依序提供四个数据位。
参考图2和5，当IO时钟信号具有是WCK时钟信号的时钟频率的二分之一的时钟频率(例如，数据时钟定时电路130和530处于DDR模式中)时，读取数据输出电路900在WCK时钟信号的每一时钟周期提供两个数据位。当IO时钟信号具有与WCK时钟信号的时钟频率相同的时钟频率(例如，数据时钟定时电路130和530处于QDR模式中)时，读取数据输出电路900在WCK时钟信号的每一时钟周期提供四个数据位。
图9B是根据本公开的实施例的移位寄存器950的框图。在一实施例中，移位寄存器950可用作移位寄存器910和920。移位寄存器950包含移位寄存器952和移位寄存器954。移位寄存器952和954各自响应于相应pllclk时钟信号而并行接收数据位并且依序提供数据位。举例来说，在一实施例中，移位寄存器952响应于pllclk_i时钟信号而并行接收四个数据位并且依序提供所述四个数据位，且移位寄存器954响应于pllclk_(i+180)时钟信号而并行接收四个数据位并且依序提供所述四个数据位。移位寄存器952可接收pllclk_i时钟信号，其中ⅰ可为0或90，且移位寄存器954可接收pllclk_(i+180)时钟信号。举例来说，在移位寄存器952接收pllclk_0时钟信号的情况下，移位寄存器954接收pllclk_180时钟信号；在移位寄存器952接收pllclk_90时钟信号的情况下，移位寄存器954接收pllclk_270时钟信号。多路复用器956提供来自移位寄存器952或移位寄存器954的数据位，这受提供给移位寄存器954的pllclk时钟信号(即，pllclk_(i+180))控制。
在操作中，移位寄存器950根据pllclk_i和pllclk_(i+180)时钟信号并行接收数据位并且依序提供数据位。在通过移位寄存器952和954偏移数据位时，pllclk时钟信号控制多路复用器956交替地提供来自移位寄存器952和954的数据位。因此，移位寄存器950在pllclk时钟信号的每一时钟周期提供两个数据位。
图9C是根据本公开的实施例的移位寄存器960的框图。移位寄存器960可用作移位寄存器952和954。响应于pllclk_i时钟信号，移位寄存器960并行接收数据位并且依序提供数据位。移位寄存器960包含五个D触发器(DFF)970(0)-970(4)和四个多路复用器972(0)-972(3)。加载寄存器控制信号控制每一多路复用器提供相应数据位或相应DFF970的输出。响应于pllclk_i时钟信号(其中，i可为0、90、180或270)，DFF 970(0)-970(4)中的每一个基于输入而提供输出。
在操作中，当加载寄存器控制信号具有第一逻辑值(例如，高逻辑电平)时，多路复用器972将相应数据位提供到对应DFF 970。举例来说，当加载寄存器控制信号是高逻辑电平时，多路复用器972(0)将bit<0>提供到DFF 970(0)，多路复用器972(1)将bit<1>提供到DFF 970(1)，多路复用器972(2)将bit<2>提供到DFF 970(2)，且多路复用器972(3)将bit<3>提供到DFF 970(3)。当pllclk时钟信号改变为高时钟级时，DFF 970输出来自相应多路复用器972的数据位的值。加载寄存器控制信号改变为第二逻辑电平(例如，低逻辑电平)且多路复用器970提供来自前一DFF 970的输出。由于pllclk时钟信号在高时钟级与低时钟级之间改变，因此通过DFF 970偏移数据位，从而依序提供数据位。在pllclk时钟信号的每一时钟周期提供一个数据位。
在提供最后一个数据位之后，可通过将加载寄存器控制信号改变为第一逻辑电平来加载新的相应数据位。可重置DFF 970以通过以下操作提供已知逻辑值的输出：将提供给DFF 970(4)的保持模式信号改变为所要逻辑值并且计时pllclk时钟信号以通过DFF970(3)、DFF 970(2)、DFF 970(1)并且接着通过DFF 970(0)偏移逻辑值。
图9D是说明移位寄存器900、移位寄存器950和移位寄存器960相对于彼此的数据位输出的时序的时序图。一般来说，移位寄存器900在pllclk信号的每一时钟周期提供四个数据位，移位寄存器950在pllclk信号的每一时钟周期提供两个数据位，且移位寄存器960在pllclk信号的每一时钟周期提供一个数据位。
图10是根据本公开的实施例的写入数据输入电路1000的框图。写入数据输入电路1000包含被配置成依序接收数据位(即，连续单个位)并且将内部数据D依序提供到取样器电路1020的接收器电路1010。取样器电路1020另外接收四个时钟信号pllclk_0、pllclk_90、pllclk_180、pllclk_270。四个时钟信号pllclk具有相对于彼此的90度相位关系。举例来说，pllclk_0可为0度，pllclk_90可为90度，pllclk_180可为180度，且pllclk_270可为270度。在一实施例中，写入数据输入电路1000可用于写入数据输入电路120。在此类实施例中，提供给写入数据输入电路1000的pllclk_0、pllclk_90、pllclk_180和pllclk_270时钟信号可为四个相位时钟信号IO0、IO90、IO180和IO270。取样器电路1020对依序提供的内部数据D取样并且响应于四个pllclk时钟信号而提供取样数据SD。取样器电路1020在四个pllclk时钟信号中的每一个的每个上升边缘对内部数据D的一个位取样并且并行提供四个位。
图11是说明根据本公开的实施例的pllclk时钟信号、来自接收器电路1010的依序提供的内部数据D以及取样器电路1020提供的取样数据SD的相对时序的图式。在图11中所说明的实施例中，接收器电路1010依序接收16个数据位并且依序提供对应的16个位的内部数据D。在pllclk时钟信号的每一时钟周期提供四个位的内部数据D，且取样器电路1020并行提供四个位的取样数据SD，其中每一位是在pllclk时钟信号的一个时钟周期内提供。在接收器电路1010依序提供内部数据D时，pllclk_0时钟信号的上升边缘致使取样器电路1020对内部数据D的数据位0取样并且在pllclk_0时钟信号的一个时钟周期内提供取样数据位0。pllclk_90时钟信号的上升边缘致使取样器电路1020对内部数据D的数据位1取样并且在pllclk_90时钟信号的一个时钟周期内提供取样数据位1。pllclk_180时钟信号的上升边缘致使取样器电路1020对内部数据D的数据位2取样并且在pllclk_180时钟信号的一个时钟周期内提供取样数据位2。pllclk_270时钟信号的上升边缘致使取样器电路1020对内部数据D的数据位3取样并且在pllclk_270时钟信号的一个时钟周期内提供取样数据位3。pllclk_0时钟信号的下一上升边缘致使取样器电路1020对内部数据D的数据位4取样并且在pllclk_0时钟信号的一个时钟周期内提供取样数据位4。继续响应于pllclk_0、pllclk_90pllclk_180和pllclk_270时钟信号的上升边缘而对内部数据D取样并且提供对应取样数据位的步骤，直到16个位的依序提供的内部数据D都被取样(在pllclk时钟信号的四个时钟循环内)为止。
如由图11说明，取样器电路1020以pllclk时钟信号的每一时钟周期四个数据位的方式依序接收16个位的内部数据D，并且并行提供四个位的取样数据SD，每一位的取样数据是在pllclk时钟信号的一个时钟周期内提供。
参考图10，取样数据SD提供给串并(S2P)电路1030。S2P电路1030另外接收四个pllclk时钟信号和写入启用信号wren。四个延迟的pllclk时钟信号还提供给S2P电路1030。延迟四个pllclk时钟信号的延迟电路1040提供四个延迟的pllclk时钟信号。S2P电路1030响应于pllclk时钟信号而接收取样数据SD并且响应于作用中的写入启用信号wren而并行提供对应的数据位。在本公开的一实施例中，S2P电路1030接收16个位的取样数据SD。如先前参考图11所描述，以针对pllclk时钟信号的每一时钟周期为并行的四个位的方式且在pllclk信号的四个时钟循环内接收16个位的取样数据SD。在S2P电路1030已接收16个位的取样数据SD之后，通过启动写入启用信号wren来平行提供对应的16个数据位。
总起来说，写入数据输入电路1000依序接收数据位(例如，在pllclk时钟信号的每一时钟周期四个数据位)并且并行提供对应数据位。在一实施例中，写入数据输入电路1000在pllclk时钟信号的四个时钟循环内接收16个数据位，并且在此后平行提供16个对应的数据位。如先前所描述，提供给写入数据输入电路1000的pllclk_0、pllclk_90、pllclk_180和pllclk_270时钟信号可为四个相位时钟信号IO0、IO90、IO180和IO270。举例来说，时钟分频器电路可提供IO时钟信号。IO时钟信号可在第一模式(例如，DDR模式)中具有第一时钟频率且在第二模式(例如，QDR模式)中具有较高的第二时钟频率。
图12是根据本公开的实施例的串并(S2P)电路1200的框图。在一实施例中，S2P电路1200可用于S2P电路1030。S2P电路1200包含串进并出(SIPO)电路1210、1220、1230和1240。每一SIPO电路接收四个pllclk时钟信号中的相应者。如图12中所示，SIPO电路1210接收pllclk_0时钟信号，SIPO电路1220接收pllclk_90时钟信号，SIPO电路1230接收pllclk_180时钟信号，且SIPO电路1240接收pllclk_270时钟信号。SIPO电路中的每一个响应于相应pllclk时钟信号而依序接收四个位的取样数据SD并且并行提供对应的四个位。举例来说，在其中S2P电路1200以针对pllclk时钟信号的每一时钟周期为并行的四个位的方式且在pllclk信号的四个时钟循环内接收16个位的取样数据SD的实施例中，每一SIPO电路依序接收四个位的取样数据并且并行提供对应的四个数据位。四个SIPO电路1210、1220、1230和1240并行提供总计16个数据位。
图13A是根据本公开的实施例的串进并出(SIPO)电路1300的框图。SIPO电路1300可用于SIPO电路1210、1220、1230和1240。SIPO电路1300包含接收pllclk时钟信号提供指针信号iptr<0>、iptr<1>、iptr<2>和iptr<3>的指针计数器电路1310。指针计数器电路1310响应于pllclk时钟信号而依序提供一个作用中指针信号。SIPO电路1300另外包含SIPO块1320。SIPO块包含锁存器1330(0)-1330(3)和1340(0)-1340(3)，以及缓冲器1350(0)-1350(3)。锁存器1330(0)响应于作用中指针信号iptr<0>而锁存和提供数据，锁存器1330(1)响应于作用中指针信号iptr<1>而锁存和提供数据，锁存器1330(2)响应于作用中指针信号iptr<2>而锁存和提供数据，且锁存器1330(3)响应于作用中指针信号iptr<3>而锁存和提供数据。锁存器1340(0)-1340(3)响应于作用中指针信号iptr<3>而锁存和提供相应数据。通过作用中写入启用信号wren同时启动缓冲器1350(0)-1350(3)以并行输出对应于锁存器1340(0)-1340(3)的数据的数据BP0-BP3。
图13B是说明根据本公开的实施例的在SIPO电路1300的操作期间的各个信号的时序图。当SIPO电路1300用作图12的SIPO电路1210时，图13B说明的各个信号用于所述SIPO电路1300。
如先前参考图10和11所描述，取样器电路1020在pllclk_0时钟信号的四个时钟循环内提供所述位的取样数据SD中的位0、位4、位8和位C。参考图13B，pllclk_0时钟信号在时间T0的上升边缘致使指针计数器电路1310提供作用中指针信号iptr<0>，以致使锁存器1330(0)锁存位0的取样数据SD并且将其提供到锁存器1340(0)。pllclk_0时钟信号在时间T1的上升边缘致使指针计数器电路1310提供作用中指针信号iptr<1>，以致使锁存器1330(1)锁存位4的取样数据SD并且将其提供到锁存器1340(1)。pllclk_0时钟信号在时间T2的上升边缘致使指针计数器电路1310提供作用中指针信号iptr<2>，以致使锁存器1330(2)锁存位8的取样数据SD并且将其提供到锁存器1340(2)。pllclk_0时钟信号在时间T3的上升边缘致使指针计数器电路1310提供作用中指针信号iptr<3>，以致使锁存器1330(3)锁存位C的取样数据SD并且将其提供到锁存器1340(3)。pllclk_0时钟信号在时间T3的上升边缘还致使锁存器1340(0)-1340(3)锁存和提供相应输入数据并且将其提供到相应缓冲器1350(0)-1350(3)。pllclk_0时钟信号在时间T4的上升边缘致使写入启用信号wren启动缓冲器1350(0)-1350(3)以提供相应位的数据。如由先前实例说明，响应于pllclk时钟信号而锁存依序提供给SIPO电路1300的四个位的取样数据并且接着平行提供所述四个位的取样数据。
图14是根据本公开的实施例的命令缓冲器1400的框图。命令缓冲器1400可实施为先入先出(FIFO)缓冲器。命令缓冲器1400包含输入指针计数器电路1410和输出指针计数器电路1420。输入指针计数器电路1410接收互补时钟信号clk_int和clk_inf，并且另外接收输入指针计数器重置信号reset_inp。输入指针计数器电路1410响应于clk_int和clk_inf时钟信号而提供作用中输入指针信号inp_pointer。举例来说，响应于clk_int和clk_inf时钟信号的第一时钟转变(例如，到高时钟级的clk_int时钟信号转变和到低时钟级的clk_inf时钟信号转变)，输入指针计数器电路1410提供作用中inp_pointer<0>信号和所有其它不在作用中的inp_pointer信号。响应于clk_int和clk_inf时钟信号的第二时钟转变，输入指针计数器电路1410提供作用中inp_pointer<1>信号和所有其它不在作用中的inp_pointer信号。下一时钟转变产生作用中inp_pointer<2>信号等。在本公开的一实施例中，输入指针信号包含五个输入指针信号inp_pointer<0>、inp_pointer<1>、inp_pointer<2>、inp_pointer<3>和inp_pointer<4>。通过作用中重置信号reset_inp将输入指针计数器电路1410重置到已知状态(例如，提供作用中inp_pointer<0>信号和所有其它不在作用中的inp_pointer信号)。
输出指针计数器电路1420接收互补时钟信号clk_outt和clk_outf，并且另外接收输出指针计数器重置信号reset_outp。输出指针计数器电路1420响应于clk_outt和clk_outf时钟信号而提供作用中输出指针信号outp_pointer。举例来说，响应于clk_outt和clk_outf时钟信号的第一时钟转变(例如，到高时钟级的clk_outt时钟信号转变和到低时钟级的clk_outf时钟信号转变)，输出指针计数器电路1420提供作用中outp_pointer<0>用和所有其它不在作用中的outp_pointer信号。响应于clk_outt和clk_outf时钟信号的第二时钟转变，输出指针计数器电路1420提供作用中outp_pointer<1>信号和所有其它不在作用中的outp_pointer信号。下一时钟转变产生作用中outp_pointer<2>信号等。在本公开的一实施例中，输出指针信号包含五个输出指针信号outp_pointer<0>、outp_pointer<1>、outp_pointer<2>、outp_pointer<3>和outp_pointer<4>。通过作用中重置信号reset_outp将输出指针计数器电路1420重置为已知状态(例如，提供作用中outp_pointer<0>信号和所有其它不在作用中的outp_pointer信号)。
输入和输出指针信号提供给缓冲块1430。缓冲块1430响应于作用中输入指针信号而接收输入命令command_in并且响应于作用中输出指针信号而接收缓冲块1430提供的命令command_out。以此方式，根据clk_int和clk_inf时钟域的时序缓冲命令，并且根据clk_outt和clk_outf时钟域的时序提供命令。缓冲块1430包含D触发器(DFF)1440(0)-1440(4)和缓冲器1450(0)-1450(4)。在一实施例中，缓冲器1450(0)-1450(4)可为三态缓冲器。三态缓冲器当被撤销启动时具有高阻抗，并且当被启动时基于输入而提供输出。
通过相应输入指针信号inp_pointer时钟控制每一DFF 1440(0)-1440(4)以捕获输入命令并且将命令提供到相应缓冲器1450(0)-1450(4)。举例来说，DFF 1440(0)响应于输入指针信号inp_pointer<0>而捕获命令(即，command_in)并且将命令提供到缓冲器1450(0)，DFF 1440(1)响应于输入指针信号inp_pointer<1>而捕获命令(即，command_in)并且将命令提供到缓冲器1450(1)，DFF 1440(2)响应于输入指针信号inp_pointer<2>而捕获命令(即，command_in)并且将命令提供到缓冲器1450(2)等。响应于相应输出指针信号outp_pointer而启动每一缓冲器1450(0)-1450(4)以在相应DFF 1440提供的输入处提供命令。举例来说，响应于输出指针信号outp_pointer<0>而启动缓冲器1450(0)并且提供相应命令，响应于输出指针信号outp_pointer<1>而启动缓冲器1450(1)并且提供相应命令，响应于输出指针信号outp_pointer<2>而启动缓冲器1450(2)并且提供相应命令等。
在图14的实施例中，命令缓冲器1400具有深度五。即，命令缓冲器1400可在经由最早缓冲命令的写入之前缓冲五个命令。
在操作中，DFF 1440中的经启动DFF响应于clk_int和clk_inf时钟信号而捕获command_in命令。clk_int和clk_inf时钟信号致使输入指针计数器电路1410提供作用中输入指针以时钟控制DFF 1440中的一个捕获command_in命令。当clk_int和clk_inf时钟信号在高时钟级与低时钟级之间进行时钟调整时，依序启动输入指针，使得DFF 1440可捕获command_in命令。响应于clk_outt和clk_outf时钟信号，命令缓冲器1400通过用输出指针信号outp_pointer控制缓冲器1450(0)-1450(4)的启动来一次一个地提供来自锁存器1440(0)-1440(4)的命令。当clk_outt和clk_outf时钟信号在高时钟信号与低时钟信号之间进行时钟调整时，输出指针计数器电路1420依序提供作用中输出指针信号outp_pointer以启动相应缓冲器1450。
命令缓冲器1400可用作读取命令缓冲器114。在其中命令缓冲器1400用作读取命令缓冲器114的实施例中，clk_int和clk_inf时钟信号可为内部时钟信号CACLK和CACLKF，且clk_outt和clk_outf时钟信号可为BUFCLK和BUFCLKF时钟信号。command_in命令可为RDCMD读取命令。命令缓冲器1400可用作写入命令缓冲器114。在其中命令缓冲器1400用作写入命令缓冲器112的实施例中，clk_int和clk_inf时钟信号可为内部时钟信号CACLK和CACLKF，且clk_outt和clk_outf时钟信号可为BUFCLK和BUFCLKF时钟信号。command_in命令可为WRCMD写入命令。
图15是根据本公开的实施例的计数器电路1500的框图。计数器电路1500是五位计数器，其响应于互补时钟信号clk_0_i和clk_180_i而提供一个作用值。计数器电路1500包含D触发器(DFF)1510(0)-1510(4)。DFF 1510(0)-1510(4)接收clk_0_i和clk180_i时钟信号。重置信号reset_n_i提供给DFF 1510(4)以将计数器电路重置到已知值。在本公开的一实施例中，计数器电路1500可用于输入指针计数器电路1410，并且还用作输出指针计数器电路1420。在此类实施例中，clk_int和clk_inf时钟信号提供clk_0_i和clk180_i时钟信号以供用作输入指针计数器电路1410，且reset_inp信号提供reset_n_i信号。当计数器电路1500用作输入指针计数器电路1420时，clk_outt和clk_outf时钟信号提供clk_0_i和clk180_i时钟信号，且reset_outp信号提供reset_n_i信号。
在操作中，当clk_0_i和clk_180_i时钟信号在高时钟级与低时钟级之间进行时钟调整时，作用值(例如，高逻辑电平)传播穿过DFF 1510(0)-1510(4)并且当到达DFF 1510(4)时转回。举例来说，响应于clk_0_i时钟信号的第一上升边缘(和clk_180_i时钟信号的下降边缘)，DFF 1510(0)提供高逻辑电平输出并且剩余的DFF 1510(1)-1510(4)提供低逻辑电平输出(即，输出计数cnt_0<4:0>是00001)。DFF 1510(0)的高逻辑电平还提供到DFF1510(1)的输入，且DFF 1510(4)的低逻辑电平提供给DFF 1510(0)的输入。响应于clk_0_i时钟信号的第二上升边缘(和clk_180_i时钟信号的下降边缘)，DFF 1510(1)由于来自DFF1510(0)的高逻辑电平而提供高逻辑电平输出，且剩余的DFF 1510(0)和1510(2)-1510(4)提供低逻辑电平输出(即，输出计数cnt_0<4:0>是00010)。DFF 1510(1)的高逻辑电平还提供到DFF 1510(2)的输入，且DFF 1510(0)的低逻辑电平提供给DFF 1510(1)的输入。响应于clk_0_i时钟信号的第三上升边缘(和clk_180_i时钟信号的下降边缘)，DFF1510(2)由于来自DFF 1510(1)的高逻辑电平而提供高逻辑电平输出，且剩余的DFF1510(0)、1510(1)、1510(3)和1510(4)提供低逻辑电平输出(即，输出计数cnt_0<4:0>是00100)。当clk_0_i和clk_180_i时钟信号继续在高时钟级与低时钟级之间进行时钟调整时，高逻辑电平输出传播穿过DFF。
从前述内容应了解，虽然本文中已经出于说明的目的描述了具体实例，但是可在不偏离本公开的范围的情况下进行各种修改。即，已参考各图描述了具体实例，然而，这些具体实例是借助于实例提供，且并不意图将本公开的范围限制于所述具体实例。举例来说，上文已在一些图中描述了特定数目的时钟信号。然而，所述特定数目的时钟信号仅作为实例提供，且并不将本公开的范围限制于具有所述特定数目的时钟信号的那些实施例。举例来说，参考图2和5，并非将两个命令和地址时钟信号CACLK、CACLKF以及两个缓冲时钟信号BUFCLK、BUFCLKF用于写入和读取命令缓冲器112和114，而是另一实施例可使用一个命令地址时钟信号和一个缓冲时钟信号。在另一实例中，读取数据输出电路118被描述为接收16个数据位，且写入数据输入电路120被描述为提供16个数据位，在另一实施例中，读取数据输出电路可接收更多或更少的数据位，且写入数据输入电路可提供更多或更少的数据位。一般来说，如先前论述，描述具体实例的细节不意图将本公开的范围限制于那些具体实例。因此，本公开的范围不应受除了所附权利要求书以外的限制。

Claims (26)

1.一种设备，其包括：
读取命令缓冲器，其被配置成响应于第一时钟信号而缓冲读取命令并且被配置成响应于第二时钟信号而提供缓冲的读取命令；
读取数据输出电路，其被配置成当被所述缓冲的读取命令启动时并行接收多个数据位，并且响应于输入/输出IO时钟信号而依序提供所述多个数据位；和
数据时钟定时电路，其被配置成提供在第一模式中具有第一时钟频率的所述IO时钟信号并且提供在第二模式中具有第二时钟频率的所述IO时钟信号，且还被配置成提供在所述第一和第二模式中具有所述第一时钟频率的所述第二时钟信号。
2.根据权利要求1所述的设备，其中所述第一模式是双倍数据速率模式且所述第二模式是四倍数据速率模式。
3.根据权利要求1所述的设备，其中所述第一时钟频率是所述第二时钟频率的二分之一。
4.根据权利要求1所述的设备，其中所述第一时钟信号处于第一时钟域，且其中所述第二时钟信号处于不同于所述第一时钟域的第二时钟域。
5.根据权利要求1所述的设备，其中所述第一时钟信号是基于命令和地址时钟信号，且所述第二时钟信号是基于具有不同于所述命令和地址时钟信号的时钟频率的时钟频率的写入时钟信号。
6.根据权利要求1所述的设备，其中所述数据时钟定时电路被配置成提供包含具有相对于彼此的相位的四个时钟信号的IO时钟信号。
7.根据权利要求6所述的设备，其中所述四个时钟信号与彼此90度异相。
8.根据权利要求1所述的设备，其另外包括：
写入命令缓冲器，其被配置成响应于所述第一时钟信号而缓冲写入命令并且被配置成响应于所述第二时钟信号而提供所述写入命令；和
写入数据输出电路，其被配置成当被来自所述写入命令缓冲器的所述写入命令启动时依序接收多个数据位，并且响应于所述输入/输出IO时钟信号而并行提供所述多个数据位。
9.根据权利要求1所述的设备，其中所述第一时钟信号包含互补时钟信号，且其中所述第二时钟信号包含互补时钟信号。
10.一种设备，其包括：
读取数据输出电路，其被配置成当被读取命令启动时并且响应于输入/输出IO时钟信号而并行接收读取数据并且依序提供所述读取数据；
写入数据输入电路，其被配置成当被写入命令启动时并且响应于所述IO时钟信号而依序接收写入数据并且提供所述写入数据；和
数据时钟定时电路，其被配置成接收具有第一时钟频率的四个相位输入时钟信号，并且响应于所述四个相位输入时钟信号，被配置成提供在第一模式中具有第一时钟频率的所述IO时钟信号并且提供在第二模式中具有第二时钟频率的所述IO时钟信号，其中所述第二时钟频率高于所述第一时钟频率。
11.根据权利要求10所述的设备，其中所述数据时钟定时电路包括：
锁相环路PLL电路，其被配置成接收所述四个相位输入时钟信号并且提供具有所述第二时钟频率的四个相位PLL时钟信号；
第一多路复用器，其被耦合成接收所述四个相位输入时钟信号并且接收所述四个相位PLL时钟信号，所述第一多路复用器被配置成响应于多路复用器控制信号而选择性地提供所述四个相位输入时钟信号或所述四个相位PLL时钟信号作为所述IO时钟信号；
时钟分频器电路，其被耦合成接收所述四个相位PLL时钟信号并且提供具有所述第一时钟频率的四个相位分频时钟信号，其中所述四个相位分频时钟信号中的两个提供给所述PLL电路；和
第二多路复用器，其被耦合成接收所述四个相位分频时钟信号中的所述两个并且接收所述IO时钟信号中的两个，所述第二多路复用器被配置成响应于所述多路复用器控制信号而选择性地提供所述四个相位分频时钟信号中的所述两个或所述IO时钟信号中的所述两个作为缓冲时钟信号，其中所述缓冲时钟信号具有所述第一时钟频率。
12.根据权利要求11所述的设备，其中所述PLL电路包括：
相位频率检测器；
滤波电路；和
压控振荡器。
13.根据权利要求10所述的设备，其中所述数据时钟定时电路包括：
锁相环路PLL电路，其被配置成接收所述四个相位输入时钟信号并且提供具有所述第一时钟频率的八个相位PLL时钟信号；
逻辑电路，其被耦合成接收所述八个相位PLL时钟信号并且提供具有第二频率的四个相位逻辑时钟信号，所述四个相位逻辑时钟信号中的两个提供给所述PLL电路；
第一多路复用器，其被耦合成接收所述四个相位输入时钟信号并且接收所述四个相位逻辑时钟信号，所述第一多路复用器被配置成响应于多路复用器控制信号而选择性地提供所述四个相位输入时钟信号或所述四个相位逻辑时钟信号作为所述IO时钟信号；和
第二多路复用器，其被耦合成接收所述八个相位PLL时钟信号中的所述两个并且接收所述IO时钟信号中的两个，所述第二多路复用器被配置成响应于所述多路复用器控制信号而选择性地提供所述八个相位PLL时钟信号中的所述两个或所述IO时钟信号中的所述两个作为缓冲时钟信号，其中所述缓冲时钟信号具有所述第一时钟频率。
14.根据权利要求13所述的设备，其中所述PLL电路包括：
相位频率检测器；
滤波电路；和
压控振荡器。
15.根据权利要求10所述的设备，其另外包括：
写入命令缓冲器，其被配置成响应于命令和地址时钟信号而缓冲写入命令并且响应于缓冲时钟信号而将所述写入命令提供到所述写入数据输入电路，其中所述缓冲时钟信号具有所述第一时钟频率；和
读取命令缓冲器，其被配置成响应于所述命令和地址时钟信号而缓冲读取命令并且响应于所述缓冲时钟信号而提供所述读取命令。
16.一种方法，其包括：
当处于第一模式中时，将具有第一时钟频率的四个相位时钟信号提供到读取数据输出电路；
当处于第二模式中时，将具有第二时钟频率的所述四个相位时钟信号提供到所述读取数据输出电路；
启动所述读取数据输出电路；
在所述读取数据输出电路处并行接收多个数据位；和
响应于所述四个相位时钟信号而依序输出所述多个数据位。
17.根据权利要求16所述的方法，其中启动所述读取数据输出电路包括将读取命令提供到所述读取数据输出电路。
18.根据权利要求17所述的方法，其中读取命令缓冲器提供所述读取命令，且所述方法另外包括提供在所述第一和第二模式中具有所述第一时钟频率的缓冲时钟信号。
19.根据权利要求16所述的方法，其中提供所述四个相位时钟信号包括提供与彼此具有90度相位关系的四个时钟信号。
20.根据权利要求16所述的方法，其中所述第一模式是双倍数据速率模式且所述第二模式是四倍数据速率模式。
21.一种设备，其包括：
输入输出电路；
时钟分频器电路，其被配置成接收第一时钟信号并且输出分频时钟信号；和
数据时钟定时电路，其被配置成在第一模式中接收所述分频时钟信号并且将第二时钟信号提供到所述输入输出电路，其中所述第二时钟信号在第一模式中具有第一频率并且在第二模式中具有第二频率，且其中所述第一频率大于所述第二频率。
22.根据权利要求21所述的设备，其中所述第一模式是双倍数据速率模式且所述第二模式是四倍数据速率模式。
23.根据权利要求21所述的设备，其中所述输入输出电路包括：
读取数据输出电路，其被配置成当被读取命令启动时，响应于所述第二时钟信号而并行接收多个读取数据位并且串行提供所述多个读取数据位；和
写入数据输入电路，其被配置成当被写入命令启动时，响应于所述第二时钟信号而串行接收多个写入数据位并且并行提供所述多个写入数据位。
24.根据权利要求21所述的设备，其另外包括：
读取命令缓冲器，其被配置成响应于第三时钟信号而缓冲读取命令并且被配置成响应于第四时钟信号而提供所述读取命令，
其中所述输入输出电路包括读取数据输出电路，其被配置成当被读取命令启动时，响应于所述第二时钟信号而并行接收多个读取数据位并且串行提供所述多个读取数据位，且
其中所述数据时钟定时电路被配置成提供在所述第一和第二模式中具有所述第二频率的所述第四时钟信号。
25.根据权利要求21所述的设备，其中所述第一时钟信号具有所述第一频率，且所述第二时钟信号具有所述第二频率。
26.根据权利要求21所述的设备，其中所述第二频率是所述第一频率的二分之一。
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