KR102261670B1 - 메모리 디바이스내 상이한 클럭 주파수들의 내부 클럭 신호들을 제공하기 위한 장치들 및 방법들 - Google Patents

메모리 디바이스내 상이한 클럭 주파수들의 내부 클럭 신호들을 제공하기 위한 장치들 및 방법들 Download PDF

Info

Publication number
KR102261670B1
KR102261670B1 KR1020197023914A KR20197023914A KR102261670B1 KR 102261670 B1 KR102261670 B1 KR 102261670B1 KR 1020197023914 A KR1020197023914 A KR 1020197023914A KR 20197023914 A KR20197023914 A KR 20197023914A KR 102261670 B1 KR102261670 B1 KR 102261670B1
Authority
KR
South Korea
Prior art keywords
clock
clock signal
circuit
phase
data
Prior art date
Application number
KR1020197023914A
Other languages
English (en)
Other versions
KR20190099345A (ko
Inventor
옌스 폴니
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20190099345A publication Critical patent/KR20190099345A/ko
Application granted granted Critical
Publication of KR102261670B1 publication Critical patent/KR102261670B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Software Systems (AREA)
  • Dram (AREA)

Abstract

반도체 디바이스에서 상이한 클럭 주파수의 내부 클럭 신호를 제공하기 위한 장치들 및 방법들이 본 출원에서 설명된다. 예시적인 장치는 판독 명령 버퍼 및 판독 데이터 출력 회로를 포함한다. 판독 명령 버퍼는 제 1 클럭 신호에 응답하여 판독 명령을 버퍼링하고, 제 2 클럭 신호에 응답하여 판독 명령을 제공한다. 판독 데이터 출력 회로는 판독 명령 버퍼로부터의 판독 명령에 의해 활성화된 때, 병렬로 복수 비트의 데이터를 수신하고, 입력/출력(IO) 클럭 신호에 응답하여 복수 비트의 데이터를 직렬로 제공한다. 데이터 클럭 타이밍 회로는 제 1 모드에서 제 1 클럭 주파수를 갖고, 제 2 모드에서 제 2 클럭 주파수를 갖는 IO 클럭 신호를 제공하고, 제 1 모드 및 제 2 모드에서 제 1 클럭 주파수를 갖는 제 2 클럭 신호를 추가로 제공한다.

Description

메모리 디바이스내 상이한 클럭 주파수들의 내부 클럭 신호들을 제공하기 위한 장치들 및 방법들
현재 및 미래의 세대 반도체 메모리 애플리케이션은 데이터 판독 및 기록에 매우 고 메모리 I/O 속도를 사용한다. 이러한 반도체 메모리의 예로는 DRAM(dynamic random access memory) 및 SDRAM(synchronous dynamic random access memory) 뿐만 아니라 많은 다른 것들이 있다.
고 메모리 I/O 속도에 대한 요구는 예컨대, 현재 및 미래 세대 GDDR5/GDDR5X 사양과 같은 그래픽 메모리에서 특별히 그러하다. 그래픽 메모리는 고 대역폭 및 고 메모리 I/O 속도, 예를 들어, 8Gbps 초과가 필요한 애플리케이션들 용으로 디자인된다. 그러나, 고 메모리 I/O 속도는 저 메모리 I/O 속도와 비교하여 더 많은 파워를 소비한다. 이러한 메모리의 많은 애플리케이션은 고 메모리 I/O 속도를 요구하지만, 다른 애플리케이션은 낮은 파워 소비를 우선시하고 저 메모리 I/O 속도를 수용할 수 있다.
상이한 메모리 I/O 속도를 제공하기 위해 반도체 메모리가 다양한 클럭 주파수에서 동작하는 것이 바람직할 수 있다.
일 실시예에 따라, 장치는 제 1 클럭 신호에 응답하여 판독 명령을 버퍼링하도록 구성되고, 제 2 클럭 신호에 응답하여 버퍼링된 판독 명령을 제공하도록 구성된 판독 명령 버퍼(read command buffer); 상기 버퍼링된 판독 명령에 의해 활성화된 때 병렬로 복수 비트의 데이터를 수신하고, 입력/출력(IO) 클럭 신호에 응답하여 상기 복수 비트의 데이터를 제공하도록 구성된 판독 데이터 출력 회로; 및 제 1 모드에서 제 1 클럭 주파수를 갖는 상기 IO 클럭 신호를 제공하고, 제 2 모드에서 제 2 클럭 주파수를 갖는 상기 IO 클럭 신호를 제공하도록 구성되고, 상기 제 1 모드 및 제 2 모드에서 상기 제 1 클럭 주파수를 갖는 제 2 클럭 신호를 추가로 제공하도록 구성된 데이터 클럭 타이밍 회로를 포함한다.
다른 실시예에 따른, 장치는 병렬로 판독 데이터를 수신하고 판독 명령에 의해 활성화될 때 입력/출력(IO) 클럭 신호들에 응답하여 상기 판독 데이터를 직렬로 제공하도록 구성된 판독 데이터 출력 회로; 기록 데이터를 직렬로 수신하고 기록 명령에 의해 활성화될 때 상기 IO 클럭 신호에 응답하여 상기 기록 데이터를 제공하도록 구성된 기록 데이터 입력 회로; 및 제 1 클럭 주파수를 갖는 4 개의 위상 입력 클럭 신호를 수신하도록 구성되고, 상기 4 개의 위상 입력 클럭 신호에 응답하여, 제 1 모드에서 제 1 클럭 주파수를 갖는 상기 IO 클럭 신호를 제공하고, 제 2 모드에서 제 2 클럭 주파수를 갖는 상기 IO 클럭 신호를 제공하도록 구성된 데이터 클럭 타이밍 회로로서, 상기 제 2 클럭 주파수는 상기 제 1 클럭 주파수보다 더 높은, 상기 데이터 클럭 타이밍 회로를 포함한다.
다른 실시예에 따른, 방법은 제 1 모드에 있을 때 제 1 클럭 주파수를 갖는 4 개의 위상 클럭 신호를 판독 데이터 출력 회로에 제공하는 단계; 제 2 모드에 있을 때 제 2 클럭 주파수를 갖는 상기 4 개의 위상 클럭 신호를 상기 판독 데이터 출력 회로에 제공하는 단계; 상기 판독 데이터 출력 회로를 활성화시키는 단계; 상기 판독 데이터 출력 회로에서 복수 비트의 데이터를 병렬로 수신하는 단계; 및 상기 4 개의 위상 클럭 신호에 응답하여 상기 복수 비트의 데이터를 직렬로 출력하는 단계를 포함한다.
추가 실시예에 따라, 장치는 입력 출력 회로; 제 1 클럭 신호를 수신하고 분주된(divided) 클럭 신호를 출력하도록 구성된 클럭 분주 회로; 및 상기 분주된 클럭 신호를 수신하고, 제 1 모드에서 제 2 클럭 신호를 상기 입력 출력 회로에 제공하도록 구성된 데이터 클럭 타이밍 회로로서, 상기 제 2 클럭 신호는 제 1 모드에서 제 1 주파수 및 제 2 모드에서 제 2 주파수를 갖고, 상기 제 1 주파수는 제 2 주파수보다 더 큰, 상기 데이터 클럭 타이밍 회로를 포함한다.
도 1은 본 개시의 일 실시예에 따른 반도체 디바이스의 블록도이다.
도 2는 본 개시의 일 실시예에 따른 장치의 블록도이다.
도 3은 본 개시의 일 실시예에 따른 위상 고정 루프(PLL: phase-locked loop) 회로의 블록도이다.
도 4는 본 개시의 일 실시예에 따른 도 3 의 PLL 회로의 동작 동안의 다양한 신호들의 타이밍도이다.
도 5는 본 개시의 일 실시예에 따른 장치의 블록도이다.
도 6은 본 개시의 일 실시예에 따른 PLL 회로의 블록도이다.
도 7은 본 개시의 일 실시예에 따른 도 6 의 PLL 회로의 동작 동안 다양한 신호들의 타이밍도이다.
도 8a는 본 개시의 일 실시예에 따른 클럭 분주 회로(clock divider circuit)의 개략도이다.
도 8b는 본 개시의 일 실시예에 따른 도 8a 의 클럭 분주 회로의 동작 동안의 다양한 클럭 신호를 나타내는 타이밍도이다.
도 9a는 본 개시의 일 실시예에 따른 판독 데이터 출력 회로의 블록도이다.
도 9b는 본 개시의 일 실시예에 따른 시프트 레지스터(shift register)의 블록도이다.
도 9c는 본 개시의 일 실시예에 따른 시프트 레지스터의 블록도이다.
도 9d는 도 9a의 시프트 레지스터, 도 9b의 시프트 레지스터, 도 9c의 시프트 레지스터에 의한 서로에 관한 데이터의 비트의 출력의 타이밍을 예시하는 타이밍도이다.
도 10은 본 개시의 일 실시예에 따른 기록 데이터 입력 회로의 블록도이다.
도 11은 본 개시의 실시예에 따라 다양한 클럭 신호, 직렬로 제공된 내부 데이터 및 샘플링된 데이터의 상대적인 타이밍을 예시하는 도면이다.
도 12는 본 개시의 일 실시예에 따른 직렬-병렬(S2P : serial-to-parallel) 회로의 블록도이다.
도 13a는 본 개시의 실시예에 따른 직렬-입력-병렬-출력(SIPO : serial-in-parallel-out) 회로의 블록도이다.
도 13b는 본 개시의 일 실시예에 따른 도 13a의 SIPO 회로의 동작 동안에 다양한 신호를 예시하는 타이밍도이다.
도 14는 본 개시의 일 실시예에 따른 명령 버퍼(command buffer)의 블록도이다.
도 15는 본 개시의 일 실시예에 따른 포인터 카운터 회로(pointer counter circuit)의 블록도이다.
특정 세부사항들이 본 개시의 실시예에 대한 충분한 이해를 제공하기 위해 아래에 제공된다. 그러나, 본 개시의 실시예가 이러한 특정 세부 사항 없이도 실시될 수 있음은 당업자에게 명백할 것이다. 게다가, 본 출원에서 설명된 본 개시의 특정 실시예는 예시의 방식으로 제공되며 본 개시의 범위를 이들 특정 실시예에 제한하는데 사용되지 않아야 한다. 다른 경우들에서, 주지의 회로, 제어 신호, 타이밍 프로토콜 및 소프트웨어 동작은 불필요하게 본 개시를 모호하게 하는 것을 피하기 위해 상세하게 도시되지 않았다.
도 1은 본 개시의 일 실시예에 따른 반도체 디바이스(10)의 블록도이다. 반도체 디바이스(10)는 메모리 다이를 포함한다. 메모리 다이는 어드레스/명령 입력 회로(5), 어드레스 디코더(12), 명령 디코더(15), 클럭 입력 회로(20), 내부 클럭 제너레이터(30), 타이밍 제너레이터(35), 행 디코더(row decoder)(40), 열 디코더(column decoder)(45), 메모리 어레이(50), 판독/기록 증폭기(55), I/O 회로(60), ZQ 캘리브레이션 회로(65) 및 전압 제너레이터(70)를 포함한다.
일부 실시예에서, 반도체 디바이스(10)는 예를 들어 단일 반도체 칩에 집적된 GDDR5 SGRAM과 같은 DRAM 디바이스를 제한없이 포함할 수 있다. GDDR SGRAM은 예컨대, 그래픽 카드, 게임 콘솔 등과 같은 그래픽 집약적인 프로세싱 애플리케이션을 포함하는 고성능 컴퓨팅 애플리케이션과 함께 사용하기에 적합할 수 있다. 다이(die)는 외부 기판, 예를 들어, 메모리 모듈 기판, 마더 보드 등에 장착될 수 있다. 반도체 디바이스(10)는 메모리 어레이(50)를 더 포함할 수 있다. 메모리 어레이(50)는 복수의 뱅크를 포함하고, 각각의 뱅크는 복수의 워드 라인(WL), 복수의 비트 라인(BL) 및 복수의 워드 라인(WL)과 복수의 비트 라인(BL)의 인터섹션들에 배열된 복수의 메모리 셀(MC)을 포함한다. 워드 라인(WL)의 선택은 행 디코더(40)에 의해 수행되고, 비트 라인(BL)의 선택은 열 디코더(45)에 의해 수행된다. 감지 증폭기(SA)는 그것들의 대응하는 비트 라인(BL)에 대해 위치되고, 적어도 하나의 개별 로컬 I/O 라인에 연결되며, 이는 결국 스위치들로서 기능하는 전송 게이트(TG : transfer gate)를 통해 적어도 2 개의 메인 I/O 라인 쌍들 중 개별 라인 쌍에 결합된다.
반도체 디바이스(10)는 명령/어드레스 버스(C/A)에 결합된 어드레스 및 명령 단자, 클럭 단자(CK_t 및 CK의 _c), 기록 클럭 단자(WCK_t 및 WCK_c), 데이터 단자(DQ, DQS, DM), 파워 서플라이 단자 (VDD, VSS, VDDQ, VSSQ) 및 ZQ 캘리브레이션 단자(ZQ)를 포함하는 복수의 외부 단자들을 재용할 수 있다.
명령/어드레스 단자는 외부로부터 어드레스 신호 및 뱅크 어드레스 신호가 공급될 수 있다. 어드레스 단자에 공급된 어드레스 신호 및 뱅크 어드레스 신호는 어드레스/명령 입력 회로(5)를 통해 어드레스 디코더(12)로 전송된다. 어드레스 디코더(12)는 어드레스 신호를 수신하고, 디코딩된 행 어드레스 신호를 행 디코더(40)에 공급하고, 디코딩된 열 어드레스 신호를 열 디코더(45)에 공급한다. 또한, 어드레스 디코더(12)는 뱅크 어드레스 신호를 수신하고, 뱅크 어드레스 신호를 행 디코더(40), 열 디코더(45)에 공급한다.
명령/어드레스 단자는 예를 들어 메모리 제어기(5)와 같은 외부로부터의 명령 신호를 추가로 공급받을 수 있다. 명령 신호는 C/A 버스를 통해 어드레스/명령 입력 회로(5)를 통해 명령 디코더(15)에 제공될 수 있다. 명령 디코더(15)는 워드 라인을 선택하는 행 명령 신호와 비트 라인을 선택하기 위한 판독 명령 또는 기록 명령 등의 열 명령 신호를 포함하는 다양한 내부 명령을 생성하기 위해 명령 신호를 디코딩한다. 다양한 내부 명령, 예컨대 판독 명령 및 기록 명령이 명령 버퍼(75)에 제공된다. 버퍼링되는 명령들은 명령 및 어드레스 클럭 신호 (CACLK 및 CACLKF)에 응답하여 명령 버퍼(75)에 의해 버퍼링되고, 버퍼 클럭 신호 (BUFCLK 및 BUFCLKF)에 응답하여 출력된다. 명령은 반도체 디바이스의 다양한 회로에 제공되어 명령과 관련된 동작을 수행한다.
예를 들어, 판독 명령이 발행되고 행 어드레스와 열 어드레스가 판독 명령과 적시에 공급되면, 이들 행 어드레스 및 열 어드레스에 의해 지정된 메모리 어레이(50) 내의 메모리 셀로부터 판독 데이터가 판독된다. 내부 판독 명령이 버퍼링되고 그런 다음 판독 데이터(DQ)가 판독/기록 증폭기(55) 및 입력/출력 회로(60)를 통해 데이터 단자(DQ, DQS 및 DM)으로부터 외부로 출력되도록 입력/출력 회로(60)에 제공된다. 유사하게, 기록 명령이 발행되고, 행 어드레스와 열 어드레스가 이 명령과 함께 적시에 공급된 후, 데이터 단자(DQ, DQS, DM)에 기록 데이터가 공급되면, 내부 기록 명령이 버퍼링되고 그런다음 기록 데이터가 입력/출력 회로(60)내 데이터 수신기에 의해 수신되고, 입력/출력 회로(60) 및 판독/기록 증폭기(55)를 통해 메모리 어레이(50)에 공급되고, 행 어드레스와 열 어드레스에 의해 지정된 메모리 셀에 기록되도록 입력/출력 회로(60)에 제공된다.
반도체 디바이스(10)에 포함된 외부 단자의 설명으로 가서, 클럭 단자 (CK_t 및 CK_c 및 WCK_t 및 WCK_c)는 외부 클럭 신호 및 개별적으로 상보적인 외부 클럭 신호가 공급된다. 외부 클럭 신호 (상보적인 외부 클럭 신호들을 포함)는 클럭 입력 회로(20)에 공급될 수 있다. 클럭 입력 회로(20)는 내부 클럭 신호 (ICLK)를 생성하기 위해 외부 클럭 신호를 수신할 수 있다. 내부 클럭 신호 (ICLK)가 내부 클럭 제너레이터(30)에 공급된다. 내부 클럭 제너레이터(30)는 어드레스/명령 입력 회로(5)로부터의 수신된 내부 클럭 신호 (ICLK) 및 클럭 인에이블 신호 (CKE)에 기초하여 다양한 위상 및 주파수 제어된 내부 클럭 신호를 제공한다. 예를 들어, 내부 클럭 제너레이터(30)는 명령 및 어드레스 클럭 신호 (CACLK, CACLKF) 및 버퍼 클럭 신호 (BUFCLK, BUFCLKF)를 제공한다. 내부 클럭 제너레이터(30)는 입력/출력(IO) 클럭 신호들을 추가로 제공한다. IO 클럭 신호들은 입력/출력 회로(60)에 공급되고 판독 데이터의 출력 타이밍 및 기록 데이터의 입력 타이밍을 결정하기 위한 타이밍 신호 (timing signal)로서 사용된다. 아래에 보다 상세히 설명되는 바와 같이, IO 클럭 신호는 데이터가 상이한 데이터 레이트로 반도체 디바이스(10)로부터 출력되고 반도체 디바이스에 입력될 수 있도록 다수의 클럭 주파수로 제공될 수 있다. 고 메모리 속도가 중요할 때 더 높은 클럭 주파수가 바람직할 수 있다. 더 낮은 파워 소비가 중요할 때 더 낮은 클럭 주파수가 바람직할 수 있다. 내부 클럭 신호 (ICLK)는 또한 타이밍 제너레이터(35)에 공급되고, 따라서, 다양한 내부 클럭 신호가 생성될 수 있다.
파워 서플라이 단자는 파워 서플라이 전위(VDD 및 VSS)가 공급된다. 이들 파워 서플라이 전위(VDD, VSS)는 내부 전압 제너레이터 회로(70)에 공급된다. 내부 전압 제너레이터 회로(70)는 파워 서플라이 전위(VDD, VSS)에 기초하여 다양한 내부 전위(VPP, VOD, VARY, VPERI 등) 및 기준 전위(ZQVREF)를 생성한다. 내부 전위(VPP)는 주로 행 디코더(40)에서 사용되고, 내부 전위(VOD 및 VARY)는 메모리 어레이(50)에 포함된 감지 증폭기에서 주로 사용되고, 내부 전위(VPERI)는 많은 다른 회로 블록들에서 사용된다. 기준 전위(ZQVREF)는 ZQ 캘리브레이션 회로(65)에서 사용된다.
또한, 파워 서플라이 단자에는 파워 서플라이 전위(VDDQ, VSSQ)가 공급된다. 이들 파워 서플라이 전위(VDDQ, VSSQ)는 입력/출력 회로(60)에 공급된다. 파워 서플라이 전위(VDDQ, VSSQ)는 개별적으로 파워 서플라이 전위(VDD, VSS)와 동일한 전위이다. 그러나, 전용 파워 서플라이 전위(VDDQ 및 VSSQ)는 입력/출력 회로(60)에 의해 생성된 파워 서플라이 노이즈가 다른 회로 블록들에 전파되지 않도록 입력/출력 회로(60)를 위해 사용된다.
캘리브레이션 단자(ZQ)는 ZQ 캘리브레이션 회로(65)에 연결된다. ZQ 캘리브레이션 회로(65)는 ZQ 캘리브레이션 명령 신호 (ZQ_com)에 의해 활성화될 때, RZQ의 임피던스 및 기준 전위(ZQVREF)를 기준으로 하여 캘리브레이션 동작을 수행한다. 캘리브레이션 동작에 의해 획득된 임피던스 코드(ZQCODE)는 입력/출력 회로(60)에 공급되고, 따라서, 입력/출력 회로(60)에 포함된 출력 버퍼(미도시)의 임피던스가 지정된다.
도 2는 본 개시의 일 실시예에 따른 장치(100)의 블록도이다. 장치(100)는 일부 실시예에서 도 1의 반도체 디바이스(10)에 포함될 수 있다. 장치(100)는 명령 신호 및 어드레스 신호를 개별적으로 수신하는 수신기 회로(102 및 104)를 포함하는 명령 경로(command path)를 포함한다. 수신기 회로(102)는 각각이 명령 신호들 중 개별 명령 신호를 수신하는 복수의 수신기 회로를 포함할 수 있고, 유사하게, 수신기 회로(104)는 각각이 어드레스 신호들 중 개별 어드레스 신호를 수신하는 복수의 수신기 회로를 포함할 수 있다. 수신기 회로(102)는 명령 신호를 그리고 수신기 회로(104)는 어드레스 신호를 명령 디코더 및 래치(latch) 회로(110)에 제공한다. 장치(100)는 명령 및 어드레스 클럭 신호 (CK_t) 및 상보적인 명령 및 어드레스 클럭 신호 (CK_c)를 수신하는 수신기 회로(106)를 더 포함한다. 수신기 회로(106)는 서로에 상대적 위상(즉, 2 개의 위상을 제공하는) 2 개의 내부 클럭 신호 (CACLK 및 CACLKF)를 제공한다. 예를 들어, 본 개시의 일 실시예에서, 수신기 회로(106)는 (CACLK) 클럭 신호를 제공하고, (CACLK) 클럭 신호로부터 180도 위상차가 있는(out of phase) (CACLKF) 클럭 신호를 추가로 제공한다.
수신기 회로들(102 및 104)에 의해 개별적으로 제공되는 명령 신호들 및 어드레스 신호들은 (CACLK 및/또는 CACLKF) 클럭 신호들에 응답하여 명령 디코더 및 래치 회로(110)에 의해 래치된다. 명령 디코더 및 래치 회로(110)는 래치된 명령 신호에 기초하여 내부 명령들을 제공한다. 예를 들어, 명령 디코더 및 래치 회로(110)는 래치된 명령 신호로부터 판독 명령을 디코딩하는 명령 디코더 및 래치 회로(110)에 응답하여 내부 판독 명령(RDCMD)를 제공한다. 명령 디코더 및 래치 회로(110)는 래치된 명령 신호로부터 기록 명령을 디코딩하는 명령 디코더 및 래치 회로(110)에 응답하여 내부 기록 명령(WRCMD)를 제공한다. 내부 명령들, 즉, 판독 명령(RDCMD) 및 기록 명령(WRCMD)예로서 제공되고, 명령 디코더 및 래치 회로(110)에 의해 제공되는 내부 명령이 단지 판독 명령 및 기록 명령에 제한되도록 의도되지 않는다. 일 실시예에서, 명령 디코더 및 래치 회로(110)는 판독 명령(RDCMD) 및/또는 기록 명령(WRCMD)에 추가적으로 또는 대안으로 다른 내부 명령을 제공한다.
판독 명령(RDCMD)이 판독 명령 버퍼(114)에 제공된다. 판독 명령 버퍼(114)는 FIFO(first-in, first-out) 버퍼로 구현될 수 있다. 판독 명령 버퍼(114)는 판독 명령 버퍼(114)의 (clk_in) 노드에 제공된 클럭 신호에 응답하여 판독 명령(RDCMD)을 버퍼링하고 판독 명령 버퍼(114)의 (clk_out)노드에 제공된 클럭 신호에 응답하여 판독 명령(RDCMD)을 제공한다. (CACLK) 클럭 신호 및/또는 (CACLKF) 클럭 신호는 판독 명령 버퍼(114)의 (clk_in) 노드에 제공된다. 기록 명령 신호 (WRCMD)가 기록 명령 버퍼(112)에 제공된다. 기록 명령 버퍼(112)는 FIFO 버퍼로 구현될 수 있다. 기록 명령 버퍼(112)는 기록 명령 버퍼(112)의 (clk_in) 노드에 제공된 클럭 신호에 응답하여 기록 명령(WRCMD)을 버퍼링하고 기록 명령 버퍼(112)의 (clk_out) 노드에 제공된 클럭 신호에 응답하여 기록 명령(WRCMD)을 제공한다. (CACLK) 클럭 신호 및/또는 (CACLKF) 클럭 신호가 기록 명령 버퍼(112)의 (clk_in) 노드에 제공된다.
판독 명령(RDCMD)는 (clk_out) 노드에 제공된 클럭 신호에 응답하여 판독 데이터 출력 회로(118)에 판독 명령 버퍼(114)에 의해 제공된다. 판독 데이터 출력 회로(118)는 예를 들어 메모리 어레이로부터 판독 데이터를 수신하고, 판독 명령(RDCMD)에 의해 활성화될 때 판독 데이터 출력 회로(118)의 클럭 입력에 제공된 클럭 신호에 응답하여 판독 데이터를 외부 단자(122)에 제공한다. 일 실시예에서, 판독 데이터 출력 회로(118)는 병렬로 판독 데이터를 수신(예를 들어, 병렬로 16-비트)를 수신하고 외부 단자(122)에 직렬로(예를 들어, 다수의 연속적인 1-비트 출력) 판독 데이터를 제공한다. 기록 명령(WRCMD)는 (clk_out)노드에 제공된 클럭 신호에 응답하여 기록 데이터 입력 회로(120)에 기록 명령 버퍼(112)에 의해 제공된다. 기록 데이터 입력 회로(120)는 예를 들어, 외부 단자(122)로부터 기록 데이터를 수신하고, 기록 명령(WRCMD)에 의해 활성화될 때 그리고 기록 데이터 입력 회로(120)의 클럭 입력에 제공되는 클럭 신호에 응답하여 예를 들어, 메모리 어레이에 기록 데이터를 내부적으로 제공한다. 일 실시예에서, 기록 데이터 입력 회로(120)는 기록 데이터를 직렬로(다수 개의 연속적인 1-비트 입력) 수신하고 내부 기록 데이터를 병렬로 (예를 들어, 16-비트 병렬로) 제공한다.
도 2 및 도 5는 하나의 외부 단자(122)시하고, 개별 판독 데이터 출력 회로(118) 및 기록 데이터 입력 회로(120)를 예시하고 있지만, 본 개시의 범위를 벗어나지 않고서 장치(100)가 반도체 디바이스 예를 들어, 도 1의 반도체 디바이스(10)에 포함될 때 추가의 외부 단자, 판독 데이터 출력 회로 및 기록 데이터 출력 회로가 포함된다는 것이 인식될 것이다. IO 클럭 신호들이 이러한 실시예에서 판독 데이터 출력 회로 및 기록 데이터 입력 회로 각각에 제공될 수 있다. 유사하게, 도 2 및 도 5를 참조하여 앞서 설명된 다른 회로 또는 엘리먼트는 본 개시 내용의 범위를 벗어나지 않으면서 추가의 판독 데이터 출력 회로 및 기록 데이터 입력 회로 및 추가의 외부 단자를 지원하도록 부가될 수 있다.
장치(100)는 (CACLK 및 CACLKF) 클럭 신호를 수신하고, 또한 버퍼 클럭 신호 (BUFCLK 및 BUFCLKF)를 수신하는 클럭 트레이닝 회로(clock training circuit)(116)를 더 포함한다. 클럭 트레이닝 회로(116)는 (CACLK 및 CACLKF) 클럭 신호를 (BUFCLK 및 BUFCLKF) 클럭 신호와 비교하고, (CACLK, CACLKF 및 BUFCLK, BUFCLKF) 클럭 신호 사이의 위상 관계를 나타내는 값을 갖는 클럭 위상 신호 (CLKPH)를 제공한다. 예를 들어, CLKPH 신호는 (CACLK, CACLKF) 클럭 신호가 (BUFCLK, BUFCLKF) 클럭 신호를 리드(lead)할 때 제 1 논리 값을 가질 수 있고, (CACLK, CACLKF) 클럭 신호가 (BUFCLK, BUFCLKF) 클럭 신호를 래깅(lag)할 때 제 2 논리 값을 가질 수 있다. 명령 및 어드레스 클럭 신호 및 데이터 클럭 (예를 들어, 기록 클럭 신호들(WCK_t 및 WCK_c)의 위상을 조정하는 (CLKPH) 신호가 메모리 제어기에 제공될 수 있다.
수신기 회로(108)는 기록 클럭 신호 (WCK_t) 및 상보적인 기록 클럭 신호 (WCK_c)를 수신한다. 수신기 회로(108)는 서로에 상대적 위상을 갖는(즉, 2 개의 위상을 제공하는) 2 개의 내부 클럭 신호 (DCLK, DCLKF)를 제공한다. 예를 들어, 본 개시의 일 실시예에서, 수신기 회로(108)는 (DCLK) 클럭 신호를 제공하고 (DCLK) 클럭 신호로부터 180도 위상차가 있는 (DCLKF) 클럭 신호를 추가로 제공한다. (DCLK 및 DCLKF) 클럭 신호는 (WCK_t 및 WCK_c) 클럭 신호의 클럭 주파수 와 동일한 클럭 주파수를 갖는다. 비한정적인 예로서, (DCLK 및 DCLKF) 클럭 신호의 클럭 주파수 및 (WCK_t 및 WCK_c) 클럭 신호의 클럭 주파수는 3 GHz 일 수 있다. (DCLK 및 DCLKF) 클럭 신호가 서로에 상대적 위상을 갖는 4 개의 클럭 신호 (DCLK0, DCLK90, DCLK180 및 DCLK270)(예를 들어, 4 개의 위상 클럭 신호)를 제공하는 클럭 분주 회로(124)에 제공된다. 예를 들어, 본 개시의 일 실시예에서, 클럭 분주 회로(124)는 (DCLK0) 클럭 신호, (DCLK0) 클럭 신호로부터 90도 위상차가 있는 (DCLK90) 클럭 신호를 제공하고, (DCLK0) 클럭 신호로부터 180 도 위상차가 있는 (DCLK180) 클럭 신호 및 (DCLK0)의 클럭 신호로부터 270도 위상차가 있는 (DCLK270) 클럭 신호를 추가로 제공한다. 클럭 분주 회로(124)에 의해 제공된 4 개의 클럭 신호는 (DCLK 및 DCLKF) 클럭 신호의 클럭 주파수보다 낮은 클럭 주파수를 갖는다. 예를 들어, 본 개시의 일 실시예에서, 클럭 분주 회로(124)는 (DCLK 및 DCLKF) 클럭 신호의 클럭 주파수의 1/2 인(및 (WCK_t 및 WCK_c) 클럭 신호의 1/2) 클럭 주파수를 갖는 4 개의 클럭 신호 (DCLK0, DCLK90, DCLK180, DCLK270)를 제공한다. 비 제한적인 예로서, (DCLK 및 DCLKF) 클럭 신호 (및 (WCK_t 및 WCK_c) 클럭 신호의 1/2)의 클럭 주파수는 3GHz 일 수 있으며 그리고 (DCLK0, DCLK90, DCLK180, DCLK270) 클럭 신호의 클럭 주파수는 1.5 GHz 일 수 있다.
클럭 분주 회로(124)로부터의 4 개의 클럭 신호는 데이터 클럭 타이밍 회로(130)에 제공된다. 데이터 클럭 타이밍 회로(130)는 버퍼 클럭 신호 (BUFCLK 및 BUFCLKF)를 제공한다. (BUFCLK 및 BUFCLKF) 신호는 클럭 트레이닝 회로(116), 및 기록 명령 버퍼(112) 및 판독 명령 버퍼(114)에 제공된다. (BUFCLK 및 BUFCLKF) 신호 및 (CACLK 및 CACLKF) 신호는 전술한 바와 같이, 클럭 위상 신호 (CLKPH)를 제공하기 위해 활성화된 때 클럭 트레이닝 회로(116)에 의해 비교되어 (BUFCLK, BUFCLKF) 신호 및 (CACLK, CACLKF) 신호 사이의 관계의 위상을 나타내는 값을 가질 수 있다. (BUFCLK 및 BUFCLKF) 신호는 또한 기록 명령 버퍼(112)가 기록 데이터 입력 회로(120)에 기록 명령을 제공하도록 하는데 사용되고 판독 명령 버퍼(114)가 판독 데이터 출력 회로(118)에 판독 명령을 제공하도록 하는데 사용된다.
데이터 클럭 타이밍 회로(130)는 입력/출력(IO) 클럭 신호 (IO0, IO90, IO180 및 IO270)를 추가로 제공한다. IO 클럭 신호는 서로에 대해 상대적 위상을(예를 들어, 4 개의 위상 클럭 신호) 갖는다. 예를 들어, 본 개시의 일 실시예에서, 데이터 클럭 타이밍 회로(130)는 IO0 클럭 신호를 제공하고, IO0 클럭 신호로부터 90도 위상차가 있는 IO90 클럭 신호, IO0 클럭 신호로부터 180도 위상차가 있는 IO180 클럭 신호, 및 IO0의 클럭 신호로부터 270도 위상차가 있는 IO270 클럭 신호를 제공한다. IO 클럭 신호는 기록 데이터 입력 회로(120)의 클럭 입력 및 판독 데이터 출력 회로(118)의 클럭 입력에 제공된다. 전술한 바와 같이, 기록 데이터 입력 회로(120)는 외부 단자(122)로부터의 기록 데이터를 기록 명령(WRCMD)에 의해 활성화될 때 IO 클럭 신호에 응답하여 제공하고 판독 데이터 출력 회로(118)는 판독 명령(RDCMD)에 의해 활성화될 때 IO 클럭 신호에 응답하여 판독 데이터를 외부 단자(122)에 제공한다.
보다 상세히 후술되는 바와 같이, 데이터 클럭 타이밍 회로(130)는 IO 클럭 신호 및 (BUFCLK 및 BUFCLKF) 클럭 신호를 제공하여 판독 데이터 출력 회로(118) 및 기록 데이터 입력 회로(120)가 제 1 모드에 있을 때 제 1 클럭 주파수에서 동작하고, 그리고 제 2 모드에 있을 때 제 2 클럭 주파수에서 동작하게 하도록 구성된다. 예를 들어, 일 실시예에서, 제 1 모드에 있을 때 데이터 클럭 타이밍 회로(130)는 IO 클럭 신호 및 (BUFCLK 및 BUFCLKF) 신호를 제공하여 판독 데이터 출력 회로(118) 및 기록 데이터 입력 회로(120)가 더블-데이터 레이트(DDR : double-data rate)에서 동작하도록 구성되고, 제 2 모드에 있을 때, 데이터 클럭 타이밍 회로(130)는 IO 클럭 신호 및 (BUFCLK 및 BUFCLKF) 신호를 제공하여 판독 데이터 출력 회로(118) 및 기록 데이터 입력 회로(120)가 쿼드-데이터 레이트(QDR : quad-data rate)에서 동작하도록 구성된다. DDR에서 동작할 때, 2 비트의 데이터가 기록 클럭 신호 및 상보적인 기록 클럭 신호 (WCK_t, WCK_c)의 각각의 클럭 사이클 동안 판독 데이터 출력 회로(118)에 의해 출력되거나 기록 데이터 입력 회로(120)에 의해 입력된다. QDR에서 동작할 때, 4 비트의 데이터가 클럭 신호 및 상보적인 기록 클럭 신호 (WCK_t, WCK_c)의 각각의 클럭 사이클 동안 판독 데이터 출력 회로(118)에 의해 출력되거나 기록 데이터 입력 회로(120)에 의해 입력된다. 이러한 예에서, 데이터 클럭 타이밍 회로(130)의 제 1 모드는 DDR 모드로 지칭될 수 있고, 제 2 모드는 QDR 모드로 지칭될 수 있다. 동작 모드는 모드 레지스터의 사용을 통해 선택될 수 있다. 공지된 바와 같이, 모드 레지스터는 다양한 동작 모드, 옵션들, 피처들 등을 선택하는데 사용될 수 있다. 다양한 동작 모드, 옵션, 피처를 설정하기 위해, 정보가 원하는 동작 모드, 옵션, 피처 등에 대응하는 값을 갖는 모드 레지스터에 프로그래밍된다.
장치(100)는 명령 및 어드레스 클럭(CK_t, CK_c)에 따른 메모리 명령(예를 들어, 판독 명령, 기록 명령)을 수신하기 위해 그리고 기록 클럭 (WCK_t, WCK_c) 도메인에 따라 동작되는 IO의 회로(예를 들어, 판독 데이터 출력 회로(118) 및 기록 데이터 입력 회로(120))를 활성화 시키는 대응하는 내부 메모리 명령을 제공하는데 사용될 수 있다. 메모리 명령은 (CK) 클럭 신호에 기초하여 명령 버퍼 내의 명령을 버퍼링하고 (WCK) 클럭 신호에 기초하여 명령 버퍼로부터 IO 회로로 메모리 명령을 제공함으로써 (CK) 클럭 도메인과 (WCK) 클럭 도메인 사이를 교차한다. 이하에서 보다 상세히 설명되는 바와 같이, 데이터는 상이한 주파수(예를 들어, DDR 또는 QDR)에 따라 입력 및 출력될 수 있다.
동작시, 수신기 회로들(102 및 104)에 의해 제공되는 명령 및 어드레스 신호 들은 (CACLK 및 CACLKF) 클럭 신호들에 따라 명령 디코더 및 래치 회로(110)에 의해 래치 및 디코딩된다. (CACLK 및 CACLKF) 클럭 신호는 수신기 회로(106)에 의해 제공된다.
명령 디코더 및 래치 회로(110)에 의해 판독 명령 버퍼(114)에 제공된 내부 판독 명령(RDCMD)은 (CACLK 및 CACLKF) 클럭 신호에 응답하여 버퍼링된다. (BUFCLK 및 BUFCLKF) 클럭 신호에 응답하여 판독 데이터 출력 회로(118)에 판독 명령이 제공되어 판독 데이터 출력 회로(118)을 활성화시킨다. (BUFCLK 및 BUFCLKF) 클럭 신호는 데이터 클럭 타이밍 회로(130)에 의해 제공된다. 활성화될 때, 판독 데이터 출력 회로(118)는 판독 데이터를 수신하고 데이터 클럭 타이밍 회로(130)로부터의 IO 클럭 신호에 응답하여 판독 데이터를 외부 단자(122)에 제공한다. 전술한 바와 같이, 일 실시예에서, 판독 데이터는 판독 데이터 출력 회로(118)에 병렬로 수신될 수 있고, 외부 단자(122)에 직렬로 제공될 수 있다. 데이터 클럭 타이밍 회로(130)는 IO 클럭 신호를 제공하여 판독 데이터 출력 회로(118)를 제 1 주파수(예를 들어, DDR의 모드) 또는 제 2 주파수(예를 들어, QDR의 모드)에 따라 동작하도록 할 수 있다.
명령 디코더 및 래치 회로(110)에 의해 기록 명령 버퍼(112)에 제공된 내부 기록 명령(WRCMD)은 (CACLK 및 CACLKF) 클럭 신호에 응답하여 버퍼링된다. 기록 명령은 (BUFCLK 및 BUFCLKF) 클럭 신호에 응답하여 기록 데이터 입력 회로(120)에 제공되어 기록 데이터 입력 회로(120)를 활성화시킨다. 활성화된 때, 기록 데이터 입력 회로(120)는 외부 단자(122)로부터 기록 데이터를 수신하고 데이터 클럭 타이밍 회로(130)로부터의 IO 클럭 신호에 응답하여 내부 기록 데이터를 제공한다. 전술한 바와 같이, 일 실시예에서, 기록 데이터는 외부 단자(122)로부터 기록 데이터 입력 회로(120)에 의해 직렬로 수신되고 내부 기록 데이터는 병렬로 제공될 수 있다. 데이터 클럭 타이밍 회로(130)에 의해 제공된 IO 클럭 신호는 제 1 주파수(예를 들어, DDR 모드) 또는 제 2 주파수(예를 들어, QDR 모드) 에 따라 기록 데이터 입력 회로(120)를 동작 시키는데 사용될 수 있다.
도 2에 도시된 실시예에서, 데이터 클럭 타이밍 회로(130)는 클럭 분주 회로(124)로부터 4 개의 위상 클럭 신호 (DCLK0, DCLK90, DCLK180, DCLK270)를 수신하는 위상 고정 루프(PLL) 회로(132)를 포함한다. PLL 회로(132)는 (DCLK0, DCLK90, DCLK180, DCLK270)의 클럭 신호에 응답하여 멀티플렉서(138)의 제 1 입력에 4 개의 클럭 신호 (PLLCK0, PLLCK90, PLLCK180, PLLCK270)을 제공한다. (PLLCK0, PLLCK90, PLLCK180, PLLCK270) 클럭 신호는 서로 상대적인 위상을 갖는다(예를 들어, 0 도, 90도, 180도 및 270도). (PLLCK0, PLLCK90, PLLCK180, PLLCK270) 클럭 신호는 (DCLK0, DCLK90, DCLK90, DCLK270) 클럭 신호의 클럭 주파수보다 더 높은 클럭 주파수를 갖다. 예를 들어, 본 개시의 실시예에서, PLL 회로(132)는 (DCLK0, DCLK90, DCLK180, DCLK270) 클럭 신호의 클럭 주파수의 두 배인 클럭 주파수를 갖는 (PLLCK0, PLLCK90, PLLCK180, PLLCK270) 클럭 신호를 제공한다. 비 제한적인 예로서, (DCLK0, DCLK90, DCLK180, DCLK270) 클럭 신호의 클럭 주파수는 1.5GHz일 수 있고, (PLLCK0, PLLCK90, PLLCK180, PLLCK270) 클럭 신호의 클럭 주파수는 3.0GHz일 수 있다. (DCLK0, DCLK90, DCLK180, DCLK270) 클럭 신호는 멀티플렉서(138)의 제 2 입력에 또한 제공된다. 멀티플렉서(138)는 제어 신호 (MUXCTL)에 기초하여 IO 클럭 신호로서 (PLLCK0, PLLCK90, PLLCK180, PLLCK270) 클럭 신호 또는 (DCLK0, DCLK90, DCLK180, DCLK270) 클럭 신호를 제공한다.
4 개의 (PLLCK) 클럭 신호 중 2 개는 또한 클럭 분주 회로(134)에 제공된다. 예를 들어, 일 실시예에서, 2 개의 (PLLCK) 클럭 신호는 상보적인 (PLLCK0 및 PLLCK180)이다. 클럭 분주 회로(134)는 서로에 상대적 위상 (예를 들어, 0 도, 90도, 180도 및 270도)을 갖는 4 개의 클럭 신호 (DIVCK0, DIVCK90, DIVCK180, DIV270)를 제공한다. (DIVCK) 클럭 신호 중 2 개는 PLL 회로(132)에 다시 제공된다. 예를 들어, 본 개시의 일 실시예에서, (DIVCK0 과 DIVCK180) 클럭 신호가 제공된다. 2 개의 (DIVCK) 클럭 신호는 (PLLCK) 클럭 신호 (및 (DIVCK) 클럭 신호)를 (DCLK) 클럭 신호와 동기화하기 위해 PLL 회로(132)에 의해 사용될 수 있다. 4 개의 (DIVCK) 클럭 신호 중 2 개가 멀티플렉서(136)의 제 1 입력에 제공된다. 예를 들어, (DIVCK0 및 DIVCK180) 클럭 신호가 본 개시의 일 실시예에서 멀티플렉서(136)에 제공될 수 있다. 멀티플렉서(136)의 제 2 입력은 멀티플렉서(138)에 의해 제공된 4 개의 IO 클럭 신호들 중 2개를 수신한다. 멀티플렉서(136)는 제어 신호 (MUXCTL)에 기초하여 버퍼 클럭 신호 (BUFCLK 및 BUFCLKF)로서 2개의 (DIVCK) 클럭 신호 또는 2 개의 IO 클럭 신호를 제공한다. (DIVCK) 클럭 신호의 클럭 주파수는 (PLLCK) 클럭 신호의 클럭 주파수보다 낮다. 본 개시의 일 실시예에서, (DIVCK) 클럭 신호는 (PLLCK) 클럭 신호의 클럭 주파수의 1/2인 클럭 주파수를 갖는다.
동작시에, 제 1 모드에서(예를 들어, DDR 모드), 제어 신호 (MUXCTL)는 멀티플렉서(138)가 IO 클럭 신호로서 (DCLK0, DCLK90, DCLK180, DCLK270) 클럭 신호를 제공하게 하고, 추가로 멀티플렉서(136)가 버퍼 클럭 신호 (BUFCLK 및 BUFCLKF)로서 4 개의 IO 클럭 신호 중 2 개를 제공하게 하는 제 1 논리 값(예를 들어, 하이 논리 값)을 갖는다. 결과적으로, IO 클럭 신호의 클럭 주파수는 (DCLK 클럭 신호의 클럭 주파수와 동일하다. 전술한 바와 같이, 일 실시예에서, (DCLK) 클럭 신호는 (WCK_t 및 WCK_c) 클럭 신호의 클럭 주파수의 1/2 인 클럭 주파수를 갖는다. 결과적으로, IO 클럭 신호는 (WCK_t 및 WCK_c) 클럭 신호의 클럭 주파수의 1/2 인 클럭 주파수를 갖는다. 제 2 모드(예를 들어, QDR 모드)에서, 제어 신호 (MUXCTL)는 멀티플렉서(138)가 IO 클럭 신호로서 (PLLCK) 클럭 신호를 제공하게 하고, 추가로 멀티플렉서(136)가 (BUFCLK 및 BUFCLKF) 클럭 신호로서 4 개의 (DIVCK) 클럭 신호 중 2개를 제공하게 하는 제 2 논리 값(예를 들어, 로우 논리 값)을 갖는다. 따라서, IO 클럭 신호의 클럭 주파수는 (DCLK) 클럭 신호의 클럭 주파수의 2배이고, (WCK_t 및 WCK_c) 클럭 신호와 동일한 클럭 주파수이다.
전술한 예에 의해 예시된 바와 같이, DDR 모드에서, 데이터 클럭 타이밍 회로(130)는 (WCK_t 및 WCK) 클럭 신호의 클럭 주파수의 1/2 인 클럭 주파수를 갖는 4 개의 위상 IO 클럭 신호를 제공하여 판독 데이터 출력 회로(118) 및 기록 데이터 입력 회로(120)를 더블-데이터 레이트에서 동작시킨다. QDR 모드에서, 데이터 클럭 타이밍 회로(130)는 (WCK_t 및 WCK) 클럭 신호의 클럭 주파수와 동일한 클럭 주파수를 갖는 4 개의 위상 IO 클럭 신호를 제공하여 판독 데이터 출력 회로(118) 및 기록 데이터 입력 회로(120)를 쿼드-데이터 레이트에서 동작시킨다.
데이터 클럭 타이밍 회로(130)는 4 개의 위상 클럭 신호 (DCLK0, DCLK90, DCLK180, DCLK270)를 수신하고, 4 개의 위상 클럭 신호 (PLLCK0, PLLCK90, PLLCK180 및 PLLCK270)을 제공하는 PLL 회로(132)를 포함하는 것으로 설명되었다. 대안의 일 실시예에서, 데이터 클럭 타이밍 회로(130)는 PLL 회로 이외의 클럭 회로를 포함한다. 클럭 회로는 4 개의 위상 클럭 신호 (DCLK0, DCLK90, DCLK180, DCLK270)을 수신하고, 4 개의 위상 클럭 신호 (PLLCK0, PLLCK90, PLLCK180 및 PLLCK270)을 제공할 것이다. 전술한 바와 같이, 4 개의 위상 (PLLCK) 클럭 신호는 4 개의 위상 (DCLK) 클럭 신호의 클럭 주파수의 2 배인 클럭 주파수를 갖는다. 보다 일반적으로는, 데이터 클럭 타이밍 회로(130)는 본 개시의 범위를 벗어나지 않고 이전에 설명한 바와 같이 4 개의 위상 (DCLK) 클럭 신호에 응답하는 4 개의 위상 (PLLCK) 클럭 신호를 제공하는 PLL 회로(132) 이외의 다른 클럭 회로를 포함할 수 있다.
도 3은 본 개시의 일 실시예에 따른 PLL 회로(300)의 블록도이다. PLL 회로(300)는 도 2 의 PLL 회로(132)로서 사용될 수 있다. PLL 회로(300)는 기준 클럭 신호 (clk_ref)로서 4 개의 위상 클럭 신호 예를 들어, 클럭 분주 회로(124)(도 2)에 의해 제공된 (DCLK0, DCLK90, DCLK180 및 DCLK270) 클럭 신호를 수신하는 위상/주파수 검출기(310)를 포함한다. 위상/주파수 검출기(310)는 피드백 클럭 신호 (clk_fb)로서 상보적인 클럭 신호를 예를 들어, 클럭 분주 회로(134)에 의해 제공된 (DIVCK0 및 DIVCK180) 클럭 신호를 추가로 수신한다. 위상/주파수 검출기(310)는 기준 클럭 신호와 피드백 클럭 신호의 위상 및 주파수를 비교하고, 기준과 피드백 클럭 신호 간의 위상 및 주파수 차이를 나타내는 PH 신호를 제공한다.
필터 회로(320)는 PH 신호를 수신하고 제어 신호 CTRL을 제공한다. 필터 회로 (320)에 의해 제공되는 (CTRL) 신호는 PH 신호에 기초한다. 예를 들어, 일 실시예에서, (CTRL) 신호의 전압은 PH 신호에 기초한다. 필터 회로(320)는 (CTRL) 신호를 제공할 때 PH 신호를 필터링하여 위상 루프에 안정성을 제공하고 (CTRL) 신호를 제공할 때 PH 신호에 존재할 수 있는 리플(ripple)을 제한할 수 있다.
전압 제어 발진기(VCO)(330)는 (CTRL) 신호를 수신하고 상보적인 기준 클럭 신호들의 클럭 주파수보다 큰 클럭 주파수를 갖는 서로에 대해 상대적인 위상을 갖는 4 개의 클럭 신호를 제공한다(즉, 4 개의 위상 클럭 신호를 제공한다). 일 실시예에서, 4 개의 위상 클럭 신호의 클럭 주파수는 상보적인 기준 클럭 신호의 클럭 주파수의 2 배이다. 비한정적인 예로서, (DCLK) 클럭 신호의 클럭 주파수는 1.5 GHz 일 수 있고, (PLLCK) 클럭 신호의 클럭 주파수는 3.0 GHz 일 수 있다. 클럭 신호는 도 2를 참조하여 앞서 설명된 (PLLCK0, PLLCK90, PLLCK180, PLLCK270)로서 사용될 수 있다. VCO(330)는 (CTRL) 신호에 기초하는 위상 및 주파수를 갖는 4 개의 클럭 신호를 제공한다. 예를 들어, 4 개의 클럭 신호는 (CTRL) 신호의 전압에 기초한 위상 및 주파수를 가질 수 있다. (CTRL) 신호의 전압이 예를 들어, 위상/주파수 검출기(310)의 PH 신호의 변화에 응답할 때, 4 개의 클럭 신호의 위상 및 주파수는 따라서 변화된다.
클럭 분주 회로(134)는 VCO(330)에 의해 제공된 4 개의 클럭 신호들 중 2개를 수신한다. 도 3의 실시예에서, 상보적인 클럭 신호는 VCO(330)(예를 들어, PLLCK0 및 PLLCK180)로부터 수신된다. 클럭 분주 회로(134)는 상보적인 클럭 신호의 클럭 주파수를 분할하여 더 낮은 클럭 주파수 상보적인 클럭 신호 (예를 들어, DIVCK0 및 DIVCK180)를 제공한다. 예를 들어, 일 실시예에서, 클럭 분주 회로(134)는 VCO(330)로부터의 (PLLCK) 클럭 신호들의 클럭 주파수의 1/2인 클럭 주파수를 갖는 더 낮은 클럭 주파수 상보적인 클럭 신호를 제공한다. 더 낮은 클럭 주파수 상보적인 클럭 신호는 위상/주파수 검출기(310)에 피드백 클럭 신호로서 제공된다.
동작시에, 위상/주파수 검출기(310)는 기준 클럭 신호 (예를 들어, DCLK0, DCLK90, DCLK180 및 DCLK270) 및 피드백 클럭 신호들(예를 들어, DIVCK0 및 DIVCK180)의 위상 및 주파수를 비교하여 피드백 클럭 신호의 위상 및 주파수가 기준 클럭 신호의 위상 및 주파수에 일치할 때까지 필터 회로(320)에 PH 신호를 제공하여 VCO(330)를 조정한다. 위상 및 주파수가 일치하면, PLL(300)는 "잠금(locked)" 되었다고 말해진다. PLL(300)에 의해 제공된 결과적인 4 개의 위상 클럭 신호는 기준 클럭 신호와 동위상이고, 기준 클럭 신호의 클럭 주파수보다 큰 클럭 주파수를(예를 들어, 기준 클럭 신호의 2배 클럭 주파수) 갖는다.
도 4는 본 개시의 일 실시예에 따른 PLL 회로(300)의 동작 동안의 다양한 신호의 타이밍도이다. 도 4에 예시된 다양한 신호들은 PLL 회로(300)가 잠금된 때부터이다. 도 4는 PLL 회로(300)에 기준 클럭 신호로서 제공될 수 있는 (DCLK0, DCLK90, DCLK180 및 DCLK270)를 예시한다. (DCLK0 및 DCLK180) 신호는 상보적이다. 도 4는 피드백 클럭 신호로 제공되는 (DIVCK0 및 DIVCK180) 신호를 추가로 예시한다. (DIVCK0 및 DIVCK180) 클럭 신호들도 상보적이다. PLL(300)의 잠금 상태는 (DIVCK0) 클럭 신호와 동일한 위상 및 주파수를 갖는 (DCLK0) 클럭 신호 및 (DIVCK180) 클럭 신호와 동일한 위상 및 주파수를 갖는 (DCLK180) 클럭 신호에 의해 반영된다. 전술한 바와 같이, PLL(300)이 잠금된 때, VCO(330)에 의해 제공되는 4 개의 위상 클럭 신호 (예를 들어, PLLCK0, PLLCK90, PLLCK180, PLLCK270)는 기준 클럭 신호와 동위상이고, 기준 클럭 신호의 클럭 주파수보다 더 큰 클럭 주파수를 갖는다. 도 4에 예시된 바와 같이, (PLLCK0, PLLCK90, PLLCK180, PLLCK270) 클럭 신호의 클럭 에지는 (DCLK0, DCLK180) 클럭 신호의 클럭 에지와 정렬되며 (DCLK0, DCLK180) 클럭 신호의 클럭 주파수의 2 배 클럭 주파수를 갖는 클럭 주파수를 갖는다. (PLLCK0, PLLCK90, PLLCK180, PLLCK270) 클럭 신호는 서로에 대해 상대적 위상(예를 들어, 0 도, 90도, 180도 및 270도)을 가진다. 전술한 바와 같이, (DCLK) 클럭 신호의 2 배 주파수(및 (WCK) 클럭 신호와 동일한 주파수)를 갖는 (PLLCK) 클럭 신호는 판독 데이터 출력 회로(118) 및 기록 데이터 입력 회로(120)를 더 높은 주파수에서 예를 들어, QDR에서 동작시키는데 사용될 수 있다.
도 5는 본 개시의 일 실시예에 따른 장치(500)의 블록도이다. 장치(500)는 도 2의 장치(100)를 참조하여 앞에서 설명된 엘리먼트를 포함한다. 공통 엘리먼트는 도 2에서 사용된 것과 동일한 도면 번호 및 참조 이름을 사용하여 5 도에서 참조된다. 일반적으로, 장치(500)는 클럭 분주 회로에 관하여 도 2의 장치(100)와 상이하다. 특별히, 장치(500)의 클럭 분주 회로(530)는 장치(100)의 클럭 분주 회로(130)와 다르다. 클럭 분주 회로(530)는 클럭 분주 회로(130)가 하는 것 처럼 (BUFCLK) 클럭 신호 및 (DCLK) 클럭 신호에 응답하여 IO신호를 제공하지만, 클럭 분주 회로(530)는 클럭 분주 회로(130)와 다르게 구성된다.
클럭 분주 회로(530)는 클럭 분주 회로(124)로부터의 4상 클럭 신호 (DCLK0, DCLK90, DCLK180, DCLK270)를 수신하는 위상 고정 루프(PLL) 회로(532)를 포함한다. PLL(132)는 (DCLK0, DCLK90, DCLK180, DCLK270) 클럭 신호에 응답하여 서로에 상대적 위상을 갖는 8 개의 클럭 신호들(PLLCK0, PLLCK45, PLLCK90, PLLCK135, PLLCK180, PLLCK225, PLLCK270, 및 PLLCK315)을 제공한다. 예를 들어, (PLLCK) 클럭 신호는 0도, 45도, 90도, 135도, 180도, 225도, 270도 및 315도와 같이 45도만큼 서로에 대해 위상 시프트(phase shift)될 수 있다. 8 개의 클럭 신호는 (DCLK0, DCLK90, DCLK180, DCLK270) 클럭 신호의 클럭 주파수와 동일한 클럭 주파수를 가질 수 있다. 비한정적인 예로서, (DCLK) 클럭 신호의 클럭 주파수는 1.5 GHz 일 수 있고, (PLLCK) 클럭 신호의 클럭 주파수는 1.5 GHz 일 수 있다.
8 개의 (PLLCK) 클럭 신호가 논리 회로(535)에 제공된다. 논리 회로(535)는 (PLLCK) 클럭 신호에 응답하여 멀티플렉서(138)의 제 1 입력으로 4 개의 클럭 신호 (XORCK0, XORCK90, XORCK180, XOR270)를 제공한다. 일 실시예에서, 논리 회로(535)는 배타적 OR(XOR) 논리 회로이다. (XORCK0, XORCK90, XORCK180, XOR270) 클럭 신호는 서로에 상대적인 위상을 갖는다(예를 들어, 0도, 90도, 180도 및 270도). (XORCK0, XORCK90, XORCK180, XOR270) 클럭 신호는 8 개의 (PLLCK) 클럭 신호의 클럭 주파수보다 높은 클럭 주파수를 갖는다. 예를 들어, 본 개시의 일 실시예에서, 논리 회로(535)는 8 개의 (PLLCK) 클럭 신호의 클럭 주파수의 2배 클럭 주파수를 갖는 (XORCK) 클럭 신호를 제공한다. 비한정적인 예로서, (PLLCK) 클럭 신호의 클럭 주파수는 1.5 GHz 일 수 있고, (XORCK) 클럭 신호의 클럭 주파수는 3.0 GHz 일 수 있다.
클럭 분주 회로(124)로부터 (DCLK0, DCLK90, DCLK180, DCLK270) 클럭 신호는 멀티플렉서(138)의 제 2 입력에 또한 제공된다. 멀티플렉서(138)는 제어 신호 (MUXCTL)에 기초한 IO 클럭 신호들로서 (XORCK0, XORCK90, XORCK180, XOR270) 클럭 신호 또는 (DCLK0, DCLK90, DCLK180, DCLK270) 클럭 신호를 제공한다.
8 개의 (PLLCK) 클럭 신호 중 2개는 PLL 회로(532)에 다시 제공된다. 예를 들어, 일 실시예에서, (PLLCK0 및 PLLCK180) 클럭 신호가 PLL 회로(532)에 제공될 수 있다. (PLLCK0 및 PLLCK180) 클럭 신호는 상보적인 클럭 신호이다. 2개의 (PLLCK)의 클럭 신호는 (PLLCK) 클럭 신호를 (DCLK) 클럭 신호에 동기화하는데 PLL 회로(532)에 의해 사용될 수 있다. 2 개의 (PLLCK)의 클럭 신호는 또한 멀티플렉서(536)의 제 1 입력에 제공된다. 멀티플렉서(536)의 제 2 입력은 멀티플렉서(538)에 의해 제공되는 4 개의 IO 클럭 신호 중 2개를 수신한다. 멀티플렉서(536)는 제어 신호 (MUXCTL)에 기초하여 버퍼 클럭 신호 (BUFCLK, BUFCLKF)로서 2 개의 IO 클럭 신호 또는 2개의 (PLLCK) 클럭 신호를 제공한다.
동작시에, 제 1 모드에서(예를 들어, DDR 모드), 제어 신호 (MUXCTL)는 멀티플렉서(538)가 IO 클럭 신호로서 (DCLK0, DCLK90, DCLK180, DCLK270) 클럭 신호를 제공하게 하고, 추가로 멀티플렉서(536)가 버퍼 클럭 신호 (BUFCLK 및 BUFCLKF)로서 4 개의 IO 클럭 신호 중 2 개를 제공하게 하는 제 1 논리 값(예를 들어, 하이 논리 레벨)을 갖는다. 결과적으로, IO 클럭 신호의 클럭 주파수는 (DCLK) 클럭 신호의 클럭 주파수와 동일하다(예를 들어, 1.5GHz). 전술한 바와 같이, 일 실시예에서, (DCLK) 클럭 신호는 (WCK_t 및 WCK_c) 클럭 신호의 클럭 주파수의 1/2 인 클럭 주파수를 갖는다. 결과적으로, IO 클럭 신호는 (WCK_t 및 WCK_c) 클럭 신호의 클럭 주파수의 1/2 인 클럭 주파수를 갖는다. 제 2 모드(예를 들어, QDR 모드)에서, 제어 신호 (MUXCTL)는 멀티플렉서(538)가 IO 클럭 신호로서 (XORCK) 클럭 신호를 제공하게 하고, 추가로 멀티플렉서(536)가 (BUFCLK 및 BUFCLKF) 클럭 신호로서 2개의 (PLLCK) 클럭 신호 (예를 들어, PLLCK0 및 PLLCK180)를 제공하게 하는 로우(low) 논리 값을 갖는다. 결과적으로, IO 클럭 신호의 클럭 주파수를 (DCLK) 클럭 신호의 클럭 주파수의 2배이고, (WCK_t 및 WCK_c) 클럭 신호와 동일한 클럭 주파수이다.
전술한 예에 의해 예시된 바와 같이, DDR 모드에서, 데이터 클럭 타이밍 회로(530)는 (WCK_t 및 WCK_c) 클럭 신호의 클럭 주파수의 1/2 인 클럭 주파수를 갖는 4 개의 위상 IO 클럭 신호를 제공하여 판독 데이터 출력 회로(118) 및 기록 데이터 입력 회로(120)를 더블-데이터 레이트에서 동작시킨다. QDR 모드에서, 데이터 클럭 타이밍 회로(530)는 (WCK_t 및 WCK_c) 클럭 신호의 클럭 주파수와 동일한 클럭 주파수를 갖는 4 개의 위상 IO 클럭 신호를 제공하여 판독 데이터 출력 회로(118) 및 기록 데이터 입력 회로(120)를 쿼드-데이터 레이트에서 동작시킨다.
데이터 클럭 타이밍 회로(530)는 4 개의 위상 클럭 신호 (DCLK0, DCLK90, DCLK180, DCLK270)를 수신하고, 8 개의 위상 클럭 신호 (PLLCK0, PLLCK45, PLLCK90, PLLCK135, PLLCK180, PLLCK225, PLLCK270, 및 PLLCK315)을 제공하는 PLL 회로(532)를 포함하는 것으로 설명되었다. 대안적인 일 실시예에서, 데이터 클럭 타이밍 회로(530)는 PLL 회로 대신에 지연-고정 루프(DLL : delay-locked loop) 회로를 포함한다. DLL 회로는 4 개의 위상 클럭 신호 (DCLK0, DCLK90, DCLK180, DCLK270)을 수신하고, 8 개의 위상 클럭 신호 (PLLCK0, PLLCK45, PLLCK90, PLLCK135, PLLCK180, PLLCK225, PLLCK270 및 PLLCK315)를 제공한다. 전술한 바와 같이, 8 개의 위상 (PLLCK) 클럭 신호는 4 개의 위상 (DCLK) 클럭 신호와 같은 클럭 주파수와 동일한 클럭 주파수를 갖는다. 보다 일반적으로는, 데이터 클럭 타이밍 회로(530)는 본 개시의 범위를 벗어나지 않고 전술한 바와 같이 4 개의 위상 (DCLK) 클럭 신호에 응답하는 8 개의 위상 (PLLCK) 클럭 신호를 제공하는 클럭 회로를 포함할 수 있다.
도 6은 본 개시의 일 실시예에 따른 PLL 회로(600)의 블록도이다. PLL 회로(600)은 도 5의 PLL 회로(532)로서 사용될 수 있다. PLL 회로(600)는 기준 클럭 신호 (clk_ref)로서 4 개의 위상 클럭 신호 예를 들어, 클럭 분주 회로(124)(도 5)에 의해 제공된 (DCLK0, DCLK90, DCLK180 및 DCLK270) 클럭 신호를 수신하는 위상/주파수 검출기(610)를 포함한다. 위상/주파수 검출기(610)는 피드백 클럭 신호 (clk_fb)로서 상보적인 클럭 신호를 예를 들어, PLL 회로(600)에 의해 제공된 (PLLCK0 및 PLLCK180) 클럭 신호를 추가로 수신한다. 위상/주파수 검출기(610)는 기준 클럭 신호 (clk_ref)와 피드백 클럭 신호 (clk_fb)의 위상 및 주파수를 비교하고, 기준과 피드백 클럭 신호 간의 위상 및 주파수 차이를 나타내는 PH 신호를 제공한다.
필터 회로(620)는 PH 신호를 수신하고 제어 신호 CTRL을 제공한다. 필터 회로(620)에 의해 제공되는 (CTRL) 신호는 PH 신호에 기초한다. 예를 들어, 일 실시예에서, (CTRL) 신호의 전압은 PH 신호에 기초한다. 필터 회로(620)는 (CTRL) 신호를 제공할 때 PH 신호를 필터링하여 위상 루프에 안정성을 제공하고 (CTRL) 신호를 제공할 때 PH 신호에 존재할 수 있는 리플을 제한할 수 있다.
전압 제어 발진기(VCO)(630)는 (CTRL) 신호를 수신하고 상보적인 기준 클럭 신호 (clk_ref)들의 클럭 주파수와 동일한 클럭 주파수를 갖는 서로에 대해 상대적인 위상을 갖는 8 개의 클럭 신호를 제공한다(즉, 8 개의 위상 클럭 신호를 제공한다). 비한정적인 예로서, (DCLK) 클럭 신호의 클럭 주파수는 1.5 GHz 일 수 있고, (PLLCK) 클럭 신호의 클럭 주파수는 1.5 GHz 일 수 있다. 클럭 신호는 도 5를 참조하여 앞서 설명된 (PLLCK0, PLLCK45, PLLCK90, PLLCK135, PLLCK180, PLLCK225, PLLCK270, 및 PLLCK315) 클럭 신호로서 사용될 수 있다. VCO(630)는 (CTRL) 신호에 기초하는 위상 및 주파수를 갖는 8 개의 클럭 신호를 제공한다. 예를 들어, 8 개의 클럭 신호는 (CTRL) 신호의 전압에 기초하여 위상 및 주파수를 가질 수 있다. (CTRL) 신호의 전압이 예를 들어, 위상/주파수 검출기(610)의 PH 신호의 변화에 응답할 때, 8 개의 클럭 신호의 위상 및 주파수는 따라서 변화된다.
논리 회로(535)는 VCO (630)에 의해 제공되는 8 개의 위상 클럭 신호들을 수신한다. 논리 회로(535)는 8 개의 (PLLCK) 클럭 신호의 논리 연산에 기초한 4 개의 클럭 신호들(XORCK0, XORCK90, XORCK180, XOR270)을 제공한다. 일 실시예에서, 논리 회로(535)는 XOR 논리 회로이고, 논리 연산은 다음과 같을 수 있다 : XORCK0 = PLLCK0 xor PLLCK90; XORCK90 = PLLCK45 xor PLLCK135; XOR180 = PLLCK90 xor PLLCK180; 및 XOR270 = PLLCK270 xor PLLCK225. (XORCK0, XORCK90, XORCK180, XOR270) 클럭 신호는 서로에 상대적인 위상을 갖는다(예를 들어, 0도, 90도, 180도 및 270도). (XORCK0, XORCK90, XORCK180, XOR270) 클럭 신호는 8 개의 (PLLCK) 클럭 신호의 클럭 주파수보다 높은 클럭 주파수를 갖는다. 예를 들어, 본 개시의 일 실시예에서, 논리 회로(535)는 8 개의 (PLLCK) 클럭 신호의 클럭 주파수의 2배 클럭 주파수를 갖는 (XORCK) 클럭 신호를 제공한다. 비한정적인 예로서, (PLLCK) 클럭 신호의 클럭 주파수는 1.5 GHz 일 수 있고, (XORCK) 클럭 신호의 클럭 주파수는 3.0 GHz 일 수 있다.
동작시에, 위상/주파수 검출기(610)는 기준 클럭 신호 (예를 들어, DCLK0, DCLK90, DCLK180 및 DCLK270) 및 피드백 클럭 신호들(예를 들어, PLLCK0 및 PLLCK180)의 위상 및 주파수를 비교하여 피드백 클럭 신호 (clk_fb)의 위상 및 주파수가 기준 클럭 신호 (clk_ref)의 위상 및 주파수에 일치할 때까지 필터 회로(620)에 PH 신호를 제공하여 VCO(630)를 조정한다. 위상 및 주파수가 일치하면, PLL(600)는 "잠금(locked)" 되었다고 말해진다. PLL(600)에 의해 제공된 결과적인 8 개의 위상 클럭 신호는 기준 클럭 신호 (clk_ref)와 동위상이다. 논리 회로(535)는 8 개의 위상 클럭 신호를 논리적으로 연산하여 (DCLK0 및 DCLK180) 클럭 신호와 동위상인 (XORCK) 클럭 신호를 제공하고, (DCLK0 및 DCLK180) 기준 클럭 신호의 클럭 주파수보다 큰 클럭 주파수를(예를 들어, 클럭 주파수의 2배) 갖는다.
도 7은 본 개시의 일 실시예에 따른 PLL 회로(600)의 동작 동안의 다양한 신호의 타이밍도이다. 도 7에 도시된 다양한 신호들은 PLL 회로(600)가 잠금될 때 논리 회로(B25)에 의해 제공된다. 도 7은 기준 클럭 신호 (clk_ref)로서 PLL 회로(600)에 제공될 수 있는 (DCLK0, DCLK90, DCLK180 및 DCLK270) 클럭 신호를 예시한다. (DCLK0 및 DCLK180) 신호는 상보적이다. 도 7은 피드백 클럭 신호 (clk_fb)로서 제공된 (PLLCK0 및 PLLCK180) 클럭 신호를 추가로 예시한다. (PLLCK0 및 PLLCK180) 클럭 신호도 또한 상보적이다. PLL(600)의 잠금된 상태는 (PLLCK0) 클럭 신호와 동일한 위상 및 주파수를 갖는 (DCLK0) 클럭 신호 및 (PLLCK180) 클럭 신호와 동일한 위상 및 주파수를 갖는 (DCLK180) 클럭 신호에 의해 반영된다. 전술한 바와 같이, PLL(600)이 잠금된 때, VCO(630)에 의해 제공되는 8 개의 위상 클럭 신호 (예를 들어, PLLCK0, PLLCK45, PLLCK90, PLLCK135, PLLCK180, PLLCK225, PLLCK270, PLLCK315)는 기준 클럭 신호 (clk_ref)와 동위상이고, 기준 클럭 신호의 클럭 주파수와 동일한 큰 클럭 주파수를 갖는다. 도 7에 예시된 바와 같이, (PLLCK0, PLLCK45, PLLCK90, PLLCK135, PLLCK180, PLLCK225, PLLCK270, 및 PLLCK315) 클럭 신호의 클럭 에지는 (DCLK0, DCLK180) 클럭 신호의 클럭 에지와 정렬되며, (DCLK0, DCLK180) 클럭 신호의 클럭 주파수와 동일한 클럭 주파수를 갖는다.
(PLLCK0, PLLCK45, PLLCK90, PLLCK135, PLLCK180, PLLCK225, PLLCK270, 및 PLLCK315) 클럭 신호는 서로에 대해 상대적 위상(예를 들어, 0 도, 45 도, 90 도, 135 도, 180 도, 215 도, 270, 및 315 도)을 가진다. (PLLCK) 클럭 신호는 논리 회로(535)에 제공되어 8 개의 (PLLCK) 클럭 신호의 논리 연산에 기초하여 4 개의 (XORCK) 클럭 신호를 제공한다. 도 7은 XOR 논리 연산에서 기인한 (XORCK) 클럭 신호를 예시한다. 예를 들어, XORCK0 = PLLCK0 xor PLLCK90; XORCK90 = PLLCK45 xor PLLCK135; XOR180 = PLLCK90 xor PLLCK180; 및 XOR270 = PLLCK270 xor PLLCK225. (XORCK0, XORCK90, XORCK180, XORCK270) 클럭 신호들은 8 개의 (PLLCK) 클럭 신호의 2 배 클럭 주파수 (및 (WCK) 클럭 신호와 동일한 주파수)를 갖고, 판독 데이터 출력 회로(118) 및 기록 데이터 입력 회로(120)를 더 높은 주파수에서 예를 들어, QDR 모드에서 동작시키는데 사용될 수 있다.
도 8a는 본 개시의 일 실시예에 따른 클럭 분주 회로(800)의 개략도이다. 클럭 분주 회로(800)은 상보적인 입력 클럭 신호 (CLKP 및 CLKN)를 수신하는 4 개의 위상 클럭 분주 회로(810)를 포함하고 4 개의 클럭 신호 (CLKP0, CLKP90, CLKP180, 및 CLKP270)를 제공한다. 4 개의 (CLKP) 클럭 신호들은 서로에 대해 상대적 위상을(즉, 4 개의 위상 클럭 신호) 갖는다. 예를 들어, (CLKP0) 클럭 신호는 0도이고, (CLKP90)는 (CLKP0) 클럭 신호로부터 90도 위상차가 있고, (CLKP180) 클럭 신호는 (CLKP0) 클럭 신호로부터 180도 위상차가 있고, 및 (CLKP270) 클럭 신호는 (CLKP0)클럭 신호로부터 270도 위상차가 있다. 4 개의 위상 (CLKP) 클럭 신호는 (CLKP 및 CLKN) 클럭 신호의 클럭 주파수보다 낮은 클럭 주파수를 갖는다. 예를 들어, 일 실시예에서, (CLKP0, CLKP90, CLKP180 및 CLKP270) 클럭 신호는 (CLKP 및 CLKN) 클럭 신호의 클럭 주파수의 1/2 인 클럭 주파수를 갖는다.
클럭 분주 회로(800)는 일 실시예에서, 클럭 분주 회로(124) 및 클럭 분주 회로(134)를 위해 사용될 수 있다. (CLKP 및 CLKN) 클럭 신호는 (DCLK 및 DCLKF) 클럭 신호일 수 있고, 4 개의 (CLKP) 신호는 클럭 분주 회로(800)가 클럭 분주 회로(124)를 위해 사용될 때 (DCLK0, DCLK90, DCLK180 및 DCLK270) 클럭 신호일 수 있다. (CLKP 및 CLKN) 클럭 신호는 두 개의 (PLLCK) 클럭 신호들일 수 있고, 클럭 분주 회로(800)가 클럭 분주 회로(134)를 위해 사용될 때 4 개의 (CLKP) 신호들은 (DIVCK0, DIVCK90, DIVCK180 및 DIVCK270) 클럭 신호일 수 있다.
위상 클럭 분주 회로(810)는 클럭 분주 스테이지(clock divider stage)(814 및 818)를 포함한다. 클럭 분주 스테이즈들(814 및 818)은 (CLKP 및 CLKN) 신호를 수신하고, 4 개의 위상 클럭 신호 들 중 2개를 제공한다. 클럭 분주 스테이지(814)는 (CLKP90 및 CLKP270) 클럭 신호를 제공하고 및 클럭 분주 스테이지(818)는 (CLKP0 및 CLK180) 클럭 신호를 제공한다. 클럭 분주 회로(800)은 위상 클럭 분주 회로(810)에 바이어스 전류를 제공하는 바이어스 회로(830)을 더 포함한다. 바이어스 회로(830)에 의해 제공된 바이어스 전류는 4 개의 위상 클럭 분주 회로(810)를 동작시키려고 바이어싱시킨다.
동작시에, (CLKP 및 CLKN) 클럭 신호는 클럭 분주 스테이지들(814 및 818)로의 바이어스 회로(830)으로부터의 바이어스 전류의 커플링을 제어한다. (CLKP 및 CLKN) 클럭 신호가 바이어스 전류의 커플링을 제어할 때, 클럭 분주 스테이지(814)는 (CLKP90 및 CLKP270) 클럭 신호를 제공하고 클럭 분주 스테이지(818)는 (CLKP0 및 CLKP180) 클럭 신호들을 제공한다. 도 8b는 본 개시의 일 실시예에 따른 클럭 분주 회로(800)의 동작 동안의 다양한 클럭 신호를 나타내는 타이밍도이다. (CLKP 및 CLKN) 클럭 신호는 상보적인 클럭 신호로서 도시된다. (CLKP0, CLKP90, CLK180 및 CLK270)은 도시된 바와 같이, 4 개의 위상 (CLKP) 클럭 신호의 상승 클럭 에지가 90도 위상차를 가짐으로써 (및 4 개의 위상 (CLKP) 클럭의 하강 클럭 에지가 90도 위상차를 가짐), 서로 90도 위상 관계를 가진다. (CLKP0, CLKP90, CLKP180 및 CLKP270) 클럭 신호는 (CLKP 및 CLKN) 클럭 신호의 클럭 주파수의 1/2인 클럭 주파수를 가진다.
도 9a는 본 개시의 일 실시예에 따른 판독 데이터 출력 회로(900)의 블록도이다. 판독 데이터 출력 회로(900)는 4 개의 위상 클럭 신호가 제공된다. 4 개의 클럭 신호들(pllclk_0, pllclk_90, pllclk_180, pllclk_270)은 서로 상대적인 90도 위상 관계를 가질 수 있다. 예를 들어, (pllclk_0)은 0도일 수 있고, (pllclk_90)은 90도일 수 있고, (pllclk_180)은 180도일 수 있고, (pllclk_270)은 270도일 수 있다. 판독 데이터 출력 회로(900)는 일 실시예에서 판독 데이터 출력 회로(118)를 위해 사용될 수 있다. 이러한 실시예에서, 판독 데이터 출력 회로(900)에 제공된 (pllclk_0, pllclk_90, pllclk_180 및 pllclk_270) 클럭 신호는 4 개의 위상 클럭 신호 (IO0, IO90, IO180 및 IO270)일 수 있다.
판독 데이터 출력 회로(900)는 시프트 레지스터(shift register)(910)와 시프트 레지스터(920)를 포함한다. 시프트 레지스터(910)는 제 1 클럭 신호 (pllclk_i 또는 pllclk_j)를 수신하고 시프트 레지스터(920)는 제 1 클럭 신호 (i = 0, j = 180)에 비해 90 도의 위상을 갖는 제 2 클럭 신호 (pllclk_(i+90) 또는 pllclk_(j + 90))를 수신한다. 예를 들어, 시프트 레지스터(910)는 (pllclk_0) 클럭 신호를 수신할 수 있고, 시프트 레지스터(920)는 (pllclk_90) 클럭 신호를 수신할 수 있다. 대안으로, 시프트 레지스터(910)는 (pllclk_180) 클럭 신호를 수신할 수 있고, 시프트 레지스터(920)는 (pllclk_270) 클럭 신호를 수신할 수 있다. 각각의 시프트 레지스터는 병렬로 데이터 비트를 로딩하고, 개별 PLL 클럭 신호에 응답하여 직렬로 데이터 비트를 제공하도록 구성된다. 일 실시예에서, 8 비트의 데이터가 시프트 레지스터(910)에 제공되고, 8 비트의 데이터가 시프트 레지스터(920)에 제공된다. 이러한 실시예에서, 판독 데이터 출력 회로(900)는 16비트의 데이터를 병렬로 수신하고, (pllclk) 클럭 신호들에 응답하여 직렬로 16비트 데이터를 제공한다 (시프트 레지스터(910)으로부터의 8 비트 및 시프트 레지스터(920)으로부터의 8 비트). 4 비트의 데이터가 (pllclk) 클럭 신호의 클럭 사이클마다 제공되며, 전체16 비트의 데이터는 (pllclk) 클럭 신호의 4 클럭 사이클에 걸쳐 제공된다. 판독 데이터 출력 회로(900)는 XOR 논리 회로(930)에 의해 제공된 제어 신호에 기초하여 시프트 레지스터(910) 또는 시프트 레지스터(920)의 출력을 제공하는 멀티플렉서(940)를 더 포함한다. XOR 논리 회로(930)는 제 1 클럭 신호 및 제 2 클럭 신호 (예를 들어, pllclk0 및 pllclk90; 또는 pllclk180 및 pllclk270)를 수신하고 그리고 제어 신호를 멀티플렉서(940)에 제공하기 위해 클럭 신호에 대해 배타적 논리합(exclusive-OR) 연산을 수행한다.
동작시, 데이터 비트는 병렬로 시프트 레지스터(910 및 920)에 로딩되고, 개별 PLL 클럭 신호에 응답하여 직렬로 시프트 레지스터(91 0 및 920) 밖으로 시프트된다. XOR 논리 회로(930)는 (pllclk) 클럭 신호의 클럭 주파수보다 두 배 빠른 주파수에서 하이 논리 레벨와 로우 논리 레벨 사이에 스위칭하는 제어 신호를 제공한다. 결과적으로, 멀티플렉서(940)는 (pllclk) 클럭 신호의 클럭 사이클마다 4 비트의 데이터를 직렬로 제공하도록 시프트 레지스터(910 및 920) 사이에서 앞뒤로 스위칭하도록 제어된다.
도 2 및 5를 참조하면, IO 클럭 신호가 (WCK) 클럭 신호의 클럭 주파수의 1/2인 클럭 주파수를 갖는 경우 (예를 들어, 데이터 클럭 타이밍 회로(130 및 530)가 DDR 모드에 있다), (WCK) 클럭 신호의 클럭 사이클마다 2 비트의 데이터가 판독 데이터 출력 회로(900)에 의해 제공된다. IO 클럭 신호가 (WCK) 클럭 신호와 동일한 클럭 주파수를 갖는 클럭 주파수를 갖는 경우 (예를 들어, 데이터 클럭 타이밍 회로(130 및 530)은 QDR 모드에 있다), (WCK) 클럭 신호의 클럭 사이클마다 판독 데이터 출력 회로(900)에 의해 4 비트의 데이터가 제공된다.
도 9b는 본 개시의 일 실시예에 따른 시프트 레지스터(950)의 블록도이다. 일 실시예에서 시프트 레지스터(950)는 시프트 레지스터(910 및 920)로서 사용될 수 있다. 시프트 레지스터(950)는 시프트 레지스터(952)와 시프트 레지스터(954)를 포함한다. 시프트 레지스터(952 및 954) 각각은 병렬로 데이터 비트를 수신하고 개별 (pllclk) 클럭 신호에 응답하여 직렬로 데이터 비트를 제공한다. 예를 들어, 일 실시예에서, 시프트 레지스터(952)는 4 비트의 데이터를 병렬로 수신하고, (pllclk_i)클럭 신호에 응답하여 직렬로 4 비트의 데이터를 제공하고, 시프트 레지스터(954)는 4 비트의 데이터를 병렬로 수신하고, (pllclk_(i + 180)) 클럭 신호에 응답하여 직렬로 4 비트 데이터를 제공한다. 시프트 레지스터(952)는 (pllclk_i) 클럭 신호를 수신할 수 있으며, 여기서 i는 0 또는 90 일 수 있고, 시프트 레지스터(954)는 (pllclk_(i + 180)) 클럭 신호를 수신할 수 있다. 예를 들어, 시프트 레지스터(952)가 (pllclk_0) 클럭 신호를 수신하는 경우, 시프트 레지스터(954)는 (pllclk_180) 클럭 신호를 수신하고; 시프트 레지스터(952)가 (pllclk_90) 클럭 신호를 수신하는 경우, 시프트 레지스터(954)는 (pllclk_270) 클럭 신호를 수신한다. 멀티플렉서(956)는 시프트 레지스터(954)에 제공된 (pllclk) 클럭 신호 (즉, pllclk_ (i + 180))에 의해 제어되는 대로 시프트 레지스터(952) 또는 시프트 레지스터(954)로부터의 데이터 비트를 제공한다.
동작시에, 시프트 레지스터(950)는 병렬로 데이터 비트를 수신하고, (pllclk_i 및 pllclk_(i + 180)) 클럭 신호에 따라 데이터 비트를 직렬로 제공한다. (pllclk) 클럭 신호는 데이터 비트가 시프트 레지스터(952 및 954)를 통해 시프트될 때 시프트 레지스터(952 및 954)로부터의 데이터 비트를 교번하여 제공하도록 멀티플렉서(956)를 제어한다. 그 결과, 시프트 레지스터(950)는 (pllclk) 클럭 신호의 클럭 사이클마다 2 비트의 데이터를 제공한다.
도 9c는 본 개시의 일 실시예에 따른 시프트 레지스터(960)의 블록도이다. 시프트 레지스터(960)는 시프트 레지스터(952 및 954)로서 사용될 수 있다. 시프트 레지스터(960)는 병렬로 데이터 비트를 수신하고, (pllclk_i) 클럭 신호에 응답하여 직렬로 데이터 비트를 제공한다. 시프트 레지스터(960)는 5개의 D-플립 플롭(DFF)(970(0)-970(4))와 4 개의 멀티플렉서들(972(0)-972(3))를 포함한다. 각각의 멀티플렉서는 로드 레지스터 제어 신호에 의해 제어되어 개별 데이터 비트 또는 개별 DFF(970)의 출력을 제공한다. DFF(970(0)-970(4)) 각각은 (pllclk_i) 클럭 신호에 (여기서, i는 0, 90, 180 또는 270일 수 있다)에 응답하여 입력에 기반된 출력을 제공한다.
동작시, 멀티플렉서(972)는 로드 레지스터 제어 신호가 제 1 논리 값 (예를 들어, 하이 논리 레벨)을 가질 때 대응하는 DFF(970)에 개별 데이터 비트를 제공한다. 예를 들어,로드 레지스터 제어 신호가 하이 논리 레벨일 때, 멀티플렉서(972(0))는 DFF(970(0))에 비트<0>를 제공하고, 멀티플렉서(972(1))는 DFF(970(1))에 비트<1>를 제공하고, 멀티플렉서(972(2))는 DFF(970(2))에 비트<2>를 제공하고, 및 멀티플렉서(972(3))는 DFF(970(3))에 비트<3>를 제공한다. 각각의 멀티플렉서(972)로부터의 데이터 비트의 값은 (pllclk) 클럭 신호가 하이 클럭 레벨로 변화할 때 DFF(970)에 의해 출력된다. 로드 레지스터 제어 신호는 제 2 논리 레벨(예를 들어, 로우 논리 레벨)로 변경되고, 멀티플렉서(970)는 이전 DFF(970)로부터 출력을 제공한다. (pllclk) 클럭 신호가 하이 클럭 레벨과 로우 클럭 레벨사이에 변화할 때, 데이터 비트는 DFF(970)들 통해 시프트되어 직렬로 데이터 비트를 제공한다. 1 비트의 데이터가 (pllclk) 클럭 신호의 클럭 사이클마다 제공된다.
최종 비트의 데이터가 제공된 후, 로드 레지스터 제어 신호를 제 1 논리 레벨로 변경함으로써 데이터의 새로운 개별 비트가 로딩될 수 있다. DFF(970)는 DFF(970(4))에 제공된 홀드 패턴 신호를 원하는 논리 값으로 변경하고, DFF970(3), DFF970(2), DFF970(1), 그런다음 DFF970(0))를 통해 논리 값을 시프트시키기 위해 (pllclk) 클럭 신호를 클럭킹(clock)함으로써 알려진 논리 값의 출력을 제공하도록 리셋될 수 있다.
도 9d는 시프트 레지스터(900), 시프트 레지스터(950), 시프트 레지스터(960)에 의한 서로에 관한 데이터의 비트의 출력의 타이밍을 예시하는 타이밍도이다. 일반적으로, 시프트 레지스터(900)는 (pllclk) 신호의 클럭 사이클 마다 4 비트의 데이터를 제공하고, 시프트 레지스터(950)는 (pllclk) 신호의 클럭 사이클 마다 2 비트의 데이터를 제공하고, 시프트 레지스터(960)는 (pllclk) 신호의 클럭 사이클 마다 1 비트의 데이터를 제공한다.
도 10은 본 개시의 일 실시예에 따른 기록 데이터 입력 회로(1000)의 블록도이다. 기록 데이터 입력 회로(1000)는 직렬로 데이터 비트(즉, 연속적인 단일 비트)를 수신하고 내부 데이터 D를 샘플러 회로(1020)에 직렬로 제공하도록 구성된 수신기 회로(1010)를 포함한다. 샘플러 회로(1020)는 4 개의 클럭 신호 (pllclk_0, pllclk_90, pllclk_180, pllclk_270)를 추가로 수신한다. 4 개의 클럭 신호 (pllclk)는 서로에 상대적인 90도 위상 관계를 가진다. 예를 들어, (pllclk_0)은 0도일 수 있고, (pllclk_90)은 90도일 수 있고, (pllclk_180)은 180도일 수 있고, (pllclk_270)은 270도일 수 있다. 기록 데이터 입력 회로(1000)는 일 실시예에서 기록 데이터 입력 회로(120)를 위해 사용될 수 있다. 이러한 실시예에서, 기록 데이터 입력 회로(1000)에 제공된 (pllclk_0, pllclk_90, pllclk_180 및 pllclk_270) 클럭 신호는 4 개의 위상 클럭 신호 (IO0, IO90, IO180 및 IO270)일 수 있다. 샘플러 회로(1020)는 직렬로 제공된 내부 데이터 D를 샘플링하고, 4 개의 (pllclk) 클럭 신호에 응답하여 샘플링 데이터 SD를 제공한다. 샘플러 회로(1020)는 4 개의 (pllclk) 클럭 신호 각각의 상승 에지마다 내부 데이터 D의 1 비트를 샘플링하고 4 비트를 병렬로 제공한다.
도 11은 본 개시의 일 실시예에 따른, 샘플링 회로(1020)에 의해 제공된 샘플링된 데이터 SD 및 수신기 회로(1010) 로부터의 직렬로 제공된 내부 데이터 D의 (pllclk) 클럭 신호의 상대적인 타이밍을 예시하는 도면이다. 도 11에 도시된 실시예에서는, 수신기 회로(1010)는 16 비트의 데이터를 직렬로 수신하고, 대응하는 16비트의 내부 데이터 D를 직렬로 제공한다. (pllclk) 클럭 신호의 클럭 사이클 마다 4 비트의 내부 데이터 D가 제공되고, 샘플러 회로(1020)는 4 비트의 샘플링된 데이터 SD를 병렬로 제공하고, 각 비트는 (pllclk) 클럭 신호의 1 클럭 사이클에 걸쳐 제공된다. 수신기 회로(1010)가 내부 데이터 D를 직렬로 제공할 때, (pllclk_0) 클럭 신호의 상승 에지는 샘플러 회로(1020)가 내부 데이터 D의 데이터 비트 0을 샘플링하고 (pllclk_0) 클럭 신호의 1 클럭 사이클에 걸쳐 샘플링된 데이터 비트 0을 제공하게 한다. (pllclk_90) 클럭 신호의 상승 에지는 샘플러 회로(1020)가 내부 데이터 D의 데이터 비트 1을 샘플링하고, (pllclk_90) 클럭 신호의 1 클럭 사이클에 걸쳐 샘플링된 데이터 비트 1을 제공하게 한다. (pllclk_180) 클럭 신호의 상승 에지는 샘플러 회로(1020)가 내부 데이터 D의 데이터 비트 2를 샘플링하고, (pllclk_180) 클럭 신호의 1 클럭 사이클에 걸쳐 샘플링된 데이터 비트 2를 제공하게 한다. (pllclk_270) 클럭 신호의 상승 에지는 샘플러 회로(1020)가 내부 데이터 D의 데이터 비트 3을 샘플링하고, (pllclk_270) 클럭 신호의 1 클럭 사이클에 걸쳐 샘플링된 데이터 비트 3을 제공하게 한다. (pllclk_0) 클럭 신호의 다음 상승 에지는 샘플러 회로(1020)가 내부 데이터 D의 데이터 비트 4를 샘플링하게 하고, (pllclk_0) 클럭 신호의 1 클럭 사이클에 걸쳐 샘플링된 데이터 비트 4를 제공하게 한다. 내부 데이터 D의 샘플링과, (pllclk_0, pllclk_90, pllclk_180 및 pllclk_270) 클럭 신호의 상승 에지에 응답하여 대응하는 샘플링된 데이터 비트를 제공하는 것은 직렬로 제공된 내부 데이터 D의 16 비트가 샘플링될 때까지 계속된다 ((pllclk) 클럭 신호들의 4 클럭 사이클에 걸쳐).
도 11에 도시된 바와 같이, 샘플러 회로(1020)는 16 비트의 내부 데이터 D, (pllclk) 클럭 신호의 클럭 사이클 마다 4 비트의 데이터를 직렬로 수신하고, 4 비트의 샘플링된 데이터 SD를 병렬로, (pllclk) 클럭 신호의 1 클럭 사이클에 걸쳐 샘플링된 데이터의 각각의 비트가 제공된다.
도 10을 참고로 하여, 샘플링된 데이터 SD는 직렬-병렬(S2P) 회로(1030)에 제공된다. S2P 회로(1030)는 4 (pllclk) 클럭 신호 및 기록 인에이블 신호(wren)을 추가로 수신한다. 4 개의 지연된 (pllclk) 클럭 신호는 또한 S2P 회로(1030)에 제공된다. 4 개의 지연된 (pllclk) 클럭 신호는 4 개의 (pllclk) 클럭 신호를 지연시키는 지연 회로(1040)에 의해 제공된다. S2P 회로(1030)는 (pllclk) 클럭 신호에 응답하여 샘플링된 데이터 SD를 수신하고, 활성 기록 인에이블 신호(wren)에 응답하여 대응하는 데이터 비트를 병렬로 제공한다. 본 개시의 일 실시예에서, 16비트의 샘플링된 데이터 SD는 S2P 회로(1030)에 의해 수신된다. 16비트의 샘플링된 데이터 SD는 (pllclk) 클럭 신호의 각각의 클럭 사이클에 대하여 도 11를 참고로 앞에서 설명된 바와 같이 (pllclk) 신호의 4 클럭 사이클에 걸쳐 4 비트로 병렬로 수신된다. 16비트의 샘플 데이터 SD가 S2P 회로(1030)에 의해 수신된 후에, 16개의 대응하는 데이터의 비트들은 기록 인에이블 신호(wren)의 활성화에 의해 병렬로 제공된다.
요약하여, 기록 데이터 입력 회로(1000)는 직렬로 데이터의 비트(예를 들어, (pllclk) 클럭 신호의 클럭 사이클 마다 4 비트의 데이터)를 수신하고 대응하는 데이터 비트를 병렬로 제공한다. 일 실시예에서, 16 비트의 데이터는 (pllclk) 클럭 신호의 4 클럭 사이클에 걸쳐 기록 데이터 입력 회로(1000)에 의해 수신되고, 16 개의 대응하는 데이터 비트가 병렬로 그 후에 제공된다. 전술한 바와 같이, 기록 데이터 입력 회로(1000)에 제공되는 (pllclk_0, pllclk_90, pllclk_180 및 pllclk_270) 클럭 신호는 4 개의 위상 클럭 신호 (IO0, IO90, IO180 및 IO270) 일 수 있다. IO 클럭 신호는 예를 들어 클럭 분주 회로에 의해 제공될 수 있다. IO 클럭 신호는 제 1 모드(예를 들어, DDR 모드)에서 제 1 클럭 주파수를 가질 수 있고, 제 2 모드(예를 들어, QDR 모드)에서 더 높은 제 2 클럭 주파수를 가질 수 있다.
도 12는 본 발명 의 실시예에 따른 직렬-병렬(S2P) 회로(1200)의 블록도이다. S2P 회로(1200)는 일 실시예에서 S2P 회로(1030)를 위해 사용될 수 있다. S2P 회로(1200)는 직렬-입력-병렬-출력(SIPO : serial-in-parallel-out) 회로(1210, 1220, 1230,및 1240)를 포함한다. 각각의 SIPO 회로는 4 개의 (pllclk) 클럭 신호들 중 개별 클럭 신호를 수신한다. 도 12에 도시된 바와 같이, SIPO 회로(1210)는 (pllclk_0) 클럭 신호를 수신하고, SIPO 회로(1220)는 (pllclk_90) 클럭 신호를 수신하고, SIPO 회로(1230)는 (pllclk_180) 클럭 신호를 수신하고, SIPO 회로(1240)는 (pllclk_270) 클럭 신호를 수신한다. 각각의 SIPO 회로는 개별 (pllclk) 클럭 신호에 응답하여 4비트의 샘플링된 데이터 SD를 직렬로 수신하고, 4 개의 대응하는 비트를 병렬로 제공한다. 예를 들어, S2P 회로(1200)가 (pllclk) 클럭 신호들의 각각의 클럭 사이클 및 (pllclk) 신호의 4 클럭 사이클에 걸쳐 병렬로 4 비트로서 16 비트의 샘플링된 데이터 SD를 수신하는 실시예에서, 각각의 SIPO 회로는 4 비트의 샘플링된 데이터를 직렬로 수신하고 대응하는 4 비트의 데이터를 병렬로 제공한다. 4 개의 SIPO 회로(1210, 1220, 1230, 1240)는 총 16 비트의 데이터를 병렬로 제공한다.
도 13a는 본 개시의 실시예에 따른 직렬-입력-병렬-출력(SIPO) 회로(1300)의 블록도이다. SIPO 회로(1300)는 SIPO 회로(1210, 1220, 1230, 및 1240)를 위해 사용될 수 있다. SIPO 회로(1300)는 (pllclk) 클럭 신호를 수신하고 포인터 신호들 (iptr<0>, iptr<1>, iptr<2>, 및 iptr<3>)을 제공하는 포인터 카운터 회로(1310)를 포함한다. 포인터 카운터 회로(1310)는 (pllclk) 클럭 신호에 응답하여 하나의 활성 포인터 신호를 순차적으로 제공한다. SIPO 회로(1300)는 SIPO 블록(1320)을 더 포함한다. SIPO 블록은 래치(1330(0)-1330(3) 및 1340(0)-1340(3)) 및 버퍼(1350(0)-1350(3))를 포함한다. 래치(1330(0))는 활성 포인터 신호 (iptr<0>)에 응답하여 데이터를 래치하여 제공하고, 래치(1330(1))는 활성 포인터 신호 (iptr<1>)에 응답하여 데이터를 래치하여 제공하고, 래치(1330(2))는 활성 포인터 신호 (iptr<2>)에 응답하는 데이터를 래치하여 제공하고, 래치(1330(3))는 활성 포인터 신호 (iptr<3>)에 응답하여 데이터를 래치하여 제공한다. 래치들(1340(0)-1340(3))은 래치하고 활성 포인터 신호 (iptr<3>)에 응답하여 개별 데이터를 제공한다. 버퍼(1350(0)-1350(3))는 활성 기록 인에이블 신호(wren)에 의해 동시에 활성화되어 래치(1340(0)-1340(3))의 데이터에 대응하는 데이터(BP0-BP3)을 병렬로 출력한다.
도 13b는 본 개시의 일 실시예에 따른 SIPO 회로(1300)의 동작 동안에 다양한 신호를 예시하는 타이밍도이다. 도 13b에 도시된 다양한 신호는 도 12의 SIPO 회로(1210)로서 사용될 때 SIPO 회로(1300)에 대한 것이다.
도 10 및 도 11을 참조하여 앞서 설명된 바와 같이, 샘플링된 데이터 SD의 비트들의 비트 0, 비트 4, 비트 8 및 비트 C는 (pllclk_0) 클럭 신호의 4 클럭 사이클에 걸쳐 샘플러 회로(1020)에 의해 제공된다. 도 13b를 참조하여, 시간 T0에서 (pllclk_0) 클럭 신호의 상승 에지는 포인터 카운터 회로(1310)가 활성 포인터 신호 (iptr<0>)를 제공하게 하여 래치(1330(0))이 샘플링 된 데이터 SD의 비트 0을 래치하게 하고 래치(1340(0))에 동일하게 제공한다. 시간 T1에서의 (pllclk_0) 클럭 신호의 상승 에지는 포인터 카운터 회로(1310)가 활성 포인터 신호 (iptr<1>)를 제공하게 하여 래치(1330(1))가 샘플링된 데이터 SD의 비트 4를 래치하게 하여 래치(1340(1))에 동일하게 제공한다. 시간 T2에서의 (pllclk_0) 클럭 신호의 상승 에지는 포인터 카운터 회로(1310)가 활성 포인터 신호 (iptr<2>)를 제공하게 하여 래치(1330(2))가 샘플링된 데이터 SD의 비트 8를 래치하게 하여 래치(1340(2))에 동일하게 제공한다. 시간 T3에서의 (pllclk_0) 클럭 신호의 상승 에지는 포인터 카운터 회로(1310)가 활성 포인터 신호 (iptr<3>)를 제공하게 하여 래치(1330(3))가 샘플링된 데이터 SD의 비트 C를 래치하게 하여 래치(1340(3))에 동일하게 제공한다. 시간 T3에서 (pllclk_0) 클럭 신호의 상승 에지는 또한 래치(1340(0)-1340(3))가 개별 입력 데이터를 래치하여 제공하고 개별 버퍼(1350(0)-1350(3)에 동일하게 제공한다. 시간 T4에서 (pllclk_0) 클럭 신호의 상승 에지는 기록 인에이블 신호(wren)가 버퍼들(1350(0)-1350(3))을 활성화하게 하여 데이터의 개별 비트를 제공한다. 이전의 예에 도시된 바와 같이, SIPO 회로(1300)에 직렬로 제공된 4비트의 샘플링된 데이터는 (pllclk) 클럭 신호에 응답하여 래치되고 그런 다음 병렬로 제공된다.
도 14는 본 개시의 일 실시예에 따른 명령 버퍼(1400)의 블록도이다. 명령 버퍼(1400)는 FIFO(first-in, first-out) 버퍼로서 구현될 수 있다. 명령 버퍼(1400)는 입력 포인터 카운터 회로(1410) 및 출력 포인터 카운터 회로(1420)를 포함한다. 입력 포인터 카운터(1410)는 상보적인 클럭 신호들 (clk_int 및 clk_inf)을 수신하고, 입력 포인터 카운터 리셋 신호 (reset_inp)을 추가로 수신한다. 입력 포인터 카운터 회로(1410)는 (clk_int 및 clk_inf) 클럭 신호들에 응답하여 활성 입력 포인터 신호 (inp_pointer)를 제공한다. 예를 들어, (clk_int 및 clk_inf) 클럭 신호의 제 1 클럭 천이(transition) (예를 들어, (clk_int) 클럭 신호는 하이 클럭 레벨로 천이되고, (clk_inf) 클럭 신호는 로우 클럭 레벨로 천이된다)에 응답하여, 입력 포인터 카운터 회로(1410)는 활성 (inp_pointer<0>) 신호를 비활성인 모든 다른 (inp_pointer) 신호에 제공한다. (clk_int 및 clk_inf) 클럭 신호의 제 2 클럭 천이에 응답하여, 입력 포인터 카운터 회로(1410)는 활성 (inp_pointer<1>) 신호를 비활성인 모든 다른 (inp_pointer) 신호에 제공한다. 다음 클럭 천이는 활성(inp_pointer<2>)신호 등으로 귀결된다. 본 개시의 일 실시예에서, 입력 포인터 신호는 5개의 입력 포인터 신호들(inp_pointer<0>, inp_pointer<1>, inp_pointer<2>, inp_pointer<3> 및 inp_pointer<4>)을 포함한다.입력 포인터 카운터 회로(1410)는 활성 리셋 신호 (reset_inp)에 의해 알려진 상태로 리셋된다(예를 들어, 비활성인 모든 다른 (inp_pointer) 신호에 활성 (inp_pointer<0>)신호를 제공하여).
출력 포인터 카운터 회로(1420)는 상보적인 클럭 신호들(clk_outt 및 clk_outf)를 수신하고, 출력 포인터 카운터 리셋 신호 (reset_outp)를 추가로 수신한다. 출력 포인터 카운터 회로(1420)는 (clk_outt 및 clk_outf) 클럭 신호에 응답하여 활성 출력 포인터 신호 (outp_pointer)를 제공한다. 예를 들어, (clk_outt 및 clk_outf) 클럭 신호들의 제 1 클럭 천이들 (예컨대, (clk_outt) 클럭 신호는 하이 클럭 레벨로 천이하고, (clk_outf) 클럭 신호는 로우 클럭 레벨로 천이한다)에 응답하여, 출력 포인터 카운터 회로(1420)는 활성 (outp_pointer<0>) 신호를 비활성인 다른 모든 (outp_pointer) 신호에 제공한다. (clk_outt 및 clk_outf) 클럭 신호의 제 2 클럭 천이에 응답하여, 출력 포인터 카운터 회로(1420)는 활성(outp_pointer<1>) 신호를 비활성인 모든 다른 (outp_pointer) 신호들에 제공한다. 다음 클럭 천이는 활성(outp_pointer<2>)신호 등으로 귀결된다. 본 개시의 일 실시예에서, 입력 포인터 신호는 5개의 입력 포인터 신호들(outp_pointer<0>, outp_pointer<1>, outp_pointer<2>, outp_pointer<3> 및 outp_pointer<4>)을 포함한다. 출력 포인터 카운터 회로(1420)는 활성 리셋 신호 (reset_outp)에 의해 알려진 상태로 리셋된다(예를 들어, 비활성인 모든 다른 (outp_pointer) 신호에 활성 (outp_pointer<0>)신호를 제공하여).
입력 및 출력 포인터 신호들이 버퍼 블럭(1430)에 제공된다. 버퍼 블록(1430)은 활성 입력 포인터 신호에 응답하여 버퍼링된 입력 명령 (command_in)을 수신하고, 활성 출력 포인터 신호에 응답하여 버퍼 블록(1430)에 의해 제공되는 명령 (command_out)을 수신한다. 이러한 방식으로, 명령은 (clk_int 및 clk_inf) 클럭 도메인의 타이밍에 따라 버퍼링되고, 명령은 (clk_outt 및 clk_outf) 클럭 도메인의 타이밍에 따라 제공된다. 버퍼 블록(1430)은 D-플립 플롭(DFF)(1440(0)-1440(4)) 및 버퍼(1450(0)-1450(4))를 포함한다. 일 실시예에서, 버퍼들(1450(0) 내지 1450(4))은 트라이스테이트(tristate) 버퍼일 수 있다. 트라이 스테이트 버퍼는 비활성화될 때 높은 임피던스를 가지며, 활성화될 때 입력을 기반으로 출력을 제공한다.
각각의 DFF(1440(0)-1440(4))는 입력 명령을 캡쳐하고 명령을 개별 버퍼(1450(0)-1450(4))에 제공하기 위해 개별 입력 포인터 신호 (inp_pointer)에 의해 클럭킹된다. 예를 들어, DFF(1440(0))은 명령 (즉, command_in)을 캡쳐하고, 입력 포인터 신호 (inp_pointer<0>)에 응답하여 명령을 버퍼(1450(0))에 제공하고, DFF(1440(1))은 명령 (즉, command_in)을 캡쳐하고, 입력 포인터 신호 (inp_pointer<1>)에 응답하여 명령을 버퍼(1450(1))에 제공하고, DFF(1440(2))는 명령 (즉, command_in)을 캡쳐하고, 입력 포인터 신호 (inp_pointer<2>)에 응답하여 명령을 버퍼(1450(2))에 제공한다. 각각의 버퍼(1450(0)-1450(4))는 개별 출력 포인터 신호 (outp_pointer)에 응답하여 활성화되고, 개별 DFF(1440)에 의해 제공된 대로 입력에서 명령을 제공한다. 예를 들어, 버퍼(1450(0))는 활성화되고 출력 포인터 신호 (outp_pointer<0>)에 응답하여 개별 명령을 제공하고, 버퍼(1450(1))는 활성화되고 출력 포인터 신호 (outp_pointer<1>)에 응답하여 개별 명령을 제공하고, 버퍼(1450(2))는 활성화되고 출력 포인터 신호 (outp_pointer<2>)에 응답하여 개별 명령을 제공한다.
도 14의 실시예에서, 명령 버퍼(1400)는 5의 깊이를 갖는다. 즉, 명령 버퍼(1400)는 가장 빠른 버퍼링된 명령을 통해 기록하기 전에 5 개의 명령을 버퍼링할 수 있다.
동작시, (command_in) 명령은 (clk_int 및 clk_inf) 클럭 신호에 응답하여 활성화된 DFF(1440) 중 하나에 의해 캡쳐된다. (clk_int 및 clk_inf) 클럭 신호는 입력 포인터 카운터 회로(1410)가 DFF(1440) 중 하나를 클럭킹시키는 활성 입력 포인터를 제공하여 (command_in) 명령을 캡쳐하게 한다. 입력 포인터는 순차적으로 활성화 되어, (clk_int 및 clk_inf) 클럭 신호가 하이 및 로우 클럭 레벨 사이에서 클럭킹됨에 따라 (command_in)명령이 DFF(1440)에 의해 캡쳐될 수 있다. 명령 버퍼(1400)는 (clk_outt 및 clk_outf) 클럭 신호들에 응답하여 출력 포인터 신호 (outp_pointer)로 버퍼(1450(0)-1450(4))의 활성화를 제어함으로써 래치(1440(0)-1440(4))로부터의 명령를 한번에 하나씩 제공한다. (clk_outt 및 clk_outf) 클럭 신호가 하이 및 로우 클럭 신호 사이에서 클럭킹될 때, 출력 포인터 카운터 회로(1420)는 개별 버퍼(1450)를 활성화하기 위해 활성 출력 포인터 신호 (outp_pointer)를 순차적으로 제공한다.
명령 버퍼(1400)은 판독 명령 버퍼(114)로서 사용될 수 있다 명령 버퍼(1400)가 판독 명령 버퍼(114)로서 사용되는 실시예에서, (clk_int 및 clk_inf) 클럭 신호는 내부 클럭 신호 (CACLK 및 CACLKF)일 수 있고 (clk_outt 및 clk_outf) 클럭 신호는 (BUFCLK 및 BUFCLKF) 클럭 신호일 수 있다. (command_in) 명령은 (RDCMD) 판독 명령일 수 있다. 명령 버퍼(1400)는 기록 명령 버퍼(114)로서 사용될 수 있다. 명령 버퍼(1400)가 기록 명령 버퍼(112)로서 사용되는 실시예에서, (clk_int 및 clk_inf) 클럭 신호는 내부 클럭 신호 (CACLK 및 CACLKF)일 수 있고 (clk_outt 및 clk_outf) 클럭 신호는 (BUFCLK 및 BUFCLKF) 클럭 신호일 수 있다. (command_in) 명령은 (WRCMD) 기록 명령일 수 있다.
도 15는 본 개시의 일 실시예에 따른 카운터 회로(1500)의 블록도이다. 카운터 회로(1500)는 상보적인 클럭 신호 (clk_0_i 및 clk_180_i)에 응답하여 하나의 활성값을 제공 하는 5-비트 카운터이다. 카운터 회로(1500)는 D-플립 플롭(DFF)(1510(0)-1510(4))을 포함한다. DFF(1510(0)-1510(4))는 (clk_0_i 및 clk180_i) 클럭 신호를 수신한다. 리셋 신호 (reset_n_i)는 공지된 값으로 카운터 회로를 리셋하기 위해 DFF(1510(4))에 제공된다. 본 개시의 일 실시예에서, 카운터 회로(1500)는 입력 포인터 카운터 회로(1410)를 위해 사용될 수 있고, 또한 출력 포인터 카운터 회로(1420)로서 사용될 수 있다. 이러한 실시예에서, 입력 포인터 카운터 회로(1410)의 입력으로서 사용하기 위한 (clk_0_i 및 clk180_i) 클럭 신호들은 (clk_int 및 clk_inf) 클럭 신호에 의해 제공되고, (reset_n_i)신호는 (reset_inp) 신호에 의해 제공된다. 카운터 회로(1500)가 입력 포인터 카운터 회로(1420)로 사용될 때, (clk_0_i 및 clk180_i) 클럭 신호는 (clk_outt 및 clk_outf) 클럭 신호에 의해 제공되고, (reset_n_i) 신호는 (reset_outp) 신호에 의해 제공된다.
동작시에, (clk_0_i 및 clk_180_i) 클럭 신호가 하이 클럭 레벨과 로우 클럭 레벨 사이에서 클럭킹될 때, 활성 값 (예를 들어, 하이 논리 레벨)은 DFF(1510(0)-1510(4))를 통해 전파되고, DFF(1510(4))에 도달할 때 랩 어라운드(wrap around)된다. 예를 들어, (clk_0_i) 클럭 신호의 제 1 상승 에지(및 (clk_180_i) 클럭 신호의 하강 에지)에 응답하여, DFF(1510(0))는 하이 논리 레벨 출력을 제공하고, 나머지 DFF(1510(1)-1510(4))는 로우 논리 레벨 출력을 제공한다(즉, 출력 카운트(cnt_0<4:0>)은 00001 이다). DFF(1510(0))의 하이 논리 레벨이 DFF(1510(1))의 입력에 또한 제공되고, DFF(1510(4))의 로우 논리 레벨이 DFF(1510(0))의 입력에 제공된다. (clk_0_i) 클럭 신호의 제 2 상승 에지 (및 (clk_180_i) 클럭 신호의 하강 에지)에 응답하여, DFF(1510(1))는 DFF(1510(0))로부터의 하이 논리 레벨 때문에 하이 논리 레벨 출력을 제공하고, 나머지 DFF들(1510(0) 및 1510(2)-1510(4))은 로우 논리 레벨 출력을 제공한다 (즉, 출력 카운트(cnt_0<4:0>)은 00010이다). DFF(1510(1))의 하이 논리 레벨은 또한 DFF(1510(2))의 입력에 제공되고 DFF(1510(0))의 로우 논리 레벨은 DFF(1510(1))의 입력에 제공된다. (clk_0_i) 클럭 신호의 제 3 상승 에지 (및 (clk_180_i) 클럭 신호의 하강 에지)에 응답하여, DFF(1510(2))는 DFF(1510(1))로부터의 하이 논리 레벨 때문에 하이 논리 레벨 출력을 제공하고, 나머지 DFF들(1510(0), 1510(1), 1510(3), 및 1510(4))은 로우 논리 레벨 출력을 제공한다 (즉, 출력 카운트(cnt_0<4:0>)은 00100이다). (clk_0_i 및 clk_180_i) 클럭 신호가 하이 및 로우 클럭 레벨 사이에서 계속해서 클럭킹함에 따라, 하이 논리 레벨 출력은 DFF를 통해 전파된다.
전술한 내용으로부터, 예시의 목적으로 특정예가 본 출원에 설명되었지만, 본 개시의 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 즉, 구체적인 예가 도면을 참조하여 설명되었지만, 그러나 이들 특정 예는 예시로서 제공되었으며, 본 개시의 범위를 특정 예로 제한하려는 것은 아니다. 예를 들어, 특정 수의 클럭 신호가 일부 도면에 대해 앞에서 설명되었다. 그러나, 특정 수의 클럭 신호는 단지 예로서 제공되었으며, 클럭 신호의 특정 수를 갖는 실시예에 대한 개시의 범위를 제한하지 않는다. 예를 들어, 도 2 및 도 5를 참조하면, 2 개의 명령 및 어드레스 클럭 신호 (CACLK, CACLKF) 및 2 개의 버퍼 클럭 신호 (BUFCLK, BUFCLKF)를 기록 및 판독 명령 버퍼(112 및 114)에 사용하기 보다는, 다른 실시예는 하나의 명령 어드레스 클럭 신호 및 하나의 버퍼 클럭 신호를 사용할 수 있다. 다른 예에서, 판독 데이터 출력 회로(118)는 16 비트의 데이터를 수신하는 것으로서 설명되고, 기록 데이터 입력 회로(120)는 16 비트의 데이터를 제공하는 것으로서 설명되며, 다른 실시예에서 판독 데이터 출력 회로는 더 큰 또는 더 적은 비트의 데이터를 수신할 수 있고, 기록 데이터 입력 회로는 더 크거나 더 적은 비트의 데이터를 제공할 수 있다. 일반적으로, 앞서 논의된 바와 같이, 특정 예의 세부 사항을 기술하는 것은 본 개시의 범위를 특정 예들로 제한하려는 것이 아니다. 따라서, 본 개시의 범위는 첨부된 청구 범위를 제외하고는 제한되어서는 안 된다.

Claims (26)

  1. 장치에 있어서,
    제 1 클럭 신호에 응답하여 판독 명령을 버퍼링하도록 구성되고, 제 2 클럭 신호에 응답하여 버퍼링된 판독 명령을 제공하도록 구성된 판독 명령 버퍼(read command buffer);
    상기 버퍼링된 판독 명령에 의해 활성화된 때 병렬로 복수 비트의 데이터를 수신하고, 입력/출력(IO) 클럭 신호에 응답하여 상기 복수 비트의 데이터를 직렬로 제공하도록 구성된 판독 데이터 출력 회로; 및
    제 1 모드에서 제 1 클럭 주파수를 갖는 상기 IO 클럭 신호를 제공하고, 제 2 모드에서 제 2 클럭 주파수를 갖는 상기 IO 클럭 신호를 제공하도록 구성되고, 상기 제 1 모드 및 제 2 모드에서 상기 제 1 클럭 주파수를 갖는 제 2 클럭 신호를 추가로 제공하도록 구성된 데이터 클럭 타이밍 회로를 포함하는, 장치.
  2. 제 1 항에 있어서, 상기 제 1 모드는 더블 데이터 레이트 모드(double data rate mode)이고, 상기 제 2 모드는 쿼드 데이터 레이트 모드(quad data rate mode)인, 장치.
  3. 제 1 항에 있어서, 상기 제 1 클럭 주파수는 상기 제 2 클럭 주파수의 1/2인, 장치.
  4. 제 1 항에 있어서, 상기 제 1 클럭 신호는 제 1 클럭 도메인에 있고, 상기 제 2 클럭 신호는 상기 제 1 클럭 도메인과 상이한 제 2 클럭 도메인에 있는, 장치.
  5. 제 1 항에 있어서, 상기 제 1 클럭 신호는 명령 및 어드레스 클럭 신호에 기초하고, 상기 제 2 클럭 신호는 상기 명령 및 어드레스 클럭 신호와 상이한 클럭 주파수를 갖는 기록 클럭 신호에 기초하는, 장치.
  6. 제 1 항에 있어서, 상기 데이터 클럭 타이밍 회로는 서로에 대해 상대적 위상을 갖는 4 개의 클럭 신호를 포함하는 IO 클럭 신호를 제공하도록 구성되는, 장치.
  7. 제 6 항에 있어서, 상기 4 개의 클럭 신호는 서로 90도 위상차가 있는, 장치.
  8. 제 1 항에 있어서,
    상기 제 1 클럭 신호에 응답하여 기록 명령을 버퍼링하고, 상기 제 2 클럭 신호에 응답하여 기록 명령을 제공하도록 구성된 기록 명령 버퍼; 및
    상기 기록 명령 버퍼로부터의 기록 명령에 의해 활성화될 때 복수 비트의 데이터를 직렬로 수신하고, 상기 입력/출력(IO) 클럭 신호에 응답하여 상기 복수 비트의 데이터를 병렬로 제공하도록 구성된 기록 데이터 출력 회로를 포함하는, 장치.
  9. 제 1 항에 있어서, 상기 제 1 클럭 신호는 상보적인(complementary) 클럭 신호들을 포함하고, 상기 제 2 클럭 신호들은 상보 클럭 신호들을 포함하는, 장치.
  10. 장치에 있어서,
    병렬로 판독 데이터를 수신하고 판독 명령에 의해 활성화될 때 입력/출력(IO) 클럭 신호들에 응답하여 상기 판독 데이터를 직렬로 제공하도록 구성된 판독 데이터 출력 회로;
    기록 데이터를 직렬로 수신하고 기록 명령에 의해 활성화될 때 상기 IO 클럭 신호에 응답하여 상기 기록 데이터를 제공하도록 구성된 기록 데이터 입력 회로; 및
    제 1 클럭 주파수를 갖는 4 개의 위상 입력 클럭 신호를 수신하도록 구성되고, 상기 4 개의 위상 입력 클럭 신호에 응답하여, 제 1 모드에서 제 1 클럭 주파수를 갖는 상기 IO 클럭 신호를 제공하고, 제 2 모드에서 제 2 클럭 주파수를 갖는 상기 IO 클럭 신호를 제공하도록 구성된 데이터 클럭 타이밍 회로로서, 상기 제 2 클럭 주파수는 상기 제 1 클럭 주파수보다 더 높은, 상기 데이터 클럭 타이밍 회로를 포함하는, 장치.
  11. 제 10 항에 있어서, 상기 데이터 클럭 타이밍 회로는,
    상기 4 개의 위상 입력 클럭 신호를 수신하고 상기 제 2 클럭 주파수를 갖는 4 개의 위상 PLL 클럭 신호를 제공하도록 구성된 위상 고정 루프(PLL : phase locked loop) 회로;
    상기 4 개의 위상 입력 클럭 신호를 수신하고, 상기 4 개의 위상 PLL 클럭 신호를 수신하도록 결합된 제 1 멀티플렉서로서, 상기 제 1 멀티플렉서는 멀티플렉서 제어 신호에 응답하여 상기 4 개의 위상 입력 클럭 신호 또는 상기 4 개의 위상 PLL 클럭 신호를 상기 IO 클럭 신호들로서 선택적으로 제공하도록 구성된, 상기 제 1 멀티플렉서;
    상기 4 개의 위상 PLL 클럭 신호 중 2 개를 수신하고, 상기 제 1 클럭 주파수를 갖는 4 개의 위상 분주된 클럭 신호를 제공하도록 결합된 클럭 분주 회로(clock divider circuit)로서, 상기 4 개의 위상 분주된 클럭 신호들 중 2 개는 상기 PLL 회로에 제공되는, 상기 클럭 분주 회로; 및
    상기 4 개의 위상 분주된 클럭 신호들 중 2 개를 수신하고, 상기 IO 클럭 신호들 중 2 개를 수신하도록 결합된 제 2 멀티플렉서를 포함하고, 상기 제 2 멀티플렉서는 상기 멀티플렉서 제어 신호에 응답하여 상기 4 개의 위상 분주된 클럭 신호들 중 2 개 또는 상기 IO 클럭 신호들 중 2개를 버퍼 클럭 신호로서 선택적으로 제공하도록 구성되고, 상기 버퍼 클럭 신호는 제 1 클럭 주파수를 갖는, 장치.
  12. 제 11 항에 있어서, 상기 PLL 회로는,
    위상 주파수 검출기;
    필터 회로; 및
    전압 제어 발진기를 포함하는, 장치.
  13. 제 10 항에 있어서, 상기 데이터 클럭 타이밍 회로는,
    상기 4 개의 위상 입력 클럭 신호를 수신하고, 상기 제 1 클럭 주파수를 갖는 8 개의 위상 PLL 클럭 신호를 제공하도록 구성된 위상 고정 루프(PLL) 회로;
    상기 8 개의 위상 PLL 클럭 신호를 수신하고, 제 2 주파수를 갖는 4 개의 위상 논리 클럭 신호를 제공하도록 결합된 논리 회로(logic circuit)로서, 상기 8 개의 위상 PLL 클럭 신호 중 2 개는 상기 PLL 회로에 제공되는, 상기 논리 회로; 및
    상기 4 개의 위상 입력 클럭 신호를 수신하고, 상기 4 개의 위상 논리 클럭 신호를 수신하도록 결합된 제 1 멀티플렉서로서, 상기 제 1 멀티플렉서는 멀티플렉서 제어 신호에 응답하여 상기 4 개의 위상 입력 클럭 신호 또는 상기 4 개의 위상 논리 클럭 신호를 상기 IO 클럭 신호들로서 선택적으로 제공하도록 구성된, 상기 제 1 멀티플렉서;
    상기 8 개의 위상 PLL 클럭 신호들 중 2 개를 수신하고, 상기 IO 클럭 신호들 중 2 개를 수신하도록 결합된 제 2 멀티플렉서를 포함하고, 상기 제 2 멀티플렉서는 상기 멀티플렉서 제어 신호에 응답하여 상기 8 개의 위상 PLL 클럭 신호들 중 2 개 또는 상기 IO 클럭 신호들 중 2개를 버퍼 클럭 신호로서 선택적으로 제공하도록 구성되고, 상기 버퍼 클럭 신호는 제 1 클럭 주파수를 갖는, 장치.
  14. 제 13 항에 있어서, 상기 PLL 회로는,
    위상 주파수 검출기;
    필터 회로; 및
    전압 제어 발진기를 포함하는, 장치.
  15. 제 10 항에 있어서,
    명령 및 어드레스 클럭 신호들에 응답하여 기록 명령을 버퍼링하고, 버퍼 클럭 신호에 응답하여 상기 기록 데이터 입력 회로에 상기 기록 명령을 제공하도록 구성된 기록 명령 버퍼로서, 상기 버퍼 클럭 신호를 상기 제 1 클럭 주파수를 갖는, 상기 기록 명령 버퍼; 및
    상기 명령 및 어드레스 클럭 신호에 응답하여 판독 명령 버퍼링하고, 상기 버퍼 클럭 신호에 응답하여 상기 판독 명령을 제공하도록 구성된 판독 명령 버퍼를 더 포함하는, 장치.
  16. 방법에 있어서,
    제 1 모드에 있을 때 제 1 클럭 주파수를 갖는 4 개의 위상 클럭 신호를 판독 데이터 출력 회로에 제공하는 단계;
    제 2 모드에 있을 때 제 2 클럭 주파수를 갖는 상기 4 개의 위상 클럭 신호를 상기 판독 데이터 출력 회로에 제공하는 단계;
    상기 판독 데이터 출력 회로를 활성화시키는 단계;
    상기 판독 데이터 출력 회로에서 복수 비트의 데이터를 병렬로 수신하는 단계; 및
    상기 4 개의 위상 클럭 신호에 응답하여 상기 복수 비트의 데이터를 직렬로 출력하는 단계를 포함하는, 방법.
  17. 제 16 항에 있어서, 상기 판독 데이터 출력 회로를 활성화시키는 단계는 상기 판독 데이터 출력 회로에 판독 명령을 제공하는 단계를 포함하는, 방법.
  18. 제 17 항에 있어서, 상기 판독 명령은 판독 명령 버퍼에 의해 제공되고, 상기 방법은 상기 제 1 모드 및 제 2 모드 둘 모두에서 상기 제 1 클럭 주파수를 갖는 버퍼 클럭 신호를 제공하는 단계를 더 포함하는, 방법.
  19. 제 16 항에 있어서, 상기 4 개의 위상 클럭 신호를 제공하는 단계는 서로 90도 위상 관계를 갖는 4 개의 클럭 신호를 제공하는 단계를 포함하는, 방법.
  20. 제 16 항에 있어서, 상기 제 1 모드는 더블 데이터 레이트 모드(double data rate mode)이고, 상기 제 2 모드는 쿼드 데이터 레이트 모드(quad data rate mode)인, 방법.
  21. 장치에 있어서,
    4 개의 입력/출력(IO) 클럭 신호에 응답하여 데이터를 제공하거나 수신하도록 구성된 IO 회로;
    제 1 클럭 신호를 수신하고 상기 제 1 클럭 신호를 주파수 분할하여 4 개의 위상 클럭 신호를 출력하도록 구성된 클럭 분주 회로; 및
    상기 4 개의 위상 클럭 신호에 응답하여, 제 1 모드에 있는 동안 제 1 주파수로 상기 IO 회로에 상기 4 개의 IO 클럭 신호를 제공하고, 제 2 모드에 있는 동안 제 2 주파수로 상기 IO 회로에 상기 4 개의 IO 클럭 신호를 제공하도록 구성된 데이터 클럭 타이밍 회로를 포함하는, 장치.
  22. 제 21 항에 있어서, 상기 제 1 모드는 더블 데이터 레이트 모드(double data rate mode)이고, 상기 제 2 모드는 쿼드 데이터 레이트 모드(quad data rate mode)인, 장치.
  23. 제 21 항에 있어서, 상기 IO 회로는,
    판독 명령에 의해 활성화될 때, 복수의 판독 데이터 비트를 병렬로 수신하고, 상기 4 개의 IO 클럭 신호에 응답하여 상기 복수의 판독 데이터 비트를 직렬로 제공하도록 구성된 판독 데이터 출력 회로; 및
    기록 명령에 의해 활성화될 때, 복수의 기록 데이터 비트를 직렬로 수신하고, 상기 4 개의 IO 클럭 신호에 응답하여 상기 복수의 기록 데이터 비트를 병렬로 제공하도록 구성된 기록 데이터 입력 회로를 포함하는, 장치.
  24. 제 21 항에 있어서 :
    제 3 클럭 신호에 응답하여 판독 명령을 버퍼링하도록 구성되고, 제 4 클럭 신호에 응답하여 상기 판독 명령을 제공하도록 구성된 판독 명령 버퍼를 더 포함하고,
    상기 IO 회로는 판독 명령에 의해 활성화될 때, 복수의 판독 데이터 비트를 병렬로 수신하고, 상기 4 개의 IO 클럭 신호에 응답하여 상기 복수의 판독 데이터 비트를 직렬로 제공하도록 구성된 판독 데이터 출력 회로를 포함하고, 및
    상기 데이터 클럭 타이밍 회로는 상기 제 1 모드 및 제 2 모드에서 상기 제 2 주파수를 갖는 상기 제 4 클럭 신호를 제공하도록 구성되는, 장치.
  25. 제 21 항에 있어서, 상기 제 1 클럭 신호는 상기 제 1 주파수를 갖고, 상기 4 개의 IO 클럭 신호는 상기 제 2 주파수를 갖는, 장치.
  26. 제 21 항에 있어서, 상기 제 1 주파수는 상기 제 2 주파수의 1/2인, 장치.
KR1020197023914A 2017-01-19 2018-01-10 메모리 디바이스내 상이한 클럭 주파수들의 내부 클럭 신호들을 제공하기 위한 장치들 및 방법들 KR102261670B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/410,602 US9818462B1 (en) 2017-01-19 2017-01-19 Apparatuses and methods for providing internal clock signals of different clock frequencies in a memory device
US15/410,602 2017-01-19
PCT/US2018/013073 WO2018136270A1 (en) 2017-01-19 2018-01-10 Apparatuses and methods for providing internal clock signals of different clock frequencies in a memory device

Publications (2)

Publication Number Publication Date
KR20190099345A KR20190099345A (ko) 2019-08-26
KR102261670B1 true KR102261670B1 (ko) 2021-06-09

Family

ID=60255686

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197023914A KR102261670B1 (ko) 2017-01-19 2018-01-10 메모리 디바이스내 상이한 클럭 주파수들의 내부 클럭 신호들을 제공하기 위한 장치들 및 방법들

Country Status (4)

Country Link
US (3) US9818462B1 (ko)
KR (1) KR102261670B1 (ko)
CN (2) CN110199353B (ko)
WO (1) WO2018136270A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818462B1 (en) 2017-01-19 2017-11-14 Micron Technology, Inc. Apparatuses and methods for providing internal clock signals of different clock frequencies in a memory device
JP2019145186A (ja) * 2018-02-21 2019-08-29 東芝メモリ株式会社 半導体記憶装置
US10249354B1 (en) * 2018-02-23 2019-04-02 Micron Technology, Inc. Apparatuses and methods for duty cycle distortion correction of clocks
US10339998B1 (en) * 2018-03-27 2019-07-02 Micron Technology, Inc. Apparatuses and methods for providing clock signals in a semiconductor device
CN118116426A (zh) 2018-05-29 2024-05-31 美光科技公司 用于设置用于改进时钟工作循环的工作循环调整器的设备及方法
US10937473B2 (en) * 2018-08-08 2021-03-02 Micron Technology, Inc. Clock signal drivers for read and write memory operations
KR20200019379A (ko) * 2018-08-14 2020-02-24 삼성전자주식회사 반도체 메모리 장치의 지연 고정 루프 회로, 반도체 메모리 장치 및 지연 고정 루프 회로의 동작 방법
US10715127B2 (en) 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation
US11189334B2 (en) 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US10971211B2 (en) 2018-12-27 2021-04-06 SK Hynix Inc. Semiconductor devices for recognizing a phase of a division clock signal
US11011221B1 (en) * 2020-01-30 2021-05-18 Micron Technology, Inc. Apparatuses and methods for signal line buffer timing control
KR20210130434A (ko) 2020-04-22 2021-11-01 삼성전자주식회사 지연 동기 루프 회로 및 이를 구비하는 반도체 메모리 장치
US11693794B2 (en) 2020-08-31 2023-07-04 Sandisk Technologies Llc Tunable and scalable command/address protocol for non-volatile memory
US11487446B2 (en) 2020-12-03 2022-11-01 Western Digital Technologies, Inc. Overhead reduction in data transfer protocol for NAND memory
US11586384B2 (en) 2021-02-16 2023-02-21 Western Digital Technologies, Inc. Overhead reduction in data transfer protocol for data storage devices
EP4099052A1 (en) * 2021-06-03 2022-12-07 Allegro MicroSystems, LLC Arrayed time to digital converter
US11526453B1 (en) 2021-08-13 2022-12-13 Micron Technology, Inc. Apparatus including parallel pipelines and methods of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030112685A1 (en) 2001-08-23 2003-06-19 Jiann-Jeng Duh FIFO memory devices having single data rate (SDR) and dual data rate (DDR) capability
KR100723889B1 (ko) * 2006-06-30 2007-05-31 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
US20070147569A1 (en) 2001-12-24 2007-06-28 Rambus Inc. Transceiver with selectable data rate

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3579461B2 (ja) * 1993-10-15 2004-10-20 株式会社ルネサステクノロジ データ処理システム及びデータ処理装置
JP3948141B2 (ja) * 1998-09-24 2007-07-25 富士通株式会社 半導体記憶装置及びその制御方法
JP2000163965A (ja) * 1998-11-27 2000-06-16 Mitsubishi Electric Corp 同期型半導体記憶装置
US6779075B2 (en) * 2001-05-15 2004-08-17 Leadtek Research Inc. DDR and QDR converter and interface card, motherboard and memory module interface using the same
JP2003059298A (ja) * 2001-08-09 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置
JP4434568B2 (ja) * 2002-11-14 2010-03-17 株式会社ルネサステクノロジ 半導体記憶装置
KR100546362B1 (ko) * 2003-08-12 2006-01-26 삼성전자주식회사 메모리 클럭 신호의 주파수를 선택적으로 가변시키는메모리 컨트롤러 및 이를 이용한 메모리의 데이터 독출동작 제어방법
CN101120415B (zh) * 2004-12-24 2012-12-19 斯班逊有限公司 同步型存储装置及其控制方法
JP4267002B2 (ja) * 2006-06-08 2009-05-27 エルピーダメモリ株式会社 コントローラ及びメモリを備えるシステム
US8289760B2 (en) 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
US8250328B2 (en) * 2009-03-24 2012-08-21 Micron Technology, Inc. Apparatus and method for buffered write commands in a memory
KR101765060B1 (ko) * 2010-04-02 2017-08-07 삼성전자주식회사 온-다이 터미네이션 회로, 데이터 출력 버퍼 및 반도체 메모리 장치
JP2014033414A (ja) 2012-08-06 2014-02-20 Ps4 Luxco S A R L 半導体装置
US9153303B2 (en) 2013-09-19 2015-10-06 Micron Technology, Inc. Methods and apparatuses for alternate clock selection
US9601182B2 (en) 2015-05-08 2017-03-21 Micron Technology, Inc. Frequency synthesis for memory input-output operations
CN105335105B (zh) * 2015-12-22 2018-05-15 信阳师范学院 一种适用于fpga的qdr iv超高速存储控制器
US9818462B1 (en) 2017-01-19 2017-11-14 Micron Technology, Inc. Apparatuses and methods for providing internal clock signals of different clock frequencies in a memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030112685A1 (en) 2001-08-23 2003-06-19 Jiann-Jeng Duh FIFO memory devices having single data rate (SDR) and dual data rate (DDR) capability
US20070147569A1 (en) 2001-12-24 2007-06-28 Rambus Inc. Transceiver with selectable data rate
KR100723889B1 (ko) * 2006-06-30 2007-05-31 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자

Also Published As

Publication number Publication date
US10943627B2 (en) 2021-03-09
WO2018136270A1 (en) 2018-07-26
US20180204608A1 (en) 2018-07-19
CN110199353A (zh) 2019-09-03
CN110199353B (zh) 2023-08-25
US10297298B2 (en) 2019-05-21
US20190237117A1 (en) 2019-08-01
US9818462B1 (en) 2017-11-14
CN116991777A (zh) 2023-11-03
KR20190099345A (ko) 2019-08-26

Similar Documents

Publication Publication Date Title
KR102261670B1 (ko) 메모리 디바이스내 상이한 클럭 주파수들의 내부 클럭 신호들을 제공하기 위한 장치들 및 방법들
US6212126B1 (en) Semiconductor device including clock generation circuit capable of generating internal clock stably
US6812799B2 (en) Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals
US6975149B2 (en) Method and circuit for adjusting the timing of output data based on an operational mode of output drivers
US8780653B2 (en) Semiconductor device having skew detection circuit measuring skew between clock signal and data strobe signal
US6703879B2 (en) Clock generation circuit, control method of clock generation circuit and semiconductor memory device
US7751261B2 (en) Method and apparatus for controlling read latency of high-speed DRAM
US7881132B2 (en) Semiconductor memory device and operation method thereof
WO2018038835A1 (en) Apparatuses and methods for adjusting delay of command signal path
US7715272B2 (en) Semiconductor device having latency counter
US6194916B1 (en) Phase comparator circuit for high speed signals in delay locked loop circuit
US6977848B2 (en) Data output control circuit
US9036448B2 (en) Semiconductor device
US10698846B2 (en) DDR SDRAM physical layer interface circuit and DDR SDRAM control device
CN111756368A (zh) 使用频率检测的锁相电路系统的频率检测器、设备和方法
JP2007536773A (ja) 多重データレートｒａｍメモリコントローラ
US6708255B2 (en) Variable input/output control device in synchronous semiconductor device
KR20140026839A (ko) 반도체칩 및 반도체시스템
US7181638B2 (en) Method and apparatus for skewing data with respect to command on a DDR interface
JP5673842B2 (ja) 半導体装置
US10559334B2 (en) Data output circuit, memory device including the data output circuit, and operating method of the memory device
US20170330634A1 (en) Test mode circuit with serialized i/o and semiconductor memory device including the same
US8107315B2 (en) Double data rate memory device having data selection circuit and data paths
US11705896B2 (en) Apparatuses and methods for delay measurement initialization

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant