KR100723889B1 - 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 - Google Patents

직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 Download PDF

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KR100723889B1
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정진일
김재일
도창호
허황
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Abstract

본 발명은 멀티 포트 메모리 소자의 테스트 모드시 내부의 포트를 경유하지 않고 DRAM 테스트를 안정적으로 수행할 수 있는 멀티 포트 메모리 소자를 제공하기 위한 것으로, 이를 위해 본 발명은 외부 장치와 직렬 입/출력 인터페이스를 지원하는 다수의 포트와, 상기 포트와 병렬로 정보 송수신을 수행하는 다수의 뱅크와, 상기 뱅크와 상기 포트 간에 정보 송수신을 지원하는 다수의 제1 및 제2 글로벌 데이터 버스를 구비한 멀티 포트 메모리 소자에 있어서, 상기 뱅크의 코아 영역을 테스트하기 위한 테스트 모드시 활성화되는 모드 레지스터 인에이블 신호에 응답하여 테스트 인에이블 신호를 출력하는 모드 레지스터 셋팅부와, 상기 모드 레지스터 인에이블 신호에 응답하여 다수의 제1 패드를 매개로 병렬로 입력되는 테스트 신호를 상기 제1 글로벌 데이터 버스로 전달하는 테스트 신호 전송부와, 상기 테스트 인에이블 신호에 응답하여 다수의 제2 패드를 매개로 입력되는 입력 정보신호를 상기 제1 글로벌 데이터 버스로 실어 보내는 테스트 입/출력 제어부를 구비하는 멀티 포트 메모리 소자를 제공한다.
멀티 미디어, 멀티 포트 메모리 소자, 뱅크, 뱅크 제어부, 포트, 글로벌 데이터 버스, 직렬 전송, 병렬 전송, 테스트 모드, 직접 접근, 다중 정보 전송 모드, SDR(Single Data Rate), DDR(Double Data Rate), QDR(Quadruple Data Rate)

Description

직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자{MULTI PORT MEMORY DEVICE WITH SERIAL INPUT/OUTPUT INTERFACE}
도 1은 기출원된 멀티 포트 메모리 소자의 구조를 도시한 개념도.
도 2는 도 1에 도시된 뱅크의 내부 구성을 도시한 구성도.
도 3은 도 1에 도시된 포트의 내부 구성을 도시한 구성도.
도 4는 도 1에 도시된 포트로 입력되는 입력신호의 프레임 형태를 도시한 도면.
도 5는 도 1에 도시된 뱅크 제어부의 구성을 도시한 구성도.
도 6은 도 5에 도시된 스테이트 머신의 구성을 도시한 구성도.
도 7은 포트로부터 뱅크로의 입력신호 전송 경로를 설명하기 위하여 도시한 도면.
도 8은 뱅크로부터 포트로의 출력신호 전송 경로를 설명하기 위하여 도시한 도면.
도 9는 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 구조를 도시한 구성도.
도 10은 DTM 테스트 모드시 입력되는 테스트 신호의 프레임을 도시한 도면.
도 11은 각 정보전송 모드별(QDR, DDR, SDR) 정보 쓰기 동작 파형을 도시한 파형도.
도 12는 각 정보전송 모드별(QDR, DDR, SDR) 정보 읽기 동작 파형을 도시한 파형도.
도 13은 도 9에 도시된 클럭 생성부의 내부 구성을 도시한 구성도.
도 14는 도 13에 도시된 하강 에지 검출부의 내부 구성을 도시한 구성도.
도 15는 도 14에 도시된 하강 에지 검출부의 동작 파형도.
도 16은 도 13에 도시된 내부 클럭 생성부의 내부 구성을 도시한 구성도.
도 17은 도 16에 도시된 클럭 제어부의 내부 구성을 도시한 구성도.
도 18은 도 17에 도시된 선택부(SEL0~SEL2)의 내부 구성을 도시한 구성도.
도 19는 도 17에 도시된 선택부(SEL3)의 내부 구성을 도시한 구성도.
도 20은 도 16에 도시된 제1 내부 클럭 생성부의 내부 구성을 도시한 구성도.
도 21는 도 20에 도시된 제1 내부 클럭 생성부의 동작 파형도.
도 22은 도 16에 도시된 제2 내부 클럭 생성부의 내부 구성을 도시한 구성도.
도 23은 도 22에 도시된 제2 내부 클럭 생성부의 동작 파형도.
도 24는 도 16에 도시된 클럭 인에이블 제어부의 내부 구성을 도시한 구성도.
도 25는 'QDR0' 모드의 쓰기 동작을 설명하기 위하여 도시한 파형도.
도 26은 'QDR0' 모드시 도 9에 도시된 테스트 입/출력 제어부의 내부 구성을 도시한 구성도.
도 27은 도 26에 도시된 병렬화부의 내부 구성을 도시한 구성도.
도 28은 도 26에 도시된 명령 디코더의 내부 구성을 도시한 구성도.
도 29는 도 26에 도시된 정보 스트로브 신호 생성부의 내부 구성을 도시한 구성도.
도 30은 도 29에 도시된 D F/F의 구성을 도시한 구성도.
도 31은 도 26에 도시된 출력 드라이버의 구성을 도시한 구성도.
도 32는 'QDR0' 모드의 쓰기 동작시 도 26에 도시된 테스트 입/출력 제어부의 동작 특성을 도시한 파형도.
도 33은 도 9에 도시된 뱅크 제어부(BC0~BC7)의 내부 구성을 도시한 구성도.
도 34는 도 33에 도시된 선택신호 생성부의 내부 구성을 도시한 구성도.
도 35는 도 33에 도시된 입력신호 전송부(0~16)의 내부 구성을 도시한 구성도.
도 36은 도 33에 도시된 입력신호 전송부(17)의 내부 구성을 도시한 구성도.
도 37은 입력 선택신호(P2IN_RXEN) 생성회로의 내부 구성을 도시한 구성도.
도 38은 'DDR' 모드의 쓰기 동작을 설명하기 위하여 도시한 파형도.
도 39는 'DDR' 모드시 도 9에 도시된 테스트 입/출력 제어부의 내부 구성을 도시한 구성도.
도 40는 'DDR' 모드의 쓰기 동작시 도 39에 도시된 테스트 입/출력 제어부의 동작 특성을 도시한 파형도.
도 41는 도 39에 도시된 선택부의 내부 구성을 도시한 구성도.
* 도면의 주요 부분에 대한 부호의 설명
BANK0~BANK7 : 뱅크 PORT0~PORT3 : 포트
BC0~BC7 : 뱅크 제어부 GIO_out, GIO_in : 글로벌 데이터 버스
LIO_Bout, LIO_Bin, LIO_P1, LIO_P2 : 로컬 데이터 버스
Tx : 전송 패드 Rx : 수신 패드
DQ0, DQ1, DQi : 테스트 패드
MUX : 먹스 DEMUX : 디먹스
TB1~TB4 : 3상 버퍼 10 : 메모리 셀 어레이
11 : 행 디코더 12 : 열 디코더
13 : 쓰기 드라이버 14 : 정보 버스 감지 증폭기
41 : 수신부 42 : 송신부
61, 411 : 병렬화부 412, 631 : 명령 생성부
413 : 뱅크 주소 생성부 414 : 뱅크 주소 출력부
415 : 입력유효정보 출력부 62, 521 : 직렬화부
422 : 출력유효정보 입력부 63 : 스테이트 머신
64 : 입력신호 상태 판별부 65 : 뱅크 선택부
66 : 포트 선택부 632 : 입력정보 스트로브 생성부
633 : 행 주소 생성부 634 : 열 주소 생성부
635 : 읽기 정보 파이프 제어부
636 : 정보 출력 제어부 MRS : 모드 레지스터 셋팅부
95 : 테스트 입/출력 제어부 96 : 클럭 생성부
961 : 버퍼링부 962 : 하강 에지 검출부
963 : 내부 클럭 생성부 9631 : 클럭 제어부
9632 : 제1 내부 클럭 생성부
9633 : 제2 내부 클럭 생성부
9634 : 클럭 인에이블 제어부
SEL0~SEL3 : 선택부 951 : 버퍼링부
952 : 병렬화부 953 : 명령 디코더
954 : 정보 스트로브 신호 생성부
955 : 지연부 956~959 : 출력 드라이버
9541: 초기신호 발생부 9542 : 클럭 드라이버
9543 : 시프트 레지스터 9544 : 정보 스트로브 신호 출력부
331 : 선택신호 생성부 332 : 입력신호 전송부
351, 361 : 셋업/홀드 지연부 352, 362 : 먹스
353, 363 : D F/F 354 : 드라이버
364 : 래치부 365 : 출력 드라이버
391 : 선택부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부 소자와 다수의 병행(multiple concurrent) 처리를 위해 직렬 입/출력 인터페이스(interface)를 갖는 멀티 포트 메모리 소자(multi-port memory device)의 테스트(test) 모드시 다중 정보 전송에 관한 것이다.
일반적으로, RAM(Random Access Memory)을 비롯한 대부분의 메모리 소자는 하나의 포트-하나의 포트에 다수의 입/출력 핀 세트(pin set)가 존재함-를 구비한다. 즉, 외부 칩셋(chipset)과의 데이터 교환을 위해 하나의 포트만을 구비하고 있다. 이러한 단일 포트를 갖는 메모리 소자는 여러 개의 입/출력 핀에 연결된 신호선을 통해 동시에 여러 비트(bit)의 정보를 전송하는 병렬 입/출력 인터페이스를 사용하고 있다. 즉, 다수의 입/출력 핀을 통해 외부 소자와 정보(data)를 병렬적으로 교환한다.
전술한 입/출력 인터페이스는 서로 다른 기능을 갖는 단위 소자를 신호선으로 서로 연결하여 송/수신 정보가 정확히 상대에게 전송되도록 하기 위한 전기적, 기계적 취급 방법을 말하며, 후술되는 입/출력 인터페이스 또한 이와 동일한 의미로 해석되어야 한다. 또한, 신호선은 보편적으로 주소신호(address signal), 정보신호(data signal) 및 제어신호(control signal) 등과 같은 신호를 전송하는 버스(bus)를 말하며, 후술될 신호선은 설명의 편의를 위해 통칭에서 버스라 명명하기 로 한다.
병렬 입/출력 인터페이스는 여러 개의 버스를 통해 동시에 여러 비트의 정보를 전송할 수 있어 정보 처리 효율(속도)이 우수하므로 빠른 속도를 요하는 짧은 거리 전송에 주로 이용되고 있다. 그러나, 병렬 입/출력 인터페이스는 입/출력 정보를 전송하기 위한 버스가 증가하는 바, 거리가 길어지면 제품 단가(cost)가 높아지게 된다. 또한, 멀티 미디어 시스템(multi-media system)의 하드웨어(hardware)의 측면에서 볼 때, 단일 포트(single port)라는 제약 때문에 다양한 멀티 미디어 기능을 지원하기 위해서는 여러 개의 메모리 소자를 독립적으로 구성하거나, 하나의 기능에 대한 동작이 진행될 때는 다른 기능의 동작을 동시에 할 수 없다는 단점이 있다.
전술한 바와 같은 병렬 입/출력 인터페이스의 단점을 고려하여 병렬 입/출력 인터페이스를 갖는 메모리 소자를 직렬 입/출력 인터페이스로 전환하려는 노력이 계속되고 있으며, 또한 다른 직렬 입/출력 인터페이스를 갖는 장치와의 호환성 확장 등을 고려하여 반도체 메모리 소자의 입출력 환경이 직렬 입/출력 인터페이스로 의 전환이 요구되고 있다. 뿐만 아니라, 표시장치 예컨대, HDTV(High Definition TeleVision)와 LCD(Liquid Crystal Display) TV와 같은 표시장치에서는 오디오(audio)나 비디오(video) 등과 같은 응용 소자들이 내장되어 있으며, 이러한 응용 소자들은 독립적인 정보 처리(data processing)가 요구되므로 다수의 포트를 통해 직렬 입/출력 인터페이스를 갖는 멀티 포트 메모리 소자의 개발이 절실히 요구되는 상황이다.
이에, 본 발명의 출원인은 2005년 9월 29일자로 특허출원된 특허출원 제2005-90936호를 선출원으로 하여 2006년 4월 11일자로 우선권 주장출원된 특허출원 제2006-0032948호에 개시된 바와 같이 직렬 입/출력 인터페이스를 가진 멀티-포트 메모리 소자의 구조를 제안한 바 있다.
도 1은 대한민국 특허출원 제2006-0032948호에 따른 멀티 포트 메모리 소자의 구조를 설명하기 위하여 도시한 개념도이다. 여기서는, 설명의 편의를 위해 4개의 포트(PORT0~PORT3)와 8개의 뱅크(BANK0~BANK7)를 구비하고, 16 비트 정보 프레임(16 bit data frame)을 가지며, 64비트 프리-페치(pre-fetch) 동작을 수행하는 메모리 소자를 예로 설명한다.
도 1을 참조하면, 제안된 멀티 포트 메모리 소자는 코어(core) 영역의 중앙부에 행(row) 방향(도면에서는 좌우방향)으로 배치되어 각각 서로 다른 목표(target) 외부 장치와 독립적으로 직렬 정보통신을 수행하기 위한 다수의 포트(PORT0~PORT3)와, 다수의 포트(PORT0~PORT3)를 경계로 상부와 하부에 각각 일정 개수만큼 행 방향으로 배치된 다수의 뱅크(BANK0~BANK3 및 BANK4~BANK7)와, 코어 영역의 상부에 배치된 다수의 뱅크(BANK0~BANK3)와 포트(PORT0~PORT3) 사이에 행 방향으로 배치되어 병렬 정보 전송을 수행하기 위한 제1 글로벌 데이터 버스(GIO_out)와, 코어 영역의 하부에 배치된 다수의 뱅크(BANK4~BANK7)와 포트(PORT0~PORT3) 사이에 행 방향으로 배치되어 병렬 정보 전송을 수행하기 위한 제2 글로벌 데이터 버스(GIO_in)와, 제1 및 제2 글로벌 데이터 버스(GIO_out, GIO_in)와 다수의 뱅크(BANK0~BANK7) 간에 신호 전송을 제어하기 위한 뱅크 제어 부(BC0~BC7)를 구비한다.
도 1에 도시된 멀티 포트 메모리 소자의 각 구성요소를 구체적으로 설명하면 다음과 같다.
8개의 뱅크(BANK0~BANK7) 각각은 도 2에 도시된 바와 같이 N×M(N, M은 자연수)개의 메모리 셀(MC)이 행렬 형태로 배치된 메모리 셀 어레이(10)와, 행/열 라인 별로 메모리 셀을 선택하는 행/열 디코더(11, 12)를 포함하고, 각 뱅크의 내부에는 통상의 DRAM 코어 영역에서 필수적인 정보 버스 감지 증폭기(Data Bus SenseAmplifier, DBSA)(14), 등화기(equalizer, 미도시) 및 쓰기 드라이버(Write Driver, W/D)(13)를 구비한다. 이러한 구성들을 구비한 뱅크(BANK0~BANK7)는 다수의 포트(PORT0~PORT3)를 경계로 코어 영역을 이분할하여 서로 대칭적으로 상부에 4개의 뱅크(BANK0~BANK3)가 행 방향으로 배치되고, 하부에 나머지 4개의 뱅크(BANK4~BANK7)가 배치된다. 한편, 상기에서 정보 버스는 비트 라인(bit line)으로서 열 라인에 해당한다.
4개의 포트(PORT0~PORT3) 각각은 코어 영역의 중앙부에 배치되며, 독립적으로 모든 뱅크(BANK0~BANK7)에 접근(access)할 수 있도록 제1 및 제2 글로벌 데이터 버스(GIO_out, GIO_in)와 연결된다. 또한, 도 3에 도시된 바와 같이 수신 패드(Rx)를 매개로 외부 장치(응용 소자)로부터 입력되는 입력신호와 제1 글로벌 데이터 버스(GIO_out)를 매개로 뱅크(BANK0~BANK7)로부터 출력되는 출력신호가 동시에 전달될 수 있도록 수신 패드(Rx)로부터 상기 입력신호를 수신하는 수신부(41)와 상기 출력신호를 전송 패드(Tx)를 매개로 외부 장치로 송신하는 송신부(42)를 독립적으 로 구비한다.
수신부(41)는 외부 장치로부터 수신 패드(Rx)를 통해 직렬로 입력되는 20비트 프레임의 입력신호를 병렬화하여 DRAM 동작에 유효한 26비트의 유효신호로 변환하여 출력한다. 여기서, 26비트의 유효신호는 8비트의 포트/뱅크 선택(port/bank select) 신호(Pi_BK<0:7>)(여기서, 'i'는 포트 수에 대응되는 자연수로서, '0~3'이 됨)와, 18비트의 입력유효정보신호(Pi_RX<0:17>)(여기서, i는 0~3)로 이루어진다. 또한, 18비트의 입력유효정보신호(Pi_RX<0:17>)는 1개의 명령 플래그(command flag) 신호와, 1개의 RAS/DM(Row Address Strobe/Data Mask)와, 16비트의 명령/주소/정보(command/address/data)신호로 이루어진다. 이때, 16비트의 명령/주소/정보신호는 16비트의 신호가 명령으로 인식될 수도 있고, 주소로 인식될 수도 있으며, 정보로 인식될 수 있음을 의미한다.
한편, 신호 전송을 위한 프로토콜(protocol)의 형태로서 입력신호의 프레임 형태(frame format)가 도 4에 도시되었다. 도 4에서 (a)는 기본 프레임 형태이고, (b)는 쓰기 명령 프레임 형태이고, (c)는 쓰기 정보 프레임 형태이고, (d)는 읽기 명령 프레임 형태이고, (e)는 읽기 정보 프레임 형태이며, (f)는 명령 프레임 형태이다.
일례로 도 4의 (b) 및 (c)에 도시된 쓰기 명령/정보 프레임을 설명하면 다음과 같다.
도 4의 (b)에 도시된 바와 같이, 쓰기 명령 프레임 형태는 20비트 단위의 직렬화된 신호로서 외부 장치로부터 입력되며, 각 비트 중 19 및 18번째 비트(PHY)는 물리적 링크 코딩(physical link coding)비트에 해당하고, 그 다음 17번째 비트 'CMD', 16~14번째 비트는 각각 'ACT'(active), 'WT'(write), 'PCG'(precharge)에 해당하는 신호로서, 'ACT'는 내부 활성화 신호이고, 'WT'는 내부 쓰기 명령 신호이며, 'PCG'는 내부 비활성화 신호를 나타낸다. 예컨대, 정상(normal)적인 쓰기 동작시에는 17~14번째 비트가 '1010'이 되고, 자동-프리챠지(auto-precharge)를 갖는 쓰기 동작시에는 '1011'이 된다. 또한, 13~10번째 비트(UDM)는 4 클럭(clock)에 걸쳐서 인가되는 쓰기 정보의 상위 바이트 쓰기 정보 마스크(upper-byte write data mask) 신호로 사용된다. 또한 9~6번째 비트(BANK)는 쓰기 동작시 정보가 쓰여지는 뱅크 정보를 가리키며, 5~0번째 비트(COLUMN ADDRESS)는 열 주소(column address)를 나타낸다.
한편, 도 4의 (c)에 도시된 쓰기 정보 프레임은 (b)에 도시된 쓰기 명령 프레임이 입력된 후 16비트 쓰기 정보가 4 클럭에 걸쳐서 입력된다. 쓰기 정보 프레임 형태에서 17번째 비트(CMD)는 논리 로우(LOW, '0')가 되어야 하고, 16번째 비트(LDM)는 입력되는 정보의 하위 바이트 쓰기 정보 마스크(lower-byte write data mask) 신호를 의미하며, 15~8번째 비트(UPPER BYTE)와 7~0번째 비트(LOWER BYTE)는 각각 쓰기 정보의 상위 바이트와 하위 바이트를 의미한다.
상기한 동작을 구현하기 위한 일례로 수신부(41)의 구성을 살펴보면 다음과 같다.
도 3에 도시된 바와 같이, 수신부(41)는 병렬화부(parallelizer)(411)와, 명령 생성부(412)와, 뱅크 주소 생성부(413)와, 뱅크 주소 출력부(414)와, 입력유효 정보 출력부(415)를 구비한다.
병렬화부(411)는 외부 장치로부터 수신 패드(Rx)를 매개로 직렬 신호로 입력되는 20비트(1 프레임)의 입력신호를 입력받아 20비트의 병렬 신호로 변환하여 출력한다.
명령 생성부(412)는 병렬화부(411)로부터 출력되는 20비트 프레임의 입력신호의 비트 중 17번째 비트(명령 플래그 비트)를 이용하여 입력신호가 어떤 동작-명령 또는 쓰기 정보-을 수행하기 위한 신호인지를 판단한다. 예컨대, 도 4에 도시된 프레임에서 17번째 비트가 '0'인 경우 쓰기(write) 동작을 수행하기 위한 신호로 판단하고, '1'인 경우 읽기(read) 동작을 수행하기 위한 신호로 판단한다. 또한, 명령 생성부(412)는 입력신호의 비트 중 뱅크 정보로 활용되는 비트들-여기서는, 8개의 뱅크이므로 3비트가 사용되며, 도 4에서 프레임 페이로드(FRAME PAYLOAD)에 포함되는 비트들 중에 포함-을 출력한다.
뱅크 주소 생성부(413)는 명령 생성부(412)로부터 뱅크(BANK0~BANK7) 중 해당 뱅크를 선택하기 위한 선택 정보로 활용되는 비트들(여기서는 3비트)을 입력받고, 8비트의 뱅크 주소를 생성하여 출력한다. 이를 위해, 뱅크 주소 생성부(413)는 3비트의 입력신호를 입력받아 8비트의 출력신호를 출력하는 3×8 디코더(decoder)로 구성된다.
뱅크 주소 출력부(414)는 뱅크 주소 생성부(413)로부터 뱅크 주소를 입력받고, 뱅크 주소에 대응되는 8비트의 뱅크 선택 신호(Pi_BK<0:7>)를 제2 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 이를 위해, 뱅크 주소 출력부(414)는 다수의 출력 드라이버(driver)로 구성되며, 출력 드라이버는 공지된 모든 출력 드라이버를 포함한다.
입력유효정보 출력부(415)는 병렬화부(411)를 매개로 입력되는 18비트의 유효정보신호(Pi_RX<0:17>)를 제2 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 이를 위해, 입력유효정보 출력부(415)는 뱅크 주소 출력부(414)와 마찬가지로 다수의 출력 드라이버로 구성된다.
송신부(42)는 제1 글로벌 데이터 버스(GIO_out)를 매개로 뱅크(BANK0~BANK7)로부터 병렬로 입력되는 출력유효정보신호(Pi_data<0:15>)(여기서, i는 0~3)를 직렬화하여 송신 패드(Tx)로 출력한다.
이를 위해, 송신부(42)는 직렬화부(serializer)(421)와, 출력유효정보 입력부(422)를 구비한다.
출력유효정보 입력부(422)는 제1 글로벌 데이터 버스(GIO_out)를 매개로 뱅크(BANK0~BANK7)로부터 16비트의 출력유효정보신호(Pi_data<0:15>)를 병렬로 입력받고, 명령 생성부(412)의 제어(쓰기 또는 읽기 동작에 따른 정보신호 입출력 제어)에 응답하여 출력유효정보 신호(Pi_data<0:15>)를 전송 프로토콜에 맞도록 패킷(packet)화한 후 20비트 프레임을 갖는 출력신호를 생성하여 출력한다. 이를 위해 출력유효정보 입력부(422)는 다수의 입력 드라이버로 구성된다.
직렬화부(421)는 출력유효정보 입력부(422)로부터 병렬로 입력되는 20비트 출력신호를 직렬화하고, 직렬화된 20비트의 출력신호를 순차적으로 송신 패드(Tx)로 출력한다.
한편, 제1 글로벌 데이터 버스(GIO_out)는 각 뱅크(BANK0~BANK7)로부터 입력되는 출력유효정보신호(Pi_data<0:15>)를 병렬로 각 포트(PORT0~PORT3)로 독립적으로 전달하기 위하여 총 64비트(16(정보 비트 수)×4(포트 수)비트)의 버스로 이루어진다.
제2 글로벌 데이터 버스(GIO_in)는 각 포트(PORT0~PORT3)로부터 입력되는 26비트의 신호(18비트의 입력유효정보신호와 8비트의 뱅크 선택 신호 포함)를 병렬로 각 뱅크(BANK0~BANK7)로 독립적으로 전달하기 위하여 총 104개(26(정보 비트 수)×4(포트 수)개)의 버스로 이루어진다.
이러한 제1 및 제2 글로벌 데이터 버스(GIO_out, GIO_in)는 각 뱅크 제어부(BC0~BC7) 또는 각 포트(PORT0~PORT3)와 신호 전송을 하기 위하여 로컬 데이터 버스(local data bus)와 연결된다. 로컬 데이터 버스(local data bus)는 제1 및 제2 글로벌 데이터 버스(GIO_out, GIO_in)를 각 뱅크 제어부(BC0~BC7)와 각 포트(PORT0~PORT3)와 연결시킨다. 여기서는 연결시키는 대상에 따라 설명의 편의를 위해 제1 내지 제4 로컬 데이터 버스(LIO_Bout, LIO_Bin, LIO_P1, LIO_P2)로 구분하여 설명하였다.
한편, 뱅크 제어부(BC0~BC7) 각각은 각 뱅크(BANK0~BANK7)를 담당하기 위하여 각 뱅크마다 하나씩 설치되고, 해당 뱅크(담당 뱅크)와 각 포트(PORT0~PORT3) 간의 신호 전송을 담당한다. 이를 위해 도 5에 도시된 바와 같이 뱅크 제어부(BC0~BC7) 각각은 병렬화부(61)와, 직렬화부(62)와, 스테이트 머신(state machine)(63)과, 입력신호 상태 판별부(64)와, 뱅크 선택부(65)와, 포트 선택 부(66)를 구비한다.
먼저, 뱅크 선택부(65)는 포트/뱅크 선택신호(P/B_select)에 응답하여 다수의 포트(PORT0~PORT3)로부터 각각 독립적으로 입력되는 입력유효정보신호(Pi_RX<0:17>) 중 담당하는 해당 뱅크로 입력되어야 할 신호만을 선택하여 해당 뱅크로 전달하는 기능을 수행한다. 이러한 동작을 수행하는 이유는 모든 포트(PORT0~PORT3)로부터 제2 글로벌 데이터 버스(GIO_in)를 매개로 동시에 입력유효정보신호(Pi_RX<0:17>)가 입력될 수 있기 때문이다. 이때, 포트/뱅크 선택신호(P/B_select)는 도 3에 도시된 뱅크(BANK0~BANK7)의 뱅크 주소 출력부(414)의 뱅크 선택 신호(Pi_BK<0:7>)를 포함한다. 이러한 뱅크 선택부(65)는 제1 글로벌 데이터 버스(GIO_in)를 매개로 포트(PORT0~PORT3)로부터 각각 입력되는 18비트의 입력유효정보신호(Pi_RX<0:17>)와, 뱅크를 선택하기 위한 포트/뱅크 선택신호(Pi_BK<0:7>)를 포함하여 총 26비트의 신호를 입력받아 18비트의 뱅크 유효정보신호(BRX<0:17>)를 출력한다.
뱅크 선택부(65)로부터 출력되는 18비트의 뱅크 유효정보신호(BRX<0:17>) 중 16비트는 정보, 주소 또는 뱅크의 상태결정신호(명령신호)로 사용되고, 1비트의 신호는 활성화 플래그 신호(ACTIVE Flag)로 사용되며, 나머지 1비트의 신호는 16비트의 신호가 정보신호인지 아닌지(주소 또는 명령신호)를 판별하는 명령 플래그 신호로 사용된다. 여기서는 일례로 'BRX<17>"를 명령 플래그 신호로 사용하고, 'BRX<16>'을 활성화 플래그 신호로 사용한다. 여기서, 명령 플래그 신호(BRX<17>)는 스테이트 머신(63)의 인에이블(enable) 신호로 사용된다.
입력신호 상태 판별부(64)는 뱅크 선택부(65)로부터 18개의 뱅크 유효정보신호(BRX<0:17>)를 입력받고, 입력받은 18비트의 뱅크 유효정보신호(BRX<0:17>)가 정보, 주소 또는 명령신호인지를 판별한다. 구체적으로, 입력신호 상태 판별부(64)는 18비트의 뱅크 유효정보신호(BRX<0:17>) 중 최상위 비트인 명령 플래그 신호(BRX<17>)의 상태(status)('0' 또는 '1')를 보고, 17번째 비트(BRX<16>)를 제외한 나머지 16비트의 신호(BRX<0:15>)가 정보, 주소 또는 명령신호인지를 판별하게 된다. 이때, 명령 플래그 신호(BRX<17>)의 상태에 따라 나머지 16비트의 신호(BRX<0:15>)가 정보신호가 아닌 것으로 판명되면, 18개의 신호(BRX<0:17>)를 스테이트 머신(63)으로 출력한다. 그렇지 않고, 정보신호인 경우 16비트의 신호(BRX<0:15>)를 병렬화부(61)로 출력한다.
스테이트 머신(63)은 입력신호 상태 판별부(64)로부터 전송된 18비트의 뱅크 유효정보신호(BRX<0:17>)를 입력받고, 이 신호를 이용하여 DRAM의 동작을 제어하는 주소/명령신호(add/con)를 출력한다. 여기서, 주소/명령신호(add/con)는 내부 활성화 명령 신호(ACT), 내부 비활성화 명령 신호(PCG), 내부 읽기 명령 신호(READ), 내부 쓰기 명령 신호(WRITE) 등의 내부 명령신호와, 행 주소(XADD), 열 주소(YADD) 등의 내부 주소 신호와, 입력정보 스트로브(strobe) 신호(DSTROBE16<0:3>, DSTROBE64), 제어신호(DRVEN_P<0:3>), 파이프 입력 스트로브(pipe in strobe) 신호(PINSTROBE) 및 파이프 출력 제어신호(POUT<0:3>) 등의 내부 제어신호를 포함한다.
상기에서 설명한 동작을 갖는 스테이트 머신(63)의 구성의 일례가 도 6에 도 시되었다. 도 6에 도시된 바와 같이, 스테이트 머신(63)은 명령 생성부(631)와, 입력정보 스트로브(strobe) 생성부(632)와, 행 주소 생성부(632)와, 열 주소 생성부(634)와, 읽기 정보 파이프(pipe) 제어부(235)와, 정보 출력 제어부(236)를 구비한다.
명령 생성부(631)는 뱅크 유효정보신호(BRX<0:17>) 중 최상위 비트인 'BRX<17>'에 응답하여 인에이블되고, 다른 비트들(BRX<0:15>)을 디코딩(decoding)하여 내부 활성화 명령 신호(ACT), 내부 비활성화 명령 신호(PCG), 내부 읽기 명령 신호(READ), 내부 쓰기 명령 신호(WRITE) 등의 내부 명령신호를 생성한다. 이러한 명령 생성부(631)는 'n'(자연수)개의 디지털(digital) 신호를 입력받아 2n 개의 디지털 신호를 생성하는 디코더로 이루어진다.
입력정보 스토로브 생성부(632)는 뱅크 유효정보신호(BRX<0:17>) 중 최상위 비트인 'BRX<17>'와 쓰기 명령 신호(WRITE)에 응답하여 입력정보 스트로브 신호(DSTROBE16<0:3>, DSTROBE64)를 생성한다. 여기서, 입력정보 스트로브 신호(DSTROBE16<0:3>, DSTROBE64)는 병렬화부(61)의 동작을 제어하는 제어신호로 사용된다.
행 주소 생성부(633)는 내부 활성화 명령 신호(ACT)에 응답(동기)하여 뱅크 유효정보신호(BRX<0:m>)(여기서, m은 자연수)를 행 주소(XADD<0:m>)로 생성하여 출력한다.
열 주소 생성부(634)는 쓰기 명령 신호(WRITE)와 읽기 명령 신호(READ)에 응 답하여 뱅크 유효정보신호(BRX<0:n>)(여기서, n은 자연수)를 열 주소(YADD<0:n>)로 생성하여 출력한다.
읽기정보 파이프 제어부(635)는 읽기 명령 신호(READ)에 응답하여 파이프 입력 스트로브 신호(PINSTROBE)와, 파이프 출력 제어신호(POUT<0:3>)를 생성하여 출력한다.
정보출력 제어부(636)는 읽기 명령 신호(READ)에 응답하여 뱅크 선택 신호(Pi_BK<0:7>)-동도면에서는 일례로 뱅크(BANK0)를 선택하기 위한 신호로 특정하여 'BK0_P<0:3>'으로 표시-를 이용하여 제어신호(DRVEN_P<0:3>)를 생성하여 출력한다. 여기서, 제어신호(DRVEN_P<0:3>)는 포트 선택부(66)의 동작을 제어하기 위한 제어신호로 사용된다.
한편, 병렬화부(61)는 신호 상태 판별부(64)로부터 전송된 뱅크 유효정보신호(BRX<0:15>)를 병렬화하여 64비트의 병렬화된 신호를 출력한다. 즉, 입력신호 상태 판별부(64)로부터 전송된 신호(BRX<0:15>)는 이미 병렬화된 신호 형태로 입력되지만, 뱅크(BANK0~BANK7)의 메모리 셀 영역에서 64비트로 정보를 처리(쓰기 또는 읽기 동작 수행)하기 때문에 16비트 정보를 64비트 정보로 변환시켜야할 필요가 있다.
직렬화부(62)는 파이프 입력 스트로브 신호(PINSTROBE)와, 파이프 출력 제어신호(POUT<0:3>)에 응답하여 뱅크의 정보버스와 연결된 64개의 정보 버스 감지 증폭기(DBSA)(14)로부터 출력되는 64비트의 정보신호를 16비트의 정보신호(DO<0:15>)로 직렬화하여 출력한다.
한편, 도 5에 도시된 바와 같이, 포트 선택부(66)는 직렬화부(62)로부터 16비트씩 출력되는 정보신호(DO<0:15>)를 순차적으로 입력받고, 포트/뱅크 선택 신호(P/B_select)에 의해 선택된 포트로 출력 유효정보신호(Pi_data<0:15>)를 출력한다.
이러한 포트 선택부(66)는 디먹스(DEMUX)로 이루어지며, 각각의 디먹스(DEMUX)는 모든 포트(PORT0~PORT3)와 독립적으로 신호전송을 수행할 수 있도록 각 포트(PORT0~PORT3)별로 할당되어 있다. 또한, 각각의 디먹스(DEMUX)는 16비트 정보신호(DO<0:15>)를 처리하기 위하여 16개의 드라이버로 이루어진다.
드라이버 각각은 각 뱅크(BANK0~BANK7)로부터 포트(PORT0~PORT3)로 출력되는 신호는 제1 글로벌 데이터 버스(GIO_out)를 매개로 모든 뱅크(BANK0~BANK7)가 공유하도록 되어 있으므로 다른 뱅크에 영향을 주지 않도록 하기 위하여 3상 버퍼(tri-state buffer)로 이루어지는 것이 바람직하다.
이하, 상기와 같이 구성된 멀티 포트 메모리 소자의 동작을 살펴본다.
도 7은 포트(PORT0~PORT3)로부터 뱅크(BANK0~BANK7)로의 신호(Pi_BK<0:7>, Pi_Rx<0:17>) 경로를 설명하기 위하여 도시한 도면이고, 도 8은 뱅크(BANK0~BANK7)로부터 포트(PORT0~PORT3)로의 신호(Pi_data<0:15>) 경로를 설명하기 위하여 도시한 도면이다. 한편, 도 7에서 'BKj_P<0:3>'(여기서, j는 0~7)는 뱅크 선택 신호 'Pi_BK<0:7>'와 동일 신호로서 설명의 편의를 위해 그 표시를 달리하였다.
먼저, 포트(PORT0)로부터 뱅크(BANK1)로의 입력신호 경로를 설명하기로 한다.
도 7을 참조하면, 외부 장치로부터 수신 패드(Rx)를 통해 포트(PORT0)로 18비트의 입력신호(물리적 링크 코딩 비트 제외)가 직렬로 입력되면, 포트(PORT0)는 18비트의 입력신호를 26비트의 유효한 신호로 변환하여 제2 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 이때, 제2 글로벌 데이터 버스(GIO_in)는 제2 로컬 데이터 버스(LIO_Bin)(도 1참조)를 통해 뱅크(BANK1) 뿐만 아니라, 나머지 뱅크(BANK0, BANK2~BANK7)와 연결된 상태이기 때문에 26비트 유효신호는 제2 로컬 데이터 버스(LIO_Bin)를 통해 모든 뱅크(BANK0~BANK7)의 뱅크 선택부(65)(도 5참조)로 전달된다.
포트(PORT0)로부터 전달되는 26비트 유효신호, 특히 입력유효정보신호(P0_RX<0:17>)는 뱅크(BANK1)로만 전달되어야 할 신호이기 때문에 뱅크(BANK1)를 제외한 나머지 뱅크(BANK0, BANK2~BANK7)로 전달되는 것을 차단하여야할 필요가 있다. 이처럼, 뱅크(BANK1)를 제외한 나머지 뱅크(BANK0, BANK2~BANK7)로 입력유효정보신호(P0_RX<0:17>)가 전달되는 것을 차단하기 위한 신호로서 뱅크 선택 신호(P0_BK<0:7>)가 사용된다.
뱅크 선택 신호(P0_BK<0:7>)는 입력유효정보신호(P0_RX<0:17>)와 함께 포트(PORT0)로부터 제공되는 26비트 유효신호를 구성한다. 이러한 뱅크 선택 신호(P0_BK<0:7>)는 입력유효정보신호(P0_RX<0:17>)와 함께 제2 글로벌 데이터 버스(GIO_in)를 매개로 뱅크(BANK1)의 뱅크 선택부(65), 예컨대 먹스로 입력되어 동작을 제어한다.
뱅크(BANK1)의 입력신호 전송을 담당하는 뱅크 선택부(65)는 뱅크 선택 신 호(P0_BK<0:7>), 즉 'BK1_P<0:3>'에 의해 동작(인에이블)되어 제2 글로벌 데이터 버스(GIO_in)를 매개로 입력되는 입력유효정보신호(P0_RX<0:17>)를 수신하여 뱅크(BANK1)로 전달하게 된다. 이때, 나머지 뱅크 선택 신호(BK0_P<0:3>, BK2_P<0:3>~BK7_P<0:3>)는 비활성화(논리 하이 또는 논리 로우 상태)되기 때문에 나머지 뱅크(BANK0, BANK2~BANK7)의 뱅크 선택부(65)는 동작(인에이블)되지 않게 되어 입력유효정보신호(P0_RX<0:17>)는 뱅크(BANK0, BANK2~BANK7)로 전달되지 않게 된다.
다음으로, 뱅크(BANK1)으로부터 포트(PORT0)로의 출력신호 경로를 설명하기로 한다.
도 8을 참조하면, 뱅크(BANK1)로부터 출력되는 64비트의 정보신호는 뱅크 제어부(BC1)의 직렬화부(62)를 통해 16비트 정보신호(DO<0:15>)로 직렬화되어 포트 선택부(66), 예컨대 디먹스로 출력된다. 디먹스는 제어신호(DRVEN_P<0:3>) 중 활성화된 제어신호(DRVEN_P<0>)에 응답하여 정보신호(DO<0:15>)를 출력유효정보신호(P0_data<0:15>)로 하여 제1 글로벌 데이터 버스(GIO_out)로 실어 보낸다.
제1 글로벌 데이터 버스(GIO_out)로 전달된 출력유효정보신호(P0_data<0:15>)는 제3 로컬 데이터 버스(LIO_P1)를 매개로 하여 포트(PORT0)로 전달된다.
다음으로, 멀티 포트 메모리 소자의 정상(normal)적인 읽기 동작을 설명하기로 한다. 여기서, 정상적인 읽기 동작은 해당 뱅크의 특정 주소로부터 정보를 가져오는 동작이다.
도 1을 참조하면, 수신 패드(Rx)를 매개로 읽기 동작에 해당하는 입력신호(도 4의 (d) 및 (e) 참조)가 직렬로 포트(PORT0)로 입력되면, 포트(PORT0)는 직렬로 입력되는 입력신호를 병렬화부(411)를 통해 병렬화한 후 26비트의 유효신호로 변환하여 출력한다.
포트(PORT0)로부터 출력되는 26비트의 유효신호는 제2 글로벌 데이터 버스(GIO_in)을 통해 뱅크(BANK1)를 담당하고 있는 뱅크 제어부(BC1)의 뱅크 선택부(65)로 입력된다. 이때, 뱅크 제어부(BC1)의 뱅크 선택부(65)는 모든 제2 글로벌 데이터 버스(GIO_in)와 제2 로컬 데이터 버스(LIO_Bin)를 통해 연결되어 있기 때문에 포트(PORT0)를 포함한 나머지 포트(PORT1~PORT3)로부터도 신호를 전송받게 된다.
이에 따라, 각 포트(PORT0~PORT3)로부터 입력되는 26비트의 유효신호에는 뱅크를 선택하기 위해 8비트 뱅크 선택 신호(Pi_BK<0:7>)가 포함되어 있으며, 이 뱅크 선택 신호(Pi_BK<0:7>)를 이용하여 해당 뱅크를 선택하게 된다. 여기서는 뱅크 선택 신호(P0_BK<1>)만이 활성화되어 있기 때문에 뱅크(BANK1)의 뱅크 제어부(BC1)에서는 나머지 포트(PORT1~PORT3)로부터 전달된 각각의 26비트 신호-유효신호는 아님-는 입력받지 않고, 포트(PORT0)로부터 입력되는 입력유효정보신호(P0_RX<0:17>)만 입력받게 된다.
뱅크 제어부(BC1)의 스테이트 머신(63)은 입력유효정보신호(P0_RX<0:17>)를 이용하여 내부 활성화 신호(ACT)와 읽기 명령 신호(READ)를 활성화하고, 활성화된 내부 활성화 신호(ACT)와 읽기 명령 신호(READ)를 이용하여 행/열 주소 생성 부(633, 634)를 통해 뱅크(BANK1)의 행/열 주소(XADD, YADD)를 생성하고, 읽기 정보 파이프 제어부(635)를 통해 파이프 입력 스트로브 신호(PINSTROBE)와 파이프 출력 제어신호(POUT)를 활성화하고, 정보 출력 제어부(636)를 통해 제어신호(DRVEN_P)를 활성화하여 출력한다.
뱅크 제어부(BC1)로부터 입력되는 읽기 명령 신호(READ)에 응답하여 해당 열 주소(YADD)에 따라 뱅크(BANK1)로부터 64개의 정보가 정보 라인을 매개로 정보 버스 감지 증폭기(DBSA)(여기서는 64개)를 통해 각각 증폭되어 직렬화부(62)로 출력된다.
직렬화부(62)로 입력된 64비트 출력신호는 파이프 입력 스트로브 신호(PINSTROBE)와 파이프 출력 제어신호(POUT)에 응답하여 16비트로 직렬화되어 출력된다. 즉, 직렬화부(62)는 64비트 출력신호가 입력되면 이 신호를 16비트씩 4단위의 직렬화된 신호로 변환 및 임시 저장한 후 순차적으로 16비트씩 포트 선택부(66)로 출력한다.
포트 선택부(66)는 직렬화부(62)로부터 입력된 정보신호(DO<0:15>)를 제어신호(DRVEN_P<0:3>)-제어신호(DRVEN_P<0:3>)는 도 5에 도시된 바와 같이 뱅크 선택 신호(BK0_P<0:3>)에 대응되는 신호-에 응답하여 제1 글로벌 데이터 버스(GIO_out)를 매개로 선택된 포트(PORT0)로 16비트씩 출력유효정보신호(P0_data<0:15>)를 순차적으로 출력하게 된다.
포트(PORT0)는 도 3에 도시된 바와 같이 제1 글로벌 데이터 버스(GIO_out)를 통해 순차적으로 16비트씩 출력된 출력유효정보신호(P0_data<0:15>)를 병렬로 입력 받은 후 직렬화부(421)를 통해 직렬화하여 송신 패드(Tx)를 통해 해당 외부 장치로 송신하게 된다.
다음으로, 멀티 포트 메모리 소자의 정상(normal)적인 쓰기 동작을 설명하기로 한다. 여기서, 정상적인 쓰기 동작은 행당 뱅크의 특정 주소로부터 정보를 가져오는 동작으로서, 수신 패드(Rx)로부터 5 프레임의 입력신호를 입력받게 된다. 이때, 첫 번째 프레임은 명령신호(이하, 명령 프레임이라 함)(도 4의 (b) 참조)에 해당하고, 나머지 4개의 프레임은 정보신호(이하, 정보 프레임이라 함)(도 4의 (c) 참조)에 해당하는 것으로서 각각 16비트씩 총 64비트가 된다.
도 1을 참조하면, 수신 패드(Rx)를 매개로 쓰기 동작에 해당하는 명령 프레임과 정보 프레임이 연속(또는, 비연속)적으로 포트(PORT0)로 입력되면, 포트(PORT0)는 직렬로 입력되는 각 프레임 신호를 병렬화부(411)를 통해 병렬화한 후 26비트의 유효신호로 변환하여 출력한다.
포트(PORT0)로부터 출력되는 26비트의 유효신호는 제2 글로벌 데이터 버스(GIO_in)를 통해 뱅크(BANK1)를 담당하고 있는 뱅크 제어부(BC1)의 뱅크 선택부(65)로 입력된다. 이때, 뱅크 제어부(BC1)의 뱅크 선택부(65)는 모든 제2 글로벌 데이터 버스(GIO_in)와 제2 로컬 데이터 버스(LIO_Bin)를 통해 연결되어 있기 때문에 포트(PORT0)를 포함한 나머지 포트(PORT1~PORT3)로부터도 신호를 전송받게 된다.
이에 따라, 각 포트(PORT0~PORT3)로부터 입력되는 26비트의 유효신호에는 뱅크를 선택하기 위해 8비트 뱅크 선택 신호(Pi_BK<0:7>)가 포함되어 있으며, 이 뱅 크 선택 신호(Pi_BK<0:7>)를 이용하여 해당 뱅크를 선택하게 된다. 여기서는 뱅크 선택 신호(P0_BK<1>)만이 활성화되어 있기 때문에 뱅크(BANK1)의 뱅크 제어부(BC1)에서는 나머지 포트(PORT1~PORT3)로부터 전달된 각각의 26비트 신호-유효신호는 아님-는 입력받지 않고, 포트(PORT0)로부터 입력되는 입력유효정보신호(P0_RX<0:17>)만 입력받게 된다.
뱅크 제어부(BC1)의 스테이트 머신(63)은 입력유효정보신호(P0_RX<0:17>)(명령 프레임 신호에 해당)를 이용하여 내부 활성화 신호(ACT)와 쓰기 명령 신호(WRITE)를 활성화하고, 뱅크 유효정보신호(BRX<17>)에 응답하여 활성화된 내부 활성화 신호(ACT)와 쓰기 명령 신호(WRTE)를 이용하여 행/열 주소 생성부(633, 634)를 통해 뱅크(BANK1)의 행/열 주소(XADD, YADD)를 생성하고, 입력 정보 스트로브 생성부(632)를 통해 입력정보 스트로브 신호(DSTROBE16<0:3>, DSTROBE16<0:3>)를 활성화하여 출력한다.
이런 상태에서, 연속적으로 들어오는 나머지 정보 프레임(3개의 프레임) 신호의 입력유효정보신호(P0_RX<0:17>) 중 유효정보신호에 해당하는 16비트의 뱅크 유효정보신호(BRX<0:15>)를 병렬화부(61)(도 6참조)를 통해 64비트(16×4)로 병렬화된 후 동시에 쓰기 드라이버(W/D)를 통해 뱅크(BANK1)의 메모리 셀 어레이(10)에 쓰여지게 된다.
상기에서 설명한 바와 같이, 쓰기 동작시 하나의 뱅크로 4개의 프레임(명령 프레임 및 정보 프레임 포함)의 신호가 연속적으로 입력되면 64개의 정보가 동시에 메모리 셀에 쓰여지게 되는데, 4개의 프레임이 모두 입력되기도 전에 다른 명령이 수행되면(인터럽트(interrupt) 동작), 그때까지 들어온 정보만을 메모리 셀에 쓰게 된다.
이러한 구조를 갖는 멀티 포트 메모리 소자를 테스트하기 위해서는 반드시 고속 직렬 입/출력 인터페이스를 하는 포트(PORT0~PORT3)를 매개로 테스트를 수행해야만 한다. 그러나, 이러한 테스트 방법은 DRAM 테스트 장비에서 포트(PORT0~PORT3)에서의 고속 직렬 입/출력 인터페이스를 지원할 수 없거나, 포트(PORT0~PORT3) 내의 로직(logic) 소자(도 3참조)의 오류로 인해 내부 DRAM 테스트를 제대로 할 수 없는 경우에는 사용할 수 없다. 이러한 문제를 사전에 극복하기 위해서는 멀티 포트 메모리 소자 내에 포트(PORT0~PORT3)와는 독립적으로, 그리고 DRAM 테스트 장비에서 지원 가능한 동작으로 수행할 수 있는 구조를 제공해야 한다.
또한, 멀티 포트 메모리 소자를 테스트하기 위해서는 고속으로 동작하는 테스트 장비가 필요하다. 하지만, 현재 보편적으로 상용화되어 있는 테스트 장비는 그 특성상 고속으로 동작할 수 없기 때문에 고속 직렬 입/출력 인터페이스 방식으로 멀티 포트 메모리 소자를 테스트할 경우 테스트 시간(test time)이 증대되는 문제가 발생된다. 이와 같이 테스트 시간을 감소시키기 위해서는 고속 직렬 입/출력 인터페이스를 병렬 입/출력 인터페이스로 전환하여 멀티 포트 메모리 소자를 테스트할 필요성이 있다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로, 다음과 같은 목적들이 있다.
첫째, 본 발명은 멀티 포트 메모리 소자의 테스트 모드시 내부의 포트를 경유하지 않고 DRAM 테스트를 안정적으로 수행할 수 있는 멀티 포트 메모리 소자를 제공하는데 그 목적이 있다.
둘째, 본 발명은 병렬 입/출력 인터페이스 방식으로 DRAM 코어 테스트를 수행하여 테스트 시간을 감소시킬 수 있는 멀티 포트 메모리 소자를 제공하는데 다른 목적이 있다.
셋째, 본 발명은 다양한 입/출력 정보 전송 처리 모드-SDR(Single Data Rate), DDR(Double Data Rate), QDR(Quadruple Data Rate)-를 갖는 멀티 포트 메모리 소자를 제공하는데 또 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은,
본 발명은 멀티 포트 메모리 소자의 정상(normal) 동작 모드와 독립적으로 DRAM 코아 테스트 모드(DRAM core test mode)(이하, DTM 모드라 함)를 구현하기 위한 구조를 제안하고, DTM 모드시에는 정상 동작 모드시 외부 장치와의 직렬 전송을 위한 송수신 패드로 사용된 외부 패드를 병렬 입/출력 인테페이스를 위한 패드로 전환하여 사용하여 다양한 입/출력 정보 전송 처리 모드-SDR(Single Data Rate), DDR(Double Data Rate), QDR(Quadruple Data Rate)-로 테스트 동작을 수행하도록 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호(도면번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 9는 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 구조를 설명하기 위하여 도시한 구성도이다. 여기서는 설명의 편의를 위해 정상 동작 모드에서의 동작은 전술한 내용으로 대신하기로 하고, DTM 모드에 관련하여서만 설명하기로 한다.
도 9를 참조하면, 본 발명의 실시예에 따른 멀티 포트 메모리 소자는 DRAM 코아 영역을 테스트하기 위한 테스트 모드시 활성화되는 모드 레지스터 인에이블(mode register enable) 신호(MREb)에 응답하여 DTM 모드로 진입시키는 모드 레지스터 셋팅부(Mode Register Set, MRS)와, 모드 레지스터 인에이블 신호(MREb)에 응답하여 각 송수신 패드(TX0~TX3, RX0~RX3)를 매개로 포트(PORT0~PORT3)로 각각 입력되는 외부신호(명령/주소/제어)(이하, 테스트 신호라 함)를 바이패스(bypass)시켜 제1 글로벌 데이터 버스(GIO_in)로 전달하는 다수의 테스트 신호 전송부(91~94)와, 모드 레지스터 셋팅부(MRS)로부터 생성된 테스트 인에이블 신 호(DTMEN)에 응답하여 테스트 패드(DQ0~DQ3)로부터 입력되는 입력 정보신호-쓰기 동작시 외부 테스트 장비로부터 제공되는 정보신호-를 제1 글로벌 데이터 버스(GIO_in)로 실어 보내고, 제2 글로벌 데이터 버스(GIO_out)로 출력되는 출력 정보신호-읽기 동작시 뱅크로부터 읽혀진 정보신호-를 테스트 패드(DQ0~DQ3)로 출력하는 테스트 입/출력 제어부(95)를 구비한다.
모드 레지스터 셋팅부(MRS)는 모드 레지스터 인에이블 신호(MREb)에 따라 현재 DRAM 소자가 정상 동작 모드-직렬 입/출력 인터페이스 방식으로 전환하는 모드-로 진입할 건지 DTM 모드-병렬 입/출력 인터페이스 방식으로 전환하는 모드-로 진입할 건지를 결정하게 된다. 또한, 모드 레지스터 셋팅부(MRS)는 3비트 뱅크 정보 신호(M0~M2)를 입력받아 8비트 뱅크 선택 신호(T_BKEN<0:7>)(뱅크가 8개인 경우)를 생성한다.
또한, 모드 레지스터 셋팅부(MRS)는 뱅크정보신호(MO~M2)를 이용하여 다양한 모드 선택 신호 예컨대, EMRS(Extended MRS) 등을 생성한다. 또한, 테스트 신호(P0_RXD<0:16>)를 이용하여 정보 입/출력 전송 모드(Data Transfer Type mode, DTT)-QDR0, QDR1, DDR, SDR-를 선택한다. 여기서, DTT 모드는 테스트 패드(DQ0~DQ3)로 입력되는 입력 정보신호와 테스트 패드(DQ0~DQ3)로 출력되는 출력 정보신호의 입/출력 전송 방식을 결정하는 모드로 사용되며, 이에 대한 구체적인 설명은 후술하기로 한다. 또한, EMRS는 DTM 모드에서는 실제로 필요한 부분은 아니며, 정상 동작 모드에서 직렬 입/출력 인터페이스 방식을 이용한 정보 전송시 사용되는 모드이다.
또한, 모드 레지스터 셋팅부(MRS)는 테스트 신호 전송부(91~94)를 통해 바이패스되어 제1 글로벌 데이터 버스(GIO_in)에 실어진 테스트 신호(P0_RXD<0:16>)를 입력받고, 테스트 신호(P0_RXD<0:16>)를 구성하는 비트의 상태에 따라 DTM 인에이블 신호(DTMEN)를 인에이블시켜 출력한다. 예컨대, 뱅크정보신호(MO~M2)가 모두 논리 로우인 상태에서 도 10에 도시된 바와 같이 테스트 신호(P0_RXD<0:16>) 중 'IN<10>'이 논리 로우, 'IN<11>'이 논리 하이, 'IN<12:15>'가 모두 논리 로우이면 DTM 인에이블 신호(DTMEN)는 'IN<0>'의 상태에 따라 인에이블이 결정되게 된다. 일례로, 도 10에서 'IN<0>'이 논리 하이이면, DTM 인에이블 신호(DTMEN)는 인에이블된다.
테스트 신호 전송부(91~94)는 모드 레지스터 인에이블 신호(MREb)에 응답하여 모드 레지스터 셋팅부(MRS)에 의해 DRAM 소자가 DTM 모드로 진입하게 되면, 송수신 패드(TX0~TX3, RX0~RX3)로부터 입력되는 테스트 신호(P0_RXD<0:16>)-송수신 패드를 제외한 별도의 더미(dummy) 패드(S1)로부터 입력되는 1비트 테스트 신호를 포함-를 제1 글로벌 데이터 버스(GIO_in) 중 포트(PORT0)에 할당된 버스-도면상에서는 제1 글로벌 데이터 버스(GI0_in) 중 첫 번째 버스에 해당-로 실어 보낸다. 동도면에서와 같이 각 포트(PORT0~PORT3) 당 하나씩 테스트 신호 전송부가 설치되는 경우 각각 4비트씩 테스트 신호를 제1 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 이를 위해 테스트 신호 전송부(91~94) 각각은 송수신 패드(TX0~TX3, RX0~RX3)와 더미 패드(S1)로부터 테스트 신호(P0_RXD<0:16>)를 입력받기 위한 입력 드라이버(미도시)와, 상기 입력 드라이버를 통해 입력된 테스트 신호(P0_RXD<0:16>)를 제1 글 로벌 데이터 버스(GIO_in)로 실어 보내기 위한 출력 드라이버(미도시)로 이루어진다.
테스트 입/출력 제어부(95)는 모드 레지스터 셋팅부(MRS)로부터 출력되는 테스트 인에이블 신호(DTMEN)에 응답하여 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호(P0_RXD<0:16>)를 디코딩(decoding)하여 내부 명령신호, 예컨대 쓰기 명령신호 또는 읽기 명령신호를 생성한다. 또한, 테스트 입/출력 제어부(95)는 내부 명령 디코더에서 쓰기 명령신호가 생성되면, 테스트 패드(DQ0~DQ3)로부터 입력되는 입력 정보신호를 제1 글로벌 데이터 버스(GIO_in)로 실어 보내고, 읽기 명령신호가 생성되면, 테스트 신호(P0_RXD<0:16>)의 읽기 명령신호에 응답하여 제2 글로벌 데이터 버스(GIO_out)로 전달된 출력 정보신호를 테스트 패드(DQ0~DQ3)로 출력한다.
이하, 상기와 같이 구성된 본 발명의 실시예에 따른 멀티 포트 메모리 소자의 DTM 모드시 쓰기 동작 및 읽기 동작을 도 9를 참조하여 구체적으로 설명하기로 한다.
먼저, 쓰기 동작을 설명하면 다음과 같다.
DTM 모드시 모드 레지스터 인에이블 신호(MREb)는 논리 로우(LOW, '0') 상태로 유지되어야 한다. 이와 같이 모드 레지스터 인에이블 신호(MREb)가 논리 로우 상태로 입력되면 모드 레지스터 셋팅부(MRS)에 의해 DRAM 소자는 DTM 모드로 진입하게 된다.
모드 레지스터 셋팅부(MRS)에 의해 DTM 모드로 진입하게 되면, 송수신 패 드(TX0~TX3, RX0~RX3)와 더미 패드(S1)로부터 각각 1비트씩 병렬로 입력된 테스트 신호(P0_RXD<0:16>)는 테스트 신호 전송부(91~94)를 통해 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진다. 이때, 포트(PORT0~PORT3)는 DTM 모드로 진입하는 경우 비동작-테스트 신호(P0_RXD<0:16>)를 입력받지 않는 상태-되도록 설계되어 있으며, 정상 동작 모드에서는 모드 레지스터 인에이블 신호(MREb)가 논리 하이(HIGH, '1') 상태인 경우 동작-테스트 신호(P0_RXD<0:16>)를 입력받는 상태-되도록 설계되어 있다.
한편, 모드 레지스터 셋팅부(MRS)는 테스트 신호 전송부(91~94)를 통해 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호(P0_RXD<0:16>)를 입력받고, 테스트 신호(PO_RXD<0:16>)의 특정 비트의 상태에 따라 DTM 인에이블 신호(DTMEN)를 인에이블시켜 출력한다. 또한, 모드 레지스터 셋팅부(MRS)는 뱅크정보신호(M0~M2)를 디코딩하여 뱅크선택신호(T_BKEN<0:7>)를 생성한다. 여기서, 뱅크선택신호(T_BKEN<0:7>)는 뱅크(BANK0~BANK7)의 뱅크 제어부(BC0~BC7)로 입력되어 테스트 신호(P0_RXD<0:16>)와 입력 정보신호가 입력되는 뱅크를 선택하는 신호로 사용된다.
한편, 뱅크선택신호(T_BKEN<0:7>)는 제1 및 제2 글로벌 데이터 버스(GIO_in, GIO_out)와 별도로 설치된 데이터 버스에 실려져 뱅크 제어부(BC0~BC7)로 전달된다.
테스트 입/출력 제어부(95)는 DTM 인에이블 신호(DTMEN)에 응답하여 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호(P0_RXD<0:16>)를 입력받아 디코딩하여 내부 쓰기 명령신호를 생성하고, 생성된 쓰기 명령신호에 응답하여 테스트 패드(DQ0~DQ3)로 입력되는 입력 정보신호를 제1 글로벌 데이터 버스(GIO_in)로 실어 보낸다.
뱅크 제어부(BC0~BC7)는 각각 뱅크선택신호(T_BKEN<0:7>)를 입력받고, 뱅크선택신호(T_BKEN<0:7>)에 따라 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호(P0_RXD<0:16>)와 입력 정보신호를 자신이 담당하는 뱅크 신호인지를 판단하게 된다.
예컨대, 현재 제1 글로벌 데이터 버스(GIO_in)에 실어 보내진 테스트 신호(P0_RXD<0:16>)와 입력 정보신호가 뱅크(BANK0)에 해당하는 신호인 경우, 뱅크선택신호(T_BKEN<0:7>) 중 'T_BKEN<0>'만이 논리 하이가 되어 뱅크 제어부(BC0)만이 동작되어 테스트 신호(P0_RXD<0:16>)와 입력 정보신호를 뱅크(BANK0)로 전달한다. 이때, 뱅크 제어부(BC0)는 테스트 신호(P0_RXD<0:16>)를 디코딩하여 쓰기 명령신호를 생성하고, 생성된 쓰기 명령신호와 주소신호-코아 영역의 메모리 셀 어레이의 행 주소 및 열 주소에 해당함-에 응답하여 입력 정보신호를 뱅크(BANK0)로 전달하게 된다. 여기서, 행 주소는 활성화 신호(ACT)에 의해 인에이블되고, 열 주소는 쓰기 명령시에 인에이블된다.
뱅크(BANK0)는 뱅크 제어부(BC0)로부터 전달된 쓰기 명령신호에 응답하여 쓰기 드라이버(W/D)를 매개로 입력 정보신호를 해당 코아 영역의 메모리 셀에 쓰기하게 된다.
다음으로, 읽기 동작을 설명하면 다음과 같다.
DTM 모드시 읽기 동작은 쓰기 동작과 거의 비슷한 동작으로 이루어진다. 다만, 읽기 동작시에는 송수신 패드(TX0~TX3, RX0~RX3)로부터 읽기 명령신호에 해당하는 테스트 신호를 입력받고, 테스트 패드(DQ0~DQ3)로는 출력 정보신호를 출력하게 된다.
쓰기 동작과 마찬가지로, 모드 레지스터 인에이블 신호(MREb)는 논리 로우상태로 유지된다. 이에 따라, 송수신 패드(TX0~TX3, RX0~RX3)와 더미 패드(S1)로부터 각각 1비트씩 병렬로 입력된 테스트 신호(P0_RXD<0:16>)는 테스트 신호 전송부(91~94)를 통해 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진다. 그리고, 테스트 입/출력 제어부(95)는 DTM 인에이블 신호(DTMEN)에 응답하여 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호(P0_RXD<0:16>)를 입력받아 디코딩하여 내부 읽기 명령신호를 생성한다. 이때, 테스트 패드(DQ0~DQ3)로는 어떠한 입력신호도 입력되지 않게 된다.
뱅크 제어부(BC0~BC7)는 각각 뱅크선택신호(T_BKEN<0:7>)를 입력받고, 뱅크선택신호(T_BKEN<0:7>)에 따라 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호(P0_RXD<0:16>)를 자신이 담당하는 뱅크 신호인지를 판단하고, 판단 결과, 현재 입력되는 테스트 신호(P0_RXD<0:16>)가 자신이 담당하는 뱅크 신호인 경우 입력되는 테스트 신호(P0_RXD<0:16>)를 디코딩하여 읽기 명령신호를 생성하여 뱅크로 출력한다. 해당 뱅크는 뱅크 제어부로부터 입력되는 읽기 명령신호와 주소신호에 응답하여 해당 정보 버스 감지 증폭기(DBSA)를 통해 해당 코어 영역의 메모리 셀로부터 출력 정보신호를 읽어내어 제2 글로벌 데이터 버스(GIO_out)로 출력한 다.
테스트 입/출력 제어부(95)는 해당 뱅크로부터 제2 글로벌 데이터 버스(GIO_out)로 실어 보내진 출력 정보신호를 입력받고, 입력받은 출력 정보신호를 테스트 신호(P0_RXD<0:16>)를 디코딩하여 생성된 읽기 명령신호에 응답하여 테스트 패드(DQO~DQ3)로 출력한다.
한편, 본 발명의 실시예에 따른 멀티 포트 메모리 소자는 다양한 입/출력 정보 전송 처리 모드-SDR, DDR, QDR0, QDR1-를 갖도록 동작하는데 이를 구체적으로 설명하기로 한다.
전술한 바와 같이, 모드 레지스터 셋팅부(MRS)는 테스트 신호(P0_RXD<0:16>)를 이용하여 4가지 정보 전송 모드(Data Transfer Type, DTT) 예컨대, QDR0, QDR1, DDR, SDR 모드로 진입시키기 위한 모드신호(TQDR0, TQDR1, TDDR, TSDR)를 출력한다. 모드신호(TQDR0, TQDR1, TDDR, TSDR)는 테스트 신호(P0_RXD<0:16>)의 비트 중 'IN<5:6>'(도 10참조) 2비트를 이용하여 생성한다. 즉, 'IN<5:6>'를 디코딩하여 4개의 모드신호를 생성한다.
모드 레지스터 셋팅부(MRS)를 통해 생성된 모드신호(TQDR0, TQDR1, TDDR, TSDR)를 이용하여 각 정보 전송 모드(DTT)마다 필요한 내부 클럭신호(TCLK, DCLK)를 생성해야 한다.
내부 클럭신호(TCLK, DCLK)는 도 9에 도시된 바와 같이 클럭 생성부(96)를 통해 생성된다.
클럭 생성부(96)는 제1 및 제2 외부 클럭(CLK+, CLK-)을 입력받고, 모드 레 지스터 셋팅부(MRS)로부터 입력되는 모드신호(TQDR0, TQDR1, TDDR, TSDR)에 따라 도 11에 도시된 바와 같은 파형을 갖는 제1 및 제2 내부 클럭(TCLK, DCLK)을 생성한다. 도 11에서 모드 'QDRO'는 'TQDRO' 신호에 의해 선택되고, 'QDR1'는 'TQDR1'신호에 의해 선택되고, 'DDR'는 'TDDR' 신호에 의해 선택되며, 'SDR'는 'TSDR' 신호에 의해 선택된다.
도 11에 도시된 바와 같이, 모드 'QDR0'의 경우 제2 내부 클럭(DCLK)은 제1 내부 클럭(TCLK)의 반 주기 동안 1주기를 갖도록 구성된다. 결국, 제1 내부 클럭(TCLK)의 한 주기 동안 제2 내부 클럭(DCLK)은 2주기를 가지게 되며, 쓰기 동작시 제2 내부 클럭(DCLK)의 상승 에지(rising edge)와 하강 에지(falling edge)마다 입력 정보신호가 입력된다. 여기서, 제1 내부 클럭(TCLK)은 명령 스트로브(command strobe) 클럭, 즉 명령 및 주소신호의 기준 클럭으로 사용된다.
모드 'QDR1'는 'QDR0'와 동일한 정보 처리율을 갖지만 제2 내부 클럭(DCLK)의 파형이 서로 다르다. 즉, 제2 내부 클럭(DCLK)은 제1 내부 클럭(TCLK)과 동일한 주기를 가지되, 그 파형은 제1 내부 클럭(TCLK)의 1/4 주기 동안 지연된 파형-위상이 90°이동된 파형-을 갖는다. 이에 따라, 쓰기 동작시 'QDR1'에서는 제1 및 제2 내부 클럭(TCLK, DCLK)의 상승 에지 및 하강 에지마다 입력 정보신호가 입력되기 때문에 테스트 패드(DQ0~DQ3)를 통해 입출력되는 정보의 전송 처리율은 'QDR0' 모드와 동일하다. 여기서, 제1 내부 클럭(TCLK)은 'QDR0'에서와 같이 명령 및 정보 스트로브 클럭으로 사용된다.
모드 'DDR'의 경우 제2 내부 클럭(DCLK)은 논리 하이 또는 논리 로우 상태로 고정되거나, 또는 제1 내부 클럭(TCLK)과 동일한 파형을 갖는다. 예컨대, 제2 내부 클럭(DCLK)에 동기되어 동작하는 후단의 로직 소자가 논리 하이에 인에이블되는 경우 논리 로우 상태로 고정되고, 논리 로우에 인에이블되는 경우 논리 하이 상태로 고정된다. 즉, 제2 내부 클럭(DCLK)이 논리 하이 또는 논리 로우 상태로 고정되는 경우에는 정보 입/출력 전송에 영향을 미치지 않도록 일정 레벨로 고정시키게 된다. 이 경우, 제2 내부 클럭(DCLK)은 정보 스트로브 신호로 사용되지 않으며, 제1 내부 클럭(TCLK)이 이를 대신하게 된다. 만약, 제2 내부 클럭(DCLK)이 제1 내부 클럭(TCLK)과 동일한 파형을 갖는 경우에는 쓰기 동작시 정보 스트로브 신호로 그대로 사용할 수 있다. 이러한 'DDR' 모드에서는 제1 내부 클럭(TCLK)의 상승 에지 및 하강 에지마다 입력 정보신호가 입력되며, 'QDR0' 및 'QDR1' 모드의 정보 전송 처리율의 1/2 정도가 된다. 즉, 제1 내부 클럭(TCLK)은 명령 및 정보 스트로브 클럭으로 사용된다.
모드 'SDR'의 경우 'DDR' 모드에서와 같이 제2 내부 클럭(DCLK)은 논리 하이 또는 논리 로우 상태로 고정되거나, 또는 제1 내부 클럭(TCLK)과 동일한 파형을 갖는다. 이러한 'SDR' 모드에서는 제1 내부 클럭(TCLK)의 상승 에지마다 입력 정보신호가 입력되며, 'DDR' 모드의 정보 전송 처리율의 1/2 정도가 된다. 여기서, 제1 내부 클럭(TCLK)은 명령 및 정보 스트로브 클럭으로 사용된다.
한편, 도 12는 DTM 모드의 읽기 동작시 각 모드(QDR0, QDR1, DDR, SDR)별 제1 및 제2 내부 클럭(TCLK, DCLK)의 파형도로서, 이에 대한 구체적인 설명은 후술하기로 한다.
전술한 바와 같이, 각 정보 전송 모드(DTT)에 따라 제2 내부 클럭(DCLK)을 다르게 생성하기 위하여 클럭 생성부(96)는 도 13에 도시된 바와 같은 내부 구성을 갖는다.
도 13에 도시된 바와 같이, 클럭 생성부(96)는 제1 및 제2 외부 클럭(CLK+, CLK-)을 버퍼링하여 출력하는 버퍼링부(961)와, 모드 레지스터 인에이블 바신호(MRE)의 하강 에지-정상 동작 모드로 진입-를 검출하기 위한 하강 에지 검출부(962)와, 모드신호(TQDR0, TQDR1, TDDR, TSDR)에 응답하여 버퍼링된 제1 및 제2 외부 클럭(CLKB+, CLKB-)을 이용하여 도 11 및 도 12에 도시된 바와 같이 각 정보 전송 모드(DTT)에 대응하는 제1 및 제2 내부 클럭(TCLK, DCLK)을 생성하는 내부 클럭 생성부(963)로 이루어진다. 여기서, 모드 레지스터 인에이블 바신호(MRE)는 모드 레지스터 인에이블 신호(MREb)의 바(bar)신호(MREb의 위상과 위상이 반대)로서, 논리 로우시 정상 동작 모드로 진입한다. 즉, DTM 모드시에는 논리 하이 상태가 된다.
도 14에 도시된 바와 같이, 하강 에지 검출부(962)는 모드 레지스터 인에이블 바신호(MRE)를 입력받고, 모드 레지스터 인에이블 바신호(MRE)가 논리 하이에서 논리 로우로 천이하는 순간, 즉 모드 레지스터 인에이블 바신호(MRE)의 하강 에지를 검출한다. 이는, 모드 레지스터 인에이블 바신호(MRE)가 논리 로우로 천이하는 경우 DRAM 소자가 정상 동작 모드로 진입하기 때문이다. 모드 레지스터 인에이블 바신호(MRE)의 하강 에지에 동기되어 논리 로우레벨로 일정 펄스 폭(도 14의 지연부의 지연값에 의해 결정됨)을 갖는 검출신호(MRE_LTH)를 출력하여 제1 및 제2 내 부 클럭(TCLK, DCLK)을 논리 로우 또는 논리 하이로 고정시킨다. 이러한 검출신호(MRE_LTH)는 내부 DTM 모드에서 빠져 나갈때 생성되는 인에이블 신호로서, 실제 내부 DTM 테스트 동작과는 상관이 없고, 메모리 소자의 MRS 설정 후 고속 직렬 입/출력 인터페이스 동작에 앞서 초기화를 시켜주는 신호이다.
이와 같은 동작을 하는 하강 에지 검출부(962)의 내부 구성이 도 14에 도시되었다.
도 14에 도시된 바와 같이, 하강 에지 검출부(962)는 지연부와, 2개의 반전부(inverter, INV1, INV2)와, 1개의 부정 논리합 게이트(NOR gate, NOR1)로 이루어진다.
도 14에 도시된 각각의 신호의 파형은 도 15에 도시되었다. 도 15에 도시된 바와 같이, 하강 에지 검출부(962)는 모드 레지스터 인에이블 바신호(MRE)의 하강 에지에 동기되어 지연부에 설정된 지연값만큼의 폭을 갖는 검출신호(MRE_LTH)를 출력한다.
도 16에 도시된 바와 같이, 내부 클럭 생성부(963)는 전원 신호인 파워 업 신호(PWRUP)에 의해 동작되고, 검출신호(MRE_LTH)에 응답하여 각 모드신호(TQDR0, TQDR1, TDDR, TSDR)에 따라 제1 및 제2 내부 클럭(TCLK, DCLK)을 생성한다. 예컨대, 내부 클럭 생성부(963)는 검출신호(MRE_LTH)가 일정 폭으로 논리 로우(도 15참조)로 입력되는 경우 제1 및 제2 내부 클럭(TCLK, DCLK)을 논리 하이 또는 논리 로우, 여기서는 논리 하이로 출력한다. 즉, 검출신호(MRE_LTH)가 논리 로우 상태를 갖는 경우 정상 동작 모드로 진입하는 초기 동작에 해당하는 바, 모드신호(TQDR0, TQDR1, TDDR, TSDR)와 무관하게 제1 및 제2 내부 클럭(TCLK, DCLK)은 모두 논리 하이 상태로 출력된다. 이와 반대로, 검출신호(MRE_LTH)가 논리 하이 상태를 갖는 경우 DTM 모드 동작에 해당하는 바, 제1 및 제2 내부 클럭(TCLK, DCLK)은 버퍼링된 제1 및 제2 외부 클럭(CLKB+, CLKB-)이 된다. 즉, 버퍼링된 제1 외부 클럭(CLKB+)은 제1 내부 클럭(TCLK)으로 출력되고, 버퍼링된 제2 외부 클럭(CLKB-)은 제2 내부 클럭(DCLK)으로 출력된다. 이를 위해, 제1 및 제2 외부 클럭(CLK+, CLK-)은 도 11 및 도 12에 도시된 바와 같이 제1 및 제2 내부 클럭(TCLK, DCLK)과 동일한 파형-각 정보 전송 모드별 내부 클럭 파형-으로 입력되어야 한다.
내부 클럭 생성부(963)의 내부 구성이 도 16에 도시되었다. 도 16에 도시된 바와 같이, 내부 클럭 생성부(963)는 클럭 제어부(9631)와, 제1 내부 클럭 생성부(9632)와, 제2 내부 클럭 생성부(9633)와, 클럭 인에이블 제어부(9634)로 이루어진다.
클럭 제어부(9631)는 모드신호(TQDRO, TQDR1, TDDR, TSDR)에 응답하여 제1 내부 클럭(TCLK)을 선택하기 위한 제1 제어신호(D2TCLKSEL)와, 제2 내부 클럭(DCLK)을 선택하기 위한 제2 내지 제4 제어신호(T2DCLKSEL, XORSEL, D2DCLKSEL)를 출력한다. 여기서, 제1 내지 제4 제어신호(D2TCLKSEL, T2DCLKSEL, XORSEL, D2DCLKSEL)는 모드신호(TQDRO, TQDR1, TDDR, TSDR)를 디코딩하여 얻어지는 신호들로서, 제1 및 제2 내부 클럭 생성부(9632, 9633)의 동작을 제어하는 제어신호로 사용된다.
클럭 제어부(9631)의 내부 구성의 일례가 도 17에 도시되었다. 도 17에 도시 된 바와 같이, 클럭 제어부(9631)는 6개의 반전부(INV3~INV8)와, 4개의 부정 논리합 게이트(NOR2~NOR5)와, 4개의 선택부(SEL0~SEL3)로 이루어진다. 또한, 3개의 선택부(SEL0~SEL2) 각각은 도 18에 도시된 바와 같이 3개의 반전부(INV9~INV11)와, 3개의 전송 게이트(Transfer Gate, TG1~TG3)로 이루어지며, 나머지 선택부(SEL3)는 도 19에 도시된 바와 같이 1개의 반전부(INV12)와, 2개의 전송 게이트(TG4, TG5)로 이루어진다.
클럭 제어부(9631)의 동작 특성을 도 17 내지 도 19를 참조하여 설명하면 다음과 같다.
도 17 내지 도 19를 참조하면, 클럭 제어부(9631)는 입력되는 모드신호(TQDR0, TQDR1, TDDR, TSDR)를 디코딩하여 3개의 제1 내지 제3 선택신호(SEL0b, SEL1b, SEL2b)를 생성한다. 여기서, 제1 선택신호(SEL0b)가 논리 로우이면 'QDRO'모드임을 의미하고, 제2 선택신호(SEL1b)가 논리 로우이면 'QDR1'모드임을 의미하고, 제3 선택신호(SEL2b)가 논리 로우이면 'DDR' 모드 또는 'SDR' 모드임을 의미한다. 이러한 제1 내지 제3 선택신호(SEL0b, SEL1b, SEL2b)는 4개의 선택부(SEL0~SEL3)로 입력된다. 선택부(SEL0~SEL3)는 각각 먹스로 이루어져 있으며, 입력되는 제1 내지 제3 선택신호(SEL0~SEL3)에 응답하여 제1 내지 제4 제어신호(D2TCLKSEL, T2DCLKSEL, XORSEL, D2DCLKSEL)를 생성한다. 이때, 제1 내지 제4 제어신호(D2TCLKSEL, T2DCLKSEL, XORSEL, D2DCLKSEL)는 제1 내지 제3 선택신호(SEL0~SEL3)에 따라 접지전압(VSS) 레벨 또는 전원전압(VDD) 레벨로 출력되게 된다.
각 모드(QDRO, QDR1, DDR, SDR)에서의 동작특성을 설명하면 다음과 같다.
먼저, 'QDR0' 모드의 경우, 모드신호(TQDRO)는 논리 하이가 되고, 나머지 모드신호(TQDR1, TDDR, TSDR)는 모두 논리 로우가 된다. 이에 따라, 제1 선택신호(SEL0b)만이 논리 로우 상태로 출력되고, 나머지 제2 및 제3 선택신호(SEL1b, SEL2b)는 논리 하이 상태로 출력된다. 이에 따라, 선택부(SEL0, SEL1, SEL3)는 접지전압(VSS) 레벨을 갖는 제1 내지 제3 제어신호(D2TCLKSEL, T2DCLKSEL, XORSEL)를 출력하고, 선택부(SEL2)는 전원전압(VDD) 레벨을 갖는 제4 제어신호(D2DCLKSEL)를 출력한다.
다음으로, 'QDR1' 모드의 경우, 모드신호(TQDR1)는 논리 하이가 되고, 나머지 모드신호(TQDR0, TDDR, TSDR)는 모두 논리 로우가 된다. 이에 따라, 제2 선택신호(SEL1b)만이 논리 로우 상태로 출력되고, 나머지 제1 및 제3 선택신호(SEL0b, SEL2b)는 논리 하이 상태로 출력된다. 이에 따라, 선택부(SEL0~SEL2)는 전원전압(VDD) 레벨을 갖는 제2 내지 제4 제어신호(T2DCLKSEL, XORSEL, D2DCLKSEL)를 출력하고, 선택부(SEL3)는 접지전압(VSS) 레벨을 갖는 제1 제어신호(D2TCLKSEL)를 출력한다.
다음으로, 'DDR' 모드 또는 'SDR' 모드의 경우, 모드신호(TDDR, TSDR) 중 적어도 어느 하나의 신호가 논리 하이가 되고, 나머지 모드신호(TQDR0, TQDR1)는 모두 논리 로우가 된다. 이에 따라, 제3 선택신호(SEL2b)만이 논리 로우 상태로 출력되고, 나머지 제1 및 제2 선택신호(SEL0b, SEL1b)는 논리 하이 상태로 출력된다. 이에 따라, 선택부(SEL0, SEL1)는 접지전압(VSS) 레벨을 갖는 제2 및 제3 제어신 호(T2DCLKSEL, XORSEL)를 출력하고, 제3 선택신호(SEL2b)에 의해 제어되는 선택부(SEL2, SEL3)만이 전원전압(VDD) 레벨을 갖는 제1 및 제4 제어신호(D2TCLKSEL, D2DCLKSEL)를 출력한다.
한편, 제1 내부 클럭 생성부(9632)는 클럭 인에이블 제어부(9634)로부터 출력되는 내부 클럭 인에이블 신호(EN_TDCLK)와 클럭 제어부(9631)로부터 출력되는 제1 제어신호(D2TCLKSEL)에 응답하여 제1 내부 클럭(TCLK)을 생성하여 출력한다. 예컨대, 제1 내부 클럭(TCLK)은 인에이블 신호(EN_TDCLK)가 논리 로우 상태인 경우 제1 제어신호(D2TCLKSEL)와 무관하게 항상 논리 하이 상태로 출력되고, 그 반대로 내부 클럭 인에이블 신호(EN_TDCLK)가 논리 하이 상태이고, 셀프 리프레시(self refresh) 신호(TSREF)가 논리 로우 상태인 경우 버퍼링된 제1 외부 클럭(CLKB+)과 동일한 파형으로 출력된다. 여기서, 셀프 리프레시 신호(TSREF)는 논리 하이 상태이면 셀프 리프레시 동작을 의미하고, 보통 DRAM 소자에서 셀프 리프레시 동작을 할 때에는 클럭을 사용하지 않으므로, 이 역시 제1 및 제2 내부 클럭(TCLK, DCLK)의 레벨을 논리 하이 상태로 만든다.
제1 내부 클럭 생성부(9632)의 내부 구성이 도 20에 도시되었고, 동작 파형이 도 21에 도시되었다.
도 20에 도시된 바와 같이, 제1 내부 클럭 생성부(9632)는 4개의 부정 논리곱 게이트(NAND gate, NAND1~NAND4)와, 3개의 반전부(INV13~INV15)와, 1개의 부정 논리합 게이트(NOR5)로 이루어지며, 이러한 구성에 따른 각 신호의 파형은 도 21에 도시된 바와 같다.
도 20 및 도 21을 참조하여 각 모드(QDR0, QDR1, DDR, SDR)별 동작 특성을 설명하면 다음과 같다.
도 20 및 도 21를 참조하면, 먼저 'QDR0' 모드의 경우 버퍼링된 제2 외부 클럭(CLKB-)은 제1 외부 클럭(CLKB+)의 반 주기 동안 한 주기를 가진 상태로 입력되고, 이런 상태에서 제1 제어신호(D2TCLKSEL)가 논리 로우 상태-전술한 바와 같이 QDR0 모드에서는 논리 로우 상태임-로 입력되면, 부정 논리곱 게이트(NAND3)의 출력신호(a)는 제1 외부 클럭(CLKB+)과 동일한 파형으로 출력된다. 이런 상태에서, 셀프 리프레시 신호(TSREF)가 논리 로우이고, 내부 클럭 인에이블 신호(EN_TDCLK)가 논리 하이 상태로 입력되면, 제1 내부 클럭(TCLK)은 부정 논리곱 게이트(NAND3)의 출력신호(a)와 동일 파형이 된다.
다음으로, 'QDR1' 모드의 경우 제2 외부 클럭(CLKB-)은 제1 외부 클럭(CLKB+)과 동일한 주기를 가지되, 그 파형은 제1 외부 클럭(CLKB+)의 반 주기 동안 지연된 파형-위상이 90°이동된 파형-을 갖는다. 이런 상태에서 제1 제어신호(D2TCLKSEL)가 논리 로우 상태-전술한 바와 같이 QDR1 모드에서는 논리 로우 상태임-로 입력되면, 부정 논리곱 게이트(NAND3)의 출력신호(a)는 제1 외부 클럭(CLKB+)과 동일한 파형으로 출력된다. 이런 상태에서, 셀프 리프레시 신호(TSREF)가 논리 로우이고, 내부 클럭 인에이블 신호(EN_TDCLK)가 논리 하이 상태로 입력되면, 제1 내부 클럭(TCLK)은 부정 논리곱 게이트(NAND3)의 출력신호(a)와 동일한 파형으로 출력된다.
다음으로, 'DDR' 모드 또는 'SDR' 모드의 경우 제2 외부 클럭(CLKB-)은 제1 외부 클럭(CLKB+)과 동일한 파형을 갖는다. 이런 상태에서 제1 제어신호(D2TCLKSEL)가 논리 하이 상태-전술한 바와 같이 DDR 모드 또는 SDR 모드에서는 논리 하이 상태임-로 입력되면, 부정 논리곱 게이트(NAND3)의 출력신호(a)는 제1 외부 클럭(CLKB+)과 동일한 파형으로 출력된다. 이런 상태에서, 셀프 리프레시 신호(TSREF)가 논리 로우이고, 내부 클럭 인에이블 신호(EN_TDCLK)가 논리 하이 상태로 입력되면, 제1 내부 클럭(TCLK)은 부정 논리곱 게이트(NAND3)의 출력신호(a)와 동일 파형이 된다.
한편, 제2 내부 클럭 생성부(9633)는 내부 클럭 인에이블 신호(EN_TDCLK)와 클럭 제어부(9631)로부터 출력되는 제2 내지 제4 제어신호(T2DCLKSEL, XORSEL, D2DCLKSEL)에 응답하여 제2 내부 클럭(DCLK)을 생성하여 출력한다. 예컨대, 제2 내부 클럭(DCLK)은 셀프 리프레시 신호(TSREF)가 논리 하이 상태이거나, 내부 클럭 인에이블 신호(EN_TDCLK)가 논리 로우 상태인 경우 제2 내지 제4 제어신호(T2DCLKSEL, XORSEL, D2DCLKSEL)와 무관하게 항상 논리 하이 상태로 출력되고, 그 반대로 내부 클럭 인에이블 신호(EN_TDCLK)가 논리 하이 상태이고, 셀프 리프레시 신호(TSREF)가 논리 로우 상태인 경우 버퍼링된 제2 외부 클럭(CLKB-)에 대응하는 파형으로 출력된다.
제2 내부 클럭 생성부(9633)의 내부 구성이 도 22에 도시되었고, 동작 파형이 도 23에 도시되었다.
도 22에 도시된 바와 같이, 제2 내부 클럭 생성부(9633)는 5개의 부정 논리곱 게이트(NAND5~NAND9)와, 3개의 반전부(INV17~INV19)와, 1개의 부정 논리합 게이 트(NOR6)로 이루어지며, 이러한 구성에 따른 각 신호의 파형은 도 23에 도시된 바와 같다.
도 22 및 도 23을 참조하여 각 모드(QDR0, QDR1, DDR, SDR)별 동작 특성을 설명하면 다음과 같다.
도 22 및 도 23을 참조하면, 먼저 'QDR0' 모드의 경우 버퍼링된 제2 외부 클럭(CLKB-)은 제1 외부 클럭(CLKB+)의 반 주기 동안 한 주기를 가진 상태로 입력되고, 이런 상태에서 제2 및 제3 제어신호(T2DCLKSEL, XORSEL)가 논리 로우, 제4 제어신호(D2DCLKSEL)가 논리 하이 상태-전술한 바와 같이 QDR0 모드에서는 제2 및 제3 제어신호(T2DCLKSEL, XORSEL)가 논리 로우, 제4 제어신호(D2DCLKSEL)가 논리 하이 상태임-로 입력되면, 부정 논리곱 게이트(NAND7)의 출력신호(a)는 제2 외부 클럭(CLKB-)과 동일한 파형으로 출력된다. 이런 상태에서, 셀프 리프레시 신호(TSREF)가 논리 로우이고, 내부 클럭 인에이블 신호(EN_TDCLK)가 논리 하이 상태로 입력되면, 제2 내부 클럭(DCLK)은 부정 논리곱 게이트(NAND7)의 출력신호(a)와 동일 파형이 된다.
다음으로, 'QDR1' 모드의 경우 제2 외부 클럭(CLKB-)은 제1 외부 클럭(CLKB+)과 동일한 주기를 가지되, 그 파형은 제1 외부 클럭(CLKB+)의 1/4 주기 동안 지연된 파형-위상이 90°이동된 파형-을 갖는다. 이런 상태에서 도 22에 도시된 회로도를 이용하여 제2 내부 클럭(DCLK)을 도 11에 도시된 'QDR0'에서의 'DCLK'과 동일한 파형으로 생성한다. 구체적으로, 제2 내지 제4 제어신호(T2DCLKSEL, XORSEL, D2DCLKSEL)가 논리 하이 상태-전술한 바와 같이 QDR1 모드에서는 제2 내지 제4 제어신호(T2DCLKSEL, XORSEL, D2DCLKSEL)가 모두 논리 하이 상태임-로 입력되면, 부정 논리곱 게이트(NAND7)의 출력신호(a)는 제2 외부 클럭(CLKB-)의 반주기 파형을 갖도록 출력된다. 이런 상태에서, 셀프 리프레시 신호(TSREF)가 논리 로우이고, 인에이블 신호(EN_TDCLK)가 논리 하이 상태로 입력되면, 제2 내부 클럭(DCLK)은 부정 논리곱 게이트(NAND7)의 출력신호(a)와 동일 파형이 된다.
다음으로, 'DDR' 모드 또는 'SDR' 모드의 경우 제2 외부 클럭(CLKB-)은 제1 외부 클럭(CLKB+)과 동일한 파형을 갖는다. 이런 상태에서 제2 및 제3 제어신호(T2DCLKSEL, XORSEL)가 논리 로우, 제4 제어신호(D2DCLKSEL)가 논리 하이 상태-전술한 바와 같이 QDR0 모드에서는 제2 및 제3 제어신호(T2DCLKSEL, XORSEL)가 논리 로우, 제4 제어신호(D2DCLKSEL)가 논리 하이 상태임-로 입력되면, 부정 논리곱 게이트(NAND7)의 출력신호(a)는 제2 외부 클럭(CLKB-)과 동일한 파형으로 출력된다. 이런 상태에서, 셀프 리프레시 신호(TSREF)가 논리 로우이고, 인에이블 신호(EN_TDCLK)가 논리 하이 상태로 입력되면, 제2 내부 클럭(DCLK)은 부정 논리곱 게이트(NAND7)의 출력신호(a)와 동일 파형, 즉 도 23에 도시된 제2 외부 클럭(CLKB-)과 동일한 파형이 된다.
한편, 도 24에 도시된 바와 같이, 클럭 인에이블 제어부(9634)는 파워 업 신호(PWRUP), 모드 레지스터 인에이블 바신호(MRE), 검출신호(MRE_LTH)에 응답하여 제1 및 제2 내부 클럭 생성부(9632, 9633)로부터 출력되는 제1 및 제2 내부 클럭(TCLK, DCLK)을 제어하는 내부 클럭 인에이블 신호(EN_TDCLK)를 생성한다. 예컨대, 파워 업 신호(PWRUP)가 논리 로우 상태이거나, 검출신호(MRE_LTH)가 논리 로우 상태이면, 인에이블 신호(EN_TDCLK)는 논리 로우 상태로 출력된다. 여기서, 파워 업 신호(PWRUP)는 논리 로우이면 전원 초기화를 의미하므로, 제1 및 제2 내부 클럭(TCLK, DCLK)을 논리 하이로 만든다.
또한, 클럭 인에이블 제어부(9634)는 클럭 버퍼 인에이블 신호(CLKBUF_EN)를 생성하여 출력하는데, 클럭 버퍼 인에이블 신호(CLKBUF_EN)는 내부 PLL(Phase Loop Lock)(미도시)로 보내져 제1 및 제2 내부 클럭(TCLK, DCLK)의 생성 여부를 결정하며, 모드 레지스터 인에이블 바신호(MRE)가 논리 로우 구간에서 제1 외부 클럭(CLK+)이 논리 하이 상태로 유지되는 구간 만큼 펄스 폭이 늘어난 형태의 신호로 출력된다.
클럭 인에이블 제어부(9634)의 내부 구성이 도 24에 도시되었다. 도 24에 도시된 바와 같이, 클럭 인에이블 제어부(9634)는 1개의 부정 논리곱 게이트(NAND10)와, 10개의 반전부(INV20~INV29)와, 4개의 전송 게이트(TG6~TG9)와, 4개의 래치부(latch, LAT1~LAT4)와, 지연부로 이루어진다. 또한, 래치부(LAT1)는 1개의 부정 논리곱 게이트(NAND11) 및 반전부(INV30)로 이루어지고, 래치부(LAT2)는 2개의 반전부(INV31, INV32)로 이루어지고, 래치부(LAT3)는 1개의 부정 논리곱 게이트(NAND12) 및 반전부(INV33)로 이루어지며, 래치부(LAT4)는 2개의 반전부(INV34, INV35)로 이루어진다.
이하에서는 일례로 'QDR0' 모드에서의 쓰기 동작을 구체적으로 설명하기로 한다.
도 25는 'QDR0' 모드의 쓰기 동작을 설명하기 위하여 도시한 파형도로서, 도 25를 참조하여 'QDR0' 모드에서의 쓰기 동작의 전반적인 동작 특성을 설명하면 다음과 같다.
도 25를 참조하면, 모드 레지스터 인에이블 신호(MREb)가 논리 로우 상태로 입력되면, 모드 레지스터 셋팅부(MRS)에 의해 메모리 소자는 DTM 모드로 진입한다. 이 순간부터 각 포트(PORT0~PORT3)(도 9참조)의 직렬 입력 패드로 사용되는 송수신 패드(TX0~TX3, RX0~RX3)와 더미 패드(S1)는 병렬 입력 패드로 전환되어 사용되며, 테스트 신호 전송부(91~94)(도 9참조)는 송수신 패드(TX0~TX3, RX0~RX3)와 더미 패드(S1)로 각각 1비트씩 병렬로 입력되는 테스트 신호(P0_RXD<0:16>)를 입력받아 제1 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 한편, 모드 레지스터 셋팅부(MRS)는 뱅크 정보 신호(M0~M2)를 입력받아 8비트 뱅크 선택 신호(T_BKEN<0:7>)를 생성한다.
테스트 입/출력 제어부(95)는 모드 레지스터 셋팅부(MRS)로부터 출력되는 DTM 인에이블 신호(DTMEN)에 응답하여 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호(P0_RXD<0:16>)를 입력받아 디코딩하여 내부 명령 및 주소신호를 생성한다. 또한, 테스트 입/출력 제어부(95)는 제1 및 제2 내부 클럭(TCLK, DCLK)-클럭 생성부(96)를 통해 생성됨-에 응답하여 입력 정보신호를 테스트 패드(DQ0~DQ3)로 입력받아 제1 글로벌 데이터 버스(GIO_in)로 실어 보낸다. 즉, 입력 정보신호는 제1 내부 클럭(TCLK)의 2배의 주파수를 갖는 제2 내부 클럭(DLCK)의 상승 에지 및 하강 에지에 동기되어 테스트 패드(DQ0~DQ3)를 통해 입력된다.
상기와 같이 동작하기 위한 테스트 입/출력 제어부(95)의 일례가 도 26에 도 시되었다.
도 26에 도시된 바와 같이, 테스트 입/출력 제어부(95)는 버퍼링부(951)와, 병렬화부(952)와, 명령 디코더(953)와, 스트로브 신호 생성부(954)와, 지연부(955)와, 4개의 출력 드라이버(956~959)로 이루어진다.
버퍼링부(951)는 테스트 패드(DQ0~DQ3)로 입력되는 입력 정보신호를 버퍼링하여 출력한다.
병렬화부(952)는 버퍼링부(951)를 통해 버퍼링된 입력 정보신호를 병렬화하여 출력한다. 즉, 병렬화부(952)는 DTM 모드의 'QDR0' 모드시 제1 내부 클럭(TCLK)에 비해 2배의 주파수(1/2 주기)를 갖는 제2 내부 클럭(DLCK)의 상승 에지와 하강 에지에 입력 정보신호를 래치하여 이동시켜주는 시프터 레지스터(shifter register)로 이루어진다.
병렬화부(952)의 세부 구성이 도 27에 도시되었다. 도 27에 도시된 바와 같이, 병렬화부(952)는 9개의 전송 게이트(TG10~TG18)와, 9개의 래치부(LAT5~LAT13)와, 2개의 반전부(INV36, INV37)로 이루어진다. 각 래치부(LAT5~LAT13)는 2개의 반전부로 이루어진다.
병렬화부(952)는 제2 내부 클럭(DCLK)의 상승 에지와 하강 에지마다 테스트 패드(DQ0~DQ3)를 통해 각각 직렬로 입력되는 4비트 입력 정보신호를 병렬화하여 출력한다.
명령 디코더(953)는 DTM 인에이블 신호(DTMEN)에 응답하여 송수신 패드(TX0~TX3, RX0~RX3)와 더미 패드(S1)로 각각 1비트씩 병렬로 입력되고 테스트 신 호 전송부(91~94)를 통해 바이패스되어 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호(P0_RXD<0:16>)를 입력받고, 입력된 테스트 신호(P0_RXD<0:16>)가 어떤 명령으로 사용되는지를 판단하여 내부 쓰기 명령신호(ECASPWT)를 생성하여 출력한다.
명령 디코더(953)의 내부 구성의 일례가 도 28에 도시되었다. 도 28에 도시된 바와 같이, 명령 디코더(953)는 3개의 반전부(INV38~INV40)와, 2개의 부정 논리곱 게이트(NAND13, NAND14)와, 1개의 부정 논리합 게이트(NOR8)와, 지연부로 이루어진다. 명령 디코더(953)는 테스트 신호(P0_RXD<0:16>) 중 명령 정보를 담고 있는 테스트 신호(P0_RXD<15:16>)를 디코딩하여 내부 쓰기 명령신호(ECASPWT)를 출력한다.
정보 스트로브 신호 생성부(954)는 쓰기 명령신호(ECASPWT)에 응답하여 테스트 패드(DQ0~DQ3)로 입력되어 병렬화부(952)를 통해 병렬화된 입력 정보신호를 출력 드라이버(956~959)를 매개로 제1 글로벌 데이터 버스(GIO_in)-포트(PORT1)에 할당된 버스-로 실어 보내는 시점을 결정하는 정보 스트로브 신호(DINSTBP)를 생성한다. 예컨대, 정보 스트로브 신호(DINSTBP)는 쓰기 명령신호(ECASPWT)의 펄스 발생 이후 다음 4-사이클(cycle) 동안 토글링(toggling)하는 신호이다. 이는 4개의 테스트 패드(DQ0~DQ3)를 통해 총 16비트의 정보를 받기 위함이다.
정보 스트로브 신호 생성부(954)는 도 29에 도시된 바와 같이 제1 내부 클럭(TCLK)을 입력받고, 제1 내부 클럭(TCLK)이 일정 시간 동안 지연된 지연클럭(TCLKd)과 지연클럭(TCLKd)의 반전신호인 지연클럭 바신호(TCLKdb)를 출력하는 클럭 드라이버(9542)와, 쓰기 명령신호(ECASPWT)가 발생하는 순간 1-클럭의 펄스 폭을 가지는 신호를 0.5tCK 이동시킨 신호(BST05b)를 생성하는 초기신호 발생부(9541)와, 지연클럭(TCLKd)과 지연클럭 바신호(TCLKdb)에 응답하여 초기신호 발생부(9541)의 초기신호(BST05b)를 이동시켜 출력하는 시프터 레지스터(9543)와, 시프터 레지스터(9543)의 출력신호(BST45b)와 초기신호 발생부(9541)의 초기신호(BST05b)를 래치한 후 제1 내부 클럭(TCLK)에 응답하여 정보 스트로브 신호(DINSTBP)를 출력하는 정보 스트로브 신호 출력부(9544)로 이루어진다.
초기신호 발생부(9541)는 2개의 래치부(LAT14, LAT15)와, 1개의 부정 논리곱 게이트(NAND15)와, 1개의 전송 게이트(TG19)와, 2개의 반전부(INV41, INV42)와, CMOS 인버터형 PMOS 및 NMOS 트랜지스터(PM1, NM1)와, 1개의 NMOS 트랜지스터(NM2)로 이루어진다.
도 30에 도시된 바와 같이, 시프터 레지스터(9543)는 4개의 디 플립플롭(D-Flip Flop)(D F/F0~D F/F3)로 이루어지며, 각 디 플립플롭(D F/F0~D F/F3)-일례로 'D F/F3'에 대해서만 도시하였음-은 2개의 전송 게이트(TG20, TG21)와, 2개의 래치부(LAT16, LAT17)로 이루어진다.
정보 스트로브 신호 출력부(9544)는 초기신호(BST05b)와 시프터 레지스터(9543)의 출력신호를 래치하기 위한 S-R 래치(SR)와, S-R 래치(SR)의 출력과 제1 내부 클럭(TCLK)을 부정 논리곱하기 위한 부정 논리곱 게이트(NAND16)와, 부정 논리곱 게이트(NAND16)의 출력을 반전시켜 정보 스트로브 신호(DINSTBP)를 출력하는 반전부(INV43)로 이루어진다.
한편, 출력 드라이버(956~959)는 정보 스트로브 신호(DINSTBP)와 정보 스트로브 신호(DINSTBP)의 지연신호(DINSTBPD)에 의해 응답하여 병렬화부(952)를 통해 병렬화된 입력 정보신호를 제1 글로벌 데이터 버스(GIO_in)-포트(PORT1)에 할당된 버스-로 실어 보낸다.
일례로 출력 드라이버(956)의 내부 구성의 일례가 도 31에 도시되었다. 도 31에 도시된 바와 같이, 정보 스트로브 신호(DINSTBP)와 지연신호(DINSTBPD)를 논리 조합하여 출력하는 입력부(9561)와, 입력단(9561)의 출력신호에 응답하여 입력 정보신호-도면상에는 DQi, DQbi로 표시됨-를 증폭하여 출력하는 센스앰프형(sense amplifier type) 차동 증폭기(9562)와, 차동 증폭기(9562)의 출력을 제1 글로벌 데이터 버스(GIO_in)로 드라이빙(driving)하는 출력부(9563)로 이루어진다. 여기서, 입력부(9561)는 1개의 부정 논리곱 게이트(NAND17)와, 1개의 반전부(INV46)로 이루어지고, 차동 증폭기(9561)는 4개의 PMOS 트랜지스터(PM3, PM4, PM6, PM7)와, 6개의 NMOS 트랜지스터(NM4~NM9)로 이루어지며, 출력부(9563)는 풀-업 트랜지스터(PM2)와, 풀-다운 트랜지스터(NM3)와, 3개의 반전부(INV44, INV45, INV47)로 이루어진다.
이하, 도 32를 참조하여 'QDR0' 모드시 쓰기 동작에 대해 설명하기로 한다. 여기서, 도 32는 쓰기 동작시 테스트 입/출력 제어부(95)의 동작 특성을 도시한 파형도이다.
도 32를 참조하면, DTM 모드에서 'QDR0' 모드가 선택되면 클럭 생성부(96)는 'QDR0' 모드에 대응되는 제1 및 제2 내부 클럭(TCLK, DCLK)을 생성하여 테스트 입/ 출력 제어부(95)로 출력한다. 테스트 입/출력 제어부(95)의 명령 디코더(953)는 제1 글로벌 데이터 버스(GIO_in)로 바이패스된 테스트 신호(P0_RXD<0:16>)를 입력받아 디코딩하여 쓰기 명령신호(ECASPWT)를 생성한다. 정보 스트로브 신호 생성부(954)는 쓰기 명령신호(ECASPWT)를 입력받고, 쓰기 명령신호(ECASPWT)의 다음 클럭부터 4 사이클(cycle) 동안 토글링하는 펄스 신호인 정보 스트로브 신호(DINSTBP)를 출력한다.
한편, 테스트 패드(DQ0~DQ3)를 매개로 제1 내부 클럭(TCLK)의 2배의 주파수를 갖는 제2 내부 클럭(DCLK)의 상승 에지 및 하강 에지에 동기되어 입력 정보신호-도면상에서는 'DQi'로 표시됨-가 입력된다. 이렇게 입력된 입력 정보신호는 버퍼링부(951)를 통해 병렬화부(952)로 입력되고, 병렬화부(952)는 입력 정보신호를 정보 스트로브 신호(DINSTBP)가 발생되는 순간 직렬로 인가된 4비트의 정보를 병렬화한다.
이렇게 병렬화된 입력 정보신호는 출력 드라이버(956)를 통해 제1 글로벌 데이터 버스(GIO_in)로 출력된다.
즉, 'QDR0' 모드의 쓰기 동작을 위해 테스트 신호가 제1 글로벌 데이터 버스(GIO_in)로 실어진 다음 클럭(TCLK)에 정보 스트로브 신호(DINSTBP)가 발생되며, 이 정보 스트로브 신호(DINSTBP)의 상승 에지에 동기되어 입력 정보신호가 4비트씩 총 16비트의 정보가 제1 글로벌 데이터 버스(GIO_in)로 출력된다.
제1 글로벌 데이터 버스(GIO_in)에 실어진 테스트 신호(P0_RXD<0:16>)와 입력 정보신호-복수의 버스 라인으로 이루어진 제1 글로벌 데이터 버스(GIO_in)에서 서로 다른 버스 라인에 실어짐-는 뱅크정보신호(M0~M2)에 의해 디코딩된 뱅크선택신호(T_BKEN<0:7>)에 의해 선택된 뱅크를 담당하는 뱅크 제어부로 전달된다.
이하, 'QDR0' 모드시 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호(P0_RXD<0:16>)와 입력 정보신호를 전달받는 뱅크 제어부(BC0~BC7)에 대해 설명하기로 한다.
도 33에 도시된 바와 같이, 뱅크 제어부(BC0~BC7)는 제1 글로벌 데이터 버스(GIO_in)로 실어 보내진 테스트 신호(P0_RXD<0:16>)와 입력 정보신호를 입력받아 해당 뱅크로 전달하기 위한선택신호(BK_RX17P<0:3>, BK_RXiP<0:3>)를 생성하는 선택신호 생성부(331)와, 선택신호(BK_RX17P<0:3>, BK_RXiP<0:3>)에 응답하여 입력되는 신호(P0_RXD<0:16>~P3_RXD<0:16>) 중 해당 뱅크로 전달해야할 신호만을 뱅크로 전달하는 입력신호 전송부(332)로 이루어진다. 여기서, 'P2_RXD<0:16>~P3_RXD<0:16>'는 포트(PORT1~PORT3)로부터 제1 글로벌 데이터 버스(GIO_in)를 통해 입력되는 신호로서, 사실상 정상 동작 모드시 입력되는 신호에 해당하는 것으로, 'P0_RXD<0:16>'와는 다른 신호이다. 또한, 'P1_RXD<0:16>'는 입력 정보신호에 해당한다.
선택신호 생성부(331)의 내부 구성의 일례가 도 34에 도시되었다. 도 34에 도시된 바와 같이, 선택신호 생성부(331)는 3개의 지연부와, 7개의 반전부(INV48~INV54)와, 2개의 부정 논리합 게이트(NOR9, NOR10)와, 4개의 부정 논리곱 게이트(NAND18~NAND21)와, 2개의 3상 버퍼(tristate buffer)(TB1, TB2)로 이루어진다.
구체적으로, 선택신호 생성부(331)의 동작 특성을 설명하면 다음과 같다. 먼저 동작 특성을 설명하기에 앞서, 선택신호 생성부(331)로 입력되는 신호들 중 앞에서 기술되지 않은 신호들(BKEN_P<0:3>, P2IN_RXEN)에 대해 설명하기로 한다. 'BKEN_P<0:3>' 신호(전술한 BKj_P<0:3>과 동일한 신호)는 정상 동작 모드시 사용되는 신호로서, 뱅크를 선택하기 위한 선택신호이다. 'P2IN_RXEN' 신호는 도 37에 도시된 바와 같이 쓰기 명령신호(ECASPWT)-도 5에서 'DSTROBE64'를 입력받아 펄스폭을 변화시켜 얻어지는 신호-의 상승 에지에 동기되어 논리 로우에서 논리 하이로 천이하고, 쓰기 명령신호(CASPWT)-정상 동작 모드에서 실제 쓰기 동작을 수행하기 위한 쓰기 명령신호-의 상승 에지에 동기되어 다시 논리 하이에서 논리 로우로 천이하는 신호이다.
먼저, 선택신호(BK_RXiP<0,3>)는 뱅크 인에이블 신호(BKEN_P<0,3>)와 무관하게 DTM 인에이블 신호(DTMEN)가 논리 하이이면 논리 로우가 된다. 선택신호(BK_RXiP<1>)는 DTM 인에이블 신호(DTMEN)가 논리 하이이고, 입력 선택신호(P2INRXEN)가 논리 로우이면 뱅크선택신호(T_BKEN<0:7>) 중 해당 뱅크에 해당하는 신호를 받게 된다. 즉, DTM 인에이블 신호(DTMEN)가 논리 하이이고, 입력 선택신호(P2INRXEN)가 논리 로우이면, 뱅크선택신호(T_BKEN<0:7>) 중 해당 뱅크에 해당하는 신호가 'BK_RXiP<1>'이 된다. 반면, 입력 선택신호(P2INRXEN)가 논리 하이이거나, DTM 인에이블 신호(DTMEN)가 논리 로우이면, 선택신호(BK_RXiP<1>)는 논리 로우가 된다. 선택신호(BK_RXiP<2>)는 DTM 인에이블 신호(DTMEN)가 논리 하이이고, 입력 선택신호(P2INRXEN)가 논리 하이이면 논리 하이가 된다. 그 이외의 경우에는 논리 로우가 된다. 또한, 선택신호(BK_RX17P<0,3>)는 정상 동작 모드시 뱅크 인에이블 신호(BKEN_P<0,3>)와 동일 상태를 갖게 되고, 선택신호(BK_RX17P<1>)는 DTM 모드시의 뱅크선택신호(T_BKEN<0:7>)와 동일 상태를 갖게 되며, 선택신호(BK_RX17P<2>)는 DTM 모드로 진입하면 무조건 논리 로우 상태가 된다. 이렇게 선택신호 생성부(331)를 통해 출력되는 선택신호(BK_RX17P<0:3>, BK_RXiP<0:3>)는 입력신호 전송부(332)로 입력된다.
도 35에 도시된 바와 같이, 입력신호 전송부(332)(0~15)는 선택신호(BK_RX17P<0:3>, BK_RXiP<0:3>)에 응답하여 제1 글로벌 데이터 버스(GIO_in)를 통해 입력되는 입력신호(P0_RXD<0:17>~P3_RXD<0:17>) 중 어느 하나를 선택하여 해당 뱅크로 전달하게 된다.
입력신호 전송부(332)(0~15)에서 입력신호(P0_RXD<0:15>~P3_RXD<0:15>) 중 어느 하나를 선택하기 위한 회로 구성이 도 35에 도시되었다. 도 35에 도시된 바와 같이, 입력신호(P0_RXD<0:15>~P3_RXD<0:15>)의 셋업/홀드(setup/hold)를 맞추기 위한 셋업/홀드 지연부(351)와, 선택신호(BK_RXiP<0:3>)에 응답하여 셋업/홀드 지연부(351)로부터 출력된 입력신호(P0_RXD<0:15>~P3_RXD<0:15>) 중 어느 하나를 선택하여 출력하는 먹스(352)와, 먹스(352)를 통해 선택된 신호(BRXi)를 제1 내부 클럭(TCLK)에 동기시키기 위한 디 플립플롭(353)과, 디 플립플롭(353)을 통해 제1 내부 클럭(TCLK)에 동기된 신호(RXD<0:15>)를 출력하는 출력 드라이버(354)로 이루어진다. 여기서, 먹스(352)는 4×1(4개의 입력과 1개의 출력) 먹스로서, 6개의 부정 논리곱 게이트(NAND22~NAND27)와, 2개의 부정 논리합 게이트(NOR11, NOR12)로 이루 어진다.
입력신호 전송부(332)(17)에서 입력신호(P0_RXD<17>~P3_RXD<17>) 중 어느 하나를 선택하기 위한 회로 구성이 도 36에 도시되었다. 도 36에 도시된 바와 같이, 입력신호(P0_RXD<17>~P3_RXD<17>)의 셋업/홀드를 맞추기 위한 셋업/홀드 지연부(361)와, 선택신호(BK_RX17P<0:3>)에 응답하여 셋업/홀드 지연부(361)로부터 출력된 입력신호(P0_RXD<17>~P3_RXD<17>) 중 어느 하나를 선택하여 출력하는 먹스(362)와, 먹스(362)를 통해 선택된 신호(BRXi)를 제1 내부 클럭(TCLK)에 동기시키기 위한 디 플립플롭(363)과, 제1 내부 클럭(TCLK)에 응답하여 입력 선택신호(P2INRXEN)를 래치하기 위한 래치부(364)와, DTM 인에이블 신호(DTMEN)와 래치부(364)의 출력신호(P2IN_RXEN_S)에 응답하여 디 플립플롭(363)의 출력신호(RXT17)를 출력하는 출력 드라이버(365)로 이루어진다. 여기서, 먹스(362)는 3개의 부정 논리합 게이트(NOR13~NOR15)와, 8개의 부정 논리곱 게이트(NAND28~NAND35)로 이루어진다. 래치부(364)는 1개의 전송 게이트(TG21)와, 1개의 반전부(INV55)와, 래치(LAT18)로 이루어진다. 출력 드라이버(365)는 2개의 반전부(INV56, INV57)와 2개의 3상 버퍼(TB3, TB4)로 이루어진다.
한편, 입력신호 전송부(332)(16)에서 입력신호(P0_RXD<16>~P3_RXD<16>) 중 어느 하나를 선택하기 위한 회로 구성은 도 35에 도시된 회로와 유사하게 구성할 수 있다. 즉, 선택신호들(BK_RXiP<0>, BK_RX17P<1:2>, BK_RXiP<3>)에 응답하여 입력신호(P0_RXD<16>~P3_RXD<16>)들 중 어느 하나를 선택하여 선택된 신호(RXD<16>)를 출력하게 된다.
입력신호 전송부(332)(0~15)의 동작 특성을 구체적으로 설명하면 다음과 같다.
먼저 DTM 인에이블 신호(DTMEN)가 논리 하이 상태가 되는 순간 입력신호(P0_RXD<0:15>~P3_RXD<0:15>) 중 테스트 신호에 해당하는 'P0_RXD<0:15>'-쓰기 명령신호를 포함하는 신호-를 입력받아 셋업/홀드 지연부(351)를 통해 제1 내부 클럭(TCLK)에 동기시키며, 동기된 테스트 신호(P0_RXD<0:15>)에 의해 생성된 쓰기 명령신호(ECASPWT)를 통해 입력 선택신호(P2INRXEN)가 생성되면 입력신호(P1_RXD<0:15>)-도 26에 도시된 테스트 입/출력 제어부(95)를 통해 병렬화된 16비트 입력 정보신호-가 'RXD<0:15>'로 출력된다. 즉, 제1 글로벌 데이터 버스(GIO_in)의 첫 번째 라인에는 DTM 모드시 테스트 신호(P0_RXD<0:15>)가 실려 있으므로, 뱅크 제어부는 이 테스트 신호(P0_RXD<0:15>)를 입력받고, 테스트 신호(P0_RXD<0:15>)의 디코딩에 의해 쓰기 명령신호(ECASPWT)가 생성되면 제1 글로벌 데이터 버스(GIO_in)의 두 번째 라인으로부터 입력 정보신호(P1_RXD<0:15>)를 받아들여 해당 뱅크로 전달한다.
한편, 'RXD<16>'는 쓰기 입력 정보신호 인가시 LDM 비트(도 4의 (c) 참조)로 사용되므로, 쓰기 입력 정보신호 인가시에도 외부에서 계속 제어가능한 상태여야 한다. 그러므로, 쓰기 명령신호인가 후 쓰기 입력 정보신호가 뱅크 제어부로 인가될 때에도 더미 패드(S1)를 통해 테스트 신호(P0_RXD<16>)를 받게 된다. 'P0_RXD<17>'는 명령 비트(도 4의 (b)참조)로 사용되므로 DTM 모드시 논리 하이 상태를 유지하며, 쓰기 명령 발생 후 쓰기 입력 정보신호가 인가되는 순간에만 논리 로우 상태로 유지된다.
한편, 도 37에 도시된 바와 같이, 입력 선택신호(P2INRXEN)를 생성하기 위한 입력 선택신호 생성 회로는 1개의 부정 논리곱 게이트(NAND36)와, 1개의 부정 논리합 게이트(NOR16)와, 1개의 래치(LAT19)와, 2개의 반전부(INV59, INV60)로 이루어진다.
한편, 'QDR1' 모드시 쓰기 동작은 'QDR0' 모드시 쓰기 동작과 유사하다. 다만, 도 11에 도시된 바와 같이 제2 내부 클럭(DCLK)의 위상이 서로 상이할 뿐 그 동작은 서로 동일하다. 이에 따라, 여기서는 'QDR1' 모드시 쓰기 동작에 대한 설명은 생략하기로 한다.
이하에서는, 다른 예로 'DDR' 모드에서의 쓰기 동작을 구체적으로 설명하기로 한다.
도 38은 'DDR' 모드의 쓰기 동작을 설명하기 위하여 도시한 파형도로서, 도 38을 참조하여 'DDR' 모드에서의 쓰기 동작의 전반적인 동작 특성을 설명하면 다음과 같다.
도 38에 도시된 바와 같이, 'DDR' 모드시에는 'QDR0' 모드시와 그 동작에 있어서 유사하다. 다만, 테스트 패드(DQ0~DQ3)를 매개로 입출력되는 정보 전송 방법이 다르다. 전술한 바와 같이, 'DDR' 모드시에는 'QDRO' 모드에 비해 1/2배의 정보 전송율을 갖게 된다.
이에 따라, 도 38에 도시된 바와 같이 제2 내부 클럭(DCLK)을 제1 내부 클럭(TCLK)과 동일한 파형으로 생성시킨 후 제2 내부 클럭(DLCK)의 상승 에지와 하강 에지에 동기시켜 정보를 입출력하도록 하거나, 제2 내부 클럭(DCLK)을 논리 하이로 고정시켜 생성한 후 명령 및 주소 스트로브 클럭인 제1 내부 클럭(TCLK)을 그대로 정보 스트로브 클럭으로 사용하여 제1 내부 클럭(TCLK)의 상승 에지와 하강 에지에 동기시켜 정보를 입출력하도록 할 수도 있다. 결국, 'DDR' 모드와 'QDR0' 모드를 구현하는데 있어서 가장 큰 차이점은 제2 내부 클럭(DCLK)의 파형으로 볼 수 있는 것이다.
'DDR' 모드에서는 도 26에 도시된 테스트 입/출력 제어부(95)의 구성에 도 39에 도시된 바와 같이 선택부(391)를 더 구비하여 구성해야만 한다. 도 26에 도시된 테스트 입/출력 제어부(95)의 구성은 일례로 단순히 'QDR0' 모드와 같이 단일 모드에 한정하여 구성된 것으로서, 멀티 정보 전송 모드를 구현하기 위해서는 병렬화된 정보를 각 모드마다 선택하여 출력하기 위한 선택부(391)를 더 구비하여 구성해야만 한다.
그 이유는 전술한 바와 같이 'QDR0' 모드에서는 제1 및 제2 내부 클럭(TCLK, DCLK)의 각 상승 에지와 하강 에지마다 정보가 입출력되지만, 'DDR' 모드에서는 제2 내부 클럭(DCLK)의 상승 에지와 하강 에지에만 정보가 입출력되기 때문이다. 즉, 'QDR0' 모드에서는 제1 내부 클럭(TCLK)의 한 주기 동안 입력되는 정보가 총 16비트가 되지만, 'DDR' 모드에서는 제1 내부 클럭(TCLK)의 한 주기에 입력되는 정보가 총 8비트가 되기 때문이다. 이에 따라, 'DDR' 모드시 제1 글로벌 데이터 버스(GIO_in)에 16비트 정보를 실어 보내기 위해서는 8비트 정보를 16비트로 만들어주어야 할 필요성이 있다. 이를 위해 도 39에 도시된 바와 같이 병렬화부(952) 후 단에 선택부(391)를 더 구성한다.
도 39 및 도 40에 도시된 바와 같이, 병렬화부(952)는 정보 스트로브 신호(DINSTBP)가 인에이블되는 순간 테스트 패드(DQ0~DQ3)를 매개로 직렬로 각각 입력된 2비트 정보를 병렬화한다. 선택부(391)는 병렬화부(952)를 통해 병렬화되어 입력되는 정보를 DDR 모드신호(TDDR)가 인에이블(논리 하이)가 되면 병렬화부(952)로부터 입력되는 정보 'D10D'과 'D15D' 신호를 각각 모든 출력 드라이버(956~959)로 전달하게 된다.
선택부(391)의 일례가 도 41에 도시되었다. 도 41에 도시된 바와 같이, 선택부(391)는 4개의 지연부와, 6개의 반전부(INV61~INV66)와, 6개의 3상 버퍼(TB6~TB11)로 이루어진다.
'DDR' 모드에서의 쓰기 동작을 구현하기 위한 구성들은 테스트 입/출력 제어부(95)의 선택부(391)의 구성을 제외하고는 'QDRO' 모드의 쓰기 동작시 설명한 구성들과 동일하다. 따라서, 이들에 대한 구체적인 설명은 전술한 내용으로 대신하기로 한다.
이하, 도 12를 참조하여 각 모드(QDR0, QDR1, DDR, SDR)의 읽기 동작시 정보 출력에 대해 설명하기로 한다.
도 12에서 'BL'은 버스트 렌스(Burst Length)로서, 출력되는 정보의 비트수를 의미한다. 'tDOL'는 정보 출력 지연 시간(Data Output Latency time)으로서 메모리 셀에 쓰여진 정보를 읽어내기 위해 필요한 읽기 명령신호 등을 처리하는 구간에 해당하며, "tDOL = 1 CLK + CL(Cas Latency)"로 정의할 수 있다. 'tAC'는 'tDOL' 구간 후 실제 정보를 읽어낼 때까지의 지연 구간으로서, 실제 메모리 셀에서 정보가 로컬 데이터 버스-코어 영역 내에 배치된 데이터 버스-에 의한 로딩(loading) 시간을 고려한 시간이다.
'QDR0' 모드에서는 제2 내부 클럭(DCLK)의 상승 에지와 하강 에지마다 출력 정보신호가 테스트 패드(DQ0~DQ3)로 출력된다. 여기서는 쿼터(quarter)-한 뱅크가 4개의 쿼터로 분할된 경우- 당 4비트씩 쿼터 순서대로 출력된다.
'QDR1' 모드에서는 제1 및 제2 내부 클럭(TCLK, DCLK)의 상승 에지 및 하강 에지마다 출력 정보신호가 코어 영역의 해당 메모리 셀로부터 테스트 패드(DQ0~DQ3)를 통해 출력된다.
'DDR' 모드에서는 제1 내부 클럭(TCLK)의 상승 에지 및 하강 에지마다 출력 정보신호가 코어 영역의 해당 메모리 셀로부터 테스트 패드(DQ0~DQ3)를 통해 출력된다. 예컨대, 4-클럭 동안 8비트 버스트 렌스(BL=8)로 메모리 셀에 쓰여진 정보가 내부적으로 2개의 셀에 동시에 쓰여지고, 이에 따른 출력은 각 쿼터의 4비트 정보가 2비트씩 분할되어 출력된다. 따라서, 정상적인 동작이 진행되면, 앞의 8비트 정보와 뒤의 8비트 정보는 완전히 동일한 패턴(pattern)의 정보를 출력한다. 따라서, 'tRTW'가 'QDR(O, 1)' 모드 혹은 'SDR' 모드보다 4-클럭 확장된다. 여기서, 'tRTW'는 읽기 동작 구간을 의미한다.
'SDR' 모드에서는 제1 내부 클럭(TCLK)의 상승 에지 또는 하강 에지마다 출력 정보신호가 코어 영역의 해당 메모리 셀로부터 테스트 패드(DQ0~DQ3)를 통해 출력된다. 각 쿼터의 4비트 정보는 동일한 정보로 쓰여지고, 출력시에는 이러한 4비 트 정보를 압축(compress)하여 압축 상태-패스(pass) 또는 패일(fail)-에 따라 논리 하이 또는 논리 로우를 출력한다.
전술한 바와 같이, 본 발명의 실시예에 따른 멀티 포트 메모리 소자는 4개의 포트, 8개의 뱅크 구조를 갖는 메모리 소자를 예로 든 것으로서, 이러한 설명이 본 발명의 범위를 한정 짓지는 않는다. 더욱이, 도 1에 도시된 바와 같이 포트, 뱅크 및 글로벌 데이터 버스가 배치된 위치에 있어서도 제한을 두는 것이 아니며, 정상 동작 모드시 외부 장치와 포트 간에는 직렬로 정보 전송을 수행하고, 뱅크와 포트 간에는 병렬로 정보 전송을 수행하는 구조를 갖는 모든 멀티 포트 메모리 소자에 모두 적용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 다음과 같은 효과들을 얻을 수 있다.
먼저, 본 발명은 DRAM 코아 테스트 모드시 고속 직렬 입/출력 동작을 수행하는 포트를 경유하지 않고 직접 뱅크에 접근하여 DTM 테스트 동작을 수행하도록 제공함으로서 DRAM 코아 테스트 모드시 포트의 로직 소자에 기인한 오류로부터 자유 로운 테스트 동작을 수행할 수 있으며, 이를 통해 DRAM 코아 테스트 모드시 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 DRAM 코아 테스트 모드시 병렬 입/출력 인터페이스 방식을 이용하고, 단입 칩 내에 다양한 입/출력 정보 전송 처리 모드를 구현하여 다양한 입/출력 정보 전송 처리모드를 선택적으로 사용함으로써 DRAM 코어 테스트시 테스트 시간을 감소시킬 수 있다.

Claims (68)

  1. 외부 장치와 직렬 입/출력 인터페이스를 지원하는 다수의 포트;
    상기 포트와 병렬로 정보 송수신을 수행하는 다수의 뱅크;
    상기 뱅크와 상기 포트 간에 정보 송수신을 지원하는 글로벌 데이터 버스;
    상기 뱅크의 코아 영역을 테스트하기 위한 테스트 모드시 활성화되는 모드 레지스터 인에이블 신호에 응답하여 다수의 제1 패드를 매개로 병렬로 입력되는 테스트 신호를 바이패스시켜 상기 글로벌 데이터 버스로 전달하는 테스트 신호 전송부;
    상기 모드 레지스터 인에이블 신호에 응답하여 테스트 인에이블 신호를 생성하고, 상기 테스트 신호에 따라 다수의 제2 패드를 매개로 입출력되는 정보의 전송 방식을 결정하기 위한 다수의 정보전송 모드신호를 출력하는 모드 레지스터 셋팅부;
    외부 클럭을 입력받고, 상기 정보전송 모드신호에 응답하여 상기 외부 클럭에 대응하는 내부 클럭을 출력하는 클럭 생성부; 및
    상기 테스트 인에이블 신호에 응답하여 동작하고, 상기 제2 패드를 매개로 입출력되는 정보를 상기 내부 클럭에 동기시켜 입출력하는 테스트 입/출력 제어부
    를 구비하는 멀티 포트 메모리 소자.
  2. 제 1 항에 있어서,
    상기 포트는 상기 테스트 모드시 상기 모드 레지스터 인에이블 신호에 응답하여 상기 제1 패드로 입력되는 상기 테스트 신호를 입력받지 않도록 구성된 멀티 포트 메모리 소자.
  3. 제 1 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 내부 클럭에 동기되어 상기 제2 패드로 입력되는 입력 정보신호를 상기 글로벌 데이터 버스로 출력하는 멀티 포트 메모리 소자.
  4. 제 1 항에 있어서,
    상기 테스트 신호와 상기 입력 정보신호는 상기 글로벌 데이터 버스를 구성하는 다수의 버스 중 서로 다른 버스에 실려져 상기 뱅크로 전달되는 멀티 포트 메모리 소자.
  5. 제 1 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 뱅크로부터 상기 글로벌 데이터 버스로 실려 보내진 출력 정보신호를 상기 내부 클럭에 동기시켜 상기 제2 패드를 통해 출력하는 멀티 포트 메모리 소자.
  6. 제 1 항에 있어서,
    상기 모드 레지스터 셋팅부는 다수의 제3 패드로부터 상기 뱅크를 선택하기 위한 뱅크정보신호를 입력받아 뱅크선택신호를 생성하는 멀티 포트 메모리 소자.
  7. 제 6 항에 있어서,
    상기 뱅크선택신호를 상기 뱅크로 전달하기 위한 데이터 버스를 더 구비하는 멀티 포트 메모리 소자.
  8. 제 7 항에 있어서,
    상기 뱅크는 상기 뱅크선택신호에 응답하여 상기 글로벌 데이터 버스로 실려 보내진 상기 테스트 신호와 상기 입력 정보신호를 입력받아 처리하는 멀티 포트 메모리 소자.
  9. 제 1 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 글로벌 데이터 버스로 바이패스된 상기 테스트 신호가 쓰기 명령신호에 해당하는 경우 상기 제2 패드로 입력되는 상기 입력 정보신호를 상기 글로벌 데이터 버스로 실어 보내고, 상기 테스트 신호가 읽기 명령신호에 해당하는 경우 상기 뱅크로부터 상기 글로벌 데이터 버스로 실려 보내진 상기 출력 정보신호를 상기 제2 패드로 출력하는 멀티 포트 메모리 소자.
  10. 제 1 항에 있어서,
    상기 정보전송 모드신호는 제1 내지 제4 정보전송 모드신호를 포함하는 멀티 포트 메모리 소자.
  11. 제 10 항에 있어서,
    상기 내부 클럭은 제1 및 제2 내부클럭을 포함하는 멀티 포트 메모리 소자.
  12. 제 11 항에 있어서,
    상기 클럭 생성부는 상기 제1 정보전송 모드신호에 응답하여 상기 제1 내부 클럭의 한 주기 동안 두 배의 주기를 갖는 상기 제2 내부 클럭을 출력하는 멀티 포 트 메모리 소자.
  13. 제 12 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 제1 내부 클럭의 한 주기 동안 상기 제2 내부 클럭의 상승 에지 및 하강 에지마다 상기 제2 패드를 매개로 외부로부터 입력 정보신호를 입력받고, 상기 뱅크로부터 상기 글로벌 데이터 버스를 통해 출력되는 출력 정보신호를 상기 제1 내부 클럭의 한 주기 동안 상기 제2 내부 클럭의 상승 에지 및 하강 에지마다 상기 제2 패드를 매개로 출력하는 멀티 포트 메모리 소자.
  14. 제 11 항에 있어서,
    상기 클럭 생성부는 상기 제2 정보전송 모드신호에 응답하여 상기 제1 내부 클럭의 위상에서 90°이동된 파형을 갖는 상기 제2 내부 클럭을 출력하는 멀티 포트 메모리 소자.
  15. 제 14 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 제1 및 제2 내부 클럭의 상승 에지 및 하강 에지마다 상기 제2 패드를 매개로 외부로부터 입력 정보신호를 입력받고, 상 기 뱅크로부터 상기 글로벌 데이터 버스를 통해 출력되는 출력 정보신호를 상기 제1 및 제2 내부 클럭의 상승 에지 및 하강 에지마다 상기 제2 패드를 매개로 출력하는 멀티 포트 메모리 소자.
  16. 제 11 항에 있어서,
    상기 클럭 생성부는 상기 제3 정보전송 모드신호에 응답하여 상기 제1 내부 클럭과 동일한 파형을 갖는 상기 제2 내부 클럭을 출력하는 멀티 포트 메모리 소자.
  17. 제 16 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 제2 내부 클럭의 상승 에지 및 하강 에지마다 상기 제2 패드를 매개로 외부로부터 입력 정보신호를 입력받고, 상기 뱅크로부터 상기 글로벌 데이터 버스를 통해 출력되는 출력 정보신호를 상기 제2 내부 클럭의 상승 에지 및 하강 에지마다 상기 제2 패드를 매개로 출력하는 멀티 포트 메모리 소자.
  18. 제 11 항에 있어서,
    상기 클럭 생성부는 상기 제3 정보전송 모드신호에 응답하여 논리 하이 또는 논리 로우 상태로 고정된 파형을 갖는 상기 제2 내부 클럭을 출력하는 멀티 포트 메모리 소자.
  19. 제 18 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 제3 전송모드시 상기 제1 내부 클럭의 상승 에지 및 하강 에지마다 상기 제2 패드를 매개로 외부로부터 입력 정보신호를 입력받고, 상기 뱅크로부터 상기 글로벌 데이터 버스를 통해 출력되는 출력 정보신호를 상기 제1 내부 클럭의 상승 에지 및 하강 에지마다 상기 제2 패드를 매개로 출력하는 멀티 포트 메모리 소자.
  20. 제 11 항에 있어서,
    상기 클럭 생성부는 상기 제4 정보전송 모드신호에 응답하여 상기 제1 내부 클럭과 동일한 파형을 갖는 상기 제2 내부 클럭을 출력하는 멀티 포트 메모리 소자.
  21. 제 20 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 제4 전송모드시 상기 제2 내부 클럭의 상승 에지마다 상기 제2 패드를 매개로 외부로부터 입력 정보신호를 입력받고, 상기 뱅크로부터 상기 글로벌 데이터 버스를 통해 출력되는 출력 정보신호를 상기 제2 내부 클럭의 상승 에지마다 상기 제2 패드를 매개로 출력하는 멀티 포트 메모리 소자.
  22. 제 11 항에 있어서,
    상기 클럭 생성부는 상기 제4 정보전송 모드신호에 응답하여 논리 하이 또는 논리 로우 상태로 고정된 파형을 갖는 상기 제2 내부 클럭을 출력하는 멀티 포트 메모리 소자.
  23. 제 22 항에 있어서,
    상기 테스트 입/출력 제어부는 상기 제1 내부 클럭의 상승 에지마다 상기 제2 패드를 매개로 외부로부터 입력 정보신호를 입력받고, 상기 뱅크로부터 상기 글로벌 데이터 버스를 통해 출력되는 출력 정보신호를 상기 제1 내부 클럭의 상승 에지마다 상기 제2 패드를 매개로 출력하는 멀티 포트 메모리 소자.
  24. 제 11 항에 있어서,
    상기 제1 내부 클럭은 상기 제1 내지 제4 정보전송 모드신호와 무관하게 서로 동일한 파형을 갖는 멀티 포트 메모리 소자.
  25. 제 11 항에 있어서,
    상기 제1 내부 클럭은 상기 외부 클럭 중 제1 클럭과 동일한 파형을 갖는 멀티 포트 메모리 소자.
  26. 제 11 항에 있어서,
    성기 제2 내부 클럭은 상기 외부 클럭 중 제2 클럭과 동일한 파형을 갖는 멀티 포트 메모리 소자.
  27. 제 11 항에 있어서,
    상기 클럭 생성부는,
    상기 외부 클럭을 입력받아 버퍼링하는 버퍼링부; 및
    상기 제1 내지 제4 정보전송 모드신호에 응답하여 상기 버퍼링부를 통해 버퍼링된 외부 클럭에 대응되는 상기 제1 및 제2 내부 클럭을 출력하는 내부 클럭 생 성부
    를 구비하는 멀티 포트 메모리 소자.
  28. 제 27 항에 있어서,
    상기 클럭 생성부는 상기 모드 레지스터 인에이블 신호의 반전신호인 모드 레지스터 인에이블 바신호의 하강 에지시 일정 시간 동안 일정 논리 상태를 갖는 하강 에지 검출신호를 상기 내부 클럭 생성부로 출력하는 하강 에지 검출부를 더 구비하는 멀티 포트 메모리 소자.
  29. 제 28 항에 있어서,
    상기 내부 클럭 생성부는 상기 하강 에지 검출부의 상기 검출신호에 응답하여 상기 제1 및 제2 내부 클럭을 일정 논리 상태로 출력하고, 상기 하강 에지 검출부의 상기 검출신호가 논리 로우 상태로 유지되는 경우 상기 제1 및 제2 내부 클럭을 논리 로우 상태로 출력하며, 상기 하강 에지 검출부의 상기 검출신호에 응답하여 상기 제1 내지 제4 정보전송 모드신호에 따라 상기 버퍼링부를 통해 버퍼링된 상기 제1 및 제2 외부 클럭에 대응되는 상기 제1 및 제2 내부 클럭을 출력하는 멀티 포트 메모리 소자.
  30. 제 29 항에 있어서,
    상기 내부 클럭 생성부는 상기 하강 에지 검출부의 상기 검출신호가 논리 하이 상태로 유지되는 경우 상기 제1 내지 제4 정보전송 모드신호에 따라 상기 버퍼링부를 통해 버퍼링된 상기 외부 클럭에 대응되는 상기 제1 및 제2 내부 클럭을 출력하는 멀티 포트 메모리 소자.
  31. 제 27 항에 있어서,
    상기 내부 클럭 생성부는,
    상기 제1 내지 제4 정보전송 모드신호에 응답하여 상기 제1 내부 클럭을 선택하기 위한 제1 제어신호와, 상기 제2 내부 클럭을 선택하기 위한 제2 내지 제4 제어신호를 출력하는 클럭 제어부;
    내부 클럭 인에이블 신호에 의해 인에이블되고, 버퍼링된 상기 외부 클럭을 입력받아 상기 제1 제어신호에 응답하여 상기 제1 내부 클럭을 출력하는 제1 클럭 생성부;
    상기 내부 클럭 인에이블 신호에 의해 인에이블되고, 버퍼링된 상기 외부 클럭을 입력받아 상기 제2 내지 제4 제어신호에 응답하여 상기 제2 내부 클럭을 출력하는 제2 클럭 생성부; 및
    파워 업 신호와, 상기 모드 레지스터 인에이블 바신호 및 상기 검출신호에 응답하여 상기 내부 클럭 인에이블 신호를 출력하는 클럭 인에이블 제어부
    를 구비하는 멀티 포트 메모리 소자.
  32. 제 31 항에 있어서,
    상기 클럭 제어부는,
    상기 제1 내지 제4 정보전송 모드신호를 디코딩하여 제1 내지 제3 선택신호를 출력하는 디코딩 수단; 및
    상기 제1 내지 제3 선택신호에 응답하여 상기 제1 내지 제4 제어신호를 출력하는 선택수단
    을 구비하는 멀티 포트 메모리 소자.
  33. 제 32 항에 있어서,
    상기 디코딩 수단은 상기 제1 정보전송 모드신호가 인에이블되는 경우 상기 제1 선택신호를 인에이블시켜 출력하고, 상기 제2 정보전송 모드신호가 인에이블되는 경우 상기 제2 선택신호를 인에이블시켜 출력하며, 상기 제3 및 제4 정보전송 모드신호 중 어느 하나가 인에이블되는 경우 상기 제3 선택신호를 인에이블시켜 출력하는 멀티 포트 메모리 소자.
  34. 제 32 항에 있어서,
    상기 디코딩 수단은,
    상기 제1 정보전송 모드신호를 반전시켜 출력하는 제1 반전부;
    상기 제2 정보전송 모드신호를 반전시켜 출력하는 제2 반전부;
    상기 제3 및 제4 정보전송 모드신호를 부정 논리합하여 출력하는 제1 부정 논리합 게이트;
    상기 제1 부정 논리합 게이트의 출력신호를 반전시켜 출력하는 제3 반전부;
    상기 제1 및 제3 반전부의 출력신호를 부정 논리합하여 출력하는 제2 부정 논리합 게이트;
    상기 제2 및 제3 반전부의 출력신호를 부정 논리합하여 출력하는 제3 부정 논리합 게이트;
    상기 제2 부정 논리합 게이트의 출력신호를 반전시켜 상기 제1 선택신호를 출력하는 제4 반전부;
    상기 제3 부정 논리합 게이트의 출력신호를 반전시켜 상기 제2 선택신호를 출력하는 제5 반전부; 및
    상기 제3 반전부의 출력신호를 반전시켜 상기 제3 선택신호를 출력하는 제6 반전부
    를 구비하는 멀티 포트 메모리 소자.
  35. 제 34 항에 있어서,
    상기 선택수단은 상기 제1 선택신호가 인에이블되는 경우 상기 제1 제어신호를 선택하여 출력하고, 상기 제2 선택신호가 인에이블되는 경우 상기 제2 제어신호를 선택하여 출력하며, 상기 제3 선택신호가 인에이블되는 경우 서로 다른 논리 상태를 갖는 상기 제3 및 제4 제어신호를 선택하여 출력하는 멀티 포트 메모리 소자.
  36. 제 35 항에 있어서,
    상기 선택수단은 상기 제1 내지 제3 선택신호에 응답하여 전원전압 또는 접지전압의 레벨을 갖는 상기 제1 내지 제4 제어신호를 각각 출력하는 제1 내지 제4 먹스로 이루어진 멀티 포트 메모리 소자.
  37. 제 36 항에 있어서,
    상기 제1 먹스는,
    상기 제1 선택신호를 반전시켜 출력하는 제1 반전부;
    상기 제1 선택신호와 상기 제1 반전부의 출력신호에 응답하여 상기 접지전압을 상기 제1 제어신호로 하여 출력하는 제1 전송 게이트;
    상기 제2 선택신호를 반전시켜 출력하는 제2 반전부;
    상기 제2 선택신호와 상기 제2 반전부의 출력신호에 응답하여 상기 전원전압을 상기 제1 제어신호로 하여 출력하는 제2 전송 게이트;
    상기 제3 선택신호를 반전시켜 출력하는 제3 반전부; 및
    상기 제3 선택신호와 상기 제3 반전부의 출력신호에 응답하여 상기 접지전압을 상기 제1 제어신호로 하여 출력하는 제3 전송 게이트
    를 구비하는 멀티 포트 메모리 소자.
  38. 제 37 항에 있어서,
    상기 제2 먹스는,
    상기 제1 선택신호를 반전시켜 출력하는 제4 반전부;
    상기 제1 선택신호와 상기 제4 반전부의 출력신호에 응답하여 상기 접지전압을 상기 제2 제어신호로 하여 출력하는 제4 전송 게이트;
    상기 제2 선택신호를 반전시켜 출력하는 제5 반전부;
    상기 제2 선택신호와 상기 제5 반전부의 출력신호에 응답하여 상기 전원전압을 상기 제2 제어신호로 하여 출력하는 제6 전송 게이트;
    상기 제3 선택신호를 반전시켜 출력하는 제6 반전부; 및
    상기 제3 선택신호와 상기 제6 반전부의 출력신호에 응답하여 상기 접지전압을 상기 제2 제어신호로 하여 출력하는 제6 전송 게이트
    를 구비하는 멀티 포트 메모리 소자.
  39. 제 38 항에 있어서,
    상기 제3 먹스는,
    상기 제1 선택신호를 반전시켜 출력하는 제7 반전부;
    상기 제1 선택신호와 상기 제7 반전부의 출력신호에 응답하여 상기 접지전압을 상기 제3 제어신호로 하여 출력하는 제7 전송 게이트;
    상기 제2 선택신호를 반전시켜 출력하는 제8 반전부;
    상기 제2 선택신호와 상기 제8 반전부의 출력신호에 응답하여 상기 전원전압을 상기 제3 제어신호로 하여 출력하는 제8 전송 게이트;
    상기 제3 선택신호를 반전시켜 출력하는 제9 반전부; 및
    상기 제3 선택신호와 상기 제9 반전부의 출력신호에 응답하여 상기 접지전압을 상기 제3 제어신호로 하여 출력하는 제9 전송 게이트
    를 구비하는 멀티 포트 메모리 소자.
  40. 제 39 항에 있어서,
    상기 제4 먹스는,
    상기 제2 선택신호를 반전시켜 출력하는 제10 반전부;
    상기 제2 선택신호와 상기 제10 반전부의 출력신호에 응답하여 상기 접지전 압을 상기 제4 제어신호로 하여 출력하는 제10 전송 게이트; 및
    상기 제2 선택신호와 상기 제10 반전부의 출력신호에 응답하여 상기 전원전압을 상기 제2 제어신호로 하여 출력하는 제11 전송 게이트
    를 구비하는 멀티 포트 메모리 소자.
  41. 제 31 항에 있어서,
    상기 제1 클럭 생성부는 상기 내부 클럭 인에이블 신호가 논리 하이 상태인 경우 상기 제4 제어신호에 따라 버퍼링된 상기 제1 외부 클럭을 상기 제1 내부 클럭으로 출력하고, 상기 내부 클럭 인에이블 신호가 논리 로우 상태인 경우 상기 제4 제어신호의 논리 상태와 무관하게 항상 논리 하이 상태의 상기 제1 내부 클럭을 출력하는 멀티 포트 메모리 소자.
  42. 제 41 항에 있어서,
    상기 제1 클럭 생성부는 상기 제4 제어신호가 논리 로우 상태이면 버퍼링된 상기 외부 클럭을 상기 제1 내부 클럭으로 출력하는 멀티 포트 메모리 소자.
  43. 제 42 항에 있어서,
    상기 제1 클럭 생성부는,
    상기 제4 제어신호를 반전시켜 출력하는 제1 반전부;
    상기 제1 반전부의 출력신호와 버퍼링된 상기 제1 외부 클럭을 부정 논리곱하여 출력하는 제1 부정 논리곱 게이트;
    상기 제4 제어신호와 버퍼링된 상기 제2 외부 클럭을 부정 논리곱하여 출력하는 제2 부정 논리곱 게이트;
    상기 제1 및 제2 부정 논리곱 게이트의 출력신호를 부정 논리곱하여 출력하는 제3 부정 논리곱 게이트;
    상기 내부 클럭 인에이블 신호를 반전시켜 출력하는 제3 반전부;
    상기 제3 반전부의 출력신호와 셀프 리프레시 신호를 부정 논리합하여 출력하는 부정 논리합 게이트;
    상기 부정 논리합 게이트의 출력신호와 상기 제3 부정 논리곱 게이트의 출력신호를 부정 논리곱하여 출력하는 제4 부정 논리곱 게이트;
    상기 제4 부정 논리곱 게이트의 출력신호를 반전시켜 출력하는 제4 반전부; 및
    상기 제4 반전부의 출력신호를 반전시켜 출력하는 제5 반전부
    를 구비하는 멀티 포트 메모리 소자.
  44. 제 31 항에 있어서,
    상기 제2 클럭 생성부는 상기 내부 클럭 인에이블 신호에 논리 상태에 따라 버퍼링된 상기 외부 클럭을 상기 제2 내부 클럭으로 출력하는 멀티 포트 메모리 소자.
  45. 제 44 항에 있어서,
    상기 제2 클럭 생성부는 상기 내부 클럭 인에이블 신호가 논리 하이 상태인 경우 상기 제1 내지 제3 제어신호에 따라 버퍼링된 상기 외부 클럭을 상기 제2 내부 클럭으로 출력하고, 상기 내부 클럭 인에이블 신호가 논리 로우 상태인 경우 상기 제1 내지 제3 제어신호의 논리 상태와 무관하게 항상 논리 하이 상태의 상기 제1 내부 클럭을 출력하는 멀티 포트 메모리 소자.
  46. 제 45 항에 있어서,
    상기 제2 클럭 생성부는 상기 제1 및 제2 제어신호가 논리 로우 상태이고, 상기 제3 제어신호가 논리 하이 상태이면, 버퍼링된 상기 외부 클럭을 상기 제2 내부 클럭으로 출력하고, 상기 제2 클럭 생성부는 상기 제1 및 제3 제어신호가 논리 하이 상태이고, 상기 제2 제어신호가 논리 로우 상태이면, 상기 제1 내부 클럭의 주기의 1/2배인 클럭을 상기 제2 내부 클럭으로 출력하는 멀티 포트 메모리 소자.
  47. 제 46 항에 있어서,
    상기 제2 클럭 생성부는,
    버퍼링된 상기 외부 클럭과 상기 제2 제어신호를 부정 논리곱하여 출력하는 제1 부정 논리곱 게이트;
    버퍼링된 상기 외부 클럭, 상기 제1 제어신호 및 상기 제1 부정 논리곱 게이트의 출력신호를 부정 논리곱하여 출력하는 제2 부정 논리곱 게이트;
    버퍼링된 상기 외부 클럭, 상기 제3 제어신호 및 상기 제1 부정 논리곱 게이트의 출력신호를 부정 논리곱하여 출력하는 제3 부정 논리곱 게이트;
    상기 제2 및 제3 부정 논리곱 게이트의 출력신호를 부정 논리곱하여 출력하는 제4 부정 논리곱 게이트;
    상기 내부 클럭 인에이블 신호를 반전시켜 출력하는 제1 반전부;
    상기 제1 반전부의 출력신호와 셀프 리프레시 신호를 부정 논리합하여 출력하는 부정 논리합 게이트;
    상기 부정 논리합 게이트의 출력신호와 상기 제4 부정 논리곱 게이트의 출력신호를 부정 논리곱하여 출력하는 제5 부정 논리곱 게이트;
    상기 제5 부정 논리곱 게이트의 출력신호를 반전시켜 출력하는 제2 반전부; 및
    상기 제2 반전부의 출력신호를 반전시켜 출력하는 제3 반전부
    를 구비하는 멀티 포트 메모리 소자.
  48. 제 31 항에 있어서,
    상기 클럭 인에이블 제어부는 상기 파워 업 신호가 논리 로우 상태이고, 상기 검출신호가 논리 로우 상태인 경우 상기 모드 레지스터 인에이블 바신호와 무관하게 상기 내부 클럭 인에이블 신호를 논리 로우 상태로 출력하는 멀티 포트 메모리 소자.
  49. 제 48 항에 있어서,
    상기 클럭 인에이블 제어부는,
    상기 파워 업 신호와 상기 검출신호를 부정 논리곱하여 출력하는 제1 부정 논리곱 게이트;
    상기 제1 부정 논리곱 게이트의 출력신호를 반전시켜 출력하는 제1 반전부;
    버퍼링된 상기 외부 클럭을 반전시켜 출력하는 제2 반전부;
    상기 제2 반전부의 출력신호를 반전시켜 출력하는 제3 반전부;
    상기 제2 및 제3 반전부의 출력신호에 응답하여 상기 모드 레지스터 인에이블 바신호를 전송하는 제1 전송 게이트;
    상기 제1 반전부의 출력신호에 응답하여 상기 제1 전송 게이트의 출력신호를 래치하는 제1 래치부;
    상기 제1 래치부의 출력신호를 반전시켜 출력하는 제4 반전부;
    상기 제2 및 제3 반전부의 출력신호에 응답하여 상기 제4 반전부의 출력신호를 전달하는 제2 전송 게이트;
    상기 제2 전송 게이트의 출력신호를 래치하는 제2 래치부;
    상기 제2 래치부의 출력신호를 반전시켜 출력하는 제5 반전부;
    상기 제2 및 제3 반전부의 출력신호에 응답하여 상기 제5 반전부의 출력신호를 전달하는 제3 전송 게이트;
    상기 제1 반전부의 출력신호에 응답하여 상기 제3 전송 게이트의 출력신호를 래치하는 제3 래치부;
    상기 제3 래치부의 출력신호를 반전시켜 출력하는 제6 반전부;
    상기 제2 및 제3 반전부의 출력신호에 응답하여 상기 제6 반전부의 출력신호를 전달하는 제4 전송 게이트;
    상기 제4 전송 게이트의 출력신호를 래치하는 제4 래치부; 및
    상기 제4 래치부의 출력신호를 반전시켜 상기 내부 클럭 인에이블 신호를 출력하는 제7 반전부
    를 구비하는 멀티 포트 메모리 소자.
  50. 제 11 항에 있어서,
    상기 테스트 입/출력 제어부는,
    상기 제2 패드를 통해 입력되는 상기 입력 정보신호를 버퍼링하는 버퍼링부;
    상기 버퍼링부의 출력신호를 병렬화하여 출력하는 병렬화부;
    상기 제1 내지 제4 정보전송 모드신호에 따라 상기 병렬화부로부터 출력되는 병렬화된 입력 정보신호를 선택적으로 출력하는 선택부;
    상기 테스트 인에이블 신호에 응답하여 상기 테스트 신호를 디코딩하여 쓰기 명령신호를 생성하는 명령 디코더;
    상기 쓰기 명령신호에 응답하여 정보 스트로브 신호를 출력하는 정보 스트로브 신호 생성부; 및
    상기 정보 스트로브 신호에 응답하여 상기 선택부로부터 출력되는 병렬화된 입력 정보신호를 상기 글로벌 데이터 버스로 실어 보내는 다수의 출력 드라이버
    를 구비하는 멀티 포트 메모리 소자.
  51. 제 50 항에 있어서,
    상기 병렬화부는 상기 제2 내부 클럭의 상승 에지 및 하강 에지마다 상기 입력 정보신호를 래치하여 이동시켜주는 시프터 레지스터로 이루어지는 멀티 포트 메모리 소자.
  52. 제 71 항에 있어서,
    상기 병렬화부는 상기 제2 내부 클럭의 상승 에지 및 하강 에지마다 상기 제2 패드를 통해 각각 직렬로 입력되는 4비트 입력 정보신호를 병렬화하여 출력하는 멀티 포트 메모리 소자.
  53. 제 52 항에 있어서,
    상기 명령 디코더는 상기 테스트 신호 중 명령 정보를 담고 있는 비트를 디코딩하여 상기 쓰기 명령신호를 출력하는 멀티 포트 메모리 소자.
  54. 제 50 항에 있어서,
    상기 정보 스트로브 신호 생성부는 상기 쓰기 명령신호에 응답하여 상기 병렬화부를 통해 병렬화된 입력 정보신호를 상기 다수의 출력 드라이버를 매개로 상기 제1 글로벌 데이터 버스로 실어 보내는 시점을 결정하는 상기 정보 스트로브 신호를 출력하는 멀티 포트 메모리 소자.
  55. 제 54 항에 있어서,
    상기 정보 스트로브 신호는 상기 쓰기 명령신호의 펄스 발생 이후 다음 4-사이클 동안 토글링(toggling)하는 신호인 멀티 포트 메모리 소자.
  56. 제 55 항에 있어서,
    상기 정보 스트로브 신호 생성부는,
    상기 제1 내부 클럭을 입력받고, 상기 제1 내부 클럭이 일정 시간 동안 지연된 지연클럭과 상기 지연클럭의 반전신호인 지연클럭 바신호를 출력하는 클럭 드라이버;
    상기 쓰기 명령신호가 발생하는 순간 1-클럭의 펄스 폭을 가지는 초기신호를 생성하는 초기신호 발생부;
    상기 지연클럭과 상기 지연클럭 바신호에 응답하여 상기 초기신호를 이동시켜 출력하는 시프터 레지스터; 및
    상기 시프터 레지스터의 출력신호와 상기 초기신호를 래치한 후 상기 제1 내부 클럭에 응답하여 상기 정보 스트로브 신호를 출력하는 출력부
    를 구비하는 멀티 포트 메모리 소자.
  57. 제 56 항에 있어서,
    상기 초기신호 발생부는,
    상기 초기신호와 상기 지연클럭을 부정 논리곱하여 출력하는 제1 부정 논리곱 게이트;
    상기 쓰기 명령신호에 응답하여 상기 제1 부정 논리곱 게이트의 출력신호를 반전시켜 출력하는 제1 반전부;
    상기 제1 반전부의 출력신호를 래치하는 제1 래치부;
    상기 제1 내부 클럭의 바신호에 응답하여 상기 제1 래치부의 출력신호를 전달하는 제1 전송 게이트; 및
    상기 제1 전송 게이트의 출력신호를 래치하여 상기 초기신호를 출력하는 제2 래치부
    를 구비하는 멀티 포트 메모리 소자.
  58. 제 57 항에 있어서,
    상기 시프터 레지스터는 다수의 디-플립플롭으로 이루어진 멀티 포트 메모리 소자.
  59. 제 58 항에 있어서,
    상기 출력부는,
    성기 초기신호와 상기 시프터 레지스터의 출력신호를 래치하기 위한 S-R 래치;
    상기 S-R 래치의 출력신호와 상기 제1 내부 클럭을 부정 논리곱하기 위한 제 2 부정 논리곱 게이트; 및
    상기 제2 부정 논리곱 게이트의 출력신호를 반전시켜 상기 정보 스트로브 신호를 출력하는 제2 반전부
    를 구비하는 멀티 포트 메모리 소자.
  60. 제 50 항에 있어서,
    상기 출력 드라이버는 상기 정보 스트로브 신호와 상기 정보 스트로브 신호의 지연신호에 의해 응답하여 상기 선택부를 통해 출력되는 병렬화된 입력 정보신호를 상기 제1 글로벌 데이터 버스로 실어 보내는 멀티 포트 메모리 소자.
  61. 제 60 항에 있어서,
    상기 출력 드라이버 각각은,
    상기 정보 스트로브 신호와 상기 정보 스트로브 신호의 지연신호를 논리 조합하여 출력하는 입력부;
    상기 입력부의 출력신호에 응답하여 상기 입력 정보신호를 증폭하여 출력하는 센스앰프형 차동 증폭기; 및
    상기 차동 증폭기의 출력을 상기 글로벌 데이터 버스로 드라이빙(driving)하는 출력부
    를 구비하는 멀티 포트 메모리 소자.
  62. 제 60 항에 있어서,
    상기 선택부는 상기 제1 또는 제2 정보전송 모드신호가 인에이블되는 경우 4비트씩 병렬화된 입력 정보신호를 4개의 상기 출력수단으로 각각 출력하는 멀티 포트 메모리 소자.
  63. 제 60 항에 있어서,
    상기 선택부는 상기 제3 정보전송 모드신호가 인에이블되는 경우 2비트씩 병렬화된 입력 정보신호를 4개의 상기 출력수단 중 2개의 출력수단으로 각각 출력하는 멀티 포트 메모리 소자.
  64. 제 50 항에 있어서,
    상기 뱅크는 상기 글로벌 데이터 버스로 실려 보내진 상기 테스트 신호와 상기 입력 정보신호를 입력받는 뱅크 제어부를 더 구비하는 멀티 포트 메모리 소자.
  65. 제 64 항에 있어서,
    상기 뱅크 제어부는 상기 뱅크 중 어느 하나를 선택하기 위한 뱅크선택신호에 응답하여 상기 글로벌 데이터 버스로 실어 보내진 상기 테스트 신호와 상기 입력 정보신호를 입력받아 해당 뱅크의 코어 영역으로 전달하는 멀티 포트 메모리 소자.
  66. 제 65 항에 있어서,
    상기 뱅크 제어부는 상기 테스트 인에이블 신호와, 상기 뱅크선택신호와, 상기 테스트 모드의 상기 쓰기 명령신호의 상승 에지에 논리 하이로 천이하고 정상 동작 모드의 쓰기 명령신호의 상승 에지에 다시 논리 로우로 천이하는 입력 선택신호에 응답하여 상기 글로벌 데이터 버스로 실려 보내진 신호들 중 어느 하나를 선택하여 해당 뱅크로 전달하는 멀티 포트 메모리 소자.
  67. 제 66 항에 있어서,
    상기 뱅크 제어부는,
    상기 테스트 인에이블 신호와, 상기 뱅크선택신호와, 상기 입력 선택신호에 응답하여 제1 및 제2 선택신호를 출력하는 선택신호 생성부; 및
    상기 제1 및 제2 선택신호에 응답하여 상기 제1 글로벌 데이터 버스를 통해 입력되는 신호들 중 해당 뱅크로 전달해야할 신호만을 뱅크로 전달하는 입력신호 전송부
    를 구비하는 멀티 포트 메모리 소자.
  68. 제 67 항에 있어서,
    상기 선택부는 상기 제1 내지 제4 정보전송 모드신호에 따라 상기 병렬화부를 통해 병렬화된 입력 정보신호를 2비트 또는 4비트씩 순차적으로 출력하는 멀티 포트 메모리 소자.
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