一般的に、RAM(Random Access Memory)をはじめとするほとんどのメモリ素子は、複数の入出力ピンセットが存在する1つのポートを備える。すなわち、外部のチップセットとのデータのやり取りのために1つのポートのみを備える。このような単一ポートを有するメモリ素子は、複数の入出力ピンに接続された信号線を介して複数ビットのデータを同時に伝送する並列入出力インターフェースを用いる。すなわち、複数の入出力ピンを介して外部装置と並列的にデータのやり取りを行う。
前述した入出力インターフェースとは、互いに異なる機能を有する単位素子を信号線で互いに接続し、送受信データを相手に正確に伝送するための電気的かつ機械的な取り扱い方法をいい、後述する入出力インターフェースも、これと同じ意味として解釈しなければならない。また、信号線とは、一般的にアドレス信号やデータ信号、及び制御信号などのような信号を伝送するバスをいう。以下、後述する信号線は、説明の便宜上、バスとする。
並列入出力インターフェースは、複数のバスを介して複数ビットのデータを同時に伝送することができ、データ処理効率(速度)が高いため、主として速い速度を必要とする短距離の伝送に用いられている。しかし、並列入出力インターフェースは、入出力データを伝送するためのバスが増加し、距離が長くなると、製品コストが増大する。また、マルチメディアシステムのハードウェアの側面からみると、単一ポートという制約から、様々なマルチメディア機能を支援するためには、複数のメモリ素子を独立して構成するか、1つの機能に対する動作が行われる際は、その他の機能を同時に行うことができないという短所がある。
前述したような並列入出力インターフェースの短所を考慮して、並列入出力インターフェースを有するメモリ素子を直列入出力インターフェースに転換しようとする努力が続けられている。また、他の直列入出力インターフェースを有する装置との互換性の拡張などを考慮して、半導体メモリ素子の入出力環境において直列入出力インターフェースへの転換が求められている。それだけでなく、表示装置、例えば、HD(High Definition)TVやLCD(Liquid Crystal Display)TVのような表示装置では、オーディオやビデオなどのような応用素子が内蔵されている。このような応用素子は、独立したデータ処理が求められるため、複数のポートを用いた直列入出力インターフェースを有するマルチポートメモリ素子の開発が切実になっているのが現状である。
そこで、本発明の出願人は、2005年9月29日付けで特許出願された特願第2005−90936号を先願とし、2006年4月11日付けで優先権主張出願された特願第2006−32948号に開示されているように、直列入出力インターフェースを有するマルチポートメモリ素子の構造を提案した。
図1は、大韓民国特許出願第2006−32948号に係るマルチポートメモリ素子の構造を説明するための概念図である。ここでは、説明の便宜上、第1ポートないし第4ポートPORT0〜PORT3と、第1バンクないし第8バンクBANK0〜BANK7とを備え、16ビットのデータフレームを有し、64ビットのプリフェッチ動作を行うメモリ素子を一例として説明する。
同図を参照すると、提案されたマルチポートメモリ素子は、コア領域の中央部に行方向(図中の左右方向)に配置され、それぞれ目標の異なる外部装置と独立して直列にデータ通信を行う第1ポートないし第4ポートPORT0〜PORT3と、第1ポートないし第4ポートPORT0〜PORT3を境に上部と下部にそれぞれ一定の数だけ行方向に配置された第1バンクないし第4バンクBANK0〜BANK3及び第5バンクないし第8バンクBANK4〜BANK7と、コア領域の上部に配置された第1バンクないし第4バンクBANK0〜BANK3と第1ポートないし第4ポートPORT0〜PORT3との間に行方向に配置され、並列にデータの伝送を行う第1グローバルデータバスGIO_OUTと、コア領域の下部に配置された第5バンクないし第8バンクBANK4〜BANK7と第1ポートないし第4ポートPORT0〜PORT3との間に行方向に配置され、並列にデータの伝送を行う第2グローバルデータバスGIO_INと、第1グローバルデータバスGIO_OUT及び第2グローバルデータバスGIO_INと第1バンクないし第8バンクBANK0〜BANK7との間に信号の伝送を制御する第1バンク制御部ないし第8バンク制御部BC0〜BC7とを備える。
以下、同図に示すマルチポートメモリ素子の各構成要素を具体的に説明する。
第1バンクないし第8バンクBANK0〜BANK7のそれぞれは、図2に示すように、N×M(N、Mは自然数)個のメモリセルMCが行及び列の形態で配置されたメモリセルアレイ10と、行及び列ライン毎にメモリセルを選択する行デコーダ12及び列デコーダ11とを備える。各バンクの内部には、通常のDRAMコア領域において必須となっているデータバス感知増幅器DBSA(Data Bus Sense Amplifier)14と、イコライザ(図示せず)と、書き込みドライバ(W/D)13とを備える。このような構成を備えた第1バンクないし第8バンクBANK0〜BANK7は、第1ポートないし第4ポートPORT0〜PORT3を境にコア領域を二分して、互いに対称的に、上部に第1バンクないし第4バンクBANK0〜BANK3が行方向に配置され、下部に第5バンクないし第8バンクBANK4〜BANK7が配置される。一方、上記でデータバスは、ビットラインであって、列ラインに該当する。
第1ポートないし第4ポートPORT0〜PORT3のそれぞれは、コア領域の中央部に配置され、それぞれ独立して第1バンクないし第8バンクBANK0〜BANK7にアクセスできるように、第1グローバルデータバスGIO_OUT及び第2グローバルデータバスGIO_INに接続される。また、図3に示すように、受信パッドRxを介して外部装置(応用素子)から入力される入力信号と、第1グローバルデータバスGIO_OUTを介して第1バンクないし第8バンクBANK0〜BANK7から出力される出力信号とが同時に伝達できるように、受信パッドRxから前記入力信号を受信する受信部41と、前記出力信号を送信パッドTxを介して外部装置に送信する送信部42とを独立して備える。
受信部41は、外部装置から受信パッドRxを介して直列に入力される20ビットのフレームの入力信号を並列化し、DRAMの動作に有効な26ビットの有効信号に変換して出力する。ここで、26ビットの有効信号は、8ビットのポート/バンク選択信号Pi_BK<0:7>(ここで、iは、ポート数に対応する自然数であって、0〜3となる)と、18ビットの有効入力データ信号Pi_Rx<0:17>(ここで、iは0〜3)とからなる。また、18ビットの有効入力データ信号Pi_Rx<0:17>は、1つのコマンドフラグ信号と、1つのRAS/DM(Row Address Strobe/Data Mask)と、16ビットのコマンド/アドレス/データ信号とからなる。このとき、16ビットのコマンド/アドレス/データ信号は、16ビットの信号をコマンドとして認識することもでき、アドレスとして認識することもでき、データとして認識することもできることを意味する。
一方、信号の伝送のためのプロトコルの形態として、入力信号のフレーム形態(frame format)を図4Aないし図4Fに示している。図4Aは、基本フレーム形態であり、図4Bは、書き込みコマンドフレーム形態であり、図4Cは、書き込みデータフレーム形態であり、図4Dは、読み出しコマンドフレーム形態であり、図4Eは、読み出しデータフレーム形態であり、図4Fは、コマンドフレーム形態である。
以下、一例として、図4B及び図4Cに示す書き込みコマンドフレーム形態及び書き込みデータフレーム形態を説明する。
図4Bに示すように、書き込みコマンドフレーム形態は、20ビット単位の直列化された信号であって、外部装置から入力される。各ビットのうち、19番目及び18番目ビットPHYは、物理的リンクコード(physical link coding)のビットに該当し、その次の17番目ビットCMDは、コマンド開始ポイントに該当する。また、16番目ビットACTは内部アクティブ信号、15番目ビットWTは内部書き込みコマンド信号、14番目ビットPCGは内部非アクティブ信号にそれぞれ該当する。例えば、正常な書き込み動作時には、17番目〜14番目ビットが「1010」になり、自動プリチャージを有する書き込み動作時には「1011」になる。また、13番目〜10番目ビットUDMは、4クロックにわたって印加される書き込みデータの上位バイト書き込みデータマスク信号として用いられる。また、9番目〜6番目ビットBANKは、書き込み動作時に情報が書き込まれるバンク情報を表し、5番目〜0番目ビットCOLUMN ADDRESSは、列アドレスを表す。
一方、図4Cに示す書き込みデータフレーム形態は、図4Bに示す書き込みコマンドフレームが入力された後、16ビットの書き込みデータが4クロックにわたって入力される。書き込みデータフレーム形態において、17番目ビットCMDは、論理ローレベル(「0」)にならなければならず、16番目ビットLDMは、入力されるデータの下位バイト書き込みデータマスク信号を表し、15番目〜8番目ビットUPPER BYTE及び7番目〜0番目ビットLOWER BYTEは、それぞれ書き込みデータの上位バイト及び下位バイトを表す。
以下、前述した動作を実現するための一例として、受信部41の構成を詳細に説明する。
図3に示すように、受信部41は、並列化部411と、コマンド生成部412と、バンクアドレス生成部413と、バンクアドレス出力部414と、有効入力データ出力部415とを備える。
並列化部411は、外部装置から受信パッドRxを介して直列信号として入力される20ビット(1フレーム)の入力信号を受信し、20ビットの並列信号に変換して出力する。
コマンド生成部412は、並列化部411から出力される20ビットのフレームの入力信号のビットのうち、17番目ビット(コマンドフラグビット)を用いて、入力信号がどのような動作(コマンド又は書き込み情報)を行うための信号であるかを判断する。すなわち、図4Aないし図4Eに示すフレームにおいて、17番目ビットが「0」の場合、書き込み動作を行うための信号として判断し、「1」の場合、読み出し動作を行うための信号として判断する。また、コマンド生成部412は、入力信号のビットのうち、バンク情報として活用されるビットを出力する。ここで活用されるビットは、8つのバンクであるため3ビットが使用され、図4Aにおいて、フレームペイロードFRAME PAYLOADに含まれるビットに含まれる。
バンクアドレス生成部413は、コマンド生成部412から第1バンクないし第8バンクBANK0〜BANK7のうち、該当のバンクを選択する選択情報として活用されるビット(ここでは、3ビット)を受信し、8ビットのバンクアドレスを生成して出力する。このため、バンクアドレス生成部413は、3ビットの入力信号を受信し、8ビットの出力信号を出力する3×8デコーダで構成される。
バンクアドレス出力部414は、バンクアドレス生成部413からバンクアドレスを受信し、バンクアドレスに対応する8ビットのバンク選択信号Pi_BK<0:7>を第2グローバルデータバスGIO_INを介して送る。このため、バンクアドレス出力部414は、複数の出力ドライバで構成され、出力ドライバは、公知の全ての出力ドライバを備える。
有効入力データ出力部415は、並列化部411を介して入力される18ビットの有効入力データ信号Pi_Rx<0:17>を第2グローバルデータバスGIO_INを介して送る。このため、有効入力データ出力部415は、バンクアドレス出力部414と同様に、複数の出力ドライバで構成する。
送信部42は、第1グローバルデータバスGIO_OUTを介して第1バンクないし第8バンクBANK0〜BANK7から並列に入力される有効出力データ信号Pi_data<0:15>(ここで、iは0〜3)を直列化して送信パッドTxに出力する。
このため、送信部42は、直列化部421と、有効出力データ入力部422とを備える。
有効出力データ入力部422は、第1グローバルデータバスGIO_OUTを介して第1バンクないし第8バンクBANK0〜BANK7から16ビットの有効出力データ信号Pi_data<0:15>を並列に受信し、コマンド生成部412の制御(書き込み又は読み出し動作によるデータ信号入出力制御)に応答して、有効出力データ信号Pi_data<0:15>を伝送プロトコルに合わせてパケット化した後、20ビットのフレームを有する出力信号を生成して出力する。このため、有効出力データ入力部422は、複数の入力ドライバで構成する。
直列化部421は、有効出力データ入力部422から並列に入力される20ビットの出力信号を直列化し、直列化された20ビットの出力信号を送信パッドTxに順次出力する。
一方、第1グローバルデータバスGIO_OUTは、各バンクBANK0〜BANK7から入力される有効出力データ信号Pi_data<0:15>を各ポートPORT0〜PORT3に並列に独立して伝達するために、全64ビット(16(データビット数)×4(ポート数)ビット)のバスからなる。
第2グローバルデータバスGIO_INは、各ポートPORT0〜PORT3から入力される26ビットの信号(18ビットの有効入力データ信号Pi_Rx<0:17>と8ビットのバンク選択信号Pi_BK<0:7>とを含む)を各バンクBANK0〜BANK7に並列に独立して伝達するために、全104ビット(26(データビット数)×4(ポート数)ビット)のバスからなる。
このような第1グローバルデータバスGIO_OUT及び第2グローバルデータバスGIO_INは、各バンク制御部BC0〜BC7又は各ポートPORT0〜PORT3との信号の伝送を行うために、ローカルデータバスに接続される。ローカルデータバスは、第1グローバルデータバスGIO_OUT及び第2グローバルデータバスGIO_INを各バンク制御部BC0〜BC7及び各ポートPORT0〜PORT3に接続させる。ここでは、接続対象によって、説明の便宜上、第1ローカルデータバスLIO_Bout、第2ローカルデータバスLIO_Bin、第3ローカルデータバスLIO_P1、第4ローカルデータバスLIO_P2に区分して説明する。
一方、第1バンク制御部ないし第8バンク制御部BC0〜BC7のそれぞれは、各バンクBANK0〜BANK7を担当するため、各バンク毎に1つずつ設けられ、該当のバンク(担当バンク)と各ポートPORT0〜PORT3との間の信号の伝送を担当する。このため、図5に示すように、第1バンク制御部ないし第8バンク制御部BC0〜BC7のそれぞれは、並列化部61と、直列化部62と、ステートマシン部63と、入力信号状態判別部64と、バンク選択部65と、ポート選択部66とを備える。
まず、バンク選択部65は、ポート/バンク選択信号P/B_Selectに応答して、第1ポートないし第4ポートPORT0〜PORT3からそれぞれ独立して入力される有効入力データ信号Pi_Rx<0:17>のうち、担当する該当のバンクに入力されるべき信号のみを選択し、該当のバンクに伝達する機能を果たす。このような動作を行う理由は、第1ポートないし第4ポートPORT0〜PORT3から第2グローバルデータバスGIO_INを介して有効入力データ信号Pi_Rx<0:17>が同時に入力され得るからである。このとき、ポート/バンク選択信号P/B_Selectは、図3に示す第1バンクないし第8バンクBANK0〜BANK7のバンクアドレス出力部414のバンク選択信号Pi_BK<0:3>を含む。このようなバンク選択部65は、第2グローバルデータバスGIO_INを介して第1ポートないし第4ポートPORT0〜PORT3からそれぞれ入力される18ビットの有効入力データ信号Pi_Rx<0:17>と、バンクを選択する8ビットのポート/バンク選択信号Pi_BK<0:7>とを合わせて全26ビットの信号を受信して、18ビットの有効バンクデータ信号Bi_RX<0:17>を出力する。
バンク選択部65から出力される18ビットの有効バンクデータ信号BRX<0:17>のうち、16ビットは、データ、アドレス又はバンクのモード決定信号(コマンド信号)として用いられ、1ビットの信号は、アクティブフラグ信号として用いられ、残り1ビットの信号は、16ビットの信号がデータ信号か否か(アドレス又はコマンド信号)を判別するコマンドフラグ信号として用いられる。ここでは、例えば、「BRX<17>」をコマンドフラグ信号として使用し、「BRX<16>」をアクティブフラグ信号として使用する。ここで、コマンドフラグ信号BRX<17>は、ステートマシン部63のイネーブル信号として用いられる。
入力信号状態判別部64は、バンク選択部65から18ビットの有効バンクデータ信号BRX<0:17>を受信し、受信した18ビットの有効バンクデータ信号BRX<0:17>が、データ、アドレス又はコマンド信号であるかを判別する。具体的に、入力信号状態判別部64は、18ビットの有効バンクデータ信号BRX<0:17>のうち、最上位ビットのコマンドフラグ信号BRX<17>の状態(「0」又は「1」)から、17番目ビットBRX<16>を除く残り16ビットの信号BRX<0:15>が、データ、アドレス又はコマンド信号であるかを判別する。このとき、コマンドフラグ信号BRX<17>の状態によって、残り16ビットの信号BRX<0:15>がデータ信号でないと判明すると、18ビットの信号BRX<0:17>をステートマシン部63に出力する。反面、データ信号であれば、16ビットの信号BRX<0:15>を並列化部61に出力する。
ステートマシン部63は、入力信号状態判別部64から伝送された18ビットの有効バンクデータ信号BRX<0:17>を受信し、この信号を用いて、DRAMの動作を制御するアドレス/コマンド信号add/conを出力する。ここで、アドレス/コマンド信号add/conは、内部アクティブコマンド信号ACT、内部非アクティブコマンド信号PCG、内部読み出しコマンド信号READ、内部書き込みコマンド信号WRITEなどの内部コマンド信号と、行アドレスXADD、列アドレスYADDなどの内部アドレス信号と、入力データストローブ信号DSTROBE16<0:3>、DSTROBE64、制御信号DRVEN_P<0:3>、パイプ入力ストローブ信号PINSTROBE及びパイプ出力制御信号POUT<0:3>などの内部制御信号とを含む。
上記で説明した動作を有するステートマシン部63の構成の一例を図6に示している。同図に示すように、ステートマシン部63は、コマンド生成部631と、入力データストローブ生成部632と、行アドレス生成部633と、列アドレス生成部634と、読み出しデータパイプ制御部635と、データ出力制御部636とを備える。
コマンド生成部631は、有効バンクデータ信号BRX<0:17>のうち、最上位ビット「BRX<17>」に応答してイネーブルされ、他のビットBRX<0:15>をデコードし、内部アクティブコマンド信号ACT、内部非アクティブコマンド信号PCG、内部読み出しコマンド信号READ、内部書き込みコマンド信号WRITEなどの内部コマンド信号を生成する。このようなコマンド生成部631は、「n」(自然数)個のデジタル信号を受信し、2n個のデジタル信号を生成するデコーダからなる。
入力データストローブ生成部632は、有効バンクデータ信号BRX<0:17>のうち、最上位ビット「BRX<17>」と書き込みコマンド信号WRITEとに応答して、入力データストローブ信号DSTROBE16<0:3>、DSTROBE64を生成する。ここで、入力データストローブ信号DSTROBE16<0:3>、DSTROBE64は、並列化部61の動作を制御する制御信号として用いられる。
行アドレス生成部633は、内部アクティブコマンド信号ACTに応答(同期)して、有効バンクデータ信号BRX<0:m>(ここで、mは自然数)を行アドレスXADD<0:m>として生成して出力する。
列アドレス生成部634は、書き込みコマンド信号WRITEと読み出しコマンド信号READとに応答して、有効バンクデータ信号BRX<0:n>(ここで、nは自然数)を列アドレスYADD<0:n>として生成して出力する。
読み出しデータパイプ制御部635は、読み出しコマンド信号READに応答して、パイプ入力ストローブ信号PINSTROBEと、パイプ出力制御信号POUT<0:3>とを生成して出力する。
データ出力制御部636は、読み出しコマンド信号READに応答して、バンク選択信号「BRX_P<0:3>」(同図では、一例として、第1バンクBANK0を選択するための信号に特定して「BKO_P<0:3>」として表示)を用いて、制御信号DRVEN_P<0:3>を生成して出力する。ここで、制御信号DRVEN_P<0:3>は、ポート選択部66の動作を制御する制御信号として用いられる。
一方、図5に示すように、並列化部61は、信号状態判別部64から伝送された有効バンクデータ信号BRX<0:15>を並列化して、64ビットの並列化した信号を出力する。すなわち、入力信号状態判別部64から伝送された有効バンクデータ信号BRX<0:15>は、既に並列化した信号の形態で入力されるが、第1バンクないし第8バンクBANK0〜BANK7のメモリセル領域において64ビットでデータ処理を行う(書き込み又は読み出し動作を行う)ため、16ビットのデータを64ビットのデータに変換させる必要がある。
直列化部62は、パイプ入力ストローブ信号PINSTROBEとパイプ出力制御信号POUT<0:3>とに応答して、バンクのデータバスに接続された64個のデータバス感知増幅器DBSA14から出力される64ビットのデータ信号を16ビットのデータ信号DO<0:15>として直列化して出力する。
また、ポート選択部66は、直列化部62から16ビットずつ出力されるデータ信号DO<0:15>を順次受信し、ポート/バンク選択信号P/B_Selectにより選択されたポートに有効出力データ信号Pi_data<0:15>を出力する。
このようなポート選択部66は、デマルチプレクサDEMUXからなり、それぞれのデマルチプレクサDEMUXは、第1ポートないし第4ポートPORT0〜PORT3と独立して信号の伝送を行うことができるように、各ポートPORT0〜PORT3毎に割り当てられている。また、それぞれのデマルチプレクサDEMUXは、16ビットのデータ信号DO<0:15>を処理するために、16個のドライバからなる。
ドライバのそれぞれは、各バンクBANK0〜BANK7から第1ポートないし第4ポートPORT0〜PORT3に出力される信号を、第1グローバルデータバスGIO_OUTを介して第1バンクないし第8バンクBANK0〜BANK7が共有するようになっていることから、他のバンクに影響を与えないようにするためには、トライステートバッファからなることが好ましい。
以下、このように構成されたマルチポートメモリ素子の動作を説明する。
図7は、第1ポートないし第4ポートPORT0〜PORT3から第1バンクないし第8バンクBANK0〜BANK7への信号Pi_BK<0:7>、Pi_Rx<0:17>の経路を説明するための図であり、図8は、第1バンクないし第8バンクBANK0〜BANK7から第1ポートないし第4ポートPORT0〜PORT3への信号Pi_data<0:15>の経路を説明するための図である。一方、図7において、「BKj_P<0:3>」(ここで、jは0〜7)は、バンク選択信号「Pi_BK<0:7>」と同じ信号であって、説明の便宜上、両方を区分して表示した。
まず、第1ポートPORT0から第2バンクBANK1への入力信号の経路を説明する。
図7を参照すると、外部装置から受信パッドRxを介して第1ポートPORT0に18ビットの入力信号(物理的リンクコードビットを除く)が直列に入力されると、第1ポートPORT0は、18ビットの入力信号を26ビットの有効信号に変換し、第2グローバルデータバスGIO_INを介して送る。このとき、第2グローバルデータバスGIO_INは、第2ローカルデータバスLIO_Bin(図1参照)を介して、第2バンクBANK1のみならず、残りの第1バンクBANK0及び第3バンクないし第8バンクBANK2〜BANK7と接続された状態であるため、26ビットの有効信号は、第2ローカルデータバスLIO_Binを介して第1バンクないし第8バンクBANK0〜BANK7のバンク選択部65(図5参照)に伝達される。
第1ポートPORT0から伝達される26ビットの有効信号、特に、有効入力データ信号P0_Rx<0:17>は、第2バンクBANK1にのみ伝達されるべき信号であるため、第2バンクBANK1を除く残りの第1バンクBANK0及び第3バンクないし第8バンクBANK2〜BANK7への伝達を遮断する必要がある。このように、第2バンクBANK1を除く残りの第1バンクBANK0及び第3バンクないし第8バンクBANK2〜BANK7への有効入力データ信号P0_Rx<0:17>の伝達を遮断するための信号としてバンク選択信号P0_BK<0:7>が用いられる。
バンク選択信号P0_BK<0:7>は、有効入力データ信号P0_Rx<0:17>と共に、第1ポートPORT0から提供される26ビットの有効信号を構成する。このようなバンク選択信号P0_BK<0:7>は、有効入力データ信号P0_Rx<0:17>と共に、第2グローバルデータバスGIO_INを介して第2バンクBANK1のバンク選択部65、例えば、マルチプレクサに入力され、動作を制御する。
第2バンクBANK1の入力信号の伝送を担当するバンク選択部65は、バンク選択信号P0_BK<0:7>、すなわち、「BK1_P<0:3>」により動作(イネーブル)し、第2グローバルデータバスGIO_INを介して入力される有効入力データ信号P0_Rx<0:17>を受信し、第2バンクBANK1に伝達する。このとき、残りのバンク選択信号BK0_P<0:3>、BK2_P<0:3>〜BK7_P<0:3>は、非アクティブ(論理ハイレベル又は論理ローレベル)になるため、残りの第1バンクBANK0及び第3バンクないし第8バンクBANK2〜BANK7のバンク選択部65は、動作(イネーブル)しなくなり、有効入力データ信号P0_Rx<0:17>は、第1バンクBANK0及び第3バンクないし第8バンクBANK2〜BANK7には伝達されない。
次に、第2バンクBANK1から第1ポートPORT0への出力信号の経路を説明する。
図8を参照すると、第2バンクBANK1から出力される64ビットのデータ信号は、第2バンク制御部BC1の直列化部62により16ビットのデータ信号DO<0:15>_B1に直列化されて、ポート選択部66、例えば、デマルチプレクサに出力される。デマルチプレクサは、制御信号DRVEN_P<0:3>のうち、アクティブになった制御信号DRVEN_P<0>に応答して、データ信号DO<0:15>_B1を有効出力データ信号P0_data<0:15>として第1グローバルデータバスGIO_OUTを介して送る。
第1グローバルデータバスGIO_OUTに伝達された有効出力データ信号P0_data<0:15>は、第3ローカルデータバスLIO_P1を介して第1ポートPORT0に伝達される。
次に、マルチポートメモリ素子の正常な読み出し動作を説明する。ここで、正常な読み出し動作は、該当のバンクの特定のアドレスから情報を持ってくる動作である。
図1を参照すると、受信パッドRxを介して読み出し動作に該当する入力信号(図4D及び図4E参照)が直列に第1ポートPORT0に入力されると、第1ポートPORT0は、直列に入力される入力信号を並列化部411により並列化した後、26ビットの有効信号に変換して出力する。
第1ポートPORT0から出力される26ビットの有効信号は、第2グローバルデータバスGIO_INを介して第2バンクBANK1を担当している第2バンク制御部BC1のバンク選択部65に入力される。このとき、第2バンク制御部BC1のバンク選択部65は、全ての第2グローバルデータバスGIO_INと第2ローカルデータバスLIO_Binとによって接続されているため、第1ポートPORT0を含む残りの第2ポートないし第4ポートPORT1〜PORT3からも信号を受信する。
これにより、各ポートPORT0〜PORT3から入力される26ビットの有効信号には、バンクを選択するための8ビットのバンク選択信号Pi_BK<0:7>が含まれており、このバンク選択信号Pi_BK<0:7>を用いて該当のバンクを選択する。ここでは、バンク選択信号P0_BK<1>のみがアクティブになっていることから、第2バンクBANK1の第2バンク制御部BC1では、残りの第2ポートないし第4ポートPORT1〜PORT3から伝達されたそれぞれの26ビットの信号(有効信号ではない)は入力されず、第1ポートPORT0から入力される有効入力データ信号P0_Rx<0:17>のみが入力される。
第2バンク制御部BC1のステートマシン部63は、有効入力データ信号P0_Rx<0:17>を用いて、内部アクティブ信号ACTと読み出しコマンド信号READとをアクティブにし、アクティブになった内部アクティブ信号ACTと読み出しコマンド信号READとを用いて、行アドレス生成部633及び列アドレス生成部634により第2バンクBANK1の行アドレスXADD及び列アドレスYADDを生成し、読み出しデータパイプ制御部635によりパイプ入力ストローブ信号PINSTROBEとパイプ出力制御信号POUT<0:3>とをアクティブにし、データ出力制御部636により制御信号DRVEN_Pをアクティブにして出力する。
第2バンク制御部BC1から入力される読み出しコマンド信号READに応答して、該当の列アドレスYADDに応じて、第2バンクBANK1から64ビットのデータがデータラインを介して64個のデータバス感知増幅器DBSAによりそれぞれ増幅し、直列化部62に出力される。
直列化部62に入力された64ビットの出力信号は、パイプ入力ストローブ信号PINSTROBEとパイプ出力制御信号POUT<0:3>とに応答して、16ビットに直列化されて出力される。すなわち、直列化部62は、64ビットの出力信号が入力されると、この信号を16ビットずつ4単位の直列化された信号に変換及び臨時格納した後、16ビットずつポート選択部66に順次出力する。
ポート選択部66は、直列化部62から入力されたデータ信号DO<0:15>を、制御信号DRVEN_P<0:3>、すなわち、図5に示すように、バンク選択信号BK0_P<0:3>に対応する信号に応答して、第1グローバルデータバスGIO_OUTを介して選択された第1ポートPORT0に16ビットずつ有効出力データ信号P0_data<0:15>を順次出力する。
第1ポートPORT0は、図3に示すように、第1グローバルデータバスGIO_OUTを介して16ビットずつ順次出力された有効出力データ信号P0_data<0:15>を並列に受信した後、直列化部421により直列化し、送信パッドTxを介して該当の外部装置に送信する。
次に、マルチポートメモリ素子の正常な書き込み動作を説明する。ここで、正常な書き込み動作は、該当のバンクの特定のアドレスから情報を持ってくる動作であって、受信パッドRxから5フレームの入力信号が入力される。このとき、1つのフレームは、コマンド信号(以下、「コマンドフレーム」とする)(図4B参照)に該当し、残りの4つのフレームは、データ信号(以下、「データフレーム」とする)(図4C参照)に該当し、各16ビットずつ全64ビットとなる。
図1を参照すると、受信パッドRxを介して書き込み動作に該当するコマンドフレームとデータフレームとが連続的(又は非連続的)に第1ポートPORT0に入力されると、第1ポートPORT0は、直列に入力される各フレーム信号を並列化部411により並列化した後、26ビットの有効信号に変換して出力する。
第1ポートPORT0から出力される26ビットの有効信号は、第2グローバルデータバスGIO_INを介して、第2バンクBANK1を担当している第2バンク制御部BC1のバンク選択部65に入力される。このとき、第2バンク制御部BC1のバンク選択部65は、全ての第2グローバルデータバスGIO_INと第2ローカルデータバスLIO_Binとを介して接続されているため、第1ポートPORT0を含む残りの第2ポートないし第4ポートPORT1〜PORT3からも信号を受信する。
これにより、各ポートPORT0〜PORT3から入力される26ビットの有効信号には、バンクを選択するための8ビットのバンク選択信号Pi_BK<0:7>が含まれており、このバンク選択信号Pi_BK<0:7>を用いて該当のバンクを選択する。ここでは、バンク選択信号P0_BK<1>のみがアクティブになっていることから、第2バンクBANK1の第2バンク制御部BC1では、残りの第2ポートないし第4ポートPORT1〜PORT3から伝達されたそれぞれの26ビットの信号(有効信号ではない)は入力されず、第1ポートPORT0から入力される有効入力データ信号P0_Rx<0:17>のみが入力される。
第2バンク制御部BC1のステートマシン部63は、有効入力データ信号P0_Rx<0:17>(コマンドフレーム信号に該当)を用いて、内部アクティブ信号ACTと書き込みコマンド信号WRITEとをアクティブにし、有効バンクデータ信号BRX<17>に応答してアクティブになった内部アクティブ信号ACTと書き込みコマンド信号WRTEとを用いて、行アドレス生成部633及び列アドレス生成部634により第2バンクBANK1の行アドレスXADD及び列アドレスYADDを生成し、入力データストローブ生成部632により入力データストローブ信号DSTROBE16<0:3>、DSTROBE64をアクティブにして出力する。
この状態で、連続して入ってくる残りのデータフレーム(3つのフレーム)信号の有効入力データ信号P0_Rx<0:17>のうち、有効データ信号に該当する16ビットの有効バンクデータ信号BRX<0:15>を、並列化部61(図5参照)により64ビット(16×4)に並列化した後、書き込みドライバ(W/D)により第2バンクBANK1のメモリセルアレイ10に同時に書き込む。
上述のように、書き込み動作時、1つのバンクに4つのフレーム(コマンドフレーム及びデータフレームを含む)の信号が連続して入力されると、64ビットのデータがメモリセルに同時に書き込まれるが、4つのフレームが全部入力されないうちに、その他のコマンドが実行される(割り込み動作)と、それまで入ってきたデータのみをメモリセルに書き込むようになる。
このような構造を有するマルチポートメモリ素子のテストは、必ず高速の直列入出力インターフェースを行う第1ポートないし第4ポートPORT0〜PORT3を介して行わなければならない。しかし、このようなテスト方法は、DRAMテスト装置において、第1ポートないし第4ポートPORT0〜PORT3における高速の直列入出力インターフェースを支援することができなかったり、第1ポートないし第4ポートPORT0〜PORT3内の論理素子(図3参照)のエラーにより、内部DRAMコア領域のテストがきちんとできない場合には使用することができない。このような問題を事前に克服するためには、マルチポートメモリ素子内に第1ポートないし第4ポートPORT0〜PORT3とは独立し、かつ、DRAMテスト装置にて支援可能な動作として実行し得る構造を提供しなければならない。
また、マルチポートメモリ素子のテストには、高速で動作するテスト装置が必要となる。しかし、現在、一般的に商用化されているテスト装置は、その特性から高速で動作できないことから、高速の直列入出力インターフェース方式でマルチポートメモリ素子をテストする場合、テスト時間が長くなる問題が発生する。このようなテスト時間を短縮するためには、高速の直列入出力インターフェースを並列入出力インターフェースに転換してマルチポートメモリ素子をテストする必要がある。
特開平08−249887
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、マルチポートメモリ素子のテストモード時、内部のポートを経由せずに、DRAMテストを安定的に行うことのできるマルチポートメモリ素子を提供することにある。
また、本発明の他の目的は、並列入出力インターフェース方式でDRAMコアテストを行い、テスト時間を短縮させることのできるマルチポートメモリ素子を提供することにある。
更に、本発明の更なる目的は、SDR(Single Data Rate)、DDR(Double Data Rate)、及びQDR(Quadruple Data Rate)のような様々な入出力データ伝送処理モードを有するマルチポートメモリ素子を提供することにある。
上記目的を達成するための本発明は、外部装置と直列入出力インターフェースとを支援する複数のポートと、該ポートと並列にデータの送受信を行う複数のバンクと、該バンクと前記ポートとの間のデータの送受信を支援するグローバルデータバスと、前記バンクのコア領域をテストするテストモード時にアクティブになるモードレジスタイネーブル信号に応答して、複数の第1パッドを介して並列に入力されるテスト信号をバイパスさせ、前記グローバルデータバスに伝達するテスト信号伝送部と、前記モードレジスタイネーブル信号に応答してテストイネーブル信号を生成し、前記テスト信号に応答して、複数の第2パッドを介して入出力されるデータの伝送方式を決定する複数のデータ伝送モード信号を出力するモードレジスタセット部と、外部クロックを受信し、前記データ伝送モード信号に応答して、前記外部クロックに対応する内部クロックを出力するクロック生成部と、前記テストイネーブル信号に応答して動作し、前記第2パッドを介して入出力されるデータを前記内部クロックに同期させて入出力するテスト入出力制御部とを備えるマルチポートメモリ素子を提供する。
また、上記目的を達成するための本発明は、複数のポートと、該ポートに接続された第1グローバルデータバスと、前記ポートに接続された第2グローバルデータバスと、前記それぞれのポートに対応して備えられ、マルチポートメモリ素子がDRAMコアテスト動作を行うとき、該当のポートから伝達されるテスト信号を前記第2グローバルデータバスに伝達する入出力制御部と、内部書き込みコマンドに応答して、テスト入出力信号を前記第2グローバルデータバスに伝達し、内部読み出しコマンドに応答して、前記第1グローバルデータバスから入力されたデータを伝達するテスト入出力制御部とを備えるマルチポートメモリ素子を提供する。
すなわち、第一の発明は、外部装置と直列入出力インターフェースとを支援する複数のポートと、該ポートと並列にデータの送受信を行う複数のバンクと、該バンクと前記ポートとの間のデータの送受信を支援するグローバルデータバスと、前記バンクのコア領域をテストするテストモード時にアクティブになるモードレジスタイネーブル信号に応答して、複数の第1パッドを介して並列に入力されるテスト信号をバイパスさせ、前記グローバルデータバスに伝達するテスト信号伝送部と、前記モードレジスタイネーブル信号に応答してテストイネーブル信号を生成し、前記テスト信号に応答して、複数の第2パッドを介して入出力されるデータの伝送方式を決定する複数のデータ伝送モード信号を出力するモードレジスタセット部と、外部クロックを受信し、前記データ伝送モード信号に応答して、前記外部クロックに対応する内部クロックを出力するクロック生成部と、前記テストイネーブル信号に応答して動作し、前記第2パッドを介して入出力されるデータを前記内部クロックに同期させて入出力するテスト入出力制御部とを備えることを特徴とするマルチポートメモリ素子である。
第二の発明は、第一の発明にかかり、前記ポートが、前記テストモード時、前記モードレジスタイネーブル信号に応答して、前記第1パッドに入力される前記テスト信号が入力されないように構成されることを特徴とするマルチポートメモリ素子である。
第三の発明は、第一の発明にかかり、前記テスト入出力制御部が、前記内部クロックに同期して、前記第2パッドによって入力される入力データ信号を前記グローバルデータバスに出力することを特徴とするマルチポートメモリ素子である。
第四の発明は、第一の発明にかかり、前記テスト信号及び前記入力データ信号が、前記グローバルデータバスを構成する複数のバスのうち、互いに異なるバスを介して前記バンクに伝達されることを特徴とするマルチポートメモリ素子である。
第五の発明は、第一の発明にかかり、前記テスト入出力制御部が、前記バンクから前記グローバルデータバスを介して送られた出力データ信号を、前記内部クロックに同期させて前記第2パッドを介して出力することを特徴とするマルチポートメモリ素子である。
第六の発明は、第一の発明にかかり、前記モードレジスタセット部が、複数の第3パッドから前記バンクを選択するためのバンク情報信号を受信してバンク選択信号を生成することを特徴とするマルチポートメモリ素子である。
第七の発明は、第六の発明にかかり、前記バンク選択信号を前記バンクに伝達するためのデータバスを更に備えることを特徴とするマルチポートメモリ素子である。
第八の発明は、第七の発明にかかり、前記バンクが、前記バンク選択信号に応答して、前記グローバルデータバスを介して送られた前記テスト信号と前記入力データ信号とを受信して処理することを特徴とするマルチポートメモリ素子である。
第九の発明は、第一の発明にかかり、前記テスト入出力制御部が、前記グローバルデータバスにバイパスされた前記テスト信号が書き込みコマンド信号に該当する場合、前記第2パッドによって入力される前記入力データ信号を前記グローバルデータバスを介して送り、前記テスト信号が読み出しコマンド信号に該当する場合、前記バンクから前記グローバルデータバスを介して送られた前記出力データ信号を前記第2パッドによって出力することを特徴とするマルチポートメモリ素子である。
第十の発明は、第一の発明にかかり、前記データ伝送モード信号が、第1データ伝送モード信号ないし第4データ伝送モード信号を含むことを特徴とするマルチポートメモリ素子である。
第十一の発明は、第十の発明にかかり、前記内部クロックが、第1内部クロック及び第2内部クロックを含むことを特徴とするマルチポートメモリ素子である。
第十二の発明は、第十一の発明にかかり、前記クロック生成部が、前記第1データ伝送モード信号に応答して、前記第1内部クロックの1周期において2倍の周期を有する前記第2内部クロックを出力することを特徴とするマルチポートメモリ素子である。
第十三の発明は、第十二の発明にかかり、前記テスト入出力制御部が、前記第1内部クロックの1周期における前記第2内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第2パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第1内部クロックの1周期における前記第2内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第2パッドを介して出力することを特徴とするマルチポートメモリ素子である。
第十四の発明は、第十一の発明にかかり、前記クロック生成部が、前記第2データ伝送モード信号に応答して、前記第1内部クロックの位相から90゜移動した波形を有する前記第2内部クロックを出力することを特徴とするマルチポートメモリ素子である。
第十五の発明は、第十四の発明にかかり、前記テスト入出力制御部が、前記第1内部クロック及び第2内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第2パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第1内部クロック及び第2内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第2パッドを介して出力することを特徴とするマルチポートメモリ素子である。
第十六の発明は、第十一の発明にかかり、前記クロック生成部が、前記第3データ伝送モード信号に応答して、前記第1内部クロックと同じ波形を有する前記第2内部クロックを出力することを特徴とするマルチポートメモリ素子である。
第十七の発明は、第十六の発明にかかり、前記テスト入出力制御部が、前記第2内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第2パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第2内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第2パッドを介して出力することを特徴とするマルチポートメモリ素子である。
第十八の発明は、第十一の発明にかかり、前記クロック生成部が、前記第3データ伝送モード信号に応答して、論理ハイレベル又は論理ローレベルの状態で固定された波形を有する前記第2内部クロックを出力することを特徴とするマルチポートメモリ素子である。
第十九の発明は、第十八の発明にかかり、前記テスト入出力制御部が、前記第3伝送モード時、前記第1内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第2パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第1内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第2パッドを介して出力することを特徴とするマルチポートメモリ素子である。
第二十の発明は、第十一の発明にかかり、前記クロック生成部が、前記第4データ伝送モード信号に応答して、前記第1内部クロックと同じ波形を有する前記第2内部クロックを出力することを特徴とするマルチポートメモリ素子である。
第二十一の発明は、第二十の発明にかかり、前記テスト入出力制御部が、前記第4伝送モード時、前記第2内部クロックの立ち上がりエッジ毎に前記第2パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第2内部クロックの立ち上がりエッジ毎に前記第2パッドを介して出力することを特徴とするマルチポートメモリ素子である。
第二十二の発明は、第十一の発明にかかり、前記クロック生成部が、前記第4データ伝送モード信号に応答して、論理ハイレベル又は論理ローレベルの状態で固定された波形を有する前記第2内部クロックを出力することを特徴とするマルチポートメモリ素子である。
第二十三の発明は、第二十二の発明にかかり、前記テスト入出力制御部が、前記第1内部クロックの立ち上がりエッジ毎に前記第2パッドを介して外部から入力データ信号を受信し、前記バンクから前記グローバルデータバスを介して出力される出力データ信号を、前記第1内部クロックの立ち上がりエッジ毎に前記第2パッドを介して出力することを特徴とするマルチポートメモリ素子である。
第二十四の発明は、第十一の発明にかかり、前記第1内部クロックが、前記第1データ伝送モード信号ないし第4データ伝送モード信号と関係なく、互いに同じ波形を有することを特徴とするマルチポートメモリ素子である。
第二十五の発明は、第十一の発明にかかり、前記第1内部クロックが、前記外部クロックのうち、第1クロックと同じ波形を有することを特徴とするマルチポートメモリ素子である。
第二十六の発明は、第十一の発明にかかり、前記第2内部クロックが、前記外部クロックのうち、第2クロックと同じ波形を有することを特徴とするマルチポートメモリ素子である。
第二十七の発明は、第十一の発明にかかり、前記クロック生成部が、前記外部クロックを受信してバッファリングするバッファ部と、前記第1データ伝送モード信号ないし第4データ伝送モード信号に応答して、前記バッファ部によってバッファリングされた外部クロックに対応する前記第1内部クロック及び第2内部クロックを出力する内部クロック生成部とを備えることを特徴とするマルチポートメモリ素子である。
第二十八の発明は、第二十七の発明にかかり、前記クロック生成部が、前記モードレジスタイネーブル信号の反転信号であるモードレジスタイネーブルバー信号の立ち下がりエッジ時、一定時間、一定の論理状態を有する立ち下がりエッジ検出信号を前記内部クロック生成部に出力する立ち下がりエッジ検出部を更に備えることを特徴とするマルチポートメモリ素子である。
第二十九の発明は、第二十八の発明にかかり、前記内部クロック生成部が、前記立ち下がりエッジ検出部の前記検出信号に応答して、前記第1内部クロック及び第2内部クロックを一定の論理状態で出力し、前記立ち下がりエッジ検出部の前記検出信号が論理ローレベルの状態で維持される場合、前記第1内部クロック及び第2内部クロックを論理ローレベルの状態で出力し、前記立ち下がりエッジ検出部の前記検出信号に応答して、前記第1データ伝送モード信号ないし第4データ伝送モード信号に応答して、前記バッファ部によってバッファリングされた前記第1外部クロック及び第2外部クロックに対応する前記第1内部クロック及び第2内部クロックを出力することを特徴とするマルチポートメモリ素子である。
第三十の発明は、第二十九の発明にかかり、前記内部クロック生成部が、前記立ち下がりエッジ検出部の前記検出信号が論理ハイレベルの状態で維持される場合、前記第1データ伝送モード信号ないし第4データ伝送モード信号に応答して、前記バッファ部によってバッファリングされた前記外部クロックに対応する前記第1内部クロック及び第2内部クロックを出力することを特徴とするマルチポートメモリ素子である。
第三十一の発明は、第二十七の発明にかかり、前記内部クロック生成部が、前記第1データ伝送モード信号ないし第4データ伝送モード信号に応答して、前記第1内部クロックを選択するための第1制御信号と、前記第2内部クロックを選択するための第2制御信号ないし第4制御信号とを出力するクロック制御部と、内部クロックイネーブル信号によってイネーブルされ、バッファリングされた前記外部クロックを受信し、前記第1制御信号に応答して、前記第1内部クロックを出力する第1クロック生成部と、前記内部クロックイネーブル信号によってイネーブルされ、バッファリングされた前記外部クロックを受信し、前記第2制御信号ないし第4制御信号に応答して、前記第2内部クロックを出力する第2クロック生成部と、パワーアップ信号、前記モードレジスタイネーブルバー信号、及び前記検出信号に応答して、前記内部クロックイネーブル信号を出力するクロックイネーブル制御部とを備えることを特徴とするマルチポートメモリ素子である。
第三十二の発明は、第三十一の発明にかかり、前記クロック制御部が、前記第1データ伝送モード信号ないし第4データ伝送モード信号をデコードして第1選択信号ないし第3選択信号を出力するデコード手段と、前記第1選択信号ないし第3選択信号に応答して、前記第1制御信号ないし第4制御信号を出力する選択手段とを備えることを特徴とするマルチポートメモリ素子である。
第三十三の発明は、第三十二の発明にかかり、前記デコード手段が、前記第1データ伝送モード信号がイネーブルされる場合、前記第1選択信号をイネーブルさせて出力し、前記第2データ伝送モード信号がイネーブルされる場合、前記第2選択信号をイネーブルさせて出力し、前記第3データ伝送モード信号及び第4データ伝送モード信号のいずれか1つがイネーブルされる場合、前記第3選択信号をイネーブルさせて出力することを特徴とするマルチポートメモリ素子である。
第三十四の発明は、第三十二の発明にかかり、前記デコード手段が、前記第1データ伝送モード信号を反転させて出力する第1インバータと、前記第2データ伝送モード信号を反転させて出力する第2インバータと、前記第3データ伝送モード信号と前記第4データ伝送モード信号とを否定論理和して出力する第1NORゲートと、該第1NORゲートの出力信号を反転させて出力する第3インバータと、前記第1インバータ及び第3インバータの出力信号を否定論理和して出力する第2NORゲートと、前記第2インバータ及び第3インバータの出力信号を否定論理和して出力する第3NORゲートと、前記第2NORゲートの出力信号を反転させて前記第1選択信号を出力する第4インバータと、前記第3NORゲートの出力信号を反転させて前記第2選択信号を出力する第5インバータと、前記第3インバータの出力信号を反転させて前記第3選択信号を出力する第6インバータとを備えることを特徴とするマルチポートメモリ素子である。
第三十五の発明は、第三十四の発明にかかり、前記選択手段が、前記第1選択信号がイネーブルされる場合、前記第1制御信号を選択して出力し、前記第2選択信号がイネーブルされる場合、前記第2制御信号を選択して出力し、前記第3選択信号がイネーブルされる場合、互いに異なる論理状態を有する前記第3制御信号及び第4制御信号を選択して出力することを特徴とするマルチポートメモリ素子である。
第三十六の発明は、第三十五の発明にかかり、前記選択手段が、前記第1選択信号ないし第3選択信号に応答して、電源電圧又は接地電圧のレベルを有する前記第1制御信号ないし第4制御信号をそれぞれ出力する第1マルチプレクサないし第4マルチプレクサからなることを特徴とするマルチポートメモリ素子である。
第三十七の発明は、第三十六の発明にかかり、前記第1マルチプレクサが、前記第1選択信号を反転させて出力する第1インバータと、前記第1選択信号と前記第1インバータの出力信号とに応答して、前記接地電圧を前記第1制御信号として出力する第1伝送ゲートと、前記第2選択信号を反転させて出力する第2インバータと、前記第2選択信号と前記第2インバータの出力信号とに応答して、前記電源電圧を前記第1制御信号として出力する第2伝送ゲートと、前記第3選択信号を反転させて出力する第3インバータと、前記第3選択信号と前記第3インバータの出力信号とに応答して、前記接地電圧を前記第1制御信号として出力する第3伝送ゲートとを備えることを特徴とするマルチポートメモリ素子である。
第三十八の発明は、第三十七の発明にかかり、前記第2マルチプレクサが、前記第1選択信号を反転させて出力する第4インバータと、前記第1選択信号と前記第4インバータの出力信号とに応答して、前記接地電圧を前記第2制御信号として出力する第4伝送ゲートと、前記第2選択信号を反転させて出力する第5インバータと、前記第2選択信号と前記第5インバータの出力信号とに応答して、前記電源電圧を前記第2制御信号として出力する第6伝送ゲートと、前記第3選択信号を反転させて出力する第6インバータと、前記第3選択信号と前記第6インバータの出力信号とに応答して、前記接地電圧を前記第2制御信号として出力する第6伝送ゲートとを備えることを特徴とするマルチポートメモリ素子である。
第三十九の発明は、第三十八の発明にかかり、前記第3マルチプレクサが、前記第1選択信号を反転させて出力する第7インバータと、前記第1選択信号と前記第7インバータの出力信号とに応答して、前記接地電圧を前記第3制御信号として出力する第7伝送ゲートと、前記第2選択信号を反転させて出力する第8インバータと、前記第2選択信号と前記第8インバータの出力信号とに応答して、前記電源電圧を前記第3制御信号として出力する第8伝送ゲートと、前記第3選択信号を反転させて出力する第9インバータと、前記第3選択信号と前記第9インバータの出力信号とに応答して、前記接地電圧を前記第3制御信号として出力する第9伝送ゲートとを備えることを特徴とするマルチポートメモリ素子である。
第四十の発明は、第三十九の発明にかかり、前記第4マルチプレクサが、前記第2選択信号を反転させて出力する第10インバータと、前記第2選択信号と前記第10インバータの出力信号とに応答して、前記接地電圧を前記第4制御信号として出力する第10伝送ゲートと、前記第2選択信号と前記第10インバータの出力信号とに応答して、前記電源電圧を前記第2制御信号として出力する第11伝送ゲートとを備えることを特徴とするマルチポートメモリ素子である。
第四十一の発明は、第三十一の発明にかかり、前記第1クロック生成部が、前記内部クロックイネーブル信号が論理ハイレベルの状態の場合、前記第4制御信号に応答して、バッファリングされた前記第1外部クロックを前記第1内部クロックとして出力し、前記内部クロックイネーブル信号が論理ローレベルの状態の場合、前記第4制御信号の論理状態と関係なく、常に論理ハイレベルの前記第1内部クロックを出力することを特徴とするマルチポートメモリ素子である。
第四十二の発明は、第四十一の発明にかかり、前記第1クロック生成部が、前記第4制御信号が論理ローレベルの状態であれば、バッファリングされた前記外部クロックを前記第1内部クロックとして出力することを特徴とするマルチポートメモリ素子である。
第四十三の発明は、第四十二の発明にかかり、記第1クロック生成部が、前記第4制御信号を反転させて出力する第1インバータと、該第1インバータの出力信号とバッファリングされた前記第1外部クロックとを否定論理積して出力する第1NANDゲートと、前記第4制御信号とバッファリングされた前記第2外部クロックとを否定論理積して出力する第2NANDゲートと、前記第1NANDゲート及び第2NANDゲートの出力信号を否定論理積して出力する第3NANDゲートと、前記内部クロックイネーブル信号を反転させて出力する第3インバータと、該第3インバータの出力信号とセルフリフレッシュ信号とを否定論理和して出力するNORゲートと、 該NORゲートの出力信号と前記第3NANDゲートの出力信号とを否定論理積して出力する第4NANDゲートと、該第4NANDゲートの出力信号を反転させて出力する第4インバータと、該第4インバータの出力信号を反転させて出力する第5インバータとを備えることを特徴とするマルチポートメモリ素子である。
第四十四の発明は、第三十一の発明にかかり、前記第2クロック生成部が、前記内部クロックイネーブル信号の論理状態に応じて、バッファリングされた前記外部クロックを前記第2内部クロックとして出力することを特徴とするマルチポートメモリ素子である。
第四十五の発明は、第四十四の発明にかかり、前記第2クロック生成部が、前記内部クロックイネーブル信号が論理ハイレベルの状態の場合、前記第1制御信号ないし第3制御信号に応答して、バッファリングされた前記外部クロックを前記第2内部クロックとして出力し、前記内部クロックイネーブル信号が論理ローレベルの状態の場合、前記第1制御信号ないし第3制御信号の論理状態と関係なく、常に論理ハイレベルの前記第1内部クロックを出力することを特徴とするマルチポートメモリ素子である。
第四十六の発明は、第四十五の発明にかかり、前記第2クロック生成部が、前記第1制御信号及び第2制御信号が論理ローレベルの状態であり、前記第3制御信号が論理ハイレベルの状態であれば、バッファリングされた前記外部クロックを前記第2内部クロックとして出力し、前記第2クロック生成部が、前記第1制御信号及び第3制御信号が論理ハイレベルの状態であり、前記第2制御信号が論理ローレベルの状態であれば、前記第1内部クロックの周期の1/2倍のクロックを前記第2内部クロックとして出力することを特徴とするマルチポートメモリ素子である。
第四十七の発明は、第四十六の発明にかかり、前記第2クロック生成部が、バッファリングされた前記外部クロックと前記第2制御信号とを否定論理積して出力する第1NANDゲートと、バッファリングされた前記外部クロック、前記第1制御信号、及び前記第1NANDゲートの出力信号を否定論理積して出力する第2NANDゲートと、バッファリングされた前記外部クロック、前記第3制御信号、及び前記第1NANDゲートの出力信号を否定論理積して出力する第3NANDゲートと、前記第2NANDゲート及び第3NANDゲートの出力信号を否定論理積して出力する第4NANDゲートと、前記内部クロックイネーブル信号を反転させて出力する第1インバータと、該第1インバータの出力信号とセルフリフレッシュ信号とを否定論理和して出力するNORゲートと、該NORゲートの出力信号と前記第4NANDゲートの出力信号とを否定論理積して出力する第5NANDゲートと、該第5NANDゲートの出力信号を反転させて出力する第2インバータと、該第2インバータの出力信号を反転させて出力する第3インバータとを備えることを特徴とするマルチポートメモリ素子である。
第四十八の発明は、第三十一の発明にかかり、前記クロックイネーブル制御部が、前記パワーアップ信号が論理ローレベルの状態であり、前記検出信号が論理ローレベルの状態の場合、前記モードレジスタイネーブルバー信号と関係なく、前記内部クロックイネーブル信号を論理ローレベルの状態で出力することを特徴とするマルチポートメモリ素子である。
第四十九の発明は、第四十八の発明にかかり、前記クロックイネーブル制御部が、前記パワーアップ信号と前記検出信号とを否定論理積して出力する第1NANDゲートと、該第1NANDゲートの出力信号を反転させて出力する第1インバータと、バッファリングされた前記外部クロックを反転させて出力する第2インバータと、該第2インバータの出力信号を反転させて出力する第3インバータと、前記第2インバータ及び第3インバータの出力信号に応答して、前記モードレジスタイネーブルバー信号を伝送する第1伝送ゲートと、前記第1インバータの出力信号に応答して、前記第1伝送ゲートの出力信号をラッチする第1ラッチ部と、該第1ラッチ部の出力信号を反転させて出力する第4インバータと、前記第2インバータ及び第3インバータの出力信号に応答して、前記第4インバータの出力信号を伝達する第2伝送ゲートと、該第2伝送ゲートの出力信号をラッチする第2ラッチ部と、該第2ラッチ部の出力信号を反転させて出力する第5インバータと、前記第2インバータ及び第3インバータの出力信号に応答して、前記第5インバータの出力信号を伝達する第3伝送ゲートと、前記第1インバータの出力信号に応答して、前記第3伝送ゲートの出力信号をラッチする第3ラッチ部と、該第3ラッチ部の出力信号を反転させて出力する第6インバータと、前記第2インバータ及び第3インバータの出力信号に応答して、前記第6インバータの出力信号を伝達する第4伝送ゲートと、該第4伝送ゲートの出力信号をラッチする第4ラッチ部と、該第4ラッチ部の出力信号を反転させて前記内部クロックイネーブル信号を出力する第7インバータとを備えることを特徴とするマルチポートメモリ素子である。
第五十の発明は、第十一の発明にかかり、前記テスト入出力制御部が、前記第2パッドを介して入力される前記入力データ信号をバッファリングするバッファ部と、該バッファ部の出力信号を並列化して出力する並列化部と、前記第1データ伝送モード信号ないし第4データ伝送モード信号に応答して、前記並列化部から出力される並列化した入力データ信号を選択的に出力する選択部と、前記テストイネーブル信号に応答して、前記テスト信号をデコードして書き込みコマンド信号を生成するコマンドデコーダと、前記書き込みコマンド信号に応答して、情報ストローブ信号を出力する情報ストローブ信号生成部と、該情報ストローブ信号に応答して、前記選択部から出力される並列化した入力データ信号を前記グローバルデータバスを介して送る複数の出力ドライバとを備えることを特徴とするマルチポートメモリ素子である。
第五十一の発明は、第五十の発明にかかり、前記並列化部が、前記第2内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記入力データ信号をラッチして移動させるシフトレジスタからなることを特徴とするマルチポートメモリ素子である。
第五十二の発明は、第五十一の発明にかかり、前記並列化部が、前記第2内部クロックの立ち上がりエッジ及び立ち下がりエッジ毎に前記第2パッドを介してそれぞれ直列に入力される4ビットの入力データ信号を並列化して出力することを特徴とするマルチポートメモリ素子である。
第五十三の発明は、第五十二の発明にかかり、前記コマンドデコーダが、前記テスト信号のうち、コマンド情報を含んでいるビットをデコードして前記書き込みコマンド信号を出力することを特徴とするマルチポートメモリ素子である。
第五十四の発明は、第五十の発明にかかり、前記情報ストローブ信号生成部が、前記書き込みコマンド信号に応答して、前記並列化部によって並列化した入力データ信号を前記複数の出力ドライバから前記第1グローバルデータバスを介して送る時点を決定する前記情報ストローブ信号を出力することを特徴とするマルチポートメモリ素子である。
第五十五の発明は、第五十四の発明にかかり、前記情報ストローブ信号が、前記書き込みコマンド信号のパルスが発生した後、次の4周期の間にトグルする信号であることを特徴とするマルチポートメモリ素子である。
第五十六の発明は、第五十五の発明にかかり、前記情報ストローブ信号生成部が、前記第1内部クロックを受信し、当該第1内部クロックが一定時間遅延された遅延クロックと、当該遅延クロックの反転信号である遅延クロックバー信号とを出力するクロックドライバと、前記書き込みコマンド信号が発生した瞬間、1クロックのパルス幅を有する初期信号を生成する初期信号生成部と、前記遅延クロックと前記遅延クロックバー信号とに応答して、前記初期信号を移動させて出力するシフトレジスタと、該シフトレジスタの出力信号と前記初期信号とをラッチした後、前記第1内部クロックに応答して、前記情報ストローブ信号を出力する出力部とを備えることを特徴とするマルチポートメモリ素子である。
第五十七の発明は、第五十六の発明にかかり、前記初期信号生成部が、前記初期信号と前記遅延クロックとを否定論理積して出力する第1NANDゲートと、前記書き込みコマンド信号に応答して、前記第1NANDゲートの出力信号を反転させて出力する第1インバータと、該第1インバータの出力信号をラッチする第1ラッチ部と、前記第1内部クロックバー信号に応答して、前記第1ラッチ部の出力信号を伝達する第1伝送ゲートと、該第1伝送ゲートの出力信号をラッチして前記初期信号を出力する第2ラッチ部とを備えることを特徴とするマルチポートメモリ素子である。
第五十八の発明は、第五十七の発明にかかり、前記シフトレジスタが、複数のDフリップフロップからなることを特徴とするマルチポートメモリ素子である。
第五十九の発明は、第五十八の発明にかかり、前記出力部が、前記初期信号と前記シフトレジスタの出力信号とをラッチするSRラッチと、該SRラッチの出力信号と前記第1内部クロックとを否定論理積する第2NANDゲートと、該第2NANDゲートの出力信号を反転させて前記情報ストローブ信号を出力する第2インバータとを備えることを特徴とするマルチポートメモリ素子である。
第六十の発明は、第五十の発明にかかり、前記出力ドライバが、前記情報ストローブ信号と、当該情報ストローブ信号の遅延信号とに応答して、前記選択部から出力される並列化した入力データ信号を、前記第1グローバルデータバスを介して送ることを特徴とするマルチポートメモリ素子である。
第六十一の発明は、第六十の発明にかかり、前記出力ドライバのそれぞれが、前記情報ストローブ信号と、当該情報ストローブ信号の遅延信号とを論理結合して出力する入力部と、該入力部の出力信号に応答して、前記入力データ信号を増幅して出力するセンスアンプ型差動増幅器と、該差動増幅器の出力を前記グローバルデータバスに駆動(driving)する出力部とを備えることを特徴とするマルチポートメモリ素子である。
第六十二の発明は、第六十の発明にかかり、前記選択部が、前記第1データ伝送モード信号又は前記第2データ伝送モード信号がイネーブルされる場合、4ビットずつ並列化した入力データ信号を、4つの前記出力手段にそれぞれ出力することを特徴とするマルチポートメモリ素子である。
第六十三の発明は、第六十の発明にかかり、前記選択部が、前記第3データ伝送モード信号がイネーブルされる場合、2ビットずつ並列化した入力データ信号を、4つの前記出力手段のうちの2つの出力手段にそれぞれ出力することを特徴とするマルチポートメモリ素子である。
第六十四の発明は、第五十の発明にかかり、前記バンクが、前記グローバルデータバスを介して送られた前記テスト信号と前記入力データ信号とを受信するバンク制御部を更に備えることを特徴とするマルチポートメモリ素子である。
第六十五の発明は、第六十四の発明にかかり、前記バンク制御部が、前記バンクのいずれか1つを選択するバンク選択信号に応答して、前記グローバルデータバスを介して送られた前記テスト信号と前記入力データ信号とを受信し、該当のバンクのコア領域に伝達することを特徴とするマルチポートメモリ素子である。
第六十六の発明は、第六十五の発明にかかり、前記バンク制御部が、前記テストイネーブル信号と、前記バンク選択信号と、前記テストモードの前記書き込みコマンド信号との立ち上がりエッジに論理ハイレベルに遷移し、正常動作モードの書き込みコマンド信号の立ち上がりエッジに再び論理ローレベルに遷移する入力選択信号に応答して、前記グローバルデータバスを介して送られた信号のいずれか1つを選択し、該当のバンクに伝達することを特徴とするマルチポートメモリ素子である。
第六十七の発明は、第六十六の発明にかかり、前記バンク制御部が、前記テストイネーブル信号、前記バンク選択信号、及び前記入力選択信号に応答して、第1選択信号及び第2選択信号を出力する選択信号生成部と、前記第1選択信号と前記第2選択信号とに応答して、前記第1グローバルデータバスを介して入力される信号のうち、該当のバンクに伝達すべき信号のみをバンクに伝達する入力信号伝送部とを備えることを特徴とするマルチポートメモリ素子である。
第六十八の発明は、第六十七の発明にかかり、前記選択部が、前記第1データ伝送モード信号ないし第4データ伝送モード信号に応答して、前記並列化部によって並列化した入力データ信号を2ビット又は4ビットずつ順次出力することをことを特徴とするマルチポートメモリ素子である。
第六十九の発明は、複数のポートと、該ポートに接続された第1グローバルデータバスと、前記ポートに接続された第2グローバルデータバスと、前記それぞれのポートに対応して備えられ、マルチポートメモリ素子であるがDRAMコアテスト動作を行うとき、該当のポートから伝達されるテスト信号を前記第2グローバルデータバスに伝達する入出力制御部と、内部書き込みコマンドに応答して、テスト入出力信号を前記第2グローバルデータバスに伝達し、内部読み出しコマンドに応答して、前記第1グローバルデータバスから入力されたデータを伝達するテスト入出力制御部とを備えることを特徴とするマルチポートメモリ素子である。
第七十の発明は、第六十九の発明にかかり、モードレジスタイネーブル信号に応答してテストイネーブル信号を生成し、前記テスト入出力信号のデータ伝送モードを決定するモード選択信号を出力するモードレジスタセットを更に備えることを特徴とするマルチポートメモリ素子である。
第七十一の発明は、第七十の発明にかかり、外部クロックを受信し、前記モード選択信号に応答して内部クロックを生成するクロック生成部を更に備えることを特徴とするマルチポートメモリ素子である。
第七十二の発明は、第七十の発明にかかり、それぞれ該当のポートに接続された複数のバンクを更に備えることを特徴とするマルチポートメモリ素子である。
第七十三の発明は、第六十九の発明にかかり、前記テスト信号が、複数の入出力パッド及び1つのダミーパッドを介して入力されることを特徴とするマルチポートメモリ素子である。
第七十四の発明は、第六十九の発明にかかり、前記テスト入出力制御部が、前記テスト信号が入力される入力駆動部と、前記テスト信号が前記第2グローバルデータバスに出力される出力駆動部とを備えることを特徴とするマルチポートメモリ素子である。
第七十五の発明は、第六十九の発明にかかり、前記テスト入出力信号が、前記テスト入出力制御部に接続された複数のテストパッドを介して入出力されることを特徴とするマルチポートメモリ素子である。
第七十六の発明は、第七十の発明にかかり、前記モードレジスタセットが、バンク情報信号を受信してバンク選択信号を出力することを特徴とするマルチポートメモリ素子である。
<予備>
また、第三の発明は、第二の発明にかかり、前記テスト入出力制御部が、前記内部クロックに同期して、前記第2パッドによって入力される入力データ信号を前記グローバルデータバスに出力することを特徴とするマルチポートメモリ素子であってもよい。
また、第四の発明は、第二から第三のいずれか一の発明にかかり、前記テスト信号及び前記入力データ信号が、前記グローバルデータバスを構成する複数のバスのうち、互いに異なるバスを介して前記バンクに伝達されることを特徴とするマルチポートメモリ素子であってもよい。
また、第五の発明は、第二から第四のいずれか一の発明にかかり、前記テスト入出力制御部が、前記バンクから前記グローバルデータバスを介して送られた出力データ信号を、前記内部クロックに同期させて前記第2パッドを介して出力することを特徴とするマルチポートメモリ素子であってもよい。
また、第六の発明は、第二から第五のいずれか一の発明にかかり、前記モードレジスタセット部が、複数の第3パッドから前記バンクを選択するためのバンク情報信号を受信してバンク選択信号を生成することを特徴とするマルチポートメモリ素子であってもよい。
また、第九の発明は、第二から第八のいずれか一の発明にかかり、前記テスト入出力制御部が、前記グローバルデータバスにバイパスされた前記テスト信号が書き込みコマンド信号に該当する場合、前記第2パッドによって入力される前記入力データ信号を前記グローバルデータバスを介して送り、前記テスト信号が読み出しコマンド信号に該当する場合、前記バンクから前記グローバルデータバスを介して送られた前記出力データ信号を前記第2パッドによって出力することを特徴とするマルチポートメモリ素子であってもよい。
また、第十の発明は、第二から第九のいずれか一の発明にかかり、前記データ伝送モード信号が、第1データ伝送モード信号ないし第4データ伝送モード信号を含むことを特徴とするマルチポートメモリ素子であってもよい。
また、第七十三の発明は、第七十から七十二のいずれか一の発明にかかり、前記テスト信号が、複数の入出力パッド及び1つのダミーパッドを介して入力されることを特徴とするマルチポートメモリ素子であってもよい。
また、第七十四の発明は、第七十から七十三のいずれか一の発明にかかり、前記テスト入出力制御部が、前記テスト信号が入力される入力駆動部と、前記テスト信号が前記第2グローバルデータバスに出力される出力駆動部とを備えることを特徴とするマルチポートメモリ素子であってもよい。
また、第七十五の発明は、第七十から七十四のいずれか一の発明にかかり、前記テスト入出力信号が、前記テスト入出力制御部に接続された複数のテストパッドを介して入出力されることを特徴とするマルチポートメモリ素子であってもよい。
本発明は、マルチポートメモリ素子の正常動作モードとは独立してDRAMコアテストモード(以下、「DTMモード」とする)を実現するための構造を提案し、DTMモード時には、正常動作モード時において外部装置との直列伝送のための送受信パッドとして用いられた外部パッドを並列入出力インターフェースのためのパッドに転換して使用し、SDR(Single Data Rate)、DDR(Double Data Rate)、及びQDR(Quadruple Data Rate)のような様々な入出力データ伝送処理モードでテスト動作を行うように提供する。
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。なお、明細書全体において、同じ図面の参照符号で表示された部分は、同じ構成要素を表す。
図9は、本発明の実施形態に係るマルチポートメモリ素子のブロック図である。ここでは、説明の便宜上、正常動作モードにおける動作は、上述した内容で代替することにし、DTMモードに関してのみ説明する。
同図を参照すると、本発明の実施形態に係るマルチポートメモリ素子は、DRAMコア領域をテストするテストモード時にアクティブになるモードレジスタイネーブル信号MREbに応答して、DTMモードに移行させるモードレジスタセット部MRSと、モードレジスタイネーブル信号MREbに応答して、各送信パッドTX0+〜TX3+、TX−〜TX3−及び受信パッドRX0+〜RX3+、RX0−〜RX3−を介してポートPORT0〜PORT3にそれぞれ入力される外部信号(コマンド/アドレス/制御信号)(以下、「テスト信号」とする)をバイパスさせ、第2グローバルデータバスGIO_INに伝達する複数のテスト信号伝送部91〜94と、モードレジスタセット部MRSで生成されたテストイネーブル信号DTMENに応答して、テストパッドDQ0〜DQ3から入力される入力データ信号、すなわち、書き込み動作時、外部テスト装備から提供されるデータ信号を第2グローバルデータバスGIO_INを介して送り、第1グローバルデータバスGIO_OUTに出力される出力データ信号、すなわち、読み出し動作時、バンクから読み出されたデータ信号をテストパッドDQ0〜DQ3に出力するテスト入出力制御部95とを備える。
モードレジスタセット部MRSは、モードレジスタイネーブル信号MREbに応答して、現在、DRAM素子が正常動作モード、すなわち、直列入出力インターフェース方式に転換するモードに入るのか、又はDTMモード、すなわち、並列入出力インターフェース方式に転換するモードに入るのかを決定する。また、モードレジスタセット部MRSは、3ビットのバンク情報信号M0〜M2を受信して8ビットのバンク選択信号T_BKEN<0:7>(バンクが8つの場合)を生成する。
更に、モードレジスタセット部MRSは、バンク情報信号M0〜M2を用いて、EMRS(Extended MRS)などのような様々なモード選択信号を生成する。また、テスト信号P0_RXD<0:16>を用いて、QDR0、QDR1、DDR、SDRのようなデータ入出力伝送モード(DTT)を選択する。ここで、DTTモードは、テストパッドDQ0〜DQ3に入力される入力データ信号と、テストパッドDQ0〜DQ3から出力される出力データ信号との入出力伝送方式を決定するモードとして用いられるものであり、これについての具体的な説明は後述する。更に、EMRSは、DTMモードでは実際に必要な部分ではなく、正常動作モードで直列入出力インターフェース方式を用いたデータ伝送時に用いられるモードである。
また、モードレジスタセット部MRSは、テスト信号伝送部91〜94によってバイパスされ、第2グローバルデータバスGIO_INに載せられたテスト信号P0_RXD<0:16>を受信し、テスト信号P0_RXD<0:16>を構成するビットの状態に応じてテストイネーブル信号DTMENをイネーブルさせて出力する。例えば、バンク情報信号M0〜M2が全て論理ローレベルの状態で、図10に示すように、テスト信号P0_RXD<0:16>のうち、「IN<10>」が論理ローレベル、「IN<11>」が論理ハイレベル、「IN<12:15>」が全て論理ローレベルであれば、テストイネーブル信号DTMENは、「IN<0>」の状態に応じてイネーブルが決定される。例えば、図10において、「IN<0>」が論理ハイレベルであれば、テストイネーブル信号DTMENはイネーブルされる。
テスト信号伝送部91〜94は、モードレジスタイネーブル信号MREbに応答して、モードレジスタセット部MRSによりDRAM素子がDTMモードに入ると、送信パッドTX0+〜TX3+、TX0−〜TX3−及び受信パッドRX0+〜RX3+、RX0−〜RX3−から入力されるテスト信号P0_RXD<0:16>(送受信パッドを除く別途のダミーパッドS1から入力される1ビットのテスト信号を含む)を、第2グローバルデータバスGIO_INのうち、ポートPORT0に割り当てられたバス(図中では、第1グローバルデータバスGIO_INのうち最初のバスに該当する)を介して送る。図示のように、テスト信号伝送部91〜94が各ポートPORT0〜PORT3あたり1つずつ設けられた場合、それぞれ4ビットのテスト信号が第2グローバルデータバスGIO_INを介して送られる。このため、テスト信号伝送部91〜94のそれぞれは、送信パッドTX0+〜TX3+、TX0−〜TX3−、受信パッドRX0+〜RX3+、RX0−〜RX3−、並びにダミーパッドS1とからテスト信号P0_RXD<0:16>が入力される入力ドライバ(図示せず)と、該入力ドライバから入力されたテスト信号P0_RXD<0:16>を第2グローバルデータバスGIO_INを介して送る出力ドライバ(図示せず)とからなる。
テスト入出力制御部95は、モードレジスタセット部MRSから出力されるテストイネーブル信号DTMENに応答して、第2グローバルデータバスGIO_INを介して送られたテスト信号P0_RXD<0:16>をデコードし、内部コマンド信号、例えば、書き込みコマンド信号又は読み出しコマンド信号を生成する。また、テスト入出力制御部95は、内部コマンドデコーダで書き込みコマンド信号が生成されると、テストパッドDQ0〜DQ3から入力される入力データ信号を第2グローバルデータバスGIO_INを介して送り、読み出しコマンド信号が生成されると、テスト信号P0_RXD<0:16>の読み出しコマンド信号に応答して、第1グローバルデータバスGIO_OUTに伝達された出力データ信号をテストパッドDQ0〜DQ3に出力する。
以下、上記のように構成された本発明の実施形態に係るマルチポートメモリ素子のDTMモード時の書き込み動作及び読み出し動作を、図9を参照して具体的に説明する。
まず、書き込み動作を説明する。
DTMモード時、モードレジスタイネーブル信号MREbは、論理ローレベル(「0」)の状態に維持されなければならない。このように、モードレジスタイネーブル信号MREbが論理ローレベルの状態で入力されると、DRAM素子は、モードレジスタセット部MRSによりDTMモードに入るようになる。
モードレジスタセット部MRSによりDTMモードに入ると、送信パッドTX0+〜TX3+、TX0−〜TX3−、受信パッドRX0+〜RX3+、RX0−〜RX3−、並びにダミーパッドS1からそれぞれ1ビットずつ並列に入力されたテスト信号P0_RXD<0:16>は、テスト信号伝送部91〜94を介して第2グローバルデータバスGIO_INを介して送られる。このとき、ポートPORT0〜PORT3は、DTMモードに入る場合、非動作動作、すなわち、テスト信号P0_RXD<0:16>が入力されない状態になるように設計されており、正常動作モードでは、モードレジスタイネーブル信号MREbが論理ハイレベル(「1」)の状態の場合、動作状態、すなわち、テスト信号P0_RXD<0:16>が入力された状態になるように設計されている。
モードレジスタセット部MRSは、テスト信号伝送部91〜94を介して第2グローバルデータバスGIO_INを介して送られたテスト信号P0_RXD<0:16>を受信し、テスト信号P0_RXD<0:16>の特定ビットの状態に応じてテストイネーブル信号DTMENをイネーブルさせて出力する。また、モードレジスタセット部MRSは、バンク情報信号M0〜M2をデコードしてバンク選択信号T_BKEN<0:7>を生成する。ここで、バンク選択信号T_BKEN<0:7>は、バンクBANK0〜BANK7のバンク制御部BC0〜BC7に入力され、テスト信号P0_RXD<0:16>と入力データ信号とが入力されるバンクを選択する信号として用いられる。
一方、バンク選択信号T_BKEN<0:7>は、第2グローバルデータバスGIO_IN及び第1グローバルデータバスGIO_OUTとは別途に設けられたデータバスを介して送られ、バンク制御部BC0〜BC7に伝達される。
テスト入出力制御部95は、テストイネーブル信号DTMENに応答して、第2グローバルデータバスGIO_INを介して送られたテスト信号P0_RXD<0:16>を受信してデコードし、内部書き込みコマンド信号を生成する。生成された書き込みコマンド信号に応答して、テストパッドDQ0〜DQ3に入力される入力データ信号を第2グローバルデータバスGIO_INを介して送る。
バンク制御部BC0〜BC7は、それぞれバンク選択信号T_BKEN<0:7>を受信し、バンク選択信号T_BKEN<0:7>に応答して、第2グローバルデータバスGIO_INを介して送られたテスト信号P0_RXD<0:16>と入力データ信号とが、自体の担当するバンク信号なのか否かを判断する。
例えば、現在、第2グローバルデータバスGIO_INを介して送られたテスト信号P0_RXD<0:16>と入力データ信号とがバンクBANK0に該当する信号の場合、バンク選択信号T_BKEN<0:7>のうち、「T_BKEN<0>」のみが論理ハイレベルとなってバンク制御部BC0のみが動作し、テスト信号P0_RXD<0:16>と入力データ信号とをバンクBANK0に伝達する。このとき、バンク制御部BC0は、テスト信号P0_RXD<0:16>をデコードして書き込みコマンド信号を生成し、生成された書き込みコマンド信号とアドレス信号(コア領域のメモリセルアレイの行アドレス及び列アドレスに該当)とに応答して、入力データ信号をバンクBANK0に伝達する。ここで、行アドレスは、アクティブ信号ACTによりイネーブルされ、列アドレスは、書き込みコマンド時にイネーブルされる。
バンクBANK0は、バンク制御部BC0から伝達された書き込みコマンド信号に応答して、書き込みドライバW/Dを介して入力データ信号を該当のコア領域のメモリセルに書き込むようになる。
続いて、読み出し動作を説明する。
DTMモード時における読み出し動作は、書き込み動作とほぼ同様である。ただし、読み出し動作時には、送信パッドTX0+〜TX3+、TX0−〜TX3−及び受信パッドRX0+〜RX3+、RX0−〜RX3−から読み出しコマンド信号に該当するテスト信号を受信し、テストパッドDQ0〜DQ3には出力データ信号を出力する。
書き込み動作と同様に、モードレジスタイネーブル信号MREbは、論理ローレベルの状態に維持される。これにより、送信パッドTX0+〜TX3+、TX0−〜TX3−、受信パッドRX0+〜RX3+、RX0−〜RX3−、並びにダミーパッドS1からそれぞれ1ビットずつ並列に入力されたテスト信号P0_RXD<0:16>は、テスト信号伝送部91〜94から第2グローバルデータバスGIO_INを介して送られる。また、テスト入出力制御部95は、テストイネーブル信号DTMENに応答して、第2グローバルデータバスGIO_INを介して送られたテスト信号P0_RXD<0:16>を受信してデコードし、内部読み出しコマンド信号を生成する。このとき、テストパッドDQ0〜DQ3には、どんな入力信号も入力されなくなる。
バンク制御部BC0〜BC7は、それぞれバンク選択信号T_BKEN<0:7>を受信し、バンク選択信号T_BKEN<0:7>に応答して、第2グローバルデータバスGIO_INを介して送られたテスト信号P0_RXD<0:16>が、自体の担当するバンク信号なのか否かを判断し、判断の結果、現在入力されるテスト信号P0_RXD<0:16>が、自体の担当するバンク信号の場合、入力されるテスト信号P0_RXD<0:16>をデコードして読み出しコマンド信号を生成し、バンクに出力する。当該バンクは、バンク制御部から入力される読み出しコマンド信号とアドレス信号とに応答して、該当のデータバス感知増幅器DBSAを介して該当のコア領域のメモリセルから出力データ信号を読み出し、第1グローバルデータバスGIO_OUTに出力する。
テスト入出力制御部95は、該当のバンクから第1グローバルデータバスGIO_OUTを介して送られた出力データ信号を受信し、受信した出力データ信号を、テスト信号P0_RXD<0:16>をデコードして生成された読み出しコマンド信号に応答して、テストパッドDQO〜DQ3に出力する。
一方、本発明の実施形態に係るマルチポートメモリ素子は、SDR、DDR、QDR0、QDR1のような様々な入出力データ伝送処理モードを有するように動作するが、これについて具体的に説明する。
上述したように、モードレジスタセット部MRSは、テスト信号P0_RXD<0:16>を用いて、4つのデータ伝送モード(DTT)、例えば、QDR0、QDR1、DDR、SDRモードに移行させるためのモード信号TQDR0、TQDR1、TDDR、TSDRを出力する。モード信号TQDR0、TQDR1、TDDR、TSDRは、テスト信号P0_RXD<0:16>のビットのうち、「IN<5:6>」(図10参照)の2ビットを用いて生成する。すなわち、「IN<5:6>」をデコードして4つのモード信号を生成する。
モードレジスタセット部MRSによって生成されたモード信号TQDR0、TQDR1、TDDR、TSDRを用いて、各データ伝送モード(DTT)毎に必要な第1内部クロックTCLK及び第2内部クロックDCLKを生成しなければならない。
第1内部クロックTCLK及び第2内部クロックDCLKは、図9に示すように、クロック生成部96によって生成される。
クロック生成部96は、第1外部クロックCLK+及び第2外部クロックCLK−を受信し、モードレジスタセット部MRSから入力されるモード信号TQDR0、TQDR1、TDDR、TSDRに応答して、図11に示すような波形を有する第1内部クロックTCLK及び第2内部クロックDCLKを生成する。図11において、モード「QDR0」は、「TQDR0」信号によって選択され、「QDR1」は、「TQDR1」信号によって選択され、「DDR」は、「TDDR」信号によって選択され、「SDR」は、「TSDR」信号によって選択される。
図11に示すように、モード「QDR0」の場合、第2内部クロックDCLKは、第1内部クロックTCLKの半周期に1周期を有するように構成される。結局、第2内部クロックDCLKは、第1内部クロックTCLKの1周期に2周期を有するようになり、書き込み動作時、第2内部クロックDCLKの立ち上がりエッジ及び立ち下がりエッジ毎に入力データ信号が入力される。ここで、第1内部クロックTCLKは、コマンドストローブクロック、すなわち、コマンド及びアドレス信号の基準クロックとして用いられる。
モード「QDR1」は、「QDR0」と同じデータ処理速度を有するものの、第2内部クロックDCLKの波形は、互いに異なる。すなわち、第2内部クロックDCLKは、第1内部クロックTCLKと同じ周期を有するが、その波形は、第1内部クロックTCLKの1/4周期だけ遅延した波形、すなわち、位相が90゜移動した波形を有する。これにより、書き込み動作時、「QDR1」では、第1内部クロックTCLK及び第2内部クロックDCLKの立ち上がりエッジ及び立ち下がりエッジ毎に入力データ信号が入力されるため、テストパッドDQ0〜DQ3を介して入出力されるデータ伝送処理速度は、「QDR0」モードと同じである。ここで、第1内部クロックTCLKは、「QDR0」と同じように、コマンド及び情報ストローブクロックとして用いられる。
モード「DDR」の場合、第2内部クロックDCLKは、論理ハイレベル又は論理ローレベルの状態で固定されるか、又は第1内部クロックTCLKと同じ波形を有する。例えば、第2内部クロックDCLKに同期して動作する後段の論理素子が論理ハイレベルにイネーブルされる場合、論理ローレベルの状態で固定され、論理ローレベルにイネーブルされる場合、論理ハイレベルの状態で固定される。すなわち、第2内部クロックDCLKが論理ハイレベル又は論理ローレベルの状態で固定される場合は、データの入出力伝送に影響を与えないように一定のレベルに固定させる。この場合、第2内部クロックDCLKは、情報ストローブ信号として用いられず、第1内部クロックTCLKがこれを代替することになる。仮に、第2内部クロックDCLKが第1内部クロックTCLKと同じ波形を有する場合は、書き込み動作時にそのまま情報ストローブ信号として用いることができる。このような「DDR」モードでは、第1内部クロックTCLKの立ち上がりエッジ及び立ち下がりエッジ毎に入力データ信号が入力され、「QDR0」及び「QDR1」モードのデータ伝送処理速度の1/2程度となる。すなわち、第1内部クロックTCLKは、コマンド及び情報ストローブクロックとして用いられる。
モード「SDR」の場合、「DDR」モードと同じように、第2内部クロックDCLKは、論理ハイレベル又は論理ローレベルの状態で固定されるか、又は第1内部クロックTCLKと同じ波形を有する。このような「SDR」モードでは、第1内部クロックTCLKの立ち上がりエッジ毎に入力データ信号が入力され、「DDR」モードのデータ伝送処理速度の1/2程度となる。ここで、第1内部クロックTCLKは、コマンド及び情報ストローブクロックとして用いられる。
上述したように、クロック生成部96は、各データ伝送モード(DTT)に応答して、第2内部クロックDCLKが異なるように生成するため、図12に示すような内部構成を有する。
同図に示すように、クロック生成部96は、第1外部クロックCLK+及び第2外部クロックCLK−をそれぞれバッファリングして出力するバッファ部961と、モードレジスタイネーブルバー信号MREの立ち下がりエッジ(正常動作モードに入る)を検出する立ち下がりエッジ検出部962と、モード信号TQDR0、TQDR1、TDDR、TSDRに応答して、バッファリングされた第1外部クロックCLKB+及び第2外部クロックCLKB−を用いて、図11に示すように、各データ伝送モード(DTT)に対応する第1内部クロックTCLK及び第2内部クロックDCLKを生成する内部クロック生成部963とからなる。ここで、モードレジスタイネーブルバー信号MREは、反転されたモードレジスタイネーブル信号MREb(MREbの位相と逆の位相)であって、論理ローレベル時、正常動作モードに入る。すなわち、DTMモード時には、論理ハイレベルの状態となる。
図13に示すように、立ち下がりエッジ検出部962は、モードレジスタイネーブルバー信号MREを受信し、モードレジスタイネーブルバー信号MREが論理ハイレベルから論理ローレベルに遷移した瞬間、すなわち、モードレジスタイネーブルバー信号MREの立ち下がりエッジを検出する。これは、モードレジスタイネーブルバー信号MREが論理ローレベルに遷移すると、DRAM素子が正常動作モードに入るからである。モードレジスタイネーブルバー信号MREの立ち下がりエッジに同期して、論理ローレベルで一定のパルス幅(図中の遅延部の遅延値により決定される)を有する検出信号MRE_LTHを出力し、第1内部クロックTCLK及び第2内部クロックDCLKを論理ローレベル又は論理ハイレベルに固定させる。この検出信号MRE_LTHは、内部DTMモードから抜け出す際に生成されるイネーブル信号であって、実際の内部DTMテスト動作とは関係なく、メモリ素子のMRS設定後、高速の直列入出力インターフェース動作よりも早く初期化させる信号である。
このような動作を行う立ち下がりエッジ検出部962の内部構成は、図13に示されている。
同図に示すように、立ち下がりエッジ検出部962は、遅延部と、2つのインバータINV1、INV2と、1つのNORゲートNOR1とからなる。
図13に示すそれぞれの信号の波形は、図14に示されている。同図に示すように、立ち下がりエッジ検出部962は、モードレジスタイネーブルバー信号MREの立ち下がりエッジに同期して、遅延部で設定された遅延値だけの幅を有する検出信号MRE_LTHを出力する。
図15に示すように、内部クロック生成部963は、電源信号のパワーアップ信号PWRUPにより動作し、検出信号MRE_LTHに応答して、各モード信号TQDR0、TQDR1、TDDR、TSDRに応答して、第1内部クロックTCLK及び第2内部クロックDCLKを生成する。例えば、内部クロック生成部963は、検出信号MRE_LTHが一定の幅を有する論理ローレベル(図14参照)で入力される場合、第1内部クロックTCLK及び第2内部クロックDCLKを論理ハイレベル又は論理ローレベルで出力するが、ここでは、論理ハイレベルで出力する。すなわち、検出信号MRE_LTHが論理ローレベルの状態を有すると、正常動作モードへの移行の初期動作に該当し、モード信号TQDR0、TQDR1、TDDR、TSDRと関係なく、第1内部クロックTCLK及び第2内部クロックDCLKは、いずれも論理ハイレベルの状態で出力される。これとは逆に、検出信号MRE_LTHが論理ハイレベルの状態を有すると、DTMモード動作に該当し、第1内部クロックTCLK及び第2内部クロックDCLKは、バッファリングされた第1外部クロックCLKB+及び第2外部クロックCLKB−となる。すなわち、バッファリングされた第1外部クロックCLKB+は、第1内部クロックTCLKとして出力され、バッファリングされた第2外部クロックCLKB−は、第2内部クロックDCLKとして出力される。このため、第1外部クロックCLK+及び第2外部クロックCLK−は、図11に示すように、第1内部クロックTCLK及び第2内部クロックDCLKと同じ波形、すなわち、各データ伝送モード毎の内部クロック波形で入力されなければならない。
内部クロック生成部963の内部構成は、図15に示されている。同図に示すように、内部クロック生成部963は、クロック制御部9631と、第1内部クロック生成部9632と、第2内部クロック生成部9633と、クロックイネーブル制御部9634とからなる。
クロック制御部9631は、モード信号TQDRO、TQDR1、TDDR、及びTSDRに応答して、第1内部クロックTCLKを選択するための第1制御信号D2TCLKSEL、第2内部クロックDCLKを選択するための第2制御信号T2DCLKSEL、第3制御信号XORSEL、及び第4制御信号D2DCLKSELを出力する。ここで、第1制御信号D2TCLKSEL、第2制御信号T2DCLKSEL、第3制御信号XORSEL、及び第4制御信号D2DCLKSELは、モード信号TQDRO、TQDR1、TDDR、TSDRをデコードして得られる信号であって、第1内部クロック生成部9632及び第2内部クロック生成部9633の動作を制御する制御信号として用いられる。
クロック制御部9631の内部構成の一例は、図16に示されている。同図に示すように、クロック制御部9631は、6つのインバータINV3〜INV8と、3つのNORゲートNOR2〜NOR4と、4つの選択部SEL0〜SEL3とからなる。また、3つの選択部SEL0〜SEL2のそれぞれは、図17に示すように、3つのインバータINV9〜INV11と、3つの伝送ゲートTG1〜TG3とからなり、残りの選択部SEL3は、図18に示すように、1つのインバータINV12と、2つの伝送ゲートTG4、TG5とからなる。
クロック制御部9631の動作特性を、図16〜図18を参照して説明する。
図16〜図18を参照すると、クロック制御部9631は、入力されるモード信号TQDR0、TQDR1、TDDR、TSDRをデコードして第1選択信号SEL0b、第2選択信号SEL1b、及び第3選択信号SEL2bを生成する。ここで、第1選択信号SEL0bが論理ローレベルであれば、「QDR0」モードであることを意味し、第2選択信号SEL1bが論理ローレベルであれば、「QDR1」モードであることを意味し、第3選択信号SEL2bが論理ローレベルであれば、「DDR」モード又は「SDR」モードであることを意味する。第1選択信号ないし第3選択信号SEL0b〜SEL2bは、4つの選択部SEL0〜SEL3に入力される。選択部SEL0〜SEL3は、それぞれマルチプレクサからなり、入力される第1選択信号ないし第3選択信号SEL0〜SEL3に応答して、第1制御信号D2TCLKSEL、第2制御信号T2DCLKSEL、第3制御信号XORSEL、及び第4制御信号D2DCLKSELを生成する。このとき、第1制御信号D2TCLKSEL、第2制御信号T2DCLKSEL、第3制御信号XORSEL、及び第4制御信号D2DCLKSELは、第1選択信号ないし第3選択信号SEL0〜SEL3に応答して、接地電圧VSSレベル又は電源電圧VDDレベルで出力される。
以下、各モードQDR0、QDR1、DDR、SDRにおける動作特性を説明する。
まず、「QDR0」モードの場合、モード信号TQDR0は、論理ハイレベルになり、残りのモード信号TQDR1、TDDR、TSDRは、全て論理ローレベルになる。これにより、第1選択信号SEL0bのみが論理ローレベルの状態で出力され、残りの第2選択信号SEL1b及び第3選択信号SEL2bは、論理ハイレベルの状態で出力される。これにより、選択部SEL0、SEL1、及びSEL3は、接地電圧VSSレベルを有する第1制御信号D2TCLKSEL、第2制御信号T2DCLKSEL、及び第3制御信号XORSELを出力し、選択部SEL2は、電源電圧VDDレベルを有する第4制御信号D2DCLKSELを出力する。
次に、「QDR1」モードの場合、モード信号TQDR1は、論理ハイレベルになり、残りのモード信号TQDR0、TDDR、TSDRは、全て論理ローになる。これにより、第2選択信号SEL1bのみが論理ローレベルの状態で出力され、残りの第1選択信号SEL0b及び第3選択信号SEL2bは、論理ハイレベルの状態で出力される。これにより、選択部SEL0〜SEL2は、電源電圧VDDレベルを有する第2制御信号T2DCLKSEL、第3制御信号XORSEL、及び第4制御信号D2DCLKSELを出力し、選択部SEL3は、接地電圧VSSレベルを有する第1制御信号D2TCLKSELを出力する。
次に、「DDR」モード又は「SDR」モードの場合、モード信号TDDR、TSDRの少なくともいずれか1つの信号が論理ハイレベルになり、残りのモード信号TQDR0、TQDR1は、いずれも論理ローレベルになる。これにより、第3選択信号SEL2bのみが論理ローレベルの状態で出力され、残りの第1選択信号SEL0b及び第2選択信号SEL1bは、論理ハイレベルの状態で出力される。これにより、選択部SEL0及びSEL1は、接地電圧VSSレベルを有する第2制御信号T2DCLKSEL及び第3制御信号XORSELを出力し、第3選択信号SEL2bによって制御される選択部SEL2及びSEL3のみが電源電圧VDDレベルを有する第1制御信号D2TCLKSEL及び第4制御信号D2DCLKSELを出力する。
一方、第1内部クロック生成部9632は、クロックイネーブル制御部9634から出力される内部クロックイネーブル信号EN_TDCLKと、クロック制御部9631から出力される第1制御信号D2TCLKSELとに応答して、第1内部クロックTCLKを生成して出力する。例えば、第1内部クロックTCLKは、イネーブル信号EN_TDCLKが論理ローレベルの状態の場合、第1制御信号D2TCLKSELと関係なく、常に論理ハイレベルの状態で出力される。しかし、それとは逆に、内部クロックイネーブル信号EN_TDCLKが論理ハイレベルの状態であり、セルフリフレッシュ信号TSREFが論理ローレベルの状態の場合は、バッファリングされた第1外部クロックCLKB+と同じ波形で出力される。ここで、セルフリフレッシュ信号TSREFは、論理ハイレベルの状態であれば、セルフリフレッシュ動作を意味し、通常、DRAM素子においてセルフリフレッシュ動作を行う際には、クロックを用いないことから、これも、第1内部クロックTCLK及び第2内部クロックDCLKのレベルを論理ハイレベルの状態にする。
第1内部クロック生成部9632の内部構成は、図19に示されており、その動作波形は、図20に示されている。
図19に示すように、第1内部クロック生成部9632は、4つのNANDゲートNAND1〜NAND4と、3つのインバータINV13〜INV15と、1つのNORゲートNOR5とからなり、このような構成による各信号の波形は、図20に示す通りである。
図19及び図20を参照して、各モード(QDR0、QDR1、DDR、SDR)毎の動作特性を説明する。
これらの図を参照すると、まず、「QDR0」モードの場合、バッファリングされた第2外部クロックCLKB−は、第1外部クロックCLKB+の半周期に1周期を有する状態で入力される。この状態で、第1制御信号D2TCLKSELが論理ローレベルの状態(上述のように、QDR0モードでは論理ローレベルの状態)で入力されると、NANDゲートNAND3の出力信号aは、第1外部クロックCLKB+と同じ波形で出力される。この状態で、セルフリフレッシュ信号TSREFが論理ローレベルであり、内部クロックイネーブル信号EN_TDCLKが論理ハイレベルの状態で入力されると、第1内部クロックTCLKは、NANDゲートNAND3の出力信号aと同じ波形になる。
次に、「QDR1」モードの場合、第2外部クロックCLKB−は、第1外部クロックCLKB+と同じ周期を有するが、その波形は、第1外部クロックCLKB+の半周期だけ遅延した波形、すなわち、位相が90゜移動した波形を有する。この状態で、第1制御信号D2TCLKSELが論理ローレベルの状態(上述のように、QDR1モードでは論理ローレベルの状態)で入力されると、NANDゲートNAND3の出力信号aは、第1外部クロックCLKB+と同じ波形で出力される。この状態で、セルフリフレッシュ信号TSREFが論理ローレベルであり、内部クロックイネーブル信号EN_TDCLKが論理ハイレベルの状態で入力されると、第1内部クロックTCLKは、NANDゲートNAND3の出力信号aと同じ波形で出力される。
また、「DDR」モード又は「SDR」モードの場合、第2外部クロックCLKB−は、第1外部クロックCLKB+と同じ波形を有する。この状態で、第1制御信号D2TCLKSELが論理ハイレベルの状態(上述のように、DDRモード又はSDRモードでは論理ハイレベルの状態)で入力されると、NANDゲートNAND3の出力信号aは、第1外部クロックCLKB+と同じ波形で出力される。この状態で、セルフリフレッシュ信号TSREFが論理ローレベルであり、内部クロックイネーブル信号EN_TDCLKが論理ハイレベルの状態で入力されると、第1内部クロックTCLKは、NANDゲートNAND3の出力信号aと同じ波形になる。
一方、第2内部クロック生成部9633は、内部クロックイネーブル信号EN_TDCLKと、クロック制御部9631から出力される第2制御信号T2DCLKSEL、第3制御信号XORSEL、及び第4制御信号D2DCLKSELとに応答して、第2内部クロックDCLKを生成して出力する。例えば、第2内部クロックDCLKは、セルフリフレッシュ信号TSREFが論理ハイレベルの状態、又は内部クロックイネーブル信号EN_TDCLKが論理ローレベルの状態の場合、第2制御信号T2DCLKSEL、第3制御信号XORSEL、及び第4制御信号D2DCLKSELと関係なく、常に論理ハイレベルの状態で出力される。しかし、それとは逆に、内部クロックイネーブル信号EN_TDCLKが論理ハイレベルの状態であり、セルフリフレッシュ信号TSREFが論理ローレベルの状態の場合、バッファリングされた第2外部クロックCLKB−に対応する波形で出力される。
第2内部クロック生成部9633の内部構成は、図21に示されており、動作波形は、図22に示されている。
図21に示すように、第2内部クロック生成部9633は、5つのNANDゲートNAND5〜NAND9と、3つのインバータINV17〜INV19と、1つのNORゲートNOR6とからなり、このような構成による各信号の波形は、図22に示す通りである。
以下、図21及び図22を参照して、各モード(QDR0、QDR1、DDR、SDR)毎の動作特性を説明する。
これらの図を参照すると、まず、「QDR0」モードの場合、バッファリングされた第2外部クロックCLKB−は、第1外部クロックCLKB+の半周期に1周期を有する状態で入力される。この状態で、第2制御信号T2DCLKSEL及び第3制御信号XORSELが論理ローレベル、第4制御信号D2DCLKSELが論理ハイレベルの状態(上述のように、QDR0モードでは第2制御信号T2DCLKSEL及び第3制御信号XORSELが論理ローレベル、第4制御信号D2DCLKSELが論理ハイレベルの状態)で入力されると、NANDゲートNAND7の出力信号aは、第2外部クロックCLKB−と同じ波形で出力される。この状態で、セルフリフレッシュ信号TSREFが論理ローレベルであり、内部クロックイネーブル信号EN_TDCLKが論理ハイレベルの状態で入力されると、第2内部クロックDCLKは、NANDゲートNAND7の出力信号aと同じ波形になる。
次に、「QDR1」モードの場合、第2外部クロックCLKB−は、第1外部クロックCLKB+と同じ周期を有するが、その波形は、第1外部クロックCLKB+の1/4周期だけ遅延した波形、すなわち、位相が90゜移動した波形を有する。この状態で、図21に示す回路図を用いて、第2内部クロックDCLKを、図11に示す「QDR0」における「DCLK」と同じ波形で生成する。具体的に、第2制御信号T2DCLKSEL、第3制御信号XORSEL、及び第4制御信号D2DCLKSELが論理ハイレベルの状態(上述のように、QDR1モードでは第2制御信号T2DCLKSEL、第3制御信号XORSEL、及び第4制御信号D2DCLKSELが全て論理ハイレベルの状態)で入力されると、NANDゲートNAND7の出力信号aは、第2外部クロックCLKB−の半周期の波形を有するように出力される。この状態で、セルフリフレッシュ信号TSREFが論理ローレベルであり、内部クロックイネーブル信号EN_TDCLKが論理ハイレベルの状態で入力されると、第2内部クロックDCLKは、NANDゲートNAND7の出力信号aと同じ波形になる。
また、「DDR」モード又は「SDR」モードの場合、第2外部クロックCLKB−は、第1外部クロックCLKB+と同じ波形を有する。この状態で、第2制御信号T2DCLKSEL及び第3制御信号XORSELが論理ローレベル、第4制御信号D2DCLKSELが論理ハイレベルの状態(上述のように、QDR0モードでは第2制御信号T2DCLKSEL及び第3制御信号XORSELが論理ローレベル、第4制御信号D2DCLKSELが論理ハイレベルの状態)で入力されると、NANDゲートNAND7の出力信号aは、第2外部クロックCLKB−と同じ波形で出力される。この状態で、セルフリフレッシュ信号TSREFが論理ローレベルであり、内部クロックイネーブル信号EN_TDCLKが論理ハイレベルの状態で入力されると、第2内部クロックDCLKは、NANDゲートNAND7の出力信号aと同じ波形、すなわち、図22に示す第2外部クロックCLKB−と同じ波形になる。
一方、図23に示すように、クロックイネーブル制御部9634は、パワーアップ信号PWRUP、モードレジスタイネーブルバー信号MRE、及び検出信号MRE_LTHに応答して、第1内部クロック生成部9632及び第2内部クロック生成部9633から出力される第1内部クロックTCLK及び第2内部クロックDCLKを制御する内部クロックイネーブル信号EN_TDCLKを生成する。例えば、パワーアップ信号PWRUPが論理ローレベルの状態、又は検出信号MRE_LTHが論理ローレベルの状態であれば、内部クロックイネーブル信号EN_TDCLKは、論理ローレベルの状態で出力される。ここで、パワーアップ信号PWRUPは、論理ローレベルであれば、電源の初期化を意味するため、第1内部クロックTCLK及び第2内部クロックDCLKを論理ハイレベルにする。
また、クロックイネーブル制御部9634は、クロックバッファイネーブル信号CLKBUF_ENを生成して出力するが、クロックバッファイネーブル信号CLKBUF_ENは、内部PLL(Phase Loop Lock)(図示せず)に送られ、第1内部クロックTCLK及び第2内部クロックDCLKの生成可否を決定し、モードレジスタイネーブルバー信号MREが論理ローレベルの区間において、第1外部クロックCLK+が論理ハイレベルの状態に維持されている区間だけパルス幅が増加した形の信号として出力される。
クロックイネーブル制御部9634の内部構成は、図23に示されている。同図に示すように、クロックイネーブル制御部9634は、1つのNANDゲートNAND10と、10個のインバータINV20〜INV29と、4つの伝送ゲートTG6〜TG9と、第1ラッチ部ないし第4ラッチ部LAT1〜LAT4と、遅延部とからなる。また、第1ラッチ部LAT1は、1つのNANDゲートNAND11とインバータINV30とからなり、第2ラッチ部LAT2は、2つのインバータINV31、INV32からなり、第3ラッチ部LAT3は、1つのNANDゲートNAND12とインバータINV33とからなり、第4ラッチ部LAT4は、2つのインバータINV34、INV35からなる。
以下では、一例として、「QDR0」モードにおける書き込み動作を具体的に説明する。
図24は、「QDR0」モードの書き込み動作を説明するためのタイミング図である。同図を参照して、「QDR0」モードにおける書き込み動作の全般的な動作特性を説明する。
同図に示すように、モードレジスタイネーブル信号MREbが論理ローレベルの状態で入力されると、メモリ素子は、モードレジスタセット部MRSによりDTMモードに入る。この瞬間から、各ポートPORT0〜PORT3(図9参照)の直列入力パッドとして用いられる送信パッドTX0+〜TX3+、TX0−〜TX3−、受信パッドRX0+〜RX3+、RX0−〜RX3−、並びにダミーパッドS1は、並列入力パッドに転換されて用いられ、テスト信号伝送部91〜94(図9参照)は、送信パッドTX0+〜TX3+、TX0−〜TX3−、受信パッドRX0+〜RX3+、RX0−〜RX3−、並びにダミーパッドS1によって、それぞれ1ビットずつ並列に入力されるテスト信号P0_RXD<0:16>を受信し、第2グローバルデータバスGIO_INを介して送る。一方、モードレジスタセット部MRSは、バンク情報信号M0〜M2を受信し、8ビットのバンク選択信号T_BKEN<0:7>を生成する。
テスト入出力制御部95は、モードレジスタセット部MRSから出力されるテストイネーブル信号DTMENに応答して、第2グローバルデータバスGIO_INを介して送られたテスト信号P0_RXD<0:16>を受信してデコードし、内部コマンド及びアドレス信号を生成する。また、テスト入出力制御部95は、第1内部クロックTCLK及び第2内部クロックDCLK(クロック生成部96によって生成される)に応答して、入力データ信号をテストパッドDQ0〜DQ3によって受信し、第2グローバルデータバスGIO_INを介して送る。すなわち、入力データ信号は、第1内部クロックTCLKの2倍の周波数を有する第2内部クロックDLCKの立ち上がりエッジ及び立ち下がりエッジに同期してテストパッドDQ0〜DQ3を介して入力される。
上記のように動作するテスト入出力制御部95の一例は、図25に示されている。
同図に示すように、テスト入出力制御部95は、バッファ部951と、並列化部952と、コマンドデコーダ953と、情報ストローブ信号生成部954と、遅延部955と、4つの出力ドライバ956〜959とからなる。
バッファ部951は、テストパッドDQ0〜DQ3によって入力される入力データ信号をバッファリングして出力する。
並列化部952は、バッファ部951によってバッファリングされた入力データ信号を並列化して出力する。すなわち、並列化部952は、DTMモードの「QDR0」モード時、第1内部クロックTCLKに比べて2倍の周波数(1/2周期)を有する第2内部クロックDLCKの立ち上がりエッジ及び立ち下がりエッジに入力データ信号をラッチして移動させるシフトレジスタからなる。
並列化部952の細部構成は、図26に示されている。同図に示すように、並列化部952は、9つの伝送ゲートTG10〜TG18と、9つのラッチ部LAT5〜LAT13と、2つのインバータINV36、INV37とからなる。各ラッチ部LAT5〜LAT13は、2つのインバータからなる。
並列化部952は、第2内部クロックDCLKの立ち上がりエッジ及び立ち下がりエッジ毎にテストパッドDQ0〜DQ3を介してそれぞれ直列に入力される4ビットの入力データ信号を並列化して出力する。
コマンドデコーダ953は、テストイネーブル信号DTMENに応答して、送信パッドTX0+〜TX3+、TX0−〜TX3−、受信パッドRX0+〜RX3+、RX0−〜RX3−、並びにダミーパッドS1に、それぞれ1ビットずつ並列に入力され、テスト信号伝送部91〜94によってバイパスされ、第2グローバルデータバスGIO_INを介して送られたテスト信号P0_RXD<0:16>を受信し、入力されたテスト信号P0_RXD<0:16>がどんなコマンド信号として用いられるのかを判断し、内部書き込みコマンド信号ECASPWTを生成して出力する。
コマンドデコーダ953の内部構成の一例は、図27に示されている。同図に示すように、コマンドデコーダ953は、3つのインバータINV38〜INV40と、2つのNANDゲートNAND13、NAND14と、1つのNORゲートNOR8と、遅延部とからなる。コマンドデコーダ953は、テスト信号P0_RXD<0:16>のうち、コマンド情報を含んでいるテスト信号P0_RXD<15:16>をデコードし、内部書き込みコマンド信号ECASPWTを出力する。
情報ストローブ信号生成部954は、内部書き込みコマンド信号ECASPWTに応答してテストパッドDQ0〜DQ3によって入力され、並列化部952によって並列化した入力データ信号を、出力ドライバ956〜959を介して第2グローバルデータバスGIO_IN、すなわち、ポートPORT1に割り当てられたバスを介して送る時点を決定する情報ストローブ信号DINSTBPを生成する。例えば、情報ストローブ信号DINSTBPは、内部書き込みコマンド信号ECASPWTのパルスが発生した後、次の4周期の間にトグルする信号である。これは、4つのテストパッドDQ0〜DQ3を介して全16ビットのデータを受け取るためである。
情報ストローブ信号生成部954は、図28に示すように、第1内部クロックTCLKを受信し、第1内部クロックTCLKが一定時間遅延された遅延クロックTCLKdと、遅延クロックTCLKdの反転信号である遅延クロックバー信号TCLKdbとを出力するクロックドライバ9542と、内部書き込みコマンド信号ECASPWTが発生した瞬間、1クロックのパルス幅を有する信号を0.5tCK移動させた信号BST05bを生成する初期信号発生部9541と、遅延クロックTCLKdと遅延クロックバー信号TCLKdbとに応答して、初期信号発生部9541の初期信号BST05bを移動させて出力するシフトレジスタ9543と、シフトレジスタ9543の出力信号BST45bと初期信号発生部9541の初期信号BST05bとをラッチした後、第1内部クロックTCLKに応答して情報ストローブ信号DINSTBPを出力する情報ストローブ信号出力部9544とからなる。
初期信号発生部9541は、2つのラッチ部LAT14、LAT15と、1つのNANDゲートNAND15と、1つの伝送ゲートTG19と、2つのインバータINV41、INV42と、CMOSインバータ型PMOSトランジスタPM1及びNMOSトランジスタNM1と、1つのNMOSトランジスタNM2とからなる。
図29に示すように、シフトレジスタ9543は、4つのDフリップフロップDF/F0〜DF/F3からなり、各DフリップフロップDF/F0〜DF/F3(一例として、「DF/F3」のみ図示)は、2つの伝送ゲートTG20、TG21と、2つのラッチ部LAT16、LAT17とからなる。
情報ストローブ信号出力部9544は、初期信号BST05bとシフトレジスタ9543の出力信号とをラッチするSRラッチSRと、SRラッチSRの出力と第1内部クロックTCLKとを否定論理積するNANDゲートNAND16と、NANDゲートNAND16の出力を反転させて情報ストローブ信号DINSTBPを出力するインバータINV43とからなる。
一方、出力ドライバ956〜959は、情報ストローブ信号DINSTBPと、情報ストローブ信号DINSTBPの遅延信号DINSTBPDに応答して、並列化部952によって並列化した入力データ信号を、第2グローバルデータバスGIO_IN、すなわち、ポートPORT1に割り当てられたバスを介して送る。
出力ドライバ956の内部構成の一例は、図30に示されている。同図に示すように、情報ストローブ信号DINSTBPと遅延信号DINSTBPDとを論理結合して出力する入力部9561と、入力部9561の出力信号に応答して、入力データ信号(図中では、DQi、DQbiで表される)を増幅して出力するセンスアンプ型差動増幅器9562と、型差動増幅器9562の出力を第2グローバルデータバスGIO_INに駆動(driving)する出力部9563とからなる。ここで、入力部9561は、1つのNANDゲートNAND17と、1つのインバータINV46とからなり、差動増幅器9562は、4つのPMOSトランジスタPM3、PM4、PM6、PM7と、6つのNMOSトランジスタNM4〜NM9とからなり、出力部9563は、PMOSトランジスタPM2と、NMOSトランジスタNM3と、3つのインバータINV44、INV45、INV47とからなる。
以下、図31を参照して、「QDR0」モード時の書き込み動作について説明する。ここで、同図は、書き込み動作時におけるテスト入出力制御部95の動作特性を示すタイミング図である。
同図に示すように、DTMモードにおいて、「QDR0」モードが選択されると、クロック生成部96は、「QDR0」モードに対応する第1内部クロックTCLK及び第2内部クロックDCLKを生成してテスト入出力制御部95に出力する。テスト入出力制御部95のコマンドデコーダ953は、第2グローバルデータバスGIO_INにバイパスされたテスト信号P0_RXD<0:16>を受信してデコードし、内部書き込みコマンド信号ECASPWTを生成する。情報ストローブ信号生成部954は、内部書き込みコマンド信号ECASPWTを受信し、内部書き込みコマンド信号ECASPWTの次のクロックから4周期の間にトグルするパルス信号である情報ストローブ信号DINSTBPを出力する。
一方、テストパッドDQ0〜DQ3を介して第1内部クロックTCLKの2倍の周波数を有する第2内部クロックDCLKの立ち上がりエッジ及び立ち下がりエッジに同期して、入力データ信号(図中では、DQiで表される)が入力される。このように入力された入力データ信号は、バッファ部951を介して並列化部952に入力され、並列化部952は、入力データ信号を、情報ストローブ信号DINSTBPが発生した瞬間、直列に印加された4ビットのデータを並列化する。
このように並列化した入力データ信号は、出力ドライバ956を介して第2グローバルデータバスGIO_INに出力される。
すなわち、「QDR0」モードの書き込み動作のため、テスト信号が第2グローバルデータバスGIO_INに載せられた後、第1内部クロックTCLKに情報ストローブ信号DINSTBPが発生し、この情報ストローブ信号DINSTBPの立ち上がりエッジに同期して、入力データ信号が4ビットずつ、全16ビットのデータが第2グローバルデータバスGIO_INに出力される。
第2グローバルデータバスGIO_INに載せられたテスト信号P0_RXD<0:16>及び入力データ信号(複数のバスラインからなる第2グローバルデータバスGIO_INにおいて互いに異なるバスラインに載せられる)は、バンク情報信号M0〜M2によってデコードされたバンク選択信号T_BKEN<0:7>によって選択されたバンクを担当するバンク制御部に伝達される。
以下、「QDR0」モード時、第2グローバルデータバスGIO_INを介して送られたテスト信号P0_RXD<0:16>と入力データ信号とを受信するバンク制御部BC0〜BC7について説明する。
図32に示すように、バンク制御部BC0〜BC7は、第2グローバルデータバスGIO_INを介して送られたテスト信号P0_RXD<0:16>と入力データ信号とを受信し、該当のバンクに伝達するための選択信号BK_RX17P<0:3>、BK_RXiP<0:3>を生成する選択信号生成部331と、選択信号BK_RX17P<0:3>、BK_RXiP<0:3>に応答して入力される信号P0_RXD<0:16>〜P3_RXD<0:16>のうち、該当のバンクに伝達されるべき信号のみをバンクに伝達する入力信号伝送部332とからなる。ここで、「P2_RXD<0:16>〜P3_RXD<0:16>」は、ポートPORT1〜PORT3から第2グローバルデータバスGIO_INを介して入力される信号であって、事実上、正常動作モード時に入力される信号に該当するもので、「P0_RXD<0:16>」とは異なる信号である。また、「P1_RXD<0:16>」は、入力データ信号に該当する。
選択信号生成部331の内部構成の一例は、図33に示されている。同図に示すように、選択信号生成部331は、3つの遅延部と、7つのインバータINV48〜INV54と、2つのNORゲートNOR9、NOR10と、4つのNANDゲートNAND18〜NAND21と、2つのトライステートバッファTB1、TB2とからなる。
具体的に、選択信号生成部331の動作特性を説明する。まず、動作特性を説明する前に、選択信号生成部331に入力される信号のうち、信号BKEN_P<0:3>、P2IN_RXENについて説明する。信号BKEN_P<0:3>(上記のBKj_P<0:3>と同じ信号)は、正常動作モード時に用いられる信号であって、バンクを選択するための選択信号である。信号P2IN_RXENは、図36に示すように、内部書き込みコマンド信号ECASPWT(図5における「DSTROBE64」を受信してパルス幅を変化させて得られる信号)の立ち上がりエッジに同期して、論理ローレベルから論理ハイレベルに遷移し、内部書き込みコマンド信号CASPWT(正常動作モードにおいて、実際の書き込み動作を行う書き込みコマンド信号)の立ち上がりエッジに同期して、再び論理ハイレベルから論理ローレベルに遷移する信号である。
まず、選択信号BK_RXiP<0,3>は、バンクイネーブル信号BKEN_P<0,3>と関係なく、テストイネーブル信号DTMENが論理ハイであれば、論理ローレベルになる。選択信号BK_RXiP<1>は、テストイネーブル信号DTMENが論理ハイレベルであり、入力選択信号P2IN_RXENが論理ローレベルであれば、バンク選択信号T_BKEN<0:7>のうち、該当のバンクに相応する信号を受信する。すなわち、テストイネーブル信号DTMENが論理ハイレベルであり、入力選択信号P2IN_RXENが論理ローレベルであれば、バンク選択信号T_BKEN<0:7>のうち、該当のバンクに相応する信号が「BK_RXiP<1>」になる。反面、入力選択信号P2IN_RXENが論理ハイレベル、又はテストイネーブル信号DTMENが論理ローレベルであれば、選択信号BK_RXiP<1>は、論理ローレベルになる。選択信号BK_RXiP<2>は、テストイネーブル信号DTMENが論理ハイレベルであり、入力選択信号P2IN_RXENが論理ハイレベルであれば、論理ハイレベルになり、それ以外の場合は、論理ローレベルになる。また、選択信号BK_RX17P<0,3>は、正常動作モード時におけるバンクイネーブル信号BKEN_P<0,3>と同じ状態になり、選択信号BK_RX17P<1>は、DTMモード時のバンク選択信号T_BKEN<0:7>と同じ状態になり、選択信号BK_RX17P<2>は、DTMモードに入ると、無条件論理ローレベルの状態になる。このように、選択信号生成部331から出力される選択信号BK_RX17P<0:3>、BK_RXiP<0:3>は、入力信号伝送部332に入力される。
図34に示すように、入力信号伝送部332(0〜15)は、選択信号BK_RX17P<0:3>、BK_RXiP<0:3>に応答して、第2グローバルデータバスGIO_INを介して入力される入力信号P0_RXD<0:17>〜P3_RXD<0:17>のいずれか1つを選択して該当のバンクに伝達する。
入力信号伝送部332(0〜15)において、入力信号P0_RXD<0:15>〜P3_RXD<0:15>のいずれか1つを選択するための回路構成は、図34に示されている。同図に示すように、入力信号P0_RXD<0:15>〜P3_RXD<0:15>のセットアップ及びホールドを合わせるセットアップ及びホールド遅延部351と、選択信号BK_RXiP<0:3>に応答して、セットアップ及びホールド遅延部351から出力された入力信号P0_RXD<0:15>〜P3_RXD<0:15>のいずれか1つを選択して出力するマルチプレクサ352と、マルチプレクサ352によって選択された信号BRXiを第1内部クロックTCLKに同期させるDフリップフロップ(DF/F)353と、Dフリップフロップ353を介して、第1内部クロックTCLKに同期した信号RXD<0:15>を出力する出力ドライバ354とからなる。ここで、マルチプレクサ352は、4×1(4つの入力と1つの出力)マルチプレクサであって、6つのNANDゲートNAND22〜NAND27と、2つのNORゲートNOR11、NOR12とからなる。
入力信号伝送部332(17)において、入力信号P0_RXD<17>〜P3_RXD<17>のいずれか1つを選択するための回路構成は、図35に示されている。同図に示すように、入力信号P0_RXD<17>〜P3_RXD<17>のセットアップ及びホールドを合わせるセットアップ及びホールド遅延部361と、選択信号BK_RX17P<0:3>に応答して、セットアップ及びホールド遅延部361から出力された入力信号P0_RXD<17>〜P3_RXD<17>のいずれか1つを選択して出力するマルチプレクサ362と、マルチプレクサ362によって選択された信号BRXiを第1内部クロックTCLKに同期させるDフリップフロップ363と、第1内部クロックTCLKに応答して、入力選択信号P2IN_RXENをラッチするラッチ部364と、テストイネーブル信号DTMENとラッチ部364の出力信号P2IN_RXEN_Sとに応答して、Dフリップフロップ363の出力信号RXT17bを出力する出力ドライバ365とからなる。ここで、マルチプレクサ362は、3つのNORゲートNOR13〜NOR15と、8つのNANDゲートNAND28〜NAND35とからなる。ラッチ部364は、1つの伝送ゲートTG29と、1つのインバータINV55と、ラッチLAT18とからなる。出力ドライバ365は、2つのインバータINV56、INV57と、2つのトライステートバッファTB3、TB4とからなる。
一方、入力信号伝送部332(16)において、入力信号P0_RXD<16>〜P3_RXD<16>のいずれか1つを選択するための回路構成は、図34に示す回路とほぼ同様に構成することができる。すなわち、選択信号BK_RXiP<0>、BK_RX17P<1:2>、及びBK_RXiP<3>に応答して、入力信号P0_RXD<16>〜P3_RXD<16>のいずれか1つを選択し、選択された信号RXD<16>を出力する。
以下、入力信号伝送部332(0〜15)の動作特性を具体的に説明する。
まず、テストイネーブル信号DTMENが論理ハイレベルの状態になった瞬間、入力信号P0_RXD<0:15>〜P3_RXD<0:15>のうち、テスト信号に該当する「P0_RXD<0:15>」、すなわち、内部書き込みコマンド信号を含む信号を受信し、セットアップ及びホールド遅延部351によって第1内部クロックTCLKに同期させ、同期したテスト信号P0_RXD<0:15>により生成された内部書き込みコマンド信号ECASPWTによって入力選択信号P2IN_RXENが生成されると、入力信号P1_RXD<0:15>(図25におけるテスト入出力制御部95によって並列化した16ビットの入力データ信号)が「RXD<0:15>」として出力される。すなわち、第2グローバルデータバスGIO_INの最初のラインには、DTMモード時、テスト信号P0_RXD<0:15>が送られているため、バンク制御部は、このテスト信号P0_RXD<0:15>を受信し、テスト信号P0_RXD<0:15>をデコードすることにより内部書き込みコマンド信号ECASPWTが生成されると、第2グローバルデータバスGIO_INの2番目のラインから入力データ信号P1_RXD<0:15>を受信して該当のバンクに伝達する。
一方、「RXD<16>」は、内部書き込み入力データ信号の印加時、LDMビット(図4C参照)として用いられるため、書き込み入力データ信号の印加時も、外部で引き続き制御可能な状態でなければならない。そのため、書き込みコマンド信号の印加後、内部書き込み入力データ信号がバンク制御部に印加される際も、ダミーパッドS1を介してテスト信号P0_RXD<16>を受信するようになる。「P0_RXD<17>」は、コマンドビット(図4B参照)として用いられるため、DTMモード時に論理ハイレベルの状態を維持し、書き込みコマンド信号の発生後、書き込み入力データ信号が印加された瞬間にのみ論理ローレベルの状態に維持される。
一方、図36に示すように、入力選択信号R2IN_RXENを生成する入力選択信号生成回路は、1つのNANDゲートNAND36と、1つのNORゲートNOR16と、1つのラッチLAT19と、2つのインバータINV59、INV60とからなる。
一方、「QDR1」モード時の書き込み動作は、「QDR0」モード時の書き込み動作と同様である。ただし、図11に示す第2内部クロックDCLKの位相と互いに異なるものの、その動作は互いに同じであるため、ここでは、「QDR1」モード時の書き込み動作についての説明は省略する。
以下では、別の例として、「DDR」モードにおける書き込み動作を具体的に説明する。
図37は、「DDR」モードの書き込み動作を説明するためのタイミング図である。同図を参照して、「DDR」モードにおける書き込み動作の全般的な動作特性を説明する。
同図に示すように、「DDR」モード時は、「QDR0」モード時とその動作において類似している。ただし、テストパッドDQ0〜DQ3を介して入出力されるデータの伝送方法は異なる。上述のように、「DDR」モード時には、「QDRO」モードに比べて1/2倍のデータ伝送速度を有するようになる。
これにより、同図に示すように、第2内部クロックDCLKを第1内部クロックTCLKと同じ波形で生成させた後、第2内部クロックDLCKの立ち上がりエッジ及び立ち下がりエッジに同期させてデータを入出力させるか、第2内部クロックDCLKを論理ハイレベルに固定させて生成した後、コマンド及びアドレスストローブクロックの第1内部クロックTCLKをそのまま情報ストローブクロックとして用い、第1内部クロックTCLKの立ち上がりエッジ及び立ち下がりエッジに同期させてデータを入出力させることもできる。結局、「DDR」モード及び「QDR0」モードの実現における最大の違いは、第2内部クロックDCLKの波形とみることができる。
「DDR」モードでは、図25に示すテスト入出力制御部95の構成に加え、図38に示すような選択部391を更に備えて構成しなければならない。図25に示すテスト入出力制御部95の構成は、一例であって、単に「QDR0」モードのような単一モードに限定して構成されたもので、マルチデータの伝送モードを実現するためには、並列化したデータを各モード毎に選択して出力する選択部391を更に備えて構成しなければならない。
その理由は、上述のように、「QDR0」モードでは、第1内部クロックTCLK及び第2内部クロックDCLKの各立ち上がりエッジ及び立ち下がりエッジ毎にデータが入出力されるが、「DDR」モードでは、第2内部クロックDCLKの立ち上がりエッジ及び立ち下がりエッジにのみデータが入出力されるからである。すなわち、「QDR0」モードでは、第1内部クロックTCLKの1周期に入力されるデータは全16ビットになるが、「DDR」モードでは、第1内部クロックTCLKの1周期に入力されるデータは全8ビットになるからである。これにより、「DDR」モード時、16ビットのデータを第2グローバルデータバスGIO_INを介して送るためには、8ビットのデータを16ビットにする必要がある。このため、図38に示すように、並列化部952の後段に選択部391を更に構成する。
図38及び図39に示すように、並列化部952は、情報ストローブ信号DINSTBPがイネーブルされた瞬間、テストパッドDQ0〜DQ3を介してそれぞれ直列に入力された2ビットのデータを並列化する。選択部391は、並列化部952によって並列化して入力されるデータを、DDRモード信号TDDRがイネーブル(論理ハイレベル)されると、並列化部952から入力されるデータ信号「D10D」及び「D15D」をそれぞれ全ての出力ドライバ956〜959に伝達する。
選択部391の一例は、図40に示されている。同図に示すように、選択部391は、4つの遅延部と、6つのインバータINV61〜INV66と、6つのトライステートバッファTB6〜TB11とからなる。
「DDR」モードにおける書き込み動作を実現するための構成は、テスト入出力制御部95の選択部391の構成を除けば、「QDRO」モードの書き込み動作時における構成と同様である。したがって、これらについての具体的な説明は省略する。
図41は、DTMモードの読み出し動作時の各モード(QDR0、QDR1、DDR、SDR)毎の第1内部クロックTCLK及び第2内部クロックDCLKのタイミング図である。
同図において、「BL」は、バースト長であって、出力されるデータのビット数を意味する。「tDOL」は、データ出力遅延時間であって、メモリセルに書き込まれた情報を読み出すために必要な読み出しコマンド信号などを処理する区間に該当し、「tDOL=1CLK+CL(Cas Latency)」として定義することができる。「tAC」は、「tDOL」区間の後、実際に情報を読み出すまでの遅延区間であって、実際、データがメモリセルからローカルデータバス、すなわち、コア領域内に配置されたデータバスによるロード時間を考慮した時間である。
「QDR0」モードでは、第2内部クロックDCLKの立ち上がりエッジ及び立ち下がりエッジ毎に出力データ信号がテストパッドDQ0〜DQ3に出力される。ここでは、1クォータ(quarter)(1バンクが4つのクォータに分割された場合)あたり4ビットずつ順次出力される。
「QDR1」モードでは、第1内部クロックTCLK及び第2内部クロックDCLKの立ち上がりエッジ及び立ち下がりエッジ毎に出力データ信号がコア領域の該当するメモリセルからテストパッドDQ0〜DQ3を介して出力される。
「DDR」モードでは、第1内部クロックTCLKの立ち上がりエッジ及び立ち下がりエッジ毎に出力データ信号がコア領域の該当するメモリセルからテストパッドDQ0〜DQ3を介して出力される。例えば、4クロックの間、8ビットのバースト長(BL=8)でメモリセルに書き込まれた情報が内部的に2つのセルに同時に書き込まれ、これによる出力は、各クォータの4ビットのデータが2ビットずつ分割されて出力される。そのため、正常な動作が行われば、前の8ビットのデータと後の8ビットのデータは、完全に同じパターンの情報を出力する。したがって、「tRTW」が「QDR(0,1)」モード又は「SDR」モードよりも4クロック拡張される。ここで、「tRTW」は、読み出し動作区間を意味する。
「SDR」モードでは、第1内部クロックTCLKの立ち上がりエッジ又は立ち下がりエッジ毎に出力データ信号がコア領域の該当するメモリセルからテストパッドDQ0〜DQ3を介して出力される。各クォータの4ビットのデータは、同じ情報として書き込まれ、出力時には、この4ビットのデータを圧縮して、圧縮状態(パス(pass)又はフェイル(fail))に応じて論理ハイレベル又は論理ローレベルを出力する。
本発明によると、次のような効果を得ることができる。
まず、本発明は、DRAMコアテストモード時、高速の直列入出力動作を行うポートを経由せずに、バンクに直接アクセスしてDTMテスト動作を行うように提供することにより、DRAMコアテストモード時、ポートの論理素子に起因するエラーなくテスト動作を行うことができ、これにより、DRAMコアテストモード時における信頼性を向上させることができる。
また、本発明は、DRAMコアテストモード時、並列入出力インターフェース方式を用いて、単一チップ内に様々な入出力データ伝送処理モードを実現し、様々な入出力データ伝送処理モードを選択的に使用することにより、DRAMコアテスト時におけるテスト時間を短縮させることができる。
上述のように、本発明の実施形態に係るマルチポートメモリ素子は、4つのポート、8つのバンク構造を有するメモリ素子を例示したものであって、本発明がこれに制限されるものではない。更に、図1に示すように、ポート、バンク及びグローバルデータバスの配置位置も制限されるものではなく、正常動作モード時、外部装置とポートとの間ではデータの伝送を直列に行い、バンクとポートとの間ではデータの伝送を並列に行う構造を有する、全てのマルチポートメモリ素子に適用可能である。
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。