KR20190068094A - 반도체 메모리 장치 및 메모리 시스템 - Google Patents

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KR20190068094A
KR20190068094A KR1020170168144A KR20170168144A KR20190068094A KR 20190068094 A KR20190068094 A KR 20190068094A KR 1020170168144 A KR1020170168144 A KR 1020170168144A KR 20170168144 A KR20170168144 A KR 20170168144A KR 20190068094 A KR20190068094 A KR 20190068094A
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정재훈
최훈대
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삼성전자주식회사
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Abstract

반도체 메모리 장치는 외부로부터 인가되는 클럭신호를 분주하여 분주된 제1 및 제2 클럭신호들을 발생하고, 제1 클럭신호에 응답하여 버퍼된 칩 선택신호를 제1 칩 선택신호로 발생하고, 제2 클럭신호에 응답하여 버퍼된 칩 선택신호 제2 칩 선택신호로 발생하고, 제2 클럭신호에 응답하여 제1 칩 선택신호를 제3 칩 선택신호로 발생하고, 제1 클럭신호에 응답하여 버퍼된 명령 및 어드레스를 제1 명령 및 어드레스로 발생하고, 제2 클럭신호에 응답하여 버퍼된 명령 및 어드레스를 제2 명령 및 어드레스로 발생하고, 제1 클럭신호에 응답하여 제1 칩 선택신호를 제1 선택신호로 발생하고, 제2 클럭신호에 응답하여 제3 칩 선택신호를 제3 선택신호로 발생하고, 제1 선택신호에 응답하여 제1 명령 및 어드레스를 제1 내부 명령 및 어드레스로 발생하고, 제3 선택신호에 응답하여 제2 명령 및 어드레스를 제2 내부 명령 및 어드레스로 발생하고, 제1 칩 선택신호 및 제2 칩 선택신호를 이용하여 논-타겟 플래그 신호를 발생하고, 논-타겟 플래그 신호에 응답하여 제1 내부 명령 및 어드레스와 제2 내부 명령 및 어드레스 중 명령 신호를 디코딩하여 타겟 명령 또는 논-타겟 명령을 발생하는 명령 및 어드레스 발생기를 포함한다.

Description

반도체 메모리 장치 및 메모리 시스템 {SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM}
본 발명은 반도체 메모리 장치 및 메모리 시스템에 관한 것이다.
현재, 더블 데이터 레이트 4 (Double Date Rate 4: DDR4) 반도체 메모리 장치 보다 높은 주파수를 가지는 클럭신호에 응답하여 동작하는 DDR5 반도체 메모리 장치를 위한 스펙의 표준화가 JEDEC (Joint Electron Device Engineering Council)에 의해서 진행되고 있다.
DDR5 반도체 메모리 장치를 위한 스펙은 외부 단자(핀 또는 볼)의 수의 증가를 억제하기 위하여, 온-다이 터미네이션 제어신호가 인가되는 온-다이 터미네이션 단자를 삭제하고, 새로운 명령 진리표에 따라 온-다이 터미네이션을 위한 명령을 인가하는 것일 수 있다.
이에 따라, DDR5 반도체 메모리 장치는 새로운 명령 진리표에 따라 입력되는 명령을 수신하여 명령들을 발생하는 것이 요구된다.
본 개시에 따른 실시예들의 과제는 DDR5 반도체 메모리 장치를 위한 새로운 명령 진리표에 따라 입력되는 명령을 수신하여 명령들을 발생할 수 있는 반도체 메모리 장치 및 메모리 시스템을 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 외부로부터 인가되는 클럭신호를 버퍼하여 버퍼된 클럭신호를 발생하는 클럭신호 버퍼; 외부로부터 인가되는 반전 칩 선택신호를 반전하고 버퍼하여 버퍼된 칩 선택신호를 발생하는 반전 칩 선택신호 버퍼; 외부로부터 인가되는 명령 및 어드레스를 버퍼하여 버퍼된 명령 및 어드레스를 발생하는 명령 및 어드레스 버퍼; 상기 버퍼된 클럭신호를 분주하여 서로 반대의 위상을 가진 제1 클럭신호 및 제2 클럭신호를 발생하는 분주기; 상기 제1 클럭신호에 응답하여 상기 버퍼된 칩 선택신호를 제1 칩 선택신호로 발생하고, 상기 제2 클럭신호에 응답하여 상기 버퍼된 칩 선택신호를 제2 칩 선택신호로 발생하고, 상기 제2 클럭신호에 응답하여 상기 제1 칩 선택신호를 제3 칩 선택신호로 발생하는 칩 선택신호 샘플러; 상기 제1 클럭신호에 응답하여 버퍼된 명령 및 어드레스를 제1 명령 및 어드레스로 발생하고, 상기 제2 클럭신호에 응답하여 상기 버퍼된 명령 및 어드레스를 제2 명령 및 어드레스로 발생하는 명령 및 어드레스 샘플러; 상기 제1 클럭신호에 응답하여 상기 제1 칩 선택신호를 제1 선택신호로 발생하고, 상기 제2 클럭신호에 응답하여 상기 제3 칩 선택신호를 제3 선택신호로 발생하는 첫번째 칩 선택신호 검출기; 상기 제1 선택신호에 응답하여 상기 제1 명령 및 어드레스를 제1 내부 명령 및 어드레스로 발생하고, 상기 제3 선택신호에 응답하여 상기 제2 명령 및 어드레스를 제2 내부 명령 및 어드레스로 발생하는 명령 및 어드레스 순서부; 상기 제1 칩 선택신호 및 상기 제2 칩 선택신호를 이용하여 논-타겟 플래그 신호를 발생하는 플래그 신호 발생부; 및 상기 논-타겟 플래그 신호에 응답하여 상기 제1 내부 명령 및 어드레스와 상기 제2 내부 명령 및 어드레스 중 명령 신호를 디코딩하여 타겟 명령 또는 논-타겟 명령을 발생하는 명령 디코더 및 어드레스 발생부를 포함할 수 있다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 클럭신호를 분주하여 서로 반대의 위상을 가지는 제1 클럭신호 및 제2 클럭신호를 발생하는 분주기; 상기 제1 클럭신호 및 상기 제2 클럭신호에 응답하여 칩 선택신호를 샘플링하여 제1 칩 선택신호 및 제2 칩 선택신호를 발생하고, 상기 제2 클럭신호에 응답하여 상기 제1 칩 선택신호를 제3 칩 선택신호로 발생하는 칩 선택신호 샘플러; 상기 제1 클럭신호 및 상기 제2 클럭신호에 응답하여 명령 및 어드레스를 샘플링하여 제1 명령 및 어드레스 및 제2 명령 및 어드레스를 발생하는 명령 및 어드레스 샘플러; 상기 제1 클럭신호 및 상기 제2 클럭신호에 응답하여 상기 제1 칩 선택신호 및 상기 제3 칩 선택신호를 제1 선택신호 및 제3 선택신호로 발생하는 첫번째 칩 선택신호 검출기; 상기 제1 선택신호 및 제3 선택신호에 응답하여 상기 제1 명령 및 어드레스 및 상기 제2 명령 및 어드레스를 제1 내부 명령 및 어드레스 및 제2 내부 명령 및 어드레스로 발생하는 명령 및 어드레스 순서부; 및 상기 제1 칩 선택신호 및 상기 제2 칩 선택신호를 이용하여 논-타겟 플래그 신호를 발생하는 플래그 신호 발생부를 포함할 수 있다.
본 개시에 따른 실시예들의 메모리 시스템은 제어부; 복수개의 제1 반도체 메모리 장치들을 포함하는 제1 랭크; 복수개의 제2 반도체 메모리 장치들을 포함하는 제 2 랭크; 상기 제어부와 상기 제1 랭크 사이에 연결되어 제1 반전 칩 선택신호를 전송하는 제1 반전 칩 선택신호 라인; 상기 제어부와 상기 제2 랭크 사이에 연결되어 제2 반전 칩 선택신호를 전송하는 제2 반전 칩 선택신호 라인; 상기 제어부, 상기 제1 랭크, 및 상기 제2 랭크에 공유되어 클럭신호를 전송하는 클럭신호 라인; 상기 제어부, 상기 제1 랭크, 및 상기 제2 랭크 사이에 공유되어 명령 및 어드레스를 전송하는 명령 및 어드레스 라인들; 및 상기 제어부, 상기 제1 랭크, 및 상기 제2 랭크 사이에 공유되어 데이터를 송수신하는 데이터 라인들을 포함하고, 상기 제어부가 상기 클럭신호의 첫번째 상승 엣지에서 비활성화 상태를 가지는 상기 제1 반전 칩 선택신호 및 상기 제2 반전 칩 선택신호와 함께 상기 명령 및 어드레스를 인가하고, 모드 신호에 따라 상기 클럭신호의 두번째 또는 세번째 상승 엣지에서 활성화 상태를 가지는 상기 제1 (또는 제2) 반전 칩 선택신호 및 비활성화 상태를 가지는 상기 제2 (또는 제1) 반전 칩 선택신호와 함께 상기 명령 및 어드레스를 인가하고, 상기 제1 반도체 메모리 장치들 각각 (상기 제2 반도체 메모리 장치들 각각)은 상기 모드 신호에 따라 상기 클럭신호를 분주하여 분주된 제1 및 제2 클럭신호들을 발생하고, 상기 제1 클럭신호가 상기 제2 클럭신호보다 위상이 앞서서 발생되면, 상기 제1 클럭신호에 응답하여 상기 제1 반전 칩 선택신호 (상기 제2 반전 칩 선택신호)를 제1 칩 선택신호로 발생하고, 상기 제2 클럭신호에 응답하여 상기 제1 반전 칩 선택신호 (상기 제2 반전 칩 선택신호)를 제2 칩 선택신호로 발생하고, 상기 제2 클럭신호에 응답하여 상기 제1 칩 선택신호를 제3 칩 선택신호로 발생하고, 상기 제1 클럭신호에 응답하여 상기 명령 및 어드레스를 제1 명령 및 어드레스로 발생하고, 상기 제2 클럭신호에 응답하여 상기 명령 및 어드레스를 제2 명령 및 어드레스로 발생하고, 상기 제1 클럭신호에 응답하여 상기 제1 칩 선택신호를 제1 선택신호로 발생하고, 상기 제2 클럭신호에 응답하여 상기 제3 칩 선택신호를 제3 선택신호로 발생하고, 상기 제1 선택신호에 응답하여 상기 제1 명령 및 어드레스를 제1 내부 명령 및 어드레스로 발생하고, 상기 제3 선택신호에 응답하여 상기 제2 명령 및 어드레스를 제2 내부 명령 및 어드레스로 발생하고, 상기 제1 칩 선택신호 및 상기 제2 칩 선택신호를 이용하여 논-타겟 플래그 신호를 발생하고, 상기 논-타겟 플래그 신호에 응답하여 상기 제1 내부 명령 및 어드레스와 상기 제2 내부 명령 및 어드레스 중 명령 신호를 디코딩하여 타겟 명령 또는 논-타겟 명령을 발생하는 명령 및 어드레스 발생기를 포함하고, 상기 타겟 명령 및 상기 논-타겟 명령에 응답하여 온-다이 터미네이션 저항을 제어할 수 있다.
본 개시에 따른 실시예들에 따르면, 반도체 메모리 장치 및 메모리 시스템은 외부로부터 인가되는 클럭신호를 분주한 클럭신호를 이용하여 명령들 및 어드레스 신호를 발생하므로 전력 소모가 감소될 수 있다.
본 개시에 따른 실시예들에 따르면, 반도체 메모리 장치는 명령 및 어드레스를 수신하여 명령들을 발생하고, 온-다이 터미네이션 기능을 수행할 수 있다.
본 개시에 따른 실시예들에 따르면, 반도체 메모리 장치는 분주기의 동작의 불명확성으로 인하여 클럭신호를 분주한 클럭신호들의 위상이 바뀌는 경우에도 명령들 및 어드레스 신호를 정확하게 발생할 수 있다.
도 1은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 도면이다.
도 2는 본 개시에 따른 실시예의 메모리 시스템의 제어부로부터 반도체 메모리 장치로 인가되는 명령 및 어드레스의 명령 진리표를 나타내는 것이다.
도 3a, b는 본 개시에 따른 실시예의 메모리 시스템의 동작을 설명하기 위한 동작 타이밍도들이다.
도 4는 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 5는 본 개시에 따른 실시예의 명령 및 어드레스 발생기의 구성을 나타내는 블록도이다.
도 6a 내지 6f는 도 5에 도시된 분주기, 명령 및 어드레스 신호 샘플러, 칩 선택신호 샘플러, 첫번째 칩 선택신호 검출기, 명령 및 어드레스 순서부, 및 논-타겟 명령 플래그 신호 발생부 각각의 구성을 나타내는 도면들이다.
도 7a, 7b, 및 8a, 8b는 본 개시에 따른 실시예의 모드 1에서 명령 및 어드레스 발생기의 동작을 설명하기 위한 동작 타이밍도들이다.
도 9 및 10은 본 개시에 따른 실시예의 모드 2에서 명령 및 어드레스 발생기의 동작을 설명하기 위한 동작 타이밍도들이다.
도 11은 본 개시에 따른 실시예의 데이터 종단부 및 데이터 스트로우브 신호 종단부의 구성을 나타내는 것이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 반도체 메모리 장치 및 메모리 시스템을 설명하면 다음과 같다.
도 1은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 도면이다.
도 1을 참조하면, 메모리 시스템(100)은 제어부(10), n개의 제1 반도체 메모리 장치들(M11 ~ M1n)을 포함하는 제1 랭크(R1)를 포함하는 제1 메모리 모듈(12-1), n개의 제2 반도체 메모리 장치들(M21 ~ M2n)을 포함하는 제2 랭크(R2)를 포함하는 제2 메모리 모듈(12-2), 제어부(10), 제1 랭크(R1), 및 제2 랭크(R2)에 공유되어 클럭신호를 전송하는 클럭신호 라인(CKL), 제어부(10)와 제1 랭크(R1) 사이에 연결되어 제1 반전 칩 선택신호(CSB1)를 전송하는 제1 반전 칩 선택신호 라인(CSBL1), 제어부(10)와 제2 랭크(R2) 사이에 연결되어 제2 반전 칩 선택신호(CSB2)를 전송하는 제2 반전 칩 선택신호 라인(CSBL2), 제어부(10), 제1 랭크(R1), 및 제2 랭크(R2) 사이에 공유되어 명령 및 어드레스(CA)를 전송하는 명령 및 어드레스 라인들(CAL), 제어부(10), 제1 랭크(R1), 제2 랭크(R2) 사이에 공유되어 데이터(DATA)를 송수신하는 데이터 라인들(DL), 및 제어부(10), 제1 랭크(R1), 제2 랭크(R2) 사이에 공유되어 데이터 스트로우브 신호(DQS)를 송수신하는 데이터 스트로우브 신호 라인(DQSL)을 포함할 수 있다.
도 1에서, 제1 랭크(R1)와 제2 랭크(R2)가 서로 다른 메모리 모듈들(12-1, 12-2)에 장착되는 예를 도시하였으나, 제1 랭크(R1)와 제2 랭크(R2)는 동일한 메모리 모듈에 장착될 수도 있다. 클럭신호(CK)와 데이터 스트로우브 신호(DQS) 각각은 반전 클럭신호(미도시)와 반전 데이터 스트로우브 신호(미도시)와 함께 전송되는 차동 신호 쌍일 수 있다. 제1 반도체 메모리 장치들(M11 ~ M1n) 각각, 및 제2 반도체 메모리 장치들(M21 ~ M2n) 각각이 8비트의 데이터를 입출력하는 경우, 데이터 라인들(DL)의 총 갯수는 8n개로 구성될 수 있다.
도 2는 본 개시에 따른 실시예의 메모리 시스템의 제어부로부터 반도체 메모리 장치로 인가되는 명령 및 어드레스의 명령 진리표를 나타내는 것으로, 명령 및 어드레스(CA)가 r개의 명령 및 어드레스 라인들(CAL)을 통하여 전송되는 경우를 예로서 나타내는 것이다.
도 1 및 도 2를 참조하면, 제어부(10)는 액티베이트 명령(ACTIVATE)을 인가하기 위하여, 클럭신호(CK)의 첫번째 상승 엣지에서 "로우"레벨의 반전 칩 선택신호(CSB)와 함께 명령 및 어드레스(CA)의 신호들(CA1, CA2)로 "로우"레벨을 인가할 수 있다. 제어부(10)는 라이트 명령(WRITE) 및 논-타겟 라이트 명령(NT_WRITE)을 인가하기 위하여, 클럭신호(CK)의 첫번째 상승 엣지에서 "로우"레벨의 반전 칩 선택신호(CSB)와 함께 명령 및 어드레스(CA)의 신호들(CA1 ~ CA5)로 "하이"레벨, "로우"레벨, "하이"레벨, "하이"레벨, 및 "로우"레벨을 인가하고, 라이트 명령(WRITE)을 인가하기 위하여 클럭신호(CK)의 두번째 상승 엣지에서 "하이"레벨의 반전 칩 선택신호(CSB)를 인가하고, 논-타겟 라이트 명령(NT_WRITE)을 인가하기 위하여 클럭신호(CK)의 두번째 상승 엣지에서 "로우"레벨의 반전 칩 선택신호(CSB)를 인가할 수 있다. 제어부(10)는 리드 명령(READ) 및 논-타겟 리드 명령(READ)을 인가하기 위하여, 클럭신호(CK)의 첫번째 상승 엣지에서 "로우"레벨의 반전 칩 선택신호(CSB)와 함께 명령 및 어드레스(CA)의 신호들(CA1 ~ CA5)로 "하이"레벨, "로우"레벨, "하이"레벨, "하이"레벨, 및 "하이"레벨을 인가하고, 리드 명령(READ)을 인가하기 위하여 클럭신호(CK)의 두번째 상승 엣지에서 "하이"레벨의 반전 칩 선택신호(CSB)를 인가하고, 논-타겟 리드 명령(NT_READ)을 인가하기 위하여 클럭신호(CK)의 두번째 상승 엣지에서 "로우"레벨의 반전 칩 선택신호(CSB)를 인가할 수 있다. 제어부(10)는 모드 설정 명령(MODE REGISTER SET)을 인가하기 위하여, 클럭신호(CK)의 첫번째 상승 엣지에서 "로우"레벨의 반전 칩 선택신호(CSB)와 함께 명령 및 어드레스(CA)의 신호들(CA1 ~ CA5)로 "하이"레벨, "로우"레벨, "하이"레벨, "로우"레벨, 및 "로우"레벨을 인가하고, 클럭신호(CK)의 두번째 상승 엣지에서 "하이"레벨의 반전 칩 선택신호(CSB)를 인가할 수 있다.
제어부(10)는 액티베이트 명령(ACTIVATE)을 인가할 때, "Ⅰ"로 나타낸 부분의 신호들 중 일부 신호들로 로우 어드레스를 인가할 수 있다. 제어부(10)는 라이트 명령(WRITE) 또는 리드 명령(READ)을 인가할 때, "Ⅱ"로 나타낸 부분의 신호들 중 일부 신호들로 컬럼 어드레스를 인가할 수 있다. 제어부(10)는 모드 설정 명령(MODE REGISTER SET)을 인가할 때, "Ⅲ"로 나타낸 부분의 신호들 중 일부의 신호들로 모드 설정 코드를 인가할 수 있다. 도 2에서, "X”로 나타낸 부분의 신호들은 돈 케어(don't care) 상태일 수 있다. 그러나, 제어부(10)가 라이트 명령(WRITE)과 논-타겟 라이트 명령(NT_WRITE)을 함께 인가하고, 리드 명령(READ)과 논-타겟 리드 명령(NT_READ)을 함께 인가하므로, 논-타겟 라이트 명령(NT_WRITE) 및 논-타겟 리드 명령(NT_READ)과 함께 인가되는 "X”로 나타낸 부분의 신호들은 라이트 명령(WRITE) 및 리드 명령(READ)과 함께 인가되는 "Ⅱ"로 나타내는 부분의 신호들과 동일할 수 있다.
제어부(10)는 모드 1(M1)에서, 상술한 명령 진리표에 따라 반전 칩 선택신호(CSB)와 명령 및 어드레스(CA)를 입력할 수 있다. 제어부(10)는 모드 2(M2)에서, 클럭신호(CK)의 두번째 상승 엣지가 아닌 세번째 상승 엣지에서 명령 및 어드레스(CA)를 인가할 수 있다.
도 3a, b는 본 개시에 따른 실시예의 메모리 시스템의 동작을 설명하기 위한 동작 타이밍도들로서, 도 1에 도시된 메모리 시스템(100)의 제1 랭크(R1)가 리드 동작 또는 라이트 동작을 수행하는 타겟 랭크이고, 제2 랭크(R2)가 리드 동작 또는 라이트 동작을 수행하지 않는 논-타겟 랭크인 경우에, 도 1에 도시된 클럭신호(CK), 반전 칩 선택신호들(CSB1, CSB2), 명령 및 어드레스(CA), 데이터(DATA), 데이터 스트로우브 신호(DQS), 및 제1 랭크(R1)에 포함된 복수개의 제1 반도체 메모리 장치들(M11 ~ M1n) 각각의 온-다이 터미네이션 저항(R1 RTT)과 제2 랭크(R2)에 포함된 복수개의 제2 반도체 메모리 장치들(M21 ~ M2n) 각각의 온-다이 터미네이션 저항(R2 RTT)의 값들을 나타내는 것이다. 또한, 복수개의 제1 반도체 메모리 장치들(M11 ~ M1n) 및 복수개의 제2 반도체 메모리 장치들(M21 ~ M2n) 각각이 모드 1(M1)으로 설정되고, 라이트 레이턴스(WL), 리드 레이턴시(RL), 및 버스트 길이(BL)의 값들이 각각 p, q, k로 설정되고, 온-다이 터미네이션 온 라이트 레이턴시(ODTLon_WR), 온-다이 터미네이션 오프 라이트 레이턴시(ODTLoff_WR), 온-다이 터미네이션 온 리드 레이턴시(ODTLon_RD), 및 온-다이 터미네이션 오프 리드 레이턴시(ODTLoff_RD)의 값들은 각각 i, j, i', j'로 설정된 경우의 동작 타이밍도를 나타내는 것이다. 도 3a는 라이트 명령이 인가되는 경우의 동작 타이밍도를, 도 3b는 리드 명령이 인가되는 경우의 동작 타이밍도를 나타내는 것이다.
도 1 내지 3a를 참조하면, 제어부(10)가 제1 랭크(R1)로 액티베이트 명령(ACTIVATE)을 인가하고, 제1 소정 시간(tRCD) 후에 제1 랭크(R1)로 라이트 명령(WRITE)을 인가하고, 제2 랭크(R2)로 논-타겟 라이트 명령(NT_WRITE)을 인가할 수 있다. 또한, 제어부(10)는 명령 및 어드레스(CA_2S)를 인가한 후, 라이트 레이턴시(WL)의 값인 p에 해당하는 클럭 사이클 후에 버스트 길이(BL)의 값인 k에 해당하는 갯수의 데이터(DQ1 ~ DQk)를 데이터 스트로우브 신호(DQS)의 센터에 정렬되게 순차적으로 출력할 수 있다.
제1 랭크(R1)에 포함된 복수개의 제1 반도체 메모리 장치들(M11 ~ M1n) 각각은 라이트 명령(WRITE)이 인가되면, 제1 반도체 메모리 장치들(M11 ~ M1n) 각각의 데이터 단자들(미도시) 및 데이터 스트로우브 신호 단자들(미도시) 각각에 연결된 온-다이 터미네이션 저항(R1 RTT)을 제1 값(RTT_P)으로부터 제2 값(RTT_WR)으로 변경할 수 있다. 제2 랭크(R2)에 포함된 복수개의 제2 반도체 메모리 장치들(M21 ~ M2n) 각각은 논-타겟 라이트 명령(NT_WRITE)이 인가되면, 제2 반도체 메모리 장치들(M21 ~ M2n) 각각의 데이터 단자들(미도시) 및 데이터 스트로우브 신호 단자들(미도시) 각각에 연결된 온-다이 터미네이션 저항(R2 RTT)을 제1 값(RTT_P)으로부터 제3 값(RTT_N_WR)으로 변경할 수 있다. 제1 값(RTT_P)은 기본적으로 제공되도록 설정된 온-다이 터미네이션 저항(RTT)의 값일 수 있다. 제2 값(RTT_WR)은 라이트 명령(WRITE)이 인가될 때 제공되도록 설정된 온-다이 터미네이션 저항(RTT)의 값일 수 있다. 제3 값(RTT_N_WR)은 논-타겟 라이트 명령(NT_WRITE)가 인가될 때 제공되도록 설정된 온-다이 터미네이션 저항(RTT)의 값일 수 있다. 제1 랭크(R1)에 포함된 복수개의 제1 반도체 메모리 장치들(M11 ~ M1n) 각각은 명령 및 어드레스(CA_2S)가 인가되고, 온-다이 터미네이션 온 라이트 레이턴시(ODTLon_WR)의 값인 i에 해당하는 클럭 사이클까지 제1 값(RTT_P)을 가지는 온-다이 터미네이션 저항(RTT)을 제공하고, 제2 소정 시간(x) 동안 제1 값(RTT_P)으로부터 제2 값(RTT_WR) (제2 랭크(R2)에 포함된 복수개의 제2 반도체 메모리 장치들(M21 ~ M2n) 각각의 경우, 제3 값(RTT_N_WR))으로 변경하고, 온-다이 터미네이션 오프 라이트 레이턴시(ODTLoff_WR)의 값인 j에 해당하는 클럭 사이클까지 제2 값(RTT_WR) (제2 랭크(R2)에 포함된 복수개의 제2 반도체 메모리 장치들(M21 ~ M2n) 각각의 경우, 제3 값(RTT_N_WR))을 가지는 온-다이 터미네이션 저항(RTT)을 제공할 수 있다. 또한, 제1 랭크(R1)에 포함된 복수개의 제1 반도체 메모리 장치들(M11 ~ M1n) 각각은 온-다이 터미네이션 오프 라이트 레이턴시(ODTLoff_WR)의 값인 j에 해당하는 클럭 사이클 후에 제3 소정 시간(y) 동안 제2 값(RTT_WR) (제2 랭크(R2)에 포함된 복수개의 제2 반도체 메모리 장치들(M21 ~ M2n) 각각의 경우, 제3 값(RTT_N_WR))으로부터 제1 값(RTT_P)으로 변경할 수 있다. 온-다이 터미네이션 온 라이트 레이턴시(ODTLon_WR)의 값 및 온-다이 터미네이션 오프 라이트 레이턴시(ODTLoff_WR)의 값은 라이트 레이턴시(WL)의 값 및 버스트 길이(BL)의 값에 따라 설정된 값들을 가질 수 있으며, 모드 설정 명령과 함께 인가되는 모드 설정 코드에 의해서 설정될 수 있다.
도 1 내지 3b를 참조하면, 제어부(10)는 제1 랭크(R1)로 액티베이트 명령(ACTIVATE)을 인가하고, 제1 소정 시간(tRCD) 후에 제1 랭크(R1)로 리드 명령(READ)을 인가하고, 제2 랭크(R2)로 논-타겟 리드 명령(NT_READ)을 인가할 수 있다.
제1 랭크(R1)에 포함된 복수개의 제1 반도체 메모리 장치들(M11 ~ M1n) 각각은 리드 명령(READ)이 인가되면, 리드 레이턴시(RL)의 값인 q에 해당하는 클럭 사이클 후에 버스트 길이(BL)의 값인 k에 해당하는 갯수의 데이터(DQ1 ~ DQk)를 데이터 스트로우브 신호(DQS)의 엣지에 정렬되게 출력할 수 있다. 또한, 제1 랭크(R1)에 포함된 복수개의 제1 반도체 메모리 장치들(M11 ~ M1n) 각각은 리드 명령(READ)이 인가되면, 제1 반도체 메모리 장치들(M11 ~ M1n) 각각의 데이터 단자들(미도시) 및 데이터 스트로우브 신호 단자들(미도시) 각각에 연결된 온-다이 터미네이션 저항(R1 RTT)을 제1 값(RTT_P)으로부터 제4 값(RTT_RD)으로 변경할 수 있다. 제2 랭크(R2)에 포함된 복수개의 제2 반도체 메모리 장치들(M21 ~ M2n) 각각은 논-타겟 리드 명령(NT_READ)이 인가되면, 제2 반도체 메모리 장치들(M21 ~ M2n) 각각의 데이터 단자들(미도시) 및 데이터 스트로우브 신호 단자들(미도시) 각각에 연결된 온-다이 터미네이션 저항(R2 RTT)을 제1 값(RTT_P)으로부터 제5 값(RTT_N_RD)으로 변경할 수 있다. 제4 값(RTT_RD)은 리드 명령(READ)이 인가될 때 제공되도록 설정된 온-다이 터미네이션 저항(R2 RTT)의 값일 수 있다. 제4 값(RTT_RD)은 데이터 단자들(미도시) 및 데이터 스트로우브 신호 단자들(미도시) 각각에 온-다이 터미네이션 저항(R2 RTT)이 연결되지 않는 하이-임피던스 상태를 의미할 수 있다. 제5 값(RTT_N_RD)은 논-타겟 리드 명령(NT_READ)가 인가될 때 제공되도록 설정된 온-다이 터미네이션 저항(R2 RTT)의 값일 수 있다. 제1 랭크(R1)에 포함된 복수개의 제1 반도체 메모리 장치들(M11 ~ M1n) 각각은 온-다이 터미네이션 온 리드 레이턴시(ODTLon_RD)의 값인 i'에 해당하는 클럭 사이클까지 제1 값(RTT_P)을 가지는 온-다이 터미네이션 저항(R2 RTT)을 제공하고, 제4 소정 시간(x') 동안 제1 값(RTT_P)으로부터 제4 값(RTT_RD) (제2 랭크(R2)에 포함된 복수개의 제2 반도체 메모리 장치들(M21 ~ M2n) 각각의 경우, 제5 값(RTT_N_RD))으로 변경하고, 온-다이 터미네이션 오프 리드 레이턴시(ODTLoff_RD)의 값인 j'에 해당하는 클럭 사이클까지 제4 값(RTT_RD) (제2 랭크(R2)에 포함된 복수개의 제2 반도체 메모리 장치들(M21 ~ M2n) 각각의 경우, 제5 값(RTT_N_RD))을 가지는 온-다이 터미네이션 저항(R2 RTT)을 제공할 수 있다. 또한, 제1 랭크(R1)에 포함된 복수개의 제1 반도체 메모리 장치들(M11 ~ M1n) 각각은 온-다이 터미네이션 오프 리드 레이턴시(ODTLoff_RD)의 값인 j'에 해당하는 클럭 사이클 후에 제5 소정 시간(y') 동안 제4 값(RTT_RD) (제2 랭크(R2)에 포함된 복수개의 제2 반도체 메모리 장치들(M21 ~ M2n) 각각의 경우, 제5 값(RTT_N_RD))으로부터 제1 값(RTT_P)으로 변경할 수 있다. 온-다이 터미네이션 온 리드 레이턴시(ODTLon_RD)의 값 및 온-다이 터미네이션 오프 리드 레이턴시(ODTLoff_RD)의 값은 리드 레이턴시(RL)의 값 및 버스트 길이(BL)의 값에 따라 설정된 값들을 가질 수 있으며, 모드 설정 명령과 함께 인가되는 모드 설정 코드에 의해서 설정될 수 있다.
도 4는 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 반도체 메모리 장치(200)는 내부 클럭신호 발생부(20), 명령 및 어드레스 발생기(22), 모드 설정 레지스터(24), 레이턴시 제어신호 발생부(26), 로우 어드레스 발생기(28), 컬럼 어드레스 발생기(30), 로우 디코더(32), 컬럼 디코더(34), 메모리 셀 어레이(36), 데이터 리드부(38), 데이터 라이트부(40), 온-다이 터미네이션(ODT) 제어부(42), 데이터(DQ) 종단부(44-1), 및 데이터 스트로우브 신호(DQS) 종단부(44-2)를 포함할 수 있다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
내부 클럭신호 발생부(20)는 외부로부터 인가되는 클럭신호(CK)를 입력하여 클럭신호(CK)에 동기된 내부 클럭신호(ICK) 를 발생할 수 있다.
명령 및 어드레스 발생기(22)는 모드 신호(MODE)에 따라 상술한 도 2의 명령 진리표에 따라 입력되는 클럭신호(CK), 반전 칩 선택신호(CSB), 및 명령 및 어드레스(CA)를 입력하여 명령 및 어드레스(CA) 중 명령 신호를 디코딩하여 모드 설정 명령(MRS), 액티브 명령(ACT), 라이트 명령(WR), 리드 명령(RD), 논-타겟 라이트 명령(NT_WR), 또는 논-타겟 리드 명령(NT_RD)를 발생하고, 명령 및 어드레스(CA) 중 어드레스 신호를 로우 어드레스(RA), 컬럼 어드레스(CA), 또는 모드 설정 코드(OPC)로 발생할 수 있다.
모드 설정 레지스터(24)는 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 수신하고, 모드 설정 코드(OPC)에 따라 라이트 레이턴시(WL), 리드 레이턴시(RL), 및 버스트 길이(BL)의 값들, 온-다이 터미네이션 저항의 값을 설정하기 위한 온-다이 터미네이션 코드(ODTC), 및 모드 신호(MODE)를 설정할 수 있다. 예를 들면, 온-다이 터미네이션 코드(ODTC)는 상술한 제1 값(RTT_P), 제2 값(RTT_WR), 제3 값(RTT_N_WR), 제4 값(RTT_RD), 및 제5 값(RTT_N_RD)을 설정하기 위한 값일 수 있다. 모드 신호(MODE)는 모드 1(M1)과 모드 2(M2)를 설정하기 위한 신호일 수 있다. 또한, 도시하지는 않았지만, 모드 설정 레지스터(24)는 모드 설정 코드(OPC)에 따라 온-다이 터미네이션 온 라이트 레이턴시(ODTLon_WR), 온-다이 터미네이션 오프 라이트 레이턴시(ODTLoff_WR), 온-다이 터미네이션 온 리드 레이턴시(ODTLon_RD), 및 온-다이 터미네이션 오프 리드 레이턴시(ODTLoff_RD)의 값들을 설정할 수 있다.
레이턴시 제어신호 발생부(26)는 라이트 명령(WR)이 발생되면, 내부 클럭신호(ICK)에 응답하여 라이트 레이턴시(WL)의 값에 해당하는 클럭 사이클만큼 지연된 후 활성화되고, 버스트 길이(BL)의 값에 해당하는 클럭 사이클만큼 지연된 후 비활성화되는 라이트 레이턴시 제어신호(WRLC)를 발생하고, 리드 명령(RD)이 발생되면, 내부 클럭신호(ICK)에 응답하여 리드 레이턴시(RL)의 값에 해당하는 클럭 사이클만큼 지연된 후 활성화되고, 버스트 길이(BL)의 값에 해당하는 클럭 사이클만큼 지연된 후 비활성화되는 리드 레이턴시 제어신호(RDLC)를 발생할 수 있다. 라이트 레이턴시 제어신호(WRLC) 및 리드 레이턴시 제어신호(RDLC)는 활성화 기간의 전, 후로 소정의 마아진을 가지고 발생될 수 있다. 또한, 레이턴시 제어신호 발생부(26)는 라이트 명령(WR) 또는 논-타겟 라이트 명령(NT_WR)이 발생되면, 온-다이 터미네이션 온 라이트 레이턴시(ODTLon_WR)의 값에 해당하는 사이클 만큼 지연된 후 활성화되고, 온-다이 터미네이션 오프 라이트 레이턴시(ODTLoff_WR)의 값에 해당하는 사이클 만큼 지연된 후 비활성화되는 온-다이 터미네이션 레이턴시 제어신호(ODTLC)를 발생하고, 리드 명령(RD) 또는 논-타겟 리드 명령(NT_RD)이 발생되면, 온-다이 터미네이션 온 리드 레이턴시(ODTLon_RD)의 값에 해당하는 사이클 만큼 지연된 후 활성화되고, 온-다이 터미네이션 오프 리드 레이턴시(ODTLoff_RD)의 값에 해당하는 사이클 만큼 지연된 후 비활성화되는 온-다이 터미네이션 레이턴시 제어신호(ODTLC)를 발생할 수 있다.
로우 어드레스 발생기(28)는 로우 어드레스(RA)를 입력하여 로우 어드레스 신호(ra)를 발생할 수 있다.
컬럼 어드레스 발생기(30)는 컬럼 어드레스(CA)를 입력하여 버스트 길이(BL)의 값에 해당하는 갯수 만큼의 컬럼 어드레스 신호(ca)를 발생할 수 있다.
로우 디코더(32)는 로우 어드레스 신호(ra)를 디코딩하여 워드 라인 선택신호들(wl) 중 하나를 선택할 수 있다.
컬럼 디코더(34)는 컬럼 어드레스 신호(ca)를 디코딩하여 컬럼 선택신호들(csl) 중 하나를 선택할 수 있다.
메모리 셀 어레이(36)는 선택된 하나의 워드 라인 선택신호(wl)과 선택된 하나의 컬럼 선택신호(csl)에 의해서 선택된 메모리 셀들(미도시)로/로부터 데이터를 라이트/리드할 수 있다.
데이터 리드부(38)는 선택된 메모리 셀들로부터 리드되는 데이터를 수신하고, 리드 레이턴시 제어신호(RDLC)의 활성화 기간 동안 내부 클럭신호(ICK0)에 응답하여 발생되는 데이터 스트로우브 신호(DQS)의 엣지에 정렬되게 데이터(DQ)를 순차적으로 출력할 수 있다.
데이터 라이트부(40)는 라이트 레이턴시 제어신호(WRLC)의 활성화 기간 동안 외부로부터 입력되는 데이터 스트로우브 신호(DQS)의 센터에 정렬되게 입력되는 데이터(DQ)를 순차적으로 입력하고, 내부 클럭신호(ICK0)에 응답하여 데이터를 메모리 셀 어레이(36)로 순차적으로 출력할 수 있다.
ODT 제어부(42)는 라이트 명령(WR), 논-타겟 라이트 명령(NT_WR), 리드 명령(RD), 및 논-타겟 리드 명령(NT_RD)이 발생되면, 온-다이 터미네이션 레이턴시 제어신호(ODTLC)에 응답하여 라이트 명령(WR), 논-타겟 라이트 명령(NT_WR), 리드 명령(RD), 및 논-타겟 리드 명령(NT_RD)에 해당하는 온-다이 터미네이션 저항의 값들인 제2 값(RTT_WR), 제3 값(RTT_N_WR), 제4 값(RTT_RD), 및 제5 값(RTT_N_RD)으로 변경하기 위한 온-다이 터미네이션 코드(ODTC)를 저항 가변 코드(RTTc)로 출력할 수 있다.
DQ 종단부(44-1)는 저항 가변 코드(RTTc)에 응답하여 데이터(DQ) 단자들(미도시)로 인가되는 온-다이 터미네이션 저항을 변경할 수 있다.
DQS 종단부(44-2)는 저항 가변 코드(RTTc)에 응답하여 데이터 스트로우브 신호(DQS) 단자들(미도시)로 인가되는 온-다이 터미네이션 저항을 변경할 수 있다.
도 5는 본 개시에 따른 실시예의 명령 및 어드레스 발생기의 구성을 나타내는 상세 블록도로서, 명령 및 어드레스 발생기(22)는 클럭신호 버퍼(50), 반전 칩 선택신호 버퍼(52), 명령 및 어드레스 버퍼(54), 분주기(56), 칩 선택신호 샘플러(58), 명령 및 어드레스 샘플러(60), 첫번째 칩 선택신호 검출기(62), 명령 및 어드레스 순서부(64), 논-타겟 명령 플래그 신호 발생부(66), 및 명령 디코더 및 어드레스 발생부(68)를 포함할 수 있다.
도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
클럭신호 버퍼(50)는 클럭신호(CK)를 버퍼하여 버퍼된 클럭신호(ck)를 발생할 수 있다.
칩 선택신호 버퍼(52)는 반전 칩 선택신호(CSB)를 버퍼하고 반전하여 버퍼된 칩 선택신호(cs)를 발생할 수 있다.
명령 및 어드레스 버퍼(54)는 명령 및 어드레스(CA)를 버퍼하여 버퍼된 명령 및 어드레스(ca)를 발생할 수 있다.
분주기(56)는 모드 신호(MODE)가 모드 1(M1)으로 설정되면 클럭신호(ck)를 2분주하고, 모드 2(M2)로 설정되면, 클럭신호(ck)를 4분주하여 서로 180도의 위상 차를 가지는 제1 클럭신호(ck0) 및 제2 클럭신호(ck180)를 발생할 수 있다. 분주기(56)로부터 출력되는 제1 클럭신호(ck0)의 위상이 제2 클럭신호(ck180)의 위상보다 앞서서 발생될 수 있다. 그러나, 분주기(56)의 동작의 불확실성(uncertainty)으로 인하여, 분주기(56)로부터 출력되는 제2 클럭신호(ck180)가 제1 클럭신호(ck0)의 위상보다 앞서서 발생될 수 있다.
칩 선택신호 샘플러(58)는 제1 클럭신호(ck0)의 위상이 제2 클럭신호(ck180)의 위상보다 앞서서 발생되면, 제1 클럭신호(ck0)에 응답하여 버퍼된 칩 선택신호(cs)를 제1 칩 선택신호(cs_e)로 발생하고, 제2 클럭신호(ck180)에 응답하여 버퍼된 칩 선택신호(cs)를 제2 칩 선택신호(cs_o)로 발생하고, 제2 클럭신호(ck180)에 응답하여 제1 칩 선택신호(cs_e)를 제3 칩 선택신호(cs_eo)로 발생할 수 있다. 칩 선택신호 샘플러(58)는 제2 클럭신호(ck180)의 위상이 제1 클럭신호(ck0)의 위상보다 앞서서 발생되면, 제2 클럭신호(ck180)에 응답하여 버퍼된 칩 선택신호(cs)를 제2 칩 선택신호(cs_o)로 발생하고, 제1 클럭신호(ck0)에 응답하여 버퍼된 칩 선택신호(cs)를 제1 칩 선택신호(cs_e)로 발생하고, 제1 클럭신호(ck0)에 응답하여 제2 칩 선택신호(cs_o)를 제4 칩 선택신호(cs_oe)로 발생할 수 있다.
명령 및 어드레스 샘플러(60)는 제1 클럭신호(ck0)의 위상이 제2 클럭신호(ck180)의 위상보다 앞서서 발생되면, 제1 클럭신호(ck0)에 응답하여 버퍼된 명령 및 어드레스(ca)를 제1 명령 및 어드레스(ca_e)로 발생하고, 제2 클럭신호(ck180)에 응답하여 버퍼된 명령 및 어드레스(ca)를 제2 명령 및 어드레스(ca_o)로 발생할 수 있다. 명령 및 어드레스 샘플러(60)는 제2 클럭신호(ck180)의 위상이 제1 클럭신호(ck0)의 위상보다 앞서서 발생되면, 제2 클럭신호(ck180)에 응답하여 버퍼된 명령 및 어드레스(ca)를 제2 명령 및 어드레스(ca_o)로 발생하고, 제1 클럭신호(ck0)에 응답하여 버퍼된 명령 및 어드레스(ca)를 제1 명령 및 어드레스(cs_e)로 발생할 수 있다.
첫번째 칩 선택신호 검출기(62)는 제1 클럭신호(ck0)의 위상이 제2 클럭신호(ck180)의 위상보다 앞서서 발생되면, 제1 클럭신호(ck0)에 응답하여 제1 칩 선택신호(cs_e)를 제1 선택신호(pcs_e_sel)로 발생하고, 제2 클럭신호(ck180)에 응답하여 제3 칩 선택신호(cs_eo)를 제3 선택신호(pcs_eo_sel)로 발생할 수 있다. 첫번째 칩 선택신호 검출기(62)는 제2 클럭신호(ck180)의 위상이 제1 클럭신호(ck0)의 위상보다 앞서서 발생되면, 제2 클럭신호(ck180)에 응답하여 제2 칩 선택신호(cs_o)를 제2 선택신호(pcs_o_sel)로 발생하고, 제1 클럭신호(ck0)에 응답하여 제4 칩 선택신호(cs_oe)를 제4 선택신호(pcs_oe_sel)로 발생할 수 있다.
명령 및 어드레스 순서부(64)는 제1 클럭신호(ck0)의 위상이 제2 클럭신호(ck180)의 위상보다 앞서서 발생되면, 제1 선택신호(pcs_e_sel)에 응답하여 제1 명령 및 어드레스(ca_e)를 제1 내부 명령 및 어드레스(ca_f)로 발생하고, 제3 선택신호(pcs_eo_sel)에 응답하여 제2 명령 및 어드레스(ca_o)를 제2 내부 명령 및 어드레스(ca_s)로 발생할 수 있다. 명령 및 어드레스 순서부(64)는 제2 클럭신호(ck180)의 위상이 제1 클럭신호(ck0)의 위상보다 앞서서 발생되면, 제2 선택신호(pcs_o_sel)에 응답하여 제2 명령 및 어드레스(ca_o)를 제1 내부 명령 및 어드레스(ca_f)로 발생하고, 제4 선택신호(pcs_oe_sel)에 응답하여 제1 명령 및 어드레스(ca_e)를 제2 내부 명령 및 어드레스(ca_s)로 발생할 수 있다.
논-타겟 플래그 신호 발생부(66)는 제1 칩 선택신호(cs_e) 및 제2 칩 선택신호(cs_o)를 조합하여 논-타겟 플래그 신호(nt_flag)를 발생할 수 있다.
명령 디코더 및 어드레스 발생부(68)는 논-타겟 플래그 신호(nt_flag)가 비활성화되면, 제1 내부 명령 및 어드레스(ca_f) 및 제2 내부 명령 및 어드레스(ca_s) 중 명령 신호를 디코딩하여 모드 설정 명령(MRS), 액티브 명령(ACT), 라이트 명령(WR), 및 리드 명령(RD)을 발생하고, 제1 내부 명령 및 어드레스(ca_f) 및 제2 내부 명령 및 어드레스(ca_s) 중 어드레스 신호를 로우 어드레스(RA) 또는 컬럼 어드레스(CA)로 발생할 수 있다. 명령 디코더 및 어드레스 발생부(68)는 논-타겟 플래그 신호(nt_flag)가 활성화되면, 논-타겟 라이트 명령(NT_WR), 및 논-타겟 리드 명령(NT_RD)을 발생할 수 있다. 타겟 명령은 라이트 명령(WR) 및 리드 명령(RD)을 포함하고, 논-타겟 명령은 논-타겟 라이트 명령(NT_WR) 및 논-타겟 리드 명령(NT_RD)를 포함할 수 있다.
따라서, 도 5에 도시된 실시예의 명령 및 어드레스 발생기(22)는 분주기(56)의 동작의 불확실성으로 인해 제2 클럭신호(ck180)가 제1 클럭신호(ck0)의 위상보다 앞서서 발생되는 경우에도 정확하게 동작할 수 있다.
그러나, 도 5에 도시된 분주기(56)가 제1 클럭신호(ck0)의 위상이 제2 클럭신호(ck180)의 위상보다 항상 앞서서 정확하게 발생되도록 동작한다면, 칩 선택신호 샘플러(58), 명령 및 어드레스 샘플러(60), 첫번째 칩 선택신호 검출기(62), 및 명령 및 어드레스 순서부(64)는 제2 클럭신호(ck180)의 위상이 제1 클럭신호(ck0)의 위상보다 앞서서 발생되는 경우의 기능을 수행할 필요가 없다.
도 6a는 본 개시에 따른 실시예의 분주기(56)의 구성을 나타내는 것으로, 분주기(56)는 제1, 제2 플립플롭들(FF1, FF2) 및 선택기(56-1)을 포함할 수 있다.
도 6a를 참조하면, 제1 플립플롭(FF1)은 버퍼된 클럭신호(ck)에 응답하여 2분주된 클럭신호(ck0(1/2)) 및 반전 클럭신호(ck180(1/2))을 발생하고, 제2 플립플롭(FF1)은 2분주된 클럭신호(ck0(1/2))에 응답하여 4분주된 클럭신호 (ck0(1/4)) 및 반전 클럭신호(ck180(1/4))를 발생할 수 있다. 선택기(56-1)는 모드 신호(MODE)가 모드 1(M1)으로 설정되면, 2분주된 클럭신호들(ck0(1/2), ck180(1/2))을 제1 및 제2 클럭신호들(ck0, ck180)로 발생하고, 모드 2(M2)로 설정되면, 4분주된 클럭신호들(ck0(1/4), ck180(1/4))을 제1 및 제2 클럭신호들(ck0, ck180)로 발생할 수 있다.
도 6b는 본 개시에 따른 실시예의 칩 선택신호 샘플러(58)의 구성을 나타내는 것으로, 칩 선택신호 샘플러(58)는 제3 내지 제6 플립플롭들(FF3 ~ FF6)를 포함할 수 있다.
도 6b를 참조하면, 제3 플립플롭(FF3)은 제1 클럭신호(ck0)의 상승 엣지에서 버퍼된 칩 선택신호(cs)를 제1 칩 선택신호(cs_e)로 출력할 수 있다. 제4 플립플롭(FF4)은 제2 클럭신호(ck180)의 상승 엣지에서 버퍼된 칩 선택신호(cs)를 제2 칩 선택신호(cs_o)로 출력할 수 있다. 제5 플립플롭(FF5)은 제2 클럭신호(ck180)의 상승 엣지에서 제1 칩 선택신호(cs_e)를 제3 칩 선택신호(cs_eo)로 출력할 수 있다. 제6 플립플롭(FF6)는 제1 클럭신호(ck0)의 상승 엣지에서 제2 칩 선택신호(cs_o)를 제4 칩 선택신호(cs_oe)로 출력할 수 있다. 또한, 제4 내지 제6 플립플롭들(FF3 ~ FF6)은 반전 제1 칩 선택신호(cs_eb), 반전 제2 칩 선택신호(cs_ob), 반전 제3 칩 선택신호(cs_eob), 및 반전 제4 칩 선택신호(cs_oeb)를 각각 발생할 수 있다.
도 6c는 본 개시에 따른 실시예의 명령 및 어드레스 샘플러(60)의 구성을 나타내는 것으로, 명령 및 어드레스 샘플러(60)는 제7 및 제8 플립플롭들(FF7, FF8)을 포함할 수 있다.
도 6c를 참조하면, 제7 플립플롭(FF7)은 제1 클럭신호(ck0)의 상승 엣지에서 버퍼된 명령 및 어드레스(ca)를 제1 명령 및 어드레스(ca_e)로 출력할 수 있다. 제8 플립플롭(FF8)은 제2 클럭신호(ck180)의 상승 엣지에서 버퍼된 명령 및 어드레스(ca)를 제2 명령 및 어드레스(ca_o)로 출력할 수 있다.
도 6d는 본 개시에 따른 실시예의 첫번째 칩 선택신호 검출기(62)의 구성을 나타내는 것으로, 첫번째 칩 선택신호 검출기(62)는 제1 내지 제4 논리 게이트들(G1 ~ G4)을 포함할 수 있다. 논리 게이트들(G1 ~ G4) 각각은 NAND게이트들(NA1 ~ NA4) 각각과 인버터들(I1 ~ I4) 각각을 포함할 수 있다.
도 6d를 참조하면, 제1 논리 게이트(G1)는 제1 클럭신호(ck0), 제1 칩 선택신호(cs_e), 및 반전 제2 칩 선택신호(cs_ob)가 모두 "하이"레벨인 경우에 "하이"레벨의 제1 선택신호(pcs_e_sel)를 발생할 수 있다. 제2 논리 게이트(G2)는 제1 클럭신호(ck0), 반전 제3 칩 선택신호(cs_eob), 및 제4 칩 선택신호(cs_oe)가 모두 "하이"레벨인 경우에 "하이"레벨의 제4 선택신호(pcs_oe_sel)를 발생할 수 있다. 제3 논리 게이트(G3)는 제2 클럭신호(ck180), 제2 칩 선택신호(cs_o), 및 반전 제1 칩 선택신호(cs_eb)가 모두 "하이"레벨인 경우에 "하이"레벨의 제2 선택신호(pcs_o_sel)를 발생할 수 있다. 제4 논리 게이트(G4)는 제2 클럭신호(ck180), 반전 제4 칩 선택신호(cs_oeb), 및 제3 칩 선택신호(cs_eo)가 모두 "하이"레벨인 경우에 "하이"레벨의 제3 선택신호(pcs_eo_sel)를 발생할 수 있다.
도 6e는 본 개시에 따른 실시예의 명령 및 어드레스 순서부(64)의 구성을 나타내는 것으로, 명령 및 어드레스 순서부(64)는 스위치들(SW1 ~ SW4)를 포함할 수 있다.
도 6e를 참조하면, 스위치(SW1)는 제1 선택신호(pcs_e_sel)에 응답하여 제1 명령 및 어드레스(ca_e)를 제1 내부 명령 및 어드레스(ca_f)로 출력할 수 있다. 스위치(SW2)는 제2 선택신호(pcs_o_sel)에 응답하여 제2 명령 및 어드레스(ca_o)를 제1 내부 명령 및 어드레스(ca_f)로 출력할 수 있다. 스위치(SW3)는 제4 선택신호(pcs_oe_sel)에 응답하여 제1 명령 및 어드레스(ca_e)를 제2 내부 명령 및 어드레스(ca_s)로 출력할 수 있다. 스위치(SW4)는 제3 선택신호(pcs_eo_sel)에 응답하여 제2 명령 및 어드레스(ca_o)를 제2 내부 명령 및 어드레스(ca_s)로 출력할 수 있다.
도 6f는 본 개시에 따른 실시예의 논-타겟 플래그 신호 발생부(66)의 구성을 나타내는 것으로, 논-타겟 플래그 신호 발생부(66)는 제5 논리 게이트(G5)를 포함할 수 있다. 논리 게이트(G5)는 NAND 게이트(ND5) 및 인버터(I5)를 포함할 수 있다.
도 6f를 참조하면, NAND 게이트(ND5) 및 인버터(I5)는 제1 칩 선택신호(cs_e) 및 제2 칩 선택신호(cs_o)가 모두 "하이"레벨이면 "하이"레벨의 논-타겟 플래그 신호(nt_flag)를 발생할 수 있다.
도 6a 내지 6f는 분주기(56)의 동작의 불확실성으로 인해 제2 클럭신호(ck180)가 제1 클럭신호(ck0)의 위상보다 앞서서 발생되는 경우에도 정확하게 동작할 수 있다. 그러나, 도 5에 도시된 분주기(56)가 제1 클럭신호(ck0)의 위상이 제2 클럭신호(ck180)의 위상보다 항상 앞서서 정확하게 발생되도록 동작한다면, 명령 및 어드레스 발생기(22)는 도 6b에 도시된 제6 플립플롭(FF6)을 포함하지 않고, 도 6d에 도시된 제2 및 제3 논리게이트들(G2, G3)을 포함하지 않고, 도 6e에 도시된 스위치들(SW2, SW3)을 포함하지 않고 구성될 수 있다.
도 7a 및 7b는 본 개시에 따른 실시예들의 모드 1(M1)에서 라이트 명령 또는 리드 명령이 인가되는 경우의 명령 및 어드레스 발생기의 동작을 설명하기 위한 동작 타이밍도들이다. 도 7a는 분주기(56)로부터 출력되는 제2 클럭신호(ck180)의 상승 엣지가 제1 클럭신호(ck0)의 상승 엣지보다 앞서서 발생되는 경우의 동작을, 도 7b는 제1 클럭신호(ck0)의 상승 엣지가 제2 클럭신호(ck180)의 상승 엣지보다 앞서서 발생되는 경우의 동작을 나타내는 동작 타이밍도들이다.
도 5, 도 6a 내지 6f, 및 도 7a를 참조하면, 칩 선택신호 버퍼(52)는 "로우"레벨의 반전 칩 선택신호(CSB)를 반전하고 버퍼하여 "하이"레벨의 버퍼된 칩 선택신호(cs)를 발생할 수 있다. 제8 플립플롭(FF8)은 제2 클럭신호(ck180)의 상승 엣지에서 명령 및 어드레스(CA_F)를 래치하여 제2 명령 및 어드레스(ca_o)를 발생하고, 제7 플립플롭(FF7)은 제1 클럭신호(ck0)의 상승 엣지에서 명령 및 어드레스(CA_S)를 래치하여 제1 명령 및 어드레스(ca_e)를 발생할 수 있다. 제4 플립플롭(FF4)은 제2 클럭신호(ck180)의 상승 엣지에서 "하이"레벨의 버퍼된 칩 선택신호(cs)를 래치하여 "하이"레벨의 제2 칩 선택신호(cs_o)를 발생할 수 있다. 제6 플립플롭(FF6)은 제1 클럭신호(ck0)의 상승 엣지에서 "하이"레벨의 제2 칩 선택신호(cs_o)를 래치하여 "하이"레벨의 제4 칩 선택신호(cs_oe)를 발생할 수 있다. 제3 및 제5 플립플롭들(FF3, FF5)은 "로우"레벨의 제1 칩 선택신호(cs_e) 및 제3 칩 선택신호(cs_eo)를 발생할 수 있다. 제3 논리 게이트(G3)는 모두 "하이"레벨인 제2 클럭신호(ck180), 제2 칩 선택신호(cs_o), 및 반전 제1 칩 선택신호(cs_eb)를 논리곱하여 "하이"레벨의 제2 선택신호(pcs_o_sel)를 발생할 수 있다. 제1 논리 게이트(G1)는 모두 "하이"레벨인 제1 클럭신호(ck0), 반전 제3 칩 선택신호(cs_eob), 및 제4 칩 선택신호(cs_oe)를 논리곱하여 "하이"레벨의 제4 선택신호(pcs_oe_sel)을 발생할 수 있다. 스위치(SW2)는 "하이"레벨의 제2 선택신호(pcs_o_sel)에 응답하여 온되어 제2 명령 및 어드레스(ca_o)를 제1 내부 명령 및 어드레스(ca_f)로 출력하고, 스위치(SW3)는 "하이"레벨의 제4 선택신호(pcs_oe_sel)에 응답하여 온되어 제1 명령 및 어드레스(ca_e)를 제2 내부 명령 및 어드레스(ca_s)로 출력할 수 있다. 제5 논리 게이트(G5)는 "로우"레벨의 제1 칩 선택신호(cs_e) 및 "하이"레벨의 제2 칩 선택신호(cs_o)를 논리곱하여 "로우"레벨의 논-타겟 플래그 신호(nt_flag)를 발생할 수 있다.
도 5, 도 6a 내지 6f, 및 도 7b를 참조하면, 도 7a와 달리, 제7 플립플롭(FF7)이 명령 및 어드레스(CA_F)를 제1 명령 및 어드레스(ca_e)로 발생하고, 제8 플립플롭(FF8)이 명령 및 어드레스(CA_S)를 제2 명령 및 어드레스(ca_o)로 발생할 수 있다. 제3 플립플롭(FF3)은 "하이"레벨의 제1 칩 선택신호(cs_e)를 발생할 수 있다. 제5 플립플롭(FF5)은 "하이"레벨의 제3 칩 선택신호(cs_eo)를 발생할 수 있다. 제4 및 제6 플립플롭들(FF4, FF6)은 "로우"레벨의 제2 칩 선택신호(cs_o) 및 제4 칩 선택신호(cs_oe)를 발생할 수 있다. 제1 논리 게이트(G1)는 모두 "하이"레벨인 제1 클럭신호(ck0), 제1 칩 선택신호(cs_e), 및 반전 제2 칩 선택신호(cs_ob)를 논리곱하여 "하이"레벨의 제1 선택신호(pcs_e_sel)를 발생할 수 있다. 제4 논리 게이트(G4)는 모두 "하이"레벨인 제2 클럭신호(ck180), 반전 제4 칩 선택신호(cs_oeb), 및 제3 칩 선택신호(cs_eo)를 논리곱하여 "하이"레벨의 제3 선택신호(pcs_eo_sel)을 발생할 수 있다. 스위치(SW1)는 "하이"레벨의 제1 선택신호(pcs_e_sel)에 응답하여 온되어 제1 명령 및 어드레스(ca_e)를 제1 내부 명령 및 어드레스(ca_f)로 출력하고, 스위치(SW4)는 "하이"레벨의 제3 선택신호(pcs_eo_sel)에 응답하여 온되어 제2 명령 및 어드레스(ca_o)를 제2 내부 명령 및 어드레스(ca_s)로 출력할 수 있다. 제5 논리 게이트(G5)는 "로우"레벨의 제1 칩 선택신호(cs_e) 및 "하이"레벨의 제2 칩 선택신호(cs_o)를 논리곱하여 "로우"레벨의 논-타겟 플래그 신호(nt_flag)를 발생할 수 있다.
도 8a 및 8b는 본 개시에 따른 실시예들의 모드 1(M1)에서 논-타겟 라이트 명령 또는 논-타겟 리드 명령이 인가되는 경우의 명령 및 어드레스 발생기의 동작을 설명하기 위한 동작 타이밍도들이다. 도 8a는 분주기(56)로부터 출력되는 제2 클럭신호(ck180)의 상승 엣지가 제1 클럭신호(ck0)의 상승 엣지보다 앞서서 발생되는 경우의 동작 타이밍도를, 도 8b는 분주기(56)로부터 출력되는 제1 클럭신호(ck0)의 상승 엣지가 제2 클럭신호(ck180)의 상승 엣지보다 앞서서 발생되는 경우의 동작 타이밍도를 나타내는 것이다.
도 5, 도 6a 내지 6f, 및 도 8a를 참조하면, 도 7a와 달리, 클럭신호(CK)의 두번째 상승 엣지에서, "로우"레벨의 반전 칩 선택신호(CSB)가 인가되므로, 제3 플립플롭(FF3)은 제1 클럭신호(ck0)의 상승 엣지에서 "하이"레벨의 버퍼된 칩 선택신호(cs)를 래치하여 "하이"레벨의 제1 칩 선택신호(cs_e)를 발생할 수 있다. 제5 플립플롭(FF5)은 제2 클럭신호(ck180)의 상승 엣지에서 "하이"레벨의 제1 칩 선택신호(cs_e)를 래치하여 "하이"레벨의 제3 칩 선택신호(cs_eo)를 발생할 수 있다. 제5 논리 게이트(G5)는 "하이"레벨의 제1 칩 선택신호(cs_e) 및 "하이"레벨의 제2 칩 선택신호(cs_o)를 조합하여 "하이"레벨의 논-타겟 플래그 신호(nt_flag)를 발생할 수 있다.
도 5, 도 6a 내지 6f, 및 도 8b를 참조하면, 도 7b와 달리, 클럭신호(CK)의 두번째 상승 엣지에서, "로우"레벨의 반전 칩 선택신호(CSB)가 인가되므로, 제4 플립플롭(FF4)은 제2 클럭신호(ck180)의 상승 엣지에서 "하이"레벨의 제2 칩 선택신호(cs_o)를 발생할 수 있다. 제6 플립플롭(FF6)은 제1 클럭신호(ck0)의 상승 엣지에서 "하이"레벨의 제2 칩 선택신호(cs_o)를 래치하여 "하이"레벨의 제4 칩 선택신호(cs_oe)를 발생할 수 있다. 제5 논리 게이트(G5)는 "하이"레벨의 제1 칩 선택신호(cs_e) 및 "하이"레벨의 제2 칩 선택신호(cs_o)를 조합하여 "하이"레벨의 논-타겟 플래그 신호(nt_flag)를 발생할 수 있다.
도 9는 본 개시에 따른 실시예들의 모드 2(M2)에서 라이트 명령 또는 리드 명령이 인가되는 경우의 명령 및 어드레스 발생기(22)의 동작을 설명하기 위한 동작 타이밍도들로서, 도 9는 분주기(56)로부터 출력되는 제2 클럭신호(ck180)의 상승 엣지가 제1 클럭신호(ck0)의 상승 엣지보다 앞서서 발생되는 경우의 동작을 나타내는 것이다.
도 9를 참조하면, 모드 신호(MODE)가 모드 2(M2)로 설정되면, 클럭신호(CK)의 첫번째 상승 엣지와 세번째 상승 엣지에 정렬되게 명령 및 어드레스(CA_F)와 명령 및 어드레스(CA_S)가 4 클럭 사이클 동안 연속적으로 입력될 수 있다. 도 7a 및 9를 참조하면, 모드 1(M1) 및 모드 2(M2)에서, 반전 칩 선택신호(CSB)는 클럭신호(CK)의 첫번째 상승 엣지에 정렬되게 1 클럭 사이클 동안 입력될 수 있다. 도 7a 및 9를 참조하면, 모드 2(M1)에서 발생되는 칩 선택신호(cs)를 제외한 나머지 신호들은 모드 1(M1)에서 발생되는 나머지 신호들에 비해서 2배의 클럭 사이클 동안 발생될 수 있다.
도시하지는 않았지만, 도 7b의 동작 타이밍도에서와 마찬가지로, 제1 클럭신호(ck0)가 제2 클럭신호(ck180)보다 위상이 앞서서 발생될 수 있다. 이 경우, 도 7b에 도시된 동작 타이밍도에 도시된 신호들과 달리, 모드 2(M1)에서 발생되는 칩 선택신호(cs)를 제외한 나머지 신호들은 모드 1(M1)에서 발생되는 나머지 신호들에 비해서 2배의 클럭 사이클 동안 발생될 수 있다.
도 10은 본 개시에 따른 실시예들의 모드 2(M2)에서 논-타겟 라이트 명령 또는 논-타겟 리드 명령이 인가되는 경우의 명령 및 어드레스 발생기(22)의 동작을 설명하기 위한 동작 타이밍도들이다. 도 10은 분주기(56)로부터 출력되는 제2 클럭신호(ck180)의 상승 엣지가 제1 클럭신호(ck0)의 상승 엣지보다 앞서서 발생되는 경우의 동작을 나타내는 것이다.
도 10를 참조하면, 모드 신호(MODE)가 모드 2(M2)로 설정되면, 클럭신호(CK)의 첫번째 상승 엣지와 세번째 상승 엣지에 정렬되게 명령 및 어드레스(CA_F)와 명령 및 어드레스(CA_S)가 각각 2 클럭 사이클 동안 연속적으로 입력될 수 있다. 도 8a 및 10을 참조하면, 모드 1(M1) 및 모드 2(M2)에서, 반전 칩 선택신호(CSB)는 클럭신호(CK)의 첫번째 상승 엣지 및 세번째 상승 엣지에 정렬되게 1 클럭 사이클 동안 입력될 수 있다. 도 8a 및 10을 참조하면, 모드 2(M1)에서 발생되는 칩 선택신호(cs)를 제외한 나머지 신호들은 모드 1(M1)에서 발생되는 나머지 신호들에 비해서 2배의 클럭 사이클 동안 발생될 수 있다.
도시하지는 않았지만, 도 8b의 동작 타이밍도에서와 마찬가지로, 제1 클럭신호(ck0)가 제2 클럭신호(ck180)보다 위상이 앞서서 발생될 수 있다. 이 경우, 도 8b에 도시된 동작 타이밍도에 도시된 신호들과 달리, 모드 2(M1)에서 발생되는 칩 선택신호(cs)를 제외한 나머지 신호들은 모드 1(M1)에서 발생되는 나머지 신호들에 비해서 2배의 클럭 사이클 동안 발생될 수 있다.
상술한 본 개시에 따른 실시예의 명령 및 어드레스 발생기(22)는 모드 신호(MODE)가 모드 1(M1)으로 설정된 경우에, 클럭신호(CK)를 2분주하여 2분주된 클럭신호에 응답하여 명령들, 로우 어드레스, 및 컬럼 어드레스를 생성하므로 반도체 메모리 장치(200)의 전력 소모가 감소될 수 있다. 또한, 모드 신호(MODE)가 모드 2(M2)로 설정된 경우에, 클럭신호(CK)를 4분주하여 4분주된 클럭신호에 응답하여 명령들, 로우 어드레스, 및 컬럼 어드레스를 생성하므로, 모드 신호(MODE)가 모드 1(M1)으로 설정된 경우와 비교하여 반도체 메모리 장치(200)의 전력 소모가 더 감소될 수 있다.
도 11은 본 개시에 따른 실시예의 DQ 종단부(44-1), 및 DQS 종단부(44-2)의 구성을 나타내는 것으로, 종단부들(44-1, 44-2) 각각은 저항들(RZQ)을 포함하는 온-다이 터미네이션 저항(RTT), 및 스위치들(SW5 ~ SW7)를 포함할 수 있다. 도 11에 도시된 종단부(44-1, 44-2, 44-3) 각각은 총 3비트의 가변 저항 코드(RTTc)에 의해서 온-다이 터미네이션 저항(RTT)의 값이 변경되는 예의 구성을 나타내는 것이다.
저항들(RZQ)은 가변 저항 코드(RTTc)에 응답하여 스위치들(SW5 ~ SW7)이 온 또는 오프되어 노드(n)에 연결되거나, 연결되지 않을 수 있다. 예를 들면, 가변 저항 코드(RTTc)가 모두 "하이"레벨이면, 스위치들(SW5 ~ SW7)이 모두 온되어 노드(n)에 연결되는 온-다이 터미네이션 저항(RTT)의 값은 RZQ/3 일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10: 제어부 100: 메모리 시스템
12-1: 제1 메모리 모듈 12-2: 제2 메모리 모듈
M11 ~ M1n: 제1 반도체 메모리 장치
M21 ~ M2n: 제2 반도체 메모리 장치
R1: 제1 랭크 R2: 제2 랭크
20: 내부 클럭신호 발생부 22: 명령 및 어드레스 발생기
24: 모드 설정 레지스터 26: 레이턴시 제어신호 발생부
28: 로우 어드레스 발생기 30: 컬럼 어드레스 발생기
32: 로우 디코더 34: 컬럼 디코더
36: 메모리 셀 어레이 38: 데이터 리드부
40: 데이터 라이트부 42: 온-다이 터미네이션 제어부
44-1: 데이터 종단부 44-2: 데이터 스트로우브 신호 종단부
50: 클럭신호 버퍼 52: 칩 선택신호 버퍼
54: 명령 및 어드레스 버퍼 56: 분주기
56-1: 선택기 58: 칩 선택신호 샘플러
60: 명령 및 어드레스 샘플러 62: 첫번째 칩 선택신호 검출기
64: 명령 및 어드레스 순서부 66: 논-타겟 플래그 신호 발생부
68: 명령 디코더 및 어드레스 발생부
FF1 ~ FF8: 제 1 내지 제8 플립플롭
G1 ~ G5: 제1 내지 제5 논리 게이트
ND1 ~ ND5: NAND 게이트 I1 ~ I5: 인버터

Claims (10)

  1. 외부로부터 인가되는 클럭신호를 버퍼하여 버퍼된 클럭신호를 발생하는 클럭신호 버퍼;
    외부로부터 인가되는 반전 칩 선택신호를 반전하고 버퍼하여 버퍼된 칩 선택신호를 발생하는 반전 칩 선택신호 버퍼;
    외부로부터 인가되는 명령 및 어드레스를 버퍼하여 버퍼된 명령 및 어드레스를 발생하는 명령 및 어드레스 버퍼;
    상기 버퍼된 클럭신호를 분주하여 서로 반대의 위상을 가진 제1 클럭신호 및 제2 클럭신호를 발생하는 분주기;
    상기 제1 클럭신호에 응답하여 상기 버퍼된 칩 선택신호를 제1 칩 선택신호로 발생하고, 상기 제2 클럭신호에 응답하여 상기 버퍼된 칩 선택신호를 제2 칩 선택신호로 발생하고, 상기 제2 클럭신호에 응답하여 상기 제1 칩 선택신호를 제3 칩 선택신호로 발생하는 칩 선택신호 샘플러;
    상기 제1 클럭신호에 응답하여 버퍼된 명령 및 어드레스를 제1 명령 및 어드레스로 발생하고, 상기 제2 클럭신호에 응답하여 상기 버퍼된 명령 및 어드레스를 제2 명령 및 어드레스로 발생하는 명령 및 어드레스 샘플러;
    상기 제1 클럭신호에 응답하여 상기 제1 칩 선택신호를 제1 선택신호로 발생하고, 상기 제2 클럭신호에 응답하여 상기 제3 칩 선택신호를 제3 선택신호로 발생하는 첫번째 칩 선택신호 검출기;
    상기 제1 선택신호에 응답하여 상기 제1 명령 및 어드레스를 제1 내부 명령 및 어드레스로 발생하고, 상기 제3 선택신호에 응답하여 상기 제2 명령 및 어드레스를 제2 내부 명령 및 어드레스로 발생하는 명령 및 어드레스 순서부;
    상기 제1 칩 선택신호 및 상기 제2 칩 선택신호를 이용하여 논-타겟 플래그 신호를 발생하는 플래그 신호 발생부; 및
    상기 논-타겟 플래그 신호에 응답하여 상기 제1 내부 명령 및 어드레스와 상기 제2 내부 명령 및 어드레스 중 명령 신호를 디코딩하여 타겟 명령 또는 논-타겟 명령을 발생하는 명령 디코더 및 어드레스 발생부를 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 분주기는
    상기 버퍼된 클럭신호를 2분주하여 2분주된 클럭신호 및 반전 클럭신호를 발생하는 제1 플립플롭;
    상기 2분주된 클럭신호를 2분주하여 4분주된 클럭신호 및 반전 클럭신호를 발생하는 제2 플립플롭; 및
    모드 신호에 따라 상기 2분주된 클럭신호 및 반전 클럭신호 또는 상기 4분주된 클럭신호 및 반전 클럭신호를 상기 제1 클럭신호 및 상기 제2 클럭신호로 출력하는 선택기를 포함하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 칩 선택신호 샘플러는 상기 제1 클럭신호에 응답하여 상기 제2 칩 선택신호를 제4 칩 선택신호로 발생하고,
    상기 첫번째 칩 선택신호 검출기는 상기 제2 클럭신호에 응답하여 상기 제2 칩 선택신호를 제2 선택신호로 발생하고, 상기 제1 클럭신호에 응답하여 상기 제4 칩 선택신호를 제4 선택신호로 발생하고,
    상기 명령 및 어드레스 순서부는 상기 제2 선택신호에 응답하여 상기 제2 명령 및 어드레스를 상기 제1 내부 명령 및 어드레스로 발생하고, 상기 제4 선택신호에 응답하여 상기 제1 명령 및 어드레스를 상기 제2 내부 명령 및 어드레스로 발생하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 칩 선택신호 샘플러는
    상기 제1 클럭신호에 응답하여 상기 버퍼된 칩 선택신호를 상기 제1 칩 선택신호로 발생하는 제3 플립플롭;
    상기 제2 클럭신호에 응답하여 상기 버퍼된 칩 선택신호를 상기 제2 칩 선택신호로 발생하는 제4 플립플롭;
    상기 제2 클럭신호에 응답하여 상기 제1 칩 선택신호를 상기 제3 칩 선택신호로 발생하는 제5 플립플롭; 및
    상기 제1 클럭신호에 응답하여 상기 제2 칩 선택신호를 상기 제4 칩 선택신호로 발생하는 제6 플립플롭을 포함하는 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 명령 및 어드레스 샘플러는
    상기 제1 클럭신호에 응답하여 상기 버퍼된 명령 및 어드레스를 상기 제1 명령 및 어드레스로 발생하는 제7 플립플롭; 및
    상기 제2 클럭신호에 응답하여 상기 버퍼된 명령 및 어드레스를 상기 제2 명령 및 어드레스로 발생하는 제8 플립플롭을 포함하는 반도체 메모리 장치.
  6. 제3 항에 있어서, 상기 첫번째 칩 선택신호 검출기는
    상기 제1 클럭신호에 응답하여 상기 제1 칩 선택신호를 상기 제1 선택신호로 출력하는 제1 논리 게이트;
    상기 제1 클럭신호에 응답하여 상기 제4 칩 선택신호를 상기 제4 선택신호로 출력하는 제2 논리 게이트;
    상기 제2 클럭신호에 응답하여 상기 제2 칩 선택신호를 상기 제2 선택신호로 출력하는 제3 논리 게이트; 및
    상기 제2 클럭신호에 응답하여 상기 제3 칩 선택신호를 상기 제3 선택신호로 출력하는 제4 논리 게이트를 포함하는 반도체 메모리 장치.
  7. 제3 항에 있어서, 상기 명령 및 어드레스 순서부는
    상기 제1 선택신호에 응답하여 상기 제1 명령 및 어드레스를 상기 제1 내부 명령 및 어드레스로 출력하는 제1 스위치;
    상기 제2 선택신호에 응답하여 상기 제2 명령 및 어드레스를 상기 제1 내부 명령 및 어드레스로 출력하는 제2 스위치;
    상기 제4 선택신호에 응답하여 상기 제1 명령 및 어드레스를 상기 제2 내부 명령 및 어드레스로 출력하는 제3 스위치; 및
    상기 제3 선택신호에 응답하여 상기 제2 명령 및 어드레스를 상기 제2 내부 명령 및 어드레스로 출력하는 제4 스위치를 포함하는 반도체 메모리 장치.
  8. 제3 항에 있어서, 상기 논-타겟 플래그 신호 발생부는
    상기 제1 칩 선택신호와 상기 제2 칩 선택신호를 조합하여 상기 논-타겟 플래그 신호를 발생하는 제5 논리 게이트를 포함하는 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 타겟 명령은 라이트 명령과 리드 명령을 포함하고, 상기 논-타겟 명령은 논-타겟 라이트 명령과 논-타겟 리드 명령을 포함하고,
    상기 반도체 메모리 장치는
    데이터를 입출력하는 데이터 단자들; 및
    데이터 스트로우브 신호들을 입출력하는 데이터 스트로우브 신호 단자들을 포함하고,
    상기 라이트 명령, 상기 논-타겟 라이트 명령, 상기 리드 명령, 및 상기 논-타겟 리드 명령에 응답하여 상기 데이터 단자들 및 상기 데이터 스트로우브 신호 단자들 각각을 위한 온-다이 터미네이션 저항을 제어하는 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 타겟 명령은 라이트 명령과 리드 명령을 포함하고, 상기 논-타겟 명령은 논-타겟 라이트 명령과 논-타겟 리드 명령을 포함하고,
    상기 명령 디코더 및 어드레스 발생부는
    상기 제1 내부 명령 및 어드레스와 상기 제2 내부 명령 어드레스 중, 명령 신호를 디코딩하여 모드 설정 명령을 추가적으로 발생하고, 어드레스 신호를 모드 설정 코드로 발생하고,
    상기 반도체 메모리 장치는
    데이터를 입출력하는 데이터 단자들;
    데이터 스트로우브 신호를 입출력하는 데이터 스트로우브 신호 단자들;
    상기 모드 설정 명령에 응답하여 상기 모드 설정 코드를 입력하고 상기 모드 신호, 온-다이 터미네이션 코드, 및 온-다이 터미네이션 온 라이트 레이턴시, 온-다이 터미네이션 오프 라이트 레이턴시, 온-다이 터미네이션 온 리드 레이턴시, 및 온-다이 터미네이션 오프 리드 레이턴시의 값들을 저장하는 모드 설정 레지스터;
    상기 라이트 명령 또는 상기 논-타겟 라이트 명령이 발생되면, 상기 온-다이 터미네이션 온 라이트 레이턴시의 값 및 상기 온-다이 터미네이션 오프 라이트 레이턴시의 값을 이용하여 온-다이 터미네이션 레이턴시 제어신호를 발생하고, 상기 리드 명령 및 상기 논-타겟 리드 명령이 발생되면, 상기 온-다이 터미네이션 온 리드 레이턴시의 값 및 상기 온-다이 터미네이션 오프 리드 레이턴시의 값을 이용하여 상기 온-다이 터미네이션 레이턴시 제어신호를 발생하는 레이턴시 제어신호 발생부;
    상기 온-다이 터미네이션 레이턴시 제어신호에 응답하여 상기 라이트 명령, 상기 논-타겟 라이트 명령, 상기 리드 명령, 또는 상기 논-타겟 리드 명령에 대응하는 상기 온-다이 터미네이션 코드를 가변 저항 코드로 발생하는 온-다이 터미네이션 제어부; 및
    상기 가변 저항 코드에 응답하여 온-다이 터미네이션 저항의 값이 가변되는 종단부를 추가적으로 포함하는 반도체 메모리 장치.
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