KR20220002037A - 메모리 장치, 이를 포함하는 반도체 시스템 및 이의 동작 방법 - Google Patents

메모리 장치, 이를 포함하는 반도체 시스템 및 이의 동작 방법 Download PDF

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KR20220002037A
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김창현
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Abstract

반도체 시스템은 메모리 컨트롤러 및 메모리 장치를 포함할 수 있다. 상기 메모리 컨트롤러는 적어도 제 1 커맨드 어드레스 신호, 제 2 커맨드 커맨드 어드레스 신호 및 제 3 커맨드 어드레스 신호를 제공할 수 있다. 상기 메모리 장치는 상기 제 1 커맨드 어드레스 신호 및 제 2 커맨드 어드레스 신호에 기초하여 버스트 리드 동작을 수행할 수 있다. 상기 메모리 장치는 상기 제 3 커맨드 어드레스 신호를 2회 수신하여 상기 버스트 리드 동작을 종료할 수 있다. 상기 메모리 장치는 상기 제 3 커맨드 어드레스 신호가 2회 수신되는 구간에서 계속해서 상기 버스트 리드 동작을 수행하는 내부 회로를 초기화시킬 수 있다.

Description

메모리 장치, 이를 포함하는 반도체 시스템 및 이의 동작 방법 {MEMORY APPARATUS, A SEMICONDUCTOR SYSTEM INCLUDING THE SAME AND AN OPERATING METHOD THEREOF}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 메모리 장치, 이를 포함하는 반도체 시스템 및 이의 동작 방법에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭과 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 클럭 신호에 동기되어 동작할 수 있다. 컴퓨터 시스템은 다양한 반도체 시스템으로 구성되고, 프로세서 또는 메모리 컨트롤러와 연결되는 메모리 장치는 반도체 시스템의 대표적인 구성요소이다. 상기 메모리 컨트롤러와 메모리 장치는 노멀 동작을 수행하기 전에 트레이닝 동작을 수행하여 데이터 통신에 필요한 다양한 파라미터를 조절할 수 있다. 메모리 장치는 모드 레지스터 셋을 구비하고, 상기 모드 레지스터 셋을 사용하여 트레이닝 동작을 수행할 수 있다. 특정 트레이닝 동작에서, 메모리 장치는 메모리 컨트롤러로부터 커맨드를 수신하지 않더라도 내부적으로 커맨드 신호를 주기적으로 생성하고, 내부적으로 생성된 커맨드 신호에 기초하여 주기적으로 데이터를 상기 메모리 컨트롤러로 출력할 수 있다. 위와 같은 동작을 모드 레지스터 버스트 리드 동작이라고 한다.
본 발명의 실시예는 버스트 리드 동작을 종료할 때 충분한 펄스 폭을 갖는 리셋 신호를 생성하여 내부 회로를 완전하게 리셋시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 적어도 제 1 커맨드 어드레스 신호, 제 2 커맨드 커맨드 어드레스 신호 및 제 3 커맨드 어드레스 신호를 제공하는 메모리 컨트롤러; 및 제 1 커맨드 어드레스 신호 및 제 2 커맨드 어드레스 신호에 기초하여 버스트 리드 동작을 수행하고, 상기 버스트 리드 동작 중에 상기 제 3 커맨드 어드레스 신호가 첫 번째로 수신되면 상기 버스트 리드 동작을 종료하며, 적어도 상기 제 3 커맨드 어드레스 신호가 첫 번째로 수신되는 시점부터 상기 제 3 커맨드 어드레스 신호가 두 번째로 수신되는 시점 사이의 구간에서 계속해서 상기 버스트 리드 동작을 수행하는 내부 회로를 초기화시키는 메모리 장치를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 메모리 장치; 및 제 1 커맨드 어드레스 신호 및 제 2 커맨드 어드레스 신호를 순차적으로 제공하여 상기 메모리 장치가 버스트 리드 동작을 수행하도록 하고, 제 3 커맨드 어드레스 신호를 적어도 2회 제공하여 상기 메모리 장치가 버스트 리드 동작을 종료하도록 하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는 첫 번째로 수신된 제 3 커맨드 어드레스 신호에 기초하여 상기 버스트 리드 동작을 수행하는 내부 회로를 초기화시키는 리셋 신호를 인에이블시키고, 상기 두 번째로 수신된 제 3 커맨드 어드레스 신호에 기초하여 상기 리셋 신호를 디스에이블시킬 수 있다.
본 발명의 실시예에 따른 반도체 시스템의 동작 방법은 메모리 컨트롤러로부터 제 1 커맨드 어드레스 신호 및 제 2 커맨드 어드레스 신호를 순차적으로 수신하여 메모리 장치가 버스트 리드 동작을 수행하는 단계; 상기 메모리 컨트롤러로부터 제 3 커맨드 어드레스 신호를 수신하여 상기 메모리 장치가 상기 버스트 리드 동작을 종료하고, 상기 버스트 리드 동작을 수행하는 내부 회로를 초기화시키는 동작을 시작하는 단계; 및 상기 메모리 컨트롤러로부터 다시 상기 제 3 커맨드 어드레스 신호를 수신하여 상기 메모리 장치가 상기 버스트 리드 동작을 수행하는 내부 회로를 초기화시키는 동작을 종료하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 커맨드 어드레스 신호를 수신하는 커맨드 어드레스 입력 회로; 상기 커맨드 어드레스 신호에 기초하여 내부 리드 신호 및 내부 라이트 펄스를 생성하고, 버스트 리드 신호에 기초하여 상기 내부 리드 신호를 생성하는 커맨드 디코더; 상기 내부 리드 신호 및 클럭 신호를 지연시켜 지연 커맨드 신호 및 지연 클럭 신호를 생성하는 지연 회로; 상기 지연 리드 신호 및 상기 지연 클럭 신호에 기초하여 데이터를 출력하고, 리셋 신호에 기초하여 초기화되는 데이터 입출력 회로; 및 상기 커맨드 어드레스 신호에 기초하여 버스트 리드 인에이블 신호를 생성하고, 상기 버스트 리드 인에이블 신호에 기초하여 상기 버스트 리드 신호를 생성하며, 상기 버스트 리드 인에이블 신호 및 상기 내부 라이트 펄스에 기초하여 상기 리셋 신호를 생성하는 모드 레지스터 셋을 포함할 수 있다.
본 발명의 실시예는 반도체 메모리 장치의 오동작을 방지하고 내부 회로에 대한 완전한 리셋 동작이 수행될 수 있도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 시스템의 동작을 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 시스템의 동작을 보여주는 도면이다.
도 4는 본 발명의 실시예에 따른 반도체 시스템의 동작을 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 메모리 장치의 구성을 보여주는 도면이다.
도 6은 본 발명의 실시예에 따른 모드 레지스터 셋의 구성을 보여주는 도면이다.
도 7은 도 6에 도시된 리셋 신호 생성 회로의 구성을 보여주는 도면이다.
도 8은 도 6에 도시된 버스트 리드 생성 회로의 구성을 보여주는 도면이다.
도 9는 버스트 리드 동작에서 본 발명의 실시예에 따른 모드 레지스터 셋의 동작을 보여주는 타이밍도이다.
도 10은 도 5에 도시된 지연 회로의 구성을 보여주는 도면이다.
도 11은 본 발명의 실시예에 따른 반도체 시스템의 동작을 보여주는 도면이다.
도 12는 본 발명의 실시예에 따른 반도체 시스템의 동작을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1을 참조하면, 상기 반도체 시스템(1)은 메모리 컨트롤러(110) 및 메모리 장치(120)를 포함할 수 있다. 상기 메모리 컨트롤러(110)는 상기 메모리 장치(120)가 동작하는데 필요한 다양한 제어신호를 제공하는 호스트 장치일 수 있다. 상기 메모리 장치(120)는 상기 메모리 컨트롤러(110)에 의해 제어되어 다양한 동작을 수행하는 슬레이브 장치일 수 있다. 상기 메모리 장치(120)는 복수의 버스를 통해 상기 메모리 컨트롤러(110)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 커맨드 어드레스 버스(101), 클럭 버스(102), 칩 선택 버스(103), 데이터 버스(104) 및 데이터 스트로브 버스(105) 등을 포함할 수 있다. 상기 커맨드 어드레스 버스(101), 상기 클럭 버스(102) 및 상기 칩 선택 버스(103)는 단방향 버스일 수 있고, 상기 데이터 버스(104) 및 상기 데이터 스트로브 버스(105)는 양방향 버스일 수 있다. 상기 메모리 장치(120)는 상기 커맨드 어드레스 버스(101)를 통해 상기 커맨드 어드레스 신호(CA)를 수신할 수 있다. 상기 커맨드 어드레스 신호(CA)는 복수의 비트를 포함할 수 있다. 상기 메모리 장치(120)는 상기 클럭 버스(102)를 통해 시스템 클럭 신호(CLK)를 수신할 수 있다. 상기 시스템 클럭 신호(CLK)는 싱글 엔디드 신호로서 제공될 수도 있고, 상보 신호와 함께 차동 신호로서 제공될 수도 있다. 상기 커맨드 어드레스 신호(CA)는 상기 시스템 클럭 신호(CLK)에 동기하여 상기 메모리 컨트롤러(110)로부터 상기 메모리 장치(120)로 전송될 수 있다. 상기 메모리 장치(120)는 상기 칩 선택 버스(103)를 통해 상기 메모리 컨트롤러(110)로부터 칩 선택 신호(CS)를 수신할 수 있다. 상기 칩 선택 신호(CS)는 상기 커맨드 어드레스 신호(CA)와 동기되어 전송될 수 있다. 상기 칩 선택 신호(CS)는 상기 커맨드 어드레스 신호(CA)의 유효성을 확인하는 신호로 사용될 수 있다. 예를 들어, 상기 메모리 장치(120)는 상기 커맨드 어드레스 신호(CA)와 함께 인에이블된 칩 선택 신호(CS)를 수신할 때, 상기 커맨드 어드레스 신호(CA)가 유효한 것으로 판단하고, 상기 커맨드 어드레스 신호(CA)에 기초하여 다양한 동작을 수행할 수 있다. 상기 메모리 장치(120)는 데이터 버스(104)를 통해 상기 메모리 컨트롤러(110)로부터 데이터(DQ)를 수신하거나 상기 메모리 컨트롤러(110)로 데이터(DQ)를 전송할 수 있다. 상기 메모리 장치(120)는 데이터 스트로브 버스(105)를 통해 상기 메모리 컨트롤러로(110)부터 데이터 스트로브 신호(DQS)를 수신하거나 상기 메모리 컨트롤러(110)로 데이터 스트로브 신호(DQS)를 전송할 수 있다. 상기 데이터 스트로브 신호(DQS)는 상기 데이터가 전송되는 중에 토글하는 클럭 신호일 수 있고, 상기 데이터(DQ)와 상기 데이터 스트로브 신호(DQS)는 서로 동기될 수 있다.
상기 메모리 장치(120)는 메모리 셀 어레이(121), 데이터 입출력 회로(122) 및 모드 레지스터 셋(123)을 포함할 수 있다. 상기 메모리 셀 어레이(121)는 복수의 메모리 셀을 구비하고, 상기 메모리 컨트롤러(110)로부터 전송된 데이터를 저장할 수 있다. 상기 데이터 입출력 회로(122)는 상기 메모리 컨트롤러(110)와 상기 메모리 장치(120) 사이에서 상기 데이터(DQ)를 수신 및 전송할 수 있다. 상기 데이터 입출력 회로(122)는 리드 동작 중에 상기 메모리 셀 어레이(121)에 저장된 데이터를 리드하고, 리드된 데이터를 상기 데이터(DQ)로서 상기 메모리 컨트롤러(110)로 전송할 수 있다. 상기 데이터 입출력 회로(122)는 라이트 동작 중에 상기 메모리 컨트롤러(110)로부터 전송된 데이터(DQ)를 수신하고, 수신된 데이터를 상기 메모리 셀 어레이(121)에 저장할 수 있다. 상기 메모리 셀 어레이(121) 및 상기 데이터 입출력 회로(122)는 데이터 전송 라인(124)을 통해 연결될 수 있고, 상기 데이터 전송 라인(124)을 통해 상기 메모리 셀 어레이(121) 및 상기 데이터 입출력 회로(122) 사이에서 데이터가 전송될 수 있다. 상기 데이터 입출력 회로(122)는 상기 리드 동작 중에 상기 데이터(DQ)와 동기되는 클럭 신호인 데이터 스트로브 신호(DQS)를 상기 데이터(DQ)와 함께 상기 메모리 컨트롤러(110)로 전송할 수 있다. 상기 데이터 입출력 회로(122)는 상기 라이트 동작 중에 상기 메모리 컨트롤러(110)로부터 전송된 상기 데이터(DQ)와 상기 데이터 스트로브 신호(DQS)를 수신할 수 있다.
상기 모드 레지스터 셋(123)은 상기 메모리 장치(120)의 동작과 관련된 다양한 정보를 저장할 수 있다. 한정하는 것은 아니지만, 예를 들어, 상기 모드 레지스터 셋(123)은 버스트 렝쓰 (Burst Length), 버스트 촙 (Burst Chop), 동작 모드 (Operation mode), 레이턴시 (Latency) 등을 설정하기 위한 정보를 저장할 수 있다. 상기 버스트 렝쓰 및 버스트 촙은 상기 메모리 장치(120)로 전송되거나 상기 메모리 장치(120)로부터 출력되는 데이터(DQ)의 대역폭과 관련된 정보일 수 있다. 상기 동작 모드는 상기 메모리 장치(120)가 수행하는 트레이닝 동작 및 테스트 동작과 관련된 정보를 포함할 수 있다. 또한, 상기 동작 모드는 상기 메모리 장치(120)가 구비하는 지연 고정 루프 회로의 인에이블 및 디스에이블을 위한 정보 및 데이터 입출력 회로(122)의 온 저항 값을 설정하기 위한 정보를 포함할 수 있다. 상기 레이턴시는 카스 레이턴시 (CAS Latency), 리드 레이턴시 (Read Latency), 라이트 레이턴시 (Write Latency), 애디티브 레이턴시 (Additive Latency)등을 포함할 수 있다. 상기 레이턴시들은 상기 메모리 장치(120)가 상기 메모리 컨트롤러(110)로부터 상기 커맨드 어드레스 신호(CA)를 수신한 후, 상기 커맨드 어드레스 신호(CA)에 대응하는 동작을 수행할 수 있을 때까지 필요한 지연 시간일 수 있다. 상기 모드 레지스터 셋(123)은 상기 메모리 컨트롤러(110)로부터 제공된 상기 커맨드 어드레스 신호(CA)에 기초하여 상기 다양한 데이터를 저장할 수 있다. 본 명세서에서, 상기 모드 레지스터 셋(123)에 저장되는 상기 다양한 데이터는 모드 레지스터 데이터로 언급될 수 있다. 상기 모드 레지스터 셋(123)은 상기 커맨드 어드레스 신호(CA)에 기초하여 상기 모드 레지스터 데이터를 저장할 수 있다. 상기 모드 레지스터 셋(123)은 상기 커맨드 어드레스 신호(CA)에 기초하여 상기 메모리 장치(120)가 상기 모드 레지스터 셋(123)에 저장된 모드 레지스터 데이터를 출력하거나 임의의 데이터 패턴을 출력하도록 제어할 수 있다. 상기 임의의 데이터 패턴은 트레이닝 데이터일 수 있다. 상기 모드 레지스터 셋(123)은 상기 커맨드 어드레스 신호(CA)에 기초하여 상기 커맨드 어드레스 신호(CA)에 대응하는 위치에 저장된 모드 레지스터 데이터를 출력할 수 있다. 상기 모드 레지스터 셋(123)은 상기 데이터 전송 라인(124)과 연결될 수 있다. 상기 모드 레지스터 셋(123)은 상기 데이터 전송 라인(124)으로 상기 모드 레지스터 데이터 및/또는 임의의 데이터 패턴을 출력할 수 있다.
상기 메모리 장치(120)는 상기 모드 레지스터 셋(123)을 통해 상기 메모리 컨트롤러(110)와 트레이닝 동작을 수행할 수 있다. 상기 트레이닝 동작은 상기 반도체 시스템(100)이 노멀 동작을 수행하기 이전에 상기 메모리 컨트롤러(110)와 상기 메모리 장치(120)가 원활한 데이터 통신을 수행할 수 있도록 다양한 파라미터들을 설정하기 위한 동작일 수 있다. 상기 트레이닝 동작 중에, 상기 메모리 컨트롤러(110)는 상기 메모리 장치(120)로 특정 데이터를 저장시키거나 상기 메모리 장치(120)가 내부적으로 생성하는 트레이닝 데이터의 패턴을 설정할 수 있다. 상기 메모리 장치(120)는 특정 데이터 또는 트레이닝 데이터를 상기 메모리 컨트롤러(110)로 출력할 수 있다. 상기 메모리 컨트롤러(110)는 상기 트레이닝 동작을 수행하기 위해 제 1 커맨드 어드레스 신호(MRW1), 제 2 커맨드 어드레스 신호(MRR) 및 제 3 커맨드 어드레스 신호(MRW2)를 상기 메모리 장치(120)로 제공할 수 있다. 상기 제 1 내지 제 3 커맨드 어드레스 신호(MRW1, MRR, MRW2)는 서로 다른 조합을 갖는 커맨드 어드레스 신호일 수 있다. 상기 제 1 커맨드 어드레스 신호(MRW1)는 복수 비트의 로직 값이 제 1 조합을 갖는 커맨드 어드레스 신호(CA)일 수 있고, 상기 제 2 커맨드 어드레스 신호(MRR)는 복수 비트의 로직 값이 상기 제 1 조합과 다른 제 2 조합을 갖는 커맨드 어드레스 신호(CA)일 수 있으며, 상기 제 3 커맨드 어드레스 신호(MRW2)는 복수 비트의 로직 값이 상기 제 1 및 제 2 조합과 다른 제 3 조합을 갖는 커맨드 어드레스 신호(CA)일 수 있다. 상기 제 1 커맨드 어드레스 신호(MRW1)는 상기 메모리 장치(120)가 버스트 리드 동작을 수행하도록 지시하는 정보를 포함할 수 있다. 상기 제 2 커맨드 어드레스 신호(MRR)는 상기 메모리 장치(120)가 모드 레지스터 리드 동작을 수행하도록 지시하는 정보를 포함 수 있다. 상기 제 3 커맨드 어드레스 신호(MRW2)는 상기 메모리 장치(120)가 모드 레지스터 라이트 동작을 수행하도록 지시하는 신호일 수 있다. 상기 트레이닝 동작은 상기 메모리 컨트롤러(110)가 상기 메모리 장치(120)의 버스트 리드 동작을 수행시킨 후, 상기 메모리 장치(120)의 버스트 리드 동작을 종료시킴으로써 수행될 수 있다.
상기 메모리 장치(120)는 버스트 리드 동작을 수행할 수 있다. 상기 버스트 리드 동작(120)은 상기 메모리 컨트롤러(110)가 커맨드 어드레스 신호(CA)를 계속해서 제공하지 않더라도, 상기 메모리 장치(120)가 내부적으로 모드 레지스터 리드 동작을 주기적으로 반복해서 수행할 수 있는 동작을 의미할 수 있다. 상기 메모리 컨트롤러(110)는 상기 메모리 장치(120)가 버스트 리드 동작을 수행할 수 있도록 상기 메모리 장치(120)로 상기 제 1 커맨드 어드레스 신호(MRW1) 및 상기 제 2 커맨드 어드레스 신호(MRR)를 순차적으로 제공할 수 있다. 상기 모드 레지스터 셋(123)은 상기 메모리 장치(120)가 상기 메모리 컨트롤러(110)로부터 상기 제 1 커맨드 어드레스 신호(MRW1)를 수신했을 때, 상기 버스트 리드 동작을 수행할 수 있는 상태로 설정될 수 있다. 상기 메모리 장치(120)가 상기 버스트 리드 동작을 수행할 준비를 완료한 후 상기 메모리 컨트롤러(110)로부터 상기 제 2 커맨드 어드레스 신호(MRR)를 수신하면, 상기 모드 레지스터 셋(123)은 모드 레지스터 리드 동작과 관련된 신호를 주기적으로 생성하여 상기 메모리 장치(120)가 주기적으로 모드 레지스터 리드 동작을 수행할 수 있도록 한다. 상기 메모리 장치(120)는 주기적으로 모드 레지스터 리드 동작을 수행하여 상기 메모리 컨트롤러(110)로 상기 트레이닝 데이터를 주기적으로 출력할 수 있다.
상기 메모리 컨트롤러(110)는 상기 메모리 장치(120)의 버스트 리드 동작을 종료시키기 위해 상기 메모리 장치(120)로 제 3 커맨드 어드레스 신호(MRW2)를 제공할 수 있다. 상기 메모리 컨트롤러(110)는 상기 메모리 장치(120)의 버스트 리드 동작을 임의의 시점에 종료시킬 수 있다. 일반적으로, 반도체 시스템에서는 하나의 커맨드 어드레스 신호가 전송된 시점부터 다음 커맨드 어드레스 신호가 전송되는 시점까지의 시간 간격이 규정되어 있다. 하지만, 상기 버스트 리드 동작 중에 상기 메모리 장치(120)는 상기 메모리 컨트롤러(110)로부터 상기 커맨드 어드레스 신호(CA)를 수신하지 않으면서 주기적으로 리드 동작을 수행하기 때문에, 상기 메모리 컨트롤러(110)가 상기 메모리 장치(120)의 버스트 리드 동작을 종료시킬 때 규정된 시간 간격을 위반하는 경우가 발생할 수 있다. 즉, 상기 메모리 장치(120)가 내부적으로 수행되는 리드 동작을 완료하기 전에 상기 메모리 컨트롤러(110)로부터 커맨드 어드레스 신호(CA)가 전송될 수 있다. 따라서, 상기 메모리 컨트롤러(110)는 상기 제 3 커맨드 어드레스 신호(MRW2)를 순차적으로 2회 제공하여 상기 메모리 장치(120)의 버스트 리드 동작을 종료시킬 수 있다. 상기 모드 레지스터 셋(123)은 상기 메모리 장치(120)가 상기 버스트 리드 동작을 수행하는 중에 상기 메모리 컨트롤러(110)로부터 상기 제 3 커맨드 어드레스 신호(MRW2)를 수신했을 때 상기 메모리 장치(120)가 수행하는 버스트 리드 동작을 종료시킬 수 있다. 상기 모드 레지스터 셋(123)은 상기 메모리 장치(120)가 상기 제 3 커맨드 어드레스 신호(MRW2)를 수신했을 때 상기 버스트 리드 동작을 수행하는 적어도 하나의 내부 회로를 초기화시킬 수 있다. 예를 들어, 상기 내부 회로는 상기 데이터 입출력 회로(122)일 수 있다. 상기 모드 레지스터 셋(123)은 상기 메모리 장치(120)가 상기 제 3 커맨드 어드레스 신호(MRW2)를 수신했을 때, 상기 적어도 하나의 내부 회로를 초시화시키기 위한 리셋 신호(MRWRST)를 생성할 수 있다. 일 실시예에서, 상기 모드 레지스터 셋(123)은 상기 제 3 커맨드 어드레스 신호(MRW2)를 수신할 때마다 소정의 펄스 폭을 갖는 상기 리셋 신호(MRWRST)를 인에이블시킬 수 있다. 일 실시예에서, 상기 모드 레지스터 셋(123)은 상기 적어도 하나의 내부 회로를 초기화시키는 충분한 시간을 확보하기 위해, 적어도 상기 제 3 커맨드 어드레스 신호(MRW2)가 첫 번째로 수신되는 시점부터 상기 제 3 커맨드 어드레스 신호(MRW2)가 두 번째로 수신되는 시점 사이의 구간 동안 계속해서 상기 적어도 하나의 내부 회로를 초기화시킬 수 있다. 예를 들어, 상기 모드 레지스터 셋(123)은 첫 번째로 수신된 상기 제 3 커맨드 어드레스 신호(MRW2)에 기초하여 상기 리셋 신호(MRWRST)를 인에이블시킬 수 있고, 두 번째로 수신된 상기 제 3 커맨드 어드레스 신호(MRW2)에 기초하여 상기 리셋 신호(MRWRST)를 디스에이블시킬 수 있다. 상기 모드 레지스터 셋(123)은 상기 리셋 신호(MRWRST)를 충분한 시간 동안 인에이블 상태로 유지시켜, 상기 데이터 입출력 회로(122)를 완전하게 초기화시킬 수 있고 유효하지 않는 데이터가 상기 메모리 장치(120)로부터 상기 메모리 컨트롤러(110)로 출력되는 것을 방지할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 시스템(100)의 동작을 보여주는 도면이다. 도 2는 상기 메모리 장치(110)가 상기 제 1 커맨드 어드레스 신호(MRW1) 및 제 2 커맨드 어드레스 신호(MRR)를 순차적으로 수신하여 버스트 리드 동작을 수행하는 것을 보여줄 수 있다. 도 1 및 도 2를 참조하면, 상기 제 1 및 제 2 커맨드 어드레스 신호(MRW1, MRR)는 상기 시스템 클럭 신호(CLK)에 동기하여 상기 메모리 장치(120)로 전송될 수 있고, 상기 메모리 장치(120)는 상기 시스템 클럭 신호(CLK)를 분주하여 내부 클럭 신호(ICLK)를 생성할 수 있다. 상기 내부 클럭 신호(ICLK)의 주기는 상기 시스템 클럭 신호(CLK)의 주기의 두 배일 수 있다. 상기 메모리 장치(120)가 상기 메모리 컨트롤러(110)로부터 상기 제 1 커맨드 어드레스 신호(MRW1)를 수신하면, 상기 메모리 장치(120)는 상기 내부 클럭 신호(ICLK)에 동기하여 내부 라이트 펄스(MRWP)를 생성하고, 상기 모드 레지스터 셋(123)은 버스트 리드 인에이블 신호(MRBEN)를 인에이블시킬 수 있다. 상기 버스트 리드 인에이블 신호(MRBEN)는 상기 메모리 장치(120)가 버스트 리드 동작을 수행할 수 있도록 설정하는 신호일 수 있다. 상기 버스트 리드 인에이블 신호(MRBEN)네 대한 보다 상세한 내용은 후술될 것이다. 이후, 상기 메모리 장치(120)가 상기 메모리 컨트롤러(110)로부터 상기 제 2 커맨드 어드레스 신호(MRR)을 수신하면, 상기 메모리 장치(120)는 상기 제 2 커맨드 어드레스 신호(MRR)에 기초하여 내부 리드 신호(IMRR)를 생성하고, 상기 메모리 장치(120)는 상기 내부 리드 신호(IMRR)에 기초하여 모드 레지스터 리드 동작을 수행할 수 있다. 상기 메모리 장치(120)는 상기 모드 레지스터 리드 동작을 수행하여 트레이닝 데이터를 상기 데이터(DQ)로서 상기 메모리 컨트롤러(110)로 출력할 수 있다. 상기 모드 레지스터 셋(123)은 상기 버스트 리드 인에이블 신호(MRBEN)가 인에이블된 상태에서 상기 내부 리드 신호(IMRR)를 주기적으로 생성할 수 있다. 상기 내부 리드 신호(IMRR)가 생성되는 주기는 적어도 tCCD에 대응하는 시간일 수 있다. 상기 tCCD는 하나의 컬럼 커맨드가 수신된 시점부터 다음 컬럼 커맨드가 수신될 수 있는 시점까지의 시간 간격으로 정의될 수 있다. 상기 내부 리드 신호(IMRR)가 생성되는 주기는 적어도 버스트 렝쓰(BL)에 대응하는 시간일 수 있다. 상기 모드 레지스터 셋(123)은 상기 내부 리드 신호(IMRR)에 기초하여 상기 트레이닝 데이터를 상기 데이터 전송 라인(124)을 통해 상기 데이터 입출력 회로(122)로 제공하고, 상기 데이터 입출력 회로(122)는 상기 트레이닝 데이터에 기초하여 상기 데이터(DQ)를 상기 데이터 버스(104)로 출력할 수 있다. 상기 메모리 장치(120)의 데이터 입출력 회로(122)는 상기 제 2 커맨드 어드레스 신호(MRR)가 수신된 시점부터 리드 레이턴시(RL)에 대응하는 시간이 경과되면 상기 모드 레지스터 셋(123)으로부터 출력된 트레이닝 데이터를 상기 데이터(DQ)로서 상기 메모리 컨트롤러(110)로 출력할 수 있다. 상기 메모리 장치(120)의 데이터 입출력 회로(122)는 상기 데이터 스트로브 버스(105)를 통해 상기 데이터(DQ)에 동기되는 상기 데이터 스트로브 신호(DQS)를 함께 출력할 수 있다. 상기 버스트 리드 동작 중에 상기 모드 레지스터 셋(123)에 의해 상기 내부 리드 신호(IMRR)가 주기적으로 생성되므로, 상기 메모리 장치(120)는 상기 데이터(DQ) 및 데이터 스트로브 신호(DQS)를 계속해서 출력할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 시스템(100)의 동작을 보여주는 도면이다. 도 3은 상기 메모리 장치(120)가 버스트 리드 동작을 수행하는 중에 상기 제 3 커맨드 어드레스 신호(MRW2)를 수신하여 상기 버스트 리드 동작을 종료하는 것을 보여줄 수 있다. 도 3을 참조하면, 상기 버스트 리드 인에이블 신호(MRBEN)가 인에이블된 상태이고, 상기 메모리 장치(120)는 버스트 리드 동작을 계속해서 수행할 수 있다. 이후, 상기 메모리 장치(120)가 상기 메모리 컨트롤러(110)로부터 상기 제 3 커맨드 어드레스 신호(MRW2)를 수신하면, 상기 메모리 장치(120)는 상기 내부 라이트 펄스(MRWP)를 생성하고, 상기 내부 라이트 펄스(MRWP)에 기초하여 상기 버스트 리드 인에이블 신호(MRBEN)를 디스에이블시킬 수 있다. 따라서, 상기 메모리 장치(120)가 수행하던 상기 버스트 리드 동작은 종료될 수 있다. 상기 모드 레지스터 셋(123)은 상기 내부 라이트 펄스(MRWP)의 펄스 폭에 대응하는 펄스 폭을 갖는 리셋 신호(MRWRST)를 생성할 수 있다. 상기 버스트 리드 동작을 수행하는 내부 회로는 상기 리셋 신호(MRWRST)가 인에이블되었을 때 초기화될 수 있다. 첫 번째로 상기 제 3 커맨드 어드레스 신호가 전송된 후 tMRW에 대응하는 시간이 경과하면, 상기 제 3 커맨드 어드레스 신호(MRW2)가 다시 상기 메모리 컨트롤러(110)로부터 상기 메모리 장치(120)로 전송될 수 있다. 상기 tMRW는 상기 메모리 컨트롤러로부터 상기 메모리 장치로 어떠한 커맨드 어드레스 신호가 전송된 후 상기 제 1 커맨드 어드레스 신호 및/또는 상기 제 3 커맨드 어드레스 신호가 전송될 수 있는 시간 간격으로 정의될 수 있다. 상기 메모리 장치(120)는 상기 제 3 커맨드 어드레스 신호(MRW2)에 기초하여 상기 내부 라이트 펄스(MRWP)를 생성하고, 상기 모드 레지스터 셋(123)은 상기 내부 라이트 펄스(MRWP)에 기초하여 상기 리셋 신호(MRWRST)를 다시 생성할 수 있다. 상기 버스트 리드 동작을 수행하는 내부 회로는 상기 리셋 신호(MRWRST)가 다시 인에이블되면 다시 초기화될 수 있다. 상기 리셋 신호(MRWRST)가 인에이블되면, 상기 데이터 입출력 회로(122)가 초기화될 수 있고, 상기 메모리 장치(120)의 상기 데이터 입출력 회로(122)는 상기 데이터(DQ) 및 상기 데이터 스트로브 신호(DQS)가 출력되는 것을 중단할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 시스템(100)의 동작을 보여주는 도면이다. 도 4는 상기 메모리 장치(120)가 버스트 리드 동작을 수행하는 중에 상기 제 3 커맨드 어드레스 신호(MRW2)를 수신하여 상기 버스트 리드 동작을 종료하는 것을 보여줄 수 있다. 상기 메모리 장치(120)가 버스트 리드 동작을 수행하는 중에 상기 메모리 컨트롤러(110)로부터 상기 제 3 커맨드 어드레스 신호(MRW2)를 수신하면, 상기 메모리 장치(120)는 상기 내부 라이트 펄스(MRWP)를 생성하고, 상기 내부 라이트 펄스(MRWP)에 기초하여 상기 버스트 리드 인에이블 신호(MRBEN)를 디스에이블시킬 수 있다. 상기 모드 레지스터 셋(123)은 상기 내부 라이트 펄스(MRWP)가 인에이블될 때 상기 리셋 신호(MRWRST)를 인에이블시키고, 상기 리셋 신호(MRWRST)의 인에이블 상태를 유지시킬 수 있다. 상기 tMRW 에 대응하는 시간이 경과된 후, 상기 제 3 커맨드 어드레스 신호(MRW2)가 다시 상기 메모리 컨트롤러(110)로부터 상기 메모리 장치(120)로 전송될 수 있다. 상기 메모리 장치(120)는 상기 제 3 커맨드 어드레스 신호(MRW2)에 기초하여 상기 내부 라이트 펄스(MRWP)를 생성하고, 상기 모드 레지스터 셋(123)은 상기 내부 라이트 펄스(MRWP)가 디스에이블될 때 상기 리셋 신호(MRWRST)를 디스에이블시킬 수 있다. 상기 모드 레지스터 셋(123)은 첫 번째로 수신된 제 3 커맨드 어드레스 신호(MRW2)로부터 생성되는 내부 라이트 펄스(MRWP)의 인에이블 시점부터 두 번째로 수신된 제 3 커맨드 어드레스 신호(MRW2)로부터 생성되는 내부 라이트 펄스(MRWP)의 디스에이블 시점까지 상기 리셋 신호(MRWRST)를 인에이블 상태로 유지시킬 수 있고, 상기 내부 회로를 완전하게 초기화시키기 위한 충분한 시간을 보장할 수 있다. 상기 메모리 장치(120)의 상기 데이터 입출력 회로(122)는 초기화되어 상기 데이터(DQ) 및 상기 데이터 스트로브 신호(DQS)가 출력되는 것을 차단할 수 있다.
상기 tMRW 에 대응하는 시간이 경과되면, 다시 상기 메모리 컨트롤러(110)로부터 상기 메모리 장치(120)로 상기 제 3 커맨드 어드레스 신호(MRW2)가 전송될 수 있다. 상기 메모리 장치(120)는 상기 제 3 커맨드 어드레스 신호(MRW2)에 기초하여 상기 내부 라이트 펄스(MRWP)를 생성하고, 상기 모드 레지스터 셋(123)은 상기 내부 라이트 펄스(MRWP)에 기초하여 상기 리셋 신호(MRWRST)를 생성할 수 있다. 상기 버스트 리드 인에이블 신호(MRBEN)는 디스에이블된 상태이므로, 상기 모드 레지스터 셋(123)은 상기 내부 라이트 펄스(MRWP)에 대응하는 펄스 폭을 갖는 상기 리셋 신호(MRWRST)를 생성할 수 있다. 상기 제 3 커맨드 어드레스 신호(MRW2)가 수신되기 전에, 상기 메모리 장치(120)는 버스트 리드 동작을 수행하지 않는 상대적으로 안정화된 상태일 수 있고, 상기 리셋 신호(MRWRST)가 내부 라이트 펄스(MRWP)에 대응하는 펄스 폭만큼만 인에이블되더라도 상기 내부 회로를 충분히 초기화시킬 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 장치(500)의 구성을 보여주는 도면이다. 상기 메모리 장치(500)는 도 1에 도시된 메모리 장치(120)로 적용될 수 있다. 상기 메모리 장치(500)는 메모리 셀 어레이(511), 로우 디코더(512), 컬럼 디코더(513), 리드/라이트 회로(514), 커맨드 어드레스 수신 회로(520), 클럭 수신 회로(530), 커맨드 디코더(540), 어드레스 디코더(550), 지연 회로(560), 데이터 입출력 회로(570) 및 모드 레지스터 셋(580)을 포함할 수 있다. 상기 메모리 셀 어레이(511)에는 복수의 워드라인(WL)이 로우 방향으로 배치되고, 복수의 비트라인(BL)이 컬럼 방향으로 배치될 수 있다. 상기 복수의 워드라인(WL)과 상기 복수의 비트라인(BL)이 교차하는 지점에는 메모리 셀(MC)이 연결될 수 있다. 특정 워드라인과 특정 비트라인이 선택되면 상기 특정 워드라인과 상기 특정 비트라인 사이에 연결된 메모리 셀이 액세스될 수 있다. 상기 로우 디코더(512)는 로우 어드레스 신호(RADD)에 기초하여 상기 복수의 워드라인(WL) 중 특정 워드라인을 선택할 수 있다. 상기 로우 디코더(512)는 상기 로우 어드레스 신호(RADD)를 디코딩하여 로우 선택 신호를 생성할 수 있고, 상기 로우 선택 신호에 기초하여 특정 워드라인을 선택할 수 있다. 상기 컬럼 디코더(513)는 컬럼 어드레스 신호(CADD)에 기초하여 복수의 비트라인(BL) 중 특정 비트라인을 선택할 수 있다. 상기 컬럼 디코더(513)는 상기 컬럼 어드레스 신호(CADD)를 디코딩하여 컬럼 선택 신호를 생성할 수 있고, 상기 컬럼 선택 신호에 기초하여 특정 비트라인을 선택할 수 있다. 상기 로우 디코더(512) 및 상기 컬럼 디코더(513)에 의해 선택된 워드라인 및 비트라인과 연결된 메모리 셀은 상기 리드/라이트 회로와 연결될 수 있다. 상기 리드/라이트 회로(514)는 상기 로우 디코더(512) 및 상기 컬럼 디코더(513)에 의해 액세스된 메모리 셀에 저장된 데이터를 리드하거나 상기 액세스된 메모리 셀로 데이터를 저장시킬 수 있다. 상기 리드/라이트 회로(514)는 데이터 전송 라인(501)을 통해 상기 데이터 입출력 회로(570)와 연결될 수 있다. 상기 리드/라이트 회로(514)는 상기 메모리 장치(500)의 노멀 리드 동작 중에 상기 액세스된 메모리 셀에 저장된 데이터를 리드하고, 리드된 데이터를 상기 데이터 전송 라인(501)을 통해 상기 데이터 입출력 회로(570)로 전송할 수 있다. 상기 리드/라이트 회로(514)는 상기 메모리 장치(500)의 노멀 라이트 동작 중에 상기 데이터 전송 라인(501)을 통해 상기 데이터 입출력 회로(570)로부터 전송된 데이터를 상기 액세스된 메모리 셀에 저장시킬 수 있다.
상기 커맨드 어드레스 수신 회로(520)는 커맨드 어드레스 신호(CA<1:n>) 및 칩 선택 신호(CS)를 수신할 수 있다. 여기서, n은 4 이상의 임의의 정수일 수 있다. 상기 커맨드 어드레스 수신 회로(520)는 도 1에 도시된 커맨드 어드레스 버스(101) 및 상기 칩 선택 버스(103)와 연결되어 상기 커맨드 어드레스 신호(CA<1:n>) 및 상기 칩 선택 신호(CS)를 수신할 수 있다. 상기 커맨드 어드레스 수신 회로(520)는 인에이블된 칩 선택 신호(CS)를 수신하였을 때 상기 커맨드 어드레스 신호(CA<1:n>)를 유효한 것으로 판단할 수 있다. 상기 커맨드 어드레스 수신 회로(520)는 내부 클럭 신호(ICLK)에 기초하여 상기 커맨드 어드레스 신호(CA<1:n>)를 래치하고, 래치된 커맨드 어드레스 신호를 출력할 수 있다. 상기 커맨드 어드레스 신호(CA<1:n>) 중 적어도 일부는 내부 커맨드 신호를 생성하기 위해 사용할 수 있다. 상기 커맨드 어드레스 신호(CA<1:n>) 중 적어도 일부 또는 전부는 내부 어드레스 신호를 생성하기 위해 사용될 수 있다. 상기 커맨드 어드레스 수신 회로(520)는 상기 내부 커맨드 신호를 생성하기 위해 사용되는 상기 커맨드 어드레스 신호(CA<1:n>) 중 적어도 일부를 상기 커맨드 디코더(540)로 제공할 수 있다. 상기 커맨드 어드레스 수신 회로(520)는 내부 어드레스 신호를 생성하기 위해 사용되는 상기 커맨드 어드레스 신호(CA<1:n>) 중 적어도 일부를 상기 어드레스 디코더(550)로 제공할 수 있다. 상기 커맨드 어드레스 수신 회로(520)는 내부 어드레스 신호를 생성하기 위해 사용되는 상기 커맨드 어드레스 신호(CA<1:n>) 전부를 상기 모드 레지스터 셋(580)으로 제공할 수 있다.
상기 클럭 수신 회로(530)는 시스템 클럭 신호(CLK)를 수신할 수 있다. 상기 클럭 수신 회로(530)는 도 1에 도시된 클럭 버스(102)로부터 상기 시스템 클럭 신호(CLK)를 수신할 수 있다. 상기 클럭 수신 회로(530)는 상기 시스템 클럭 신호(CLK)를 수신하여 상기 내부 클럭 신호(ICLK)를 생성할 수 있다. 상기 클럭 수신 회로(530)는 상기 시스템 클럭 신호(CLK)의 주파수가 높을 때, 상기 시스템 클럭 신호(CLK)의 주파수를 분주하여 상기 내부 클럭 신호(ICLK)를 생성할 수 있다. 상기 클럭 수신 회로(530)는 상기 시스템 클럭 신호(CLK)를 분주하여 보다 큰 진폭 및 보다 넓은 펄스 폭을 갖는 상기 내부 클럭 신호(ICLK)를 생성하여 상기 메모리 장치(500)의 동작 타이밍 마진을 개선할 수 있다. 예를 들어, 상기 클럭 수신 회로(530)는 상기 시스템 클럭 신호(CLK)의 주파수를 1/2로 분주하여 상기 시스템 클럭 신호(CLK)의 주기보다 2배 긴 주기를 갖는 상기 내부 클럭 신호(ICLK)를 생성할 수 있다. 도시되지는 않았지만, 상기 클럭 수신 회로(530)는 상기 시스템 클럭 신호(CLK)의 주파수를 분주하여 상기 내부 클럭 신호(ICLK)를 생성하는 주파수 분주기를 포함할 수 있다. 상기 내부 클럭 신호(ICLK)는 상기 커맨드 어드레스 수신 회로(520), 상기 커맨드 디코더(540), 상기 지연 회로(560) 및 상기 모드 레지스터 셋(580)으로 제공될 수 있다.
상기 커맨드 디코더(540)는 상기 커맨드 어드레스 수신 회로(520)를 통해 수신된 상기 커맨드 어드레스 신호(CA<1:n>)에 기초하여 내부 커맨드 신호(ICMD)를 생성할 수 있다. 상기 커맨드 디코더(540)는 상기 커맨드 어드레스 신호의 적어도 일부(CA<1:n>)를 디코딩하여 상기 내부 커맨드 신호(ICMD)를 생성할 수 있다. 예를 들어, 상기 커맨드 디코더(540)는 상기 커맨드 어드레스 신호의 제 1 내지 제 m 비트(CA<1:m>)를 디코딩하여 상기 내부 커맨드 신호(ICMD)를 생성할 수 있다. 여기서, m은 1과 n 사이의 정수일 수 있다. 상기 커맨드 디코더(540)가 상기 내부 커맨드 신호(ICMD)를 생성하기 위해 사용하는 커맨드 어드레스 신호(CA<1:m>)의 비트 수 및 비트의 순번은 다양하게 변화될 수 있다. 상기 내부 커맨드 신호(ICMD)는 다양한 신호를 포함할 수 있다. 예를 들어, 상기 내부 커맨드 신호(ICMD)는 액티브 신호, 프리차지 신호, 노멀 리드 신호, 노멀 라이트 신호, 논타겟 리드 신호 및 논타겟 라이트 신호, 리프레쉬 신호 등을 포함할 수 있다. 상기 리드/라이트 회로(514) 및 상기 데이터 입출력 회로(570)는 상기 노멀 리드 신호에 기초하여 상기 메모리 장치(500)의 노멀 리드 동작을 수행할 수 있다. 상기 리드/라이트 회로(514) 및 상기 데이터 입출력 회로(570)는 상기 노멀 라이트 신호에 기초하여 상기 메모리 장치(500)의 노멀 라이트 동작을 수행할 수 있다. 상기 커맨드 디코더(540)는 상기 커맨드 어드레스 신호(CA<1:n>)가 상기 제 1 및 제 3 커맨드 어드레스 신호(MRW1, MRW2)에 대응하는 조합을 가질 때, 상기 커맨드 어드레스 신호의 일부(CA<1:m>)에 기초하여 내부 라이트 펄스(MRWP)를 생성할 수 있다. 상기 커맨드 디코더(540)는 상기 커맨드 어드레스 신호(CA<1:n>)가 상기 제 2 커맨드 어드레스 신호(MRR)에 대응하는 조합을 가질 때, 상기 커맨드 어드레스 신호의 일부(CA<1:m>)에 기초하여 내부 리드 신호(IMRR)를 생성할 수 있다. 상기 내부 라이트 펄스(MRWP) 및 상기 내부 리드 신호(MRR)는 상기 모드 레지스터 셋의 동작을 제어하기 위한 신호일 수 있다. 상기 커맨드 디코더(540)는 상기 내부 클럭 신호(ICLK)를 수신할 수 있다. 상기 커맨드 디코더(540)는 상기 내부 클럭 신호(ICLK)에 동기하여 상기 커맨드 어드레스 신호(CA<1:n>)의 적어도 일부를 래치하고, 래치된 신호들을 디코딩할 수 있다. 일 실시예에서, 상기 커맨드 디코더(540)는 상기 내부 클럭 신호(ICLK)에 동기하여 상기 내부 리드 신호(IMRR)를 생성할 수 있다. 예를 들어, 상기 내부 리드 신호(IMRR)는 상기 내부 클럭 신호 1주기에 대응하는 펄스 폭을 가질 수 있다. 즉, 상기 내부 리드 신호(IMRR)의 펄스 폭은 2tCK에 대응할 수 있고, 1tCK는 상기 시스템 클럭 신호(CLK)의 1주기에 대응하는 시간일 수 있다. 일 실시예에서, 상기 커맨드 디코더(540)는 상기 내부 클럭 신호(ICLK)와 동기하여 상기 내부 라이트 신호(MRWP)를 생성할 수 있다. 상기 내부 라이트 펄스(MRWP)의 펄스 폭은 상기 내부 클럭 신호(ICLK)와 동기되지 않을 수 있고, 상기 내부 클럭 신호(ICLK)와 비동기적으로 변화될 수 있다. 상기 내부 라이트 펄스(MRWP)의 펄스 폭은 다양하게 변화될 수 있다. 예를 들어 상기 내부 라이트 펄스(MRWP)는 2tCK 에서 4tCK 사이에 대응하는 펄스 폭을 가질 수 있다.
상기 어드레스 디코더(550)는 상기 커맨드 어드레스 수신 회로(520)를 통해 수신된 상기 커맨드 어드레스 신호(CA<1:n>) 중 적어도 일부와 상기 내부 커맨드 신호(ICMD)에 기초하여 로우 어드레스 신호(RADD) 및 컬럼 어드레스 신호(CADD)를 생성할 수 있다. 상기 어드레스 디코더(550)는 상기 내부 커맨드 신호(ICMD)가 로우 계열의 커맨드 신호일 때, 상기 커맨드 어드레스 신호의 일부(CA<m+1:n>)로부터 상기 로우 어드레스 신호(RADD)를 생성할 수 있다. 예를 들어, 상기 로우 계열 커맨드 신호는 액티브 신호 및 리프레쉬 신호를 포함할 수 있다. 상기 어드레스 디코더(550)는 상기 내부 커맨드 신호(ICMD)가 컬럼 계열 커맨드 신호일 때, 상기 커맨드 어드레스 신호의 일부(CA<m+1:n>)로부터 상기 컬럼 어드레스 신호(CADD)를 생성할 수 있다. 예를 들어, 상기 컬럼 계열 커맨드 신호는 노멀 리드 신호 및 노멀 라이트 신호를 포함할 수 있다.
상기 지연 회로(560)는 상기 내부 클럭 신호(ICLK) 및 상기 내부 커맨드 신호(ICMD)를 수신할 수 있다. 상기 지연 회로(560)는 상기 내부 클럭 신호(ICLK)에 대한 지연 고정 동작을 수행하여 지연 클럭 신호(DCLK)를 생성할 수 있다. 상기 지연 회로(560)는 상기 내부 클럭 신호(ICLK)를 지연시키기 위해 클럭 지연 라인을 구비하는 지연 고정 루프 (delayed locked loop)를 포함할 수 있다. 상기 지연 회로(560)는 상기 내부 커맨드 신호(ICMD)를 지연시켜 지연 커맨드 신호(DCMD)를 생성할 수 있다. 상기 지연 회로(560)는 상기 지연 커맨드 신호(DCMD)를 생성하기 위해 커맨드 지연 라인을 구비할 수 있고, 상기 커맨드 지연 라인의 지연량은 상기 클럭 지연 라인의 지연량과 실질적으로 동일하게 설정될 수 있다. 상기 지연 회로(560)로 제공되는 상기 내부 커맨드 신호(ICMD)는 노멀 리드 신호, 노멀 라이트 신호, 논타겟 리드 신호 및 논타겟 라이트 신호를 포함할 수 있다. 상기 지연 회로(560)는 상기 내부 리드 신호(IMRR)를 더 수신할 수 있다. 상기 지연 회로(560)는 상기 내부 리드 신호(IMRR)를 지연시켜 상기 지연 커맨드 신호(DCMD)로서 출력할 수 있다. 상기 지연 회로(560)는 상기 내부 커맨드 신호(ICMD) 및 상기 내부 리드 신호(IMRR) 중 어느 하나라도 수신하면, 수신된 신호를 지연시켜 상기 지연 커맨드 신호(DCMD)를 생성할 수 있다.
상기 데이터 입출력 회로(570)는 상기 데이터 전송 라인(501)과 데이터 버스(104) 사이에 연결될 수 있다. 상기 데이터 입출력 회로(570)는 상기 메모리 장치(500)의 노멀 리드 동작 중에 상기 리드/라이트 회로(514)로부터 상기 데이터 전송 라인(501)을 통해 전송된 데이터를 수신하고, 상기 수신된 데이터를 상기 데이터(DQ)로서 상기 데이터 버스(104)를 통해 출력할 수 있다. 상기 데이터 입출력 회로(570)는 상기 데이터 전송 라인(501)을 통해 전송된 데이터에 기초하여 상기 데이터 버스(104)를 구동하는 데이터 전송기를 포함할 수 있다. 상기 데이터 입출력 회로(570)는 상기 메모리 장치(500)의 노멀 라이트 동작 중에 상기 데이터 버스(104)를 통해 전송된 상기 데이터(DQ)를 수신하고, 수신된 데이터를 상기 데이터 전송 라인(501)을 통해 상기 리드/라이트 회로(514)로 출력할 수 있다. 상기 데이터 입출력 회로(570)는 상기 데이터 버스(104)를 통해 전송된 데이터(DQ)에 기초하여 상기 데이터 전송 라인(501)을 구동하는 데이터 수신기를 포함할 수 있다. 예를 들어, 상기 데이터 전송 라인(501)을 통해 전송되는 데이터는 병렬 데이터일 수 있고, 상기 데이터 버스(104)를 통해 전송되는 데이터(DQ)는 직렬 데이터일 수 있다. 상기 데이터 입출력 회로(570)는 상기 병렬 데이터를 상기 직렬 데이터로 변환하는 직렬화기와 상기 직렬 데이터를 상기 병렬 데이터로 변환하는 병렬화기를 더 포함할 수 있다.
상기 데이터 입출력 회로(570)는 상기 지연 클럭 신호(DCLK), 상기 지연 커맨드 신호(DCMD) 및 리셋 신호(MRWRST)를 수신할 수 있다. 상기 데이터 입출력 회로(570)는 상기 모드 레지스터 셋(580)로부터 레이턴시 및 동작 모드를 수신할 수 있다. 상기 데이터 입출력 회로(570)는 상기 지연 클럭 신호(DCLK)에 동기하여 상기 지연 커맨드 신호(DCMD)를 상기 레이턴시에 대응하는 시간만큼 지연시키고, 지연된 신호에 기초하여 다양한 동작을 수행할 수 있다. 예를 들어, 상기 지연 커맨드 신호(DCMD)가 노멀 리드 신호에 기초하여 생성되었을 때, 상기 데이터 입출력 회로(570)는 상기 데이터 전송기를 통해 상기 데이터 전송 라인(501)으로부터 전송된 데이터를 상기 데이터(DQ)로 출력하여 노멀 리드 동작을 수행할 수 있다. 상기 지연 커맨드 신호(DCMD)가 노멀 라이트 신호 기초하여 생성되었을 때, 상기 데이터 입출력 회로(570)는 상기 데이터 전송기의 온 저항 값을 설정하고, 상기 데이터 수신기를 통해 상기 데이터(DQ)를 수신하여 노멀 라이트 동작을 수행할 수 있다. 상기 지연 커맨드 신호(DCMD)가 논타겟 리드 신호 및 논타겟 라이트 신호에 기초하여 생성되었을 때, 상기 데이터 입출력 회로(570)는 노멀 리드 동작 및 노멀 라이트 동작을 수행하지 않고 상기 데이터 전송기의 온 저항 값을 설정할 수 있다.
상기 지연 커맨드 신호(DCMD)가 내부 리드 신호(IMRR)에 기초하여 생성되었을 때, 상기 데이터 입출력 회로(570)는 상기 모드 레지스터 셋(580)으로부터 출력된 모드 레지스터 데이터(MRD) 및/또는 트레이닝 데이터(RDP)를 출력하도록 모드 레지스터 리드 동작을 수행할 수 있다. 상기 데이터 입출력 회로(570)는 상기 리셋 신호(MRWRST)에 기초하여 초기화될 수 있다. 상기 리셋 신호(MRWRST)가 인에이블되면, 상기 데이터 입출력 회로(570)의 내부에서 생성 및 진행되는 신호들은 모두 초기화될 수 있다. 상기 데이터 입출력 회로(570)는 상기 리셋 신호(MRWRST)에 기초하여 상기 데이터 전송기의 온 저항 값을 설정하기 위한 신호들을 초기화시킬 수 있다.
상기 모드 레지스터 셋(580)은 상기 내부 리드 신호(IMRR), 상기 내부 라이트 펄스(MRWP), 상기 커맨드 어드레스 신호(CA<1:n>)를 수신하고, 상기 버스트 리드 신호(BR) 및 상기 리셋 신호(MRWRST)를 생성할 수 있다. 상기 모드 레지스터 셋(580)은 상기 메모리 장치(500)의 다양한 동작과 관련된 모드 레지스터 데이터를 저장하기 위한 레지스터를 구비할 수 있다. 상기 모드 레지스터 셋(580)은 상기 내부 리드 신호(IMRR) 및 상기 커맨드 어드레스 신호(CA<1:n>)에 기초하여 상기 레지스터에 저장된 정보 중 특정 정보에 관한 모드 레지스터 데이터(MRD)를 상기 데이터 입출력 회로(570)로 출력할 수 있다. 상기 모드 레지스터 셋(580)은 상기 내부 라이트 펄스(MRWP) 및 상기 커맨드 어드레스 신호(CA<1:n>)에 기초하여 상기 레지스터의 특정 저장 공간을 선택하고, 상기 커맨드 어드레스 신호(CA<1:n>)에 포함된 모드 레지스터 데이터(MRD)를 상기 선택된 저장 공간에 저장할 수 있다.
상기 모드 레지스터 셋(580)은 상기 내부 라이트 펄스(MRWP)를 수신하고 상기 제 1 커맨드 어드레스 신호(MRW1)를 수신했을 때, 상기 메모리 장치(500)가 버스트 리드 동작을 수행할 수 있도록 설정할 수 있다. 상기 모드 레지스터 셋(580)은 상기 내부 라이트 펄스(MRWP) 및 상기 제 1 커맨드 어드레스 신호(MRW1)에 기초하여 도 2 내지 도 4에 도시된 버스트 리드 인에이블 신호(MRBEN)를 생성할 수 있다. 상기 모드 레지스터 셋(580)은 상기 버스트 리드 인에이블 신호(MRBEN)가 인에이블된 후 상기 내부 리드 신호(IMRR)를 수신하면, 상기 버스트 리드 신호(BR)를 주기적으로 생성할 수 있다. 상기 버스트 리드 신호(BR)는 상기 커맨드 디코더(540)로 제공될 수 있다. 상기 커맨드 디코더(540)는 상기 제 2 커맨드 어드레스 신호(MRR)가 수신되지 않더라도, 상기 버스트 리드 신호(BR)에 기초하여 상기 내부 리드 신호(MRR)를 주기적으로 인에이블시킬 수 있다. 예를 들어, 상기 커맨드 디코더(540)는 상기 버스트 리드 신호(BR)에 기초하여 적어도 tCCD 또는 버스트 렝쓰(BL)에 대응하는 시간 간격으로 계속해서 상기 내부 리드 신호(IMRR)를 인에이블 시킬 수 있다.
상기 모드 레지스터 셋(580)은 상기 메모리 장치(500)가 버스트 리드 동작을 수행하는 중에 상기 내부 라이트 펄스(MRWP) 및 상기 제 3 커맨드 어드레스 신호(MRW2)를 수신하면, 상기 버스트 리드 동작을 종료시키고, 상기 리셋 신호(MRWRST)를 생성할 수 있다. 상기 모드 레지스터 셋(580)은 상기 내부 라이트 펄스(MRWP) 및 상기 제 3 커맨드 어드레스 신호(MRW2)에 기초하여 상기 버스트 리드 인에이블 신호(MRBEN)를 디스에이블시키고, 상기 리셋 신호(MRWRST)를 인에이블시킬 수 있다. 상기 모드 레지스터 셋(580)이 다시 상기 내부 라이트 펄스(MRWP) 및 상기 제 3 커맨드 어드레스 신호(MRW2)를 수신하면, 상기 리셋 신호(MRWRST)를 디스에이블시킬 수 있다.
도 6은 본 발명의 실시예에 따른 모드 레지스터 셋(600)의 구성을 보여주는 도면이다. 상기 모드 레지스터 셋(600)은 도 5에 도시된 모드 레지스터 셋(580)으로 적용될 수 있다. 도 5 및 도 6을 참조하면, 상기 모드 레지스터 셋(600)은 래치 인에이블 제어 회로(610), 모드 레지스터 제어 회로(620), 레지스터(630), 트레이닝 데이터 생성 회로(640), 리셋 신호 생성 회로(650) 및 버스트 리드 생성 회로(660)를 포함할 수 있다. 상기 래치 인에이블 제어 회로(610)는 상기 내부 리드 신호(IMRR), 상기 내부 라이트 펄스(MRWP) 및 버스트 리드 인에이블 신호(MRBEN)를 수신하여 래치 인에이블 신호(LATEN)를 생성할 수 있다. 상기 래치 인에이블 제어 회로(610)는 상기 버스트 리드 인에이블 신호(MRBEN)가 디스에이블된 상태일 때, 상기 내부 리드 신호(IMRR) 및 상기 내부 라이트 펄스(MRWP) 중 어느 하나를 상기 래치 인에이블 신호(LATEN)로 제공하여 상기 래치 인에이블 신호(LATEN)를 인에이블시킬 수 있다. 상기 래치 인에이블 제어 회로(610)는 상기 버스트 리드 인에이블 신호(MRBEN)가 인에이블되었을 때, 상기 내부 리드 신호(IMRR)에 기초하여 상기 래치 인에이블 신호(LATNE)가 생성되는 것을 차단하고 상기 내부 라이트 펄스(MRWP)에 기초해서만 상기 래치 인에이블 신호(LATEN)가 생성되도록 할 수 있다.
상기 래치 인에이블 제어 회로(610)는 제 1 인버터(611), 제 1 낸드 게이트(612), 제 2 인버터(613) 및 제 2 낸드 게이트(614)를 포함할 수 있다. 상기 제 1 인버터(611)는 상기 버스트 리드 인에이블 신호(MRBEN)를 수신하고, 상기 버스트 리드 인에이블 신호(MRBEN)를 반전 구동할 수 있다. 상기 제 1 낸드 게이트(612)는 상기 내부 리드 신호(IMRR) 및 상기 제 1 인버터(611)의 출력을 수신할 수 있다. 상기 제 1 낸드 게이트(612)는 상기 버스트 리드 인에이블 신호(MRBEN)가 로직 하이 레벨로 인에이블되었을 때 상기 내부 리드 신호(IMRR)의 로직 레벨에 무관하게 로직 하이 레벨의 출력 신호를 출력할 수 있다. 상기 제 1 낸드 게이트(612)는 상기 버스트 리드 인에이블 신호(MRBEN)가 로직 로우 레벨로 디스에이블되고 상기 내부 리드 신호(IMRR)가 로직 하이 레벨로 인에이블되었을 때 로직 로우 레벨의 출력 신호를 출력할 수 있다. 상기 제 2 인버터(613)는 상기 내부 라이트 펄스(MRWP)를 수신하고, 상기 내부 라이트 펄스(MRWP)를 반전 구동할 수 있다. 상기 제 2 낸드 게이트(614)는 상기 제 1 낸드 게이트(612)의 출력 및 상기 제 2 인버터(613)의 출력을 수신하여 상기 래치 인에이블 신호(LATEN)를 출력할 수 있다. 상기 제 2 낸드 게이트(614)는 상기 제 1 낸드 게이트(612)의 출력 신호가 로직 로우 레벨이거나 상기 내부 라이트 펄스(MRWP)가 로직 하이 레벨로 인에이블되어 상기 제 2 인버터(613)로부터 로직 로우 레벨의 출력 신호를 수신할 때, 로직 하이 레벨을 갖는 상기 래치 인에이블 신호(LATEN)를 출력할 수 있다.
상기 모드 레지스터 제어 회로(620)는 상기 래치 인에이블 제어 회로(610)로부터 상기 래치 인에이블 신호(LATEN)를 수신하고, 상기 커맨드 어드레스 수신 회로(520)로부터 상기 커맨드 어드레스 신호(CA<1:n>)를 수신할 수 있다. 상기 모드 레지스터 제어 회로(620)는 상기 래치 인에이블 신호(LATEN)가 인에이블되었을 때 상기 커맨드 어드레스 신호(CA<1:n>)를 래치하고, 래치된 커맨드 어드레스 신호를 디코딩하여 다양한 제어 신호를 생성할 수 있다. 상기 다양한 제어 신호는 상기 레지스터(630) 및 상기 트레이닝 데이터 생성 회로(640)의 동작을 제어하는 신호, 모드 레지스터 데이터(MRD), 상기 모드 레지스터 데이터(MRD)가 저장되거나 출력되는 레지스터(630)의 어드레스 정보 및 상기 버스트 리드 인에이블 신호(MRBEN)를 포함할 수 있다. 상기 레지스터(630)는 상기 모드 레지스터 데이터(MRD)를 저장할 수 있다. 상기 레지스터(630)는 상기 모드 레지스터 리드 동작 중에 상기 어드레스 정보에 대응하는 저장 공간에 저장된 모드 레지스터 데이터(MRD)를 상기 데이터 전송 라인(501)으로 출력할 수 있다. 상기 레지스터(630)는 상기 모드 레지스터 라이트 동작 중에 상기 어드레스 정보에 대응하는 저장 공간에 상기 모드 레지스터 데이터(MRD)를 저장할 수 있다. 상기 트레이닝 데이터 생성 회로(640)는 상기 버스트 리드 인에이블 신호 및 상기 내부 리드 신호를 수신하고, 트레이닝 데이터를 생성할 수 있다. 상기 트레이닝 데이터 생성 회로(640)는 상기 모드 레지스터 제어 회로(620)로부터 출력된 제어 신호에 기초하여 트레이닝 데이터(RDP)의 패턴을 설정할 수 있다. 상기 트레이닝 데이터 생성 회로(640)는 상기 버스트 리드 인에이블 신호(MRBEN) 및 상기 내부 리드 신호(IMRR)에 기초하여 상기 트레이닝 데이터(RDP)를 상기 데이터 전송 라인(501)으로 출력할 수 있다. 상기 트레이닝 데이터 생성 회로(640)는 상기 버스트 리드 인에이블 신호(MRBEN)가 인에이블된 상태에서, 상기 내부 리드 신호(IMRR)가 인에이블될 때마다 설정된 패턴을 갖는 트레이닝 데이터(RDP)를 상기 데이터 전송 라인(501)으로 출력할 수 있다.
상기 모드 레지스터 제어 회로(620)는 상기 제 1 커맨드 어드레스 신호(MRW1)를 수신했을 때 상기 제 1 커맨드 어드레스 신호(MRW1)를 디코딩하여 상기 버스트 리드 인에이블 신호(MRBEN)를 인에이블시킬 수 있다. 상기 모드 레지스터 제어 회로(620)는 상기 버스트 리드 인에이블 신호(MRBEN)가 디스에이블된 상태에서 상기 제 2 커맨드 어드레스 신호(MRR)를 수신했을 때, 상기 제 2 커맨드 어드레스 신호(MRR)를 디코딩하여 상기 레지스터(630)를 제어하고, 상기 레지스터(630)가 저장된 모드 레지스터 데이터(MRD)를 상기 데이터 전송 라인(501)으로 출력하도록 제어할 수 있다. 상기 모드 레지스터 제어 회로(620)는 상기 제 3 커맨드 어드레스 신호(MRW2)를 수신했을 때 상기 제 3 커맨드 어드레스 신호(MRW2)를 디코딩하여 상기 레지스터(630)를 제어하고, 상기 레지스터(630)로 상기 제 3 커맨드 어드레스 신호(MRW2)에 포함된 모드 레지스터 데이터(MRD)를 저장시킬 수 있다.
상기 모드 레지스터 제어 회로(620)는 어드레스 래치 회로(621) 및 디코딩 회로(622)를 포함할 수 있다. 상기 어드레스 래치 회로(621)는 상기 래치 인에이블 신호(LATEN)가 인에이블되었을 때 상기 커맨드 어드레스 신호(CA<1:n>)를 래치할 수 있다. 상기 어드레스 래치 회로(621)는 래치된 커맨드 어드레스 신호 중 일부를 모드 레지스터 어드레스 신호(MRA<1:k>)로 출력할 수 있고, 상기 래치된 커맨드 어드레스 신호 중 나머지 일부를 오퍼레이팅 코드(MROP<1:k>)로 출력할 수 있다. 여기서, k는 n의 절반에 대응하는 정수일 수 있다. 상기 모드 레지스터 어드레스 신호(MRA<1:k>) 및 상기 오퍼레이팅 코드(MROP<1:k>)는 동일한 비트 수를 갖는 것으로 예시하였으나, 서로 다른 비트 수를 가질 수도 있다. 상기 모드 레지스터 어드레스 신호(MRA<1:k>)는 상기 모드 레지스터 데이터(MRD)와 상기 모드 레지스터 데이터(MRD)가 상기 레지스터(630)에 저장되는 어드레스 정보를 포함할 수 있다. 상기 오퍼레이팅 코드(MROP<1:k>)는 상기 모드 레지스터 셋(600)의 다양한 동작을 지시하는 신호로 사용될 수 있다. 상기 디코딩 회로(622)는 상기 모드 레지스터 어드레스 신호(MRA<1:k>) 및 상기 오퍼레이팅 코드(MROP<1:k>)를 디코딩하여 상기 모드 레지스터 셋(600)의 동작을 제어하기 위한 다양한 신호를 생성할 수 있다. 상기 모드 레지스터 셋(600)은 상기 오퍼레이팅 코드(MROP<1:k>)에 기초하여 상기 모드 레지스터 어드레스 신호(MRA<1:k>)로부터 생성된 모드 레지스터 데이터(MRD)를 상기 레지스터(630)에 저장할 수 있다. 상기 모드 레지스터 셋(600)은 상기 오퍼레이팅 코드(MROP<1:k>)에 기초하여 상기 레지스터(630)에 저장된 모드 레지스터 데이터(MRD)를 상기 데이터 전송 라인(501)으로 출력할 수 있다. 상기 모드 레지스터 셋(600)은 상기 오퍼레이팅 코드(MROP<1:k>)에 기초하여 상기 트레이닝 데이터 생성 회로(640)가 생성하는 트레이닝 데이터의 패턴을 설정할 수 있다. 상기 모드 레지스터 셋(600)은 상기 오퍼레이팅 코드(MROP<1:k>)에 기초하여 상기 버스트 리드 인에이블 신호(MRBEN)를 인에이블시킬 수 있다.
상기 리셋 신호 생성 회로(650)는 상기 내부 라이트 펄스(MWRP) 및 상기 버스트 리드 인에이블 신호(MRBEN)를 수신하고, 상기 리셋 신호(MRWRST)를 생성할 수 있다. 상기 리셋 신호 생성 회로(650)는 상기 내부 라이트 펄스(MRWP) 및 상기 버스트 리드 인에이블 신호(MRBEN)에 기초하여 상기 리셋 신호(MRWRST)를 생성할 수 있다. 상기 리셋 신호 생성 회로(650)는 상기 내부 라이트 펄스(MRWP)를 상기 리셋 신호(MRWRST)로 제공하고, 상기 내부 라이트 펄스(MRWP)에 동기하여 상기 버스트 리드 인에이블 신호(MRBEN)를 상기 리셋 신호(MRWRST)로 제공할 수 있다. 상기 리셋 신호 생성 회로(650)는 상기 버스트 리드 인에이블 신호(MRBEN)가 인에이블된 후, 첫 번째로 생성되는 내부 라이트 펄스(MRWP)가 인에이블되는 시점부터 두 번째로 생성되는 내부 라이트 펄스(MRWP)가 디스에이블되는 시점까지 상기 리셋 신호(MRWRST)를 인에이블시킬 수 있다.
상기 버스트 리드 생성 회로(660)는 상기 내부 리드 신호(IMRR), 상기 버스트 리드 인에이블 신호(MRBEN) 및 상기 내부 클럭 신호(ICLK)를 수신하고, 상기 버스트 리드 신호(BR)를 생성할 수 있다. 상기 버스트 리드 생성 회로(660)는 상기 버스트 리드 인에이블 신호(MRBEN)가 인에이블되었을 때, 상기 내부 리드 신호(IMRR)를 소정 시간 지연시켜 상기 버스트 리드 신호(BR)를 생성할 수 있다. 상기 버스트 리드 생성 회로(660)는 상기 내부 클럭 신호(ICLK)에 동기하여 상기 내부 리드 신호(IMRR)를 지연시킬 수 있다. 상기 소정 시간과 상기 커맨드 디코더(540)가 상기 버스트 리드 신호(BR)에 기초하여 상기 내부 리드 신호(IMRR)를 생성하는데 필요한 시간의 합은 상기 tCCD 또는 버스트 렝쓰에 대응할 수 있다.
도 7은 도 6에 도시된 리셋 신호 생성 회로(650)의 구성을 보여주는 도면이다. 도 7을 참조하면, 상기 리셋 신호 생성 회로(650)는 플립플롭(710) 및 오어 게이트(720)를 포함할 수 있다. 상기 플립플롭(710)은 D-플립플롭일 수 있다. 상기 플립플롭(710)은 입력 단자(D)로 상기 버스트 리드 인에이블 신호(MRBEN)를 수신하고, 클럭 단자로 상기 내부 라이트 펄스(MRWP)를 수신하며, 출력 단자(Q)로 버스트 리셋 신호(BRRST)를 출력할 수 있다. 상기 플립플롭(710)은 상기 내부 라이트 펄스(MRWP)의 라이징 에지에 동기하여 상기 버스트 리드 인에이블 신호(MRBEN)를 상기 버스트 리셋 신호(BRRST)로 출력할 수 있다. 상기 오어 게이트(720)는 상기 버스트 리셋 신호(BRRST) 및 상기 내부 라이트 펄스(MRWP)를 수신할 수 있다. 상기 오어 게이트(720)는 상기 버스트 리셋 신호(BRRST)와 상기 내부 라이트 펄스(MRWP)를 오어 게이팅하여 상기 리셋 신호(MRWRST)를 생성할 수 있다. 따라서, 상기 리셋 신호 생성 회로(650)는 상기 버스트 리드 인에이블 신호(MRBEN)가 인에이블된 상태일 때, 첫 번째로 생성되는 내부 라이트 펄스(MRWP)가 인에이블되는 시점에 상기 리셋 신호(MRWRST)를 인에이블시키고, 두 번째로 생성되는 내부 라이트 펄스(MRWP)가 디스에이블되는 시점에 상기 리셋 신호(MRWRST)를 디스에이블시킬 수 있다. 상기 리셋 신호 생성 회로(650)는 상기 플립플롭(710)이 상기 버스트 리드 인에이블 신호(MRBEN)를 샘플링하는 타이밍 마진을 확보하기 위해 상기 버스트 리드 인에이블 신호(MRBEN)를 지연시키는 지연기(730)를 더 포함할 수 있다. 상기 플립플롭(710)의 입력 단자(D)는 상기 지연기(730)로부터 출력된 신호를 수신할 수 있다.
도 8은 도 6에 도시된 버스트 리드 생성 회로(660)의 구성을 보여주는 도면이다. 도 8을 참조하면, 상기 버스트 리드 생성 회로(660)는 클럭 게이팅 회로(810), 복수의 플립플롭 및 래치 구동 회로(830)를 포함할 수 있다. 상기 클럭 게이팅 회로(810)는 상기 내부 클럭 신호(ICLK) 및 상기 버스트 리드 인에이블 신호(MRBEN)를 수신할 수 있다. 상기 클럭 게이팅 회로(810)는 상기 버스트 리드 인에이블 신호(MRBEN)에 기초하여 상기 내부 클럭 신호(ICLK)를 게이팅하여 상기 게이팅된 클럭 신호(GCLK)를 생성할 수 있다. 상기 클럭 게이팅 회로(810)는 상기 버스트 리드 인에이블 신호(MRBEN)가 인에이블되면 상기 내부 클럭 신호(ICLK)를 상기 게이팅된 클럭 신호(GCLK)로 출력하고, 상기 버스트 리드 인에이블 신호(MRBEN)가 디스에이블되면 상기 내부 클럭 신호(ICLK)가 상기 게이팅된 클럭 신호(GCLK)로 출력되는 것을 차단할 수 있다.
상기 클럭 게이팅 회로(810)는 낸드 게이트(811) 및 인버터(812)를 포함할 수 있다. 상기 낸드 게이트(811)는 상기 내부 클럭 신호(ICLK) 및 상기 버스트 리드 인에이블 신호(MRBEN)를 수신할 수 있다. 상기 인버터(812)는 상기 낸드 게이트(811)로부터 출력되는 신호를 반전 구동하여 상기 게이팅된 클럭 신호(GCLK)를 출력할 수 있다. 상기 버스트 리드 인에이블 신호(MRBEN)가 인에이블되면, 상기 낸드 게이트(811)는 인버터로 동작하므로, 상기 내부 클럭 신호(ICLK)는 상기 게이팅된 클럭 신호(GCLK)로 제공될 수 있다.
상기 복수의 플립플롭은 상기 게이팅된 클럭 신호(GCLK)에 동기하여 상기 내부 리드 신호(IMRR)를 순차적으로 지연시킬 수 있다. 예를 들어, 상기 복수의 플립플롭은 제 1 플립플롭(821), 제 2 플립플롭(822) 및 제 3 플립플롭(823)을 포함할 수 있다. 상기 제 1 내지 제 3 플립플롭(821, 822, 823)은 D-플립플롭일 수 있다. 상기 제 1 플립플롭(821)의 입력 단자(D)는 상기 내부 리드 신호(IMRR)를 수신하고, 상기 제 1 플립플롭(821)의 클럭 단자는 상기 게이팅된 클럭 신호(GCLK)를 수신할 수 있다. 상기 제 2 플립플롭(822)의 입력 단자(D)는 상기 제 1 플립플롭(821)의 출력 단자(Q)와 연결되어 상기 제 1 플립플롭(821)의 출력 신호(N1)를 수신할 수 있다. 상기 제 2 플립플롭(822)의 클럭 단자는 상기 게이팅된 클럭 신호(GCLK)를 수신할 수 있다. 상기 제 3 플립플롭(823)의 입력 단자(D)는 상기 제 2 플립플롭(822)의 출력 단자(Q)와 연결되어 상기 제 2 플립플롭(822)의 출력 신호(N2)를 수신할 수 있다. 상기 제 3 플립플롭(823)의 클럭 단자는 상기 게이팅된 클럭 신호(GCLK)를 수신할 수 있다. 상기 제 3 플립플롭(823)의 출력 단자(Q)로부터 상기 제 3 플립플롭(823)의 출력 신호(N3)가 출력될 수 있다. 상기 게이팅된 클럭 신호(GCLK)는 상기 내부 클럭 신호(ICLK)에 대응하는 주기를 가지므로, 상기 제 1 내지 제 3 플립플롭(821, 822, 823)의 출력 신호(N1, N2, N3)는 순차적으로 2tCK에 대응하는 위상 차이를 가질 수 있고, 상기 제 1 내지 제 3 플립플롭(821, 822, 823)을 통해 상기 내부 리드 신호(IMRR)가 지연되는 시간은 6tCK에 대응할 수 있다. 상기 제 1 내지 제 3 플립플롭(821, 822, 823)은 리셋 단자(RST)로 상기 버스트 리드 인에이블 신호의 상보 신호(MRBENB)를 수신하고, 상기 버스트 리드 인에이블 신호의 상보 신호(MRBENB)에 기초하여 리셋될 수 있다. 상기 버스트 리드 인에이블 신호의 상보 신호(MRBENB)는 상기 버스트 리드 인에이블 신호(MRBEN)를 반전 구동하는 인버터(841)에 의해 생성될 수 있다. 상기 복수의 플립플롭의 개수는 상기 버스트 리드 신호(BR)에 의해 상기 내부 리드 신호(IMRR)가 생성되는 주기를 변화시키기 위해 3개보다 적은 개수의 플립플롭을 포함할 수도 있고, 3개보다 많은 개수의 플립플롭을 포함할 수도 있다.
상기 래치 구동 회로(830)는 상기 복수의 플립플롭으로부터 출력된 신호를 구동 및 래치하여 상기 버스트 리드 신호(BR)를 생성할 수 있다. 상기 래치 구동 회로(830)는 상기 게이팅된 클럭 신호(GCLK)에 기초하여 구동 및 래치 동작을 수행할 수 있다. 예를 들어, 상기 래치 구동 회로(830)는 상기 게이팅된 클럭 신호(GCLK)의 로직 로우 레벨 구간에서 상기 복수의 플립플롭으로부터 출력된 신호를 구동하여 상기 버스트 리드 신호(BR)를 생성하고, 상기 게이팅된 클럭 신호(GCLK)의 로직 하이 레벨 구간에서 상기 버스트 리드 신호(BR)의 로직 레벨을 래치할 수 있다. 따라서, 상기 래치 구동 회로(830)가 상기 복수의 플립플롭으로부터 출력된 신호를 구동 및 래치하여 상기 버스트 리드 신호(BR)를 생성하는 시간은 1tCK로 설정될 수 있다.
상기 래치 구동 회로(830)는 제 1 제어 인버터(831), 인버터(832) 및 제 2 제어 인버터(833)를 포함할 수 있다. 상기 제 1 제어 인버터(831)는 상기 게이팅된 클럭 신호(GCLK)와 상기 게이팅된 클럭 신호의 상보 신호(GCLKB)에 기초하여 활성화되고, 상기 제 3 플립플롭(823)의 출력 신호(N3)를 반전 구동할 수 있다. 상기 제 1 제어 인버터(831)는 상기 게이팅된 클럭 신호(GCLK)가 로직 로우 레벨을 가질 때 활성화될 수 있다. 상기 인버터(832)는 상기 제 1 제어 인버터(831)의 출력을 반전 구동하여 상기 버스트 리드 신호(BR)를 생성할 수 있다. 상기 제 2 제어 인버터(833)의 입력 단자는 상기 인버터(832)의 출력 단자와 연결되고, 상기 제 2 제어 인버터(833)의 출력 단자는 상기 인버터(832)의 입력 단자와 연결될 수 있다. 상기 제 2 제어 인버터(833)는 상기 게이팅된 클럭 신호(GCLK)와 상기 게이팅된 클럭 신호의 상보 신호(GCLKB)에 기초하여 활성화될 수 있다. 상기 제 2 제어 인버터(833)는 상기 게이팅된 클럭 신호(GCLK)가 로직 하이 레벨을 가질 때 활성화되고, 상기 인버터(832)와 래치를 형성하여 상기 버스트 리드 신호(BR)의 로직 레벨을 유지시킬 수 있다.
도 9는 버스트 리드 동작에서 본 발명의 실시예에 따른 모드 레지스터 셋의을 동작을 보여주는 타이밍도이다. 도 1, 도 5, 도 6 및 도 8과 함께 도 9를 참조하면, 상기 메모리 장치(120)가 상기 메모리 컨트롤러(110)로부터 상기 제 1 커맨드 어드레스 신호(MRW1)를 수신하면, 상기 내부 라이트 펄스(MRWP)가 생성되고, 상기 내부 라이트 펄스(MRWP)에 기초하여 상기 래치 인에이블 신호(LATEN)가 인에이블될 수 있다. 상기 래치 인에이블 신호(LATEN)가 인에이블되면 상기 모드 레지스터 제어 회로(620)는 상기 제 1 커맨드 어드레스 신호(MRW1)에 기초하여 상기 버스트 리드 인에이블 신호(MRBEN)를 인에이블시킬 수 있다. 이후, 상기 메모리 장치(120)가 상기 메모리 컨트롤러(110)로부터 상기 제 2 커맨드 어드레스 신호(MRR)를 수신하면, 상기 내부 리드 신호(IMRR)가 생성될 수 있다. 상기 버스트 리드 인에이블 신호(MRBEN)가 인에이블된 상태이므로, 상기 래치 인에이블 제어 회로(610)는 상기 내부 리드 신호(IMRR)가 생성되더라도 상기 래치 인에이블 신호(LATEN)를 인에이블시키지 않을 수 있다. 상기 내부 리드 신호(IMRR)는 상기 버스트 리드 생성 회로(660)로 제공될 수 있다. 상기 클럭 게이팅 회로(810)는 상기 내부 클럭 신호(ICLK)를 상기 게이팅된 클럭 신호(GCLK)로 제공하고, 상기 내부 리드 신호(IMRR)는 상기 제 1 내지 제 3 플립플롭(821, 822, 823)에 의해 순차적으로 지연될 수 있다. 상기 제 1 플립플롭(821)의 출력 신호(N1)는 상기 내부 리드 신호(IMRR)보다 2tCK에 대응하는 위상만큼 지연될 수 있고, 상기 제 2 플립플롭(822)의 출력 신호(N2)는 상기 내부 리드 신호(IMRR)보다 4tCK에 대응하는 위상만큼 지연될 수 있으며, 상기 제 3 플립플롭(823)의 출력 신호(N3)는 상기 내부 리드 신호(IMRR)보다 6tCK에 대응하는 위상만큼 지연될 수 있다. 상기 구동 래치 회로(830)는 상기 제 3 플립플롭(823)의 출력 신호(N3)를 구동 및 래치하여 상기 버스트 리드 신호(BR)를 생성할 수 있다. 상기 버스트 리드 신호(BR)는 상기 내부 리드 신호(IMRR)보다 7tCK에 대응하는 위상만큼 지연될 수 있다. 상기 버스트 리드 신호(BR)는 상기 커맨드 디코더(540)로 제공될 수 있다. 상기 커맨드 디코더(540)는 상기 내부 클럭 신호(ICLK)에 동기하여 상기 버스트 리드 신호(BR)로부터 상기 내부 리드 신호(IMRR)를 생성할 수 있다. 따라서, 두 번째로 생성되는 상기 내부 리드 신호(IMRR)는 첫 번째로 생성된 내부 리드 신호(IMRR)가 인에이블된 시점부터 8tCK에 대응하는 시간이 경과된 후 인에이블될 수 있다. 상기 내부 리드 신호(IMRR)는 다시 상기 버스트 리드 생성 회로(660)로 제공되고, 상기 버스트 리드 생성 회로(660)는 상기 내부 리드 신호(IMRR)를 수신하는 시점부터 7tCK 후에 상기 버스트 리드 신호(BR)를 주기적으로 생성할 수 있다. 따라서, 상기 내부 리드 신호(IMRR)는 8tCK 간격으로 주기적으로 생성될 수 있다.
도 10은 도 5에 도시된 지연 회로(560)의 구성을 보여주는 도면이다. 도 10을 참조하면, 상기 지연 회로(560)는 상기 내부 클럭 신호(ICLK)에 대한 지연 고정 동작을 수행하고, 상기 내부 클럭 신호(ICLK)를 지연시켜 지연 클럭 신호(DCLK)를 생성할 수 있다. 상기 지연 회로(560)는 상기 내부 커맨드 신호(ICMD) 및 상기 내부 리드 신호(IMRR)를 수신할 수 있다. 상기 지연 회로(560)는 상기 내부 커맨드 신호(ICMD) 및 상기 내부 리드 신호(IMRR) 중 적어도 하나를 상기 내부 클럭 신호(ICLK)가 지연되는 시간만큼 지연시켜 상기 지연 커맨드 신호(DCMD)를 생성할 수 있다. 상기 지연 회로(560)는 게이팅 회로(1010) 및 지연 고정 루프(1020)를 포함할 수 있다. 상기 게이팅 회로(1010)는 상기 내부 커맨드 신호(ICMD) 및 상기 내부 리드 신호(IMRR)를 수신할 수 있다. 상기 게이팅 회로(1010)는 상기 내부 커맨드 신호(ICMD) 및 상기 내부 리드 신호(IMRR) 모두를 상기 지연 고정 루프(1020)로 제공할 수 있다. 상기 게이팅 회로(1010)는 오어 게이트를 포함할 수 있다. 상기 게이팅 회로(1010)는 상기 내부 커맨드 신호(ICMD) 및 상기 내부 리드 신호(IMRR) 중 어느 하나라도 인에이블되면, 인에이블된 신호를 상기 지연 고정 루프(1020)로 제공할 수 있다. 상기 지연 고정 루프(1020)는 클럭 지연 라인(1021) 및 커맨드 지연 라인(1022)을 포함할 수 있다. 도시하지는 않았지만, 상기 지연 고정 루프(1020)는 지연 고정 동작을 수행하기 위한 다양한 구성요소들을 더 포함할 수 있다. 상기 클럭 지연 라인(1021) 및 상기 커맨드 지연 라인(1022)의 지연량은 상기 내부 클럭 신호(ICLK)에 대한 지연 고정 동작에 의해 동일한 지연량을 갖도록 설정될 수 있다. 즉, 상기 클럭 지연 라인(1021)의 지연 시간과 상기 커맨드 지연 라인(1022)의 지연 시간은 동일할 수 있다. 상기 클럭 지연 라인(1021)은 상기 내부 클럭 신호(ICLK)를 지연시켜 상기 지연 클럭 신호(DCLK)를 생성할 수 있다. 상기 커맨드 지연 라인(1022)은 상기 게이팅 회로(1010)의 출력을 지연시켜 상기 지연 커맨드 신호(DCMD)를 생성할 수 있다. 상기 지연 회로(560)는 상기 메모리 장치(500)의 노멀 리드 동작 및 노멀 라이트 동작에서 상기 내부 커맨드 신호(ICMD)에 기초하여 상기 지연 커맨드 신호(DCMD)를 생성할 수 있을 뿐만 아니라, 상기 모드 레지스터 리드 동작에서도 상기 내부 리드 신호(IMRR)에 기초하여 상기 지연 커맨드 신호(DCMD)를 생성할 수 있다.
도 11 및 도 12는 본 발명의 실시예에 따른 반도체 시스템의 동작을 보여주는 도면이다. 도 11 및 도 12는 도 5의 메모리 장치(500)가 버스트 리드 동작을 종료하는 동작을 보여줄 수 있다. 도 11은 도 3과 같이 내부 라이트 펄스(MRWP)가 생성될 때에만 리셋 신호(MRWRST)를 인에이블시키는 경우의 동작을 보여줄 수 있고, 도 12는 도 4와 같이 리셋 신호(MRWRST)의 인에이블 상태를 유지시키는 경우의 동작을 보여줄 수 있다. 도 1 내지 도 12를 참조하여 본 발명의 실시예에 따른 반도체 시스템(100)의 동작을 설명하면 다음과 같다. 상기 메모리 장치(120)는 상기 버스트 리드 동작 중에 주기적으로 생성되는 내부 리드 신호(IMRR)에 기초하여 상기 데이터(DQ) 및 데이터 스트로브 신호(DQS)가 출력할 수 있다. 상기 메모리 컨트롤러(110)는 상기 메모리 장치(120)가 수행하는 버스트 리드 동작을 종료시키기 위해 상기 메모리 장치(120)로 상기 제 3 커맨드 어드레스 신호(MRW2)를 순차적으로 2회 제공할 수 있다. 도 11을 참조하면, 상기 메모리 장치(120)는 첫 번째로 수신된 제 3 커맨드 어드레스 신호(MRW2)에 기초하여 내부 라이트 펄스(MRWP)를 생성할 수 있다. 상기 내부 라이트 펄스(MRWP)가 인에이블되면 상기 버스트 리드 인에이블 신호(MRBEN)가 디스에이블되고, 상기 버스트 리드 동작이 종료될 수 있다. 상기 내부 라이트 펄스(MRWP)에 기초하여 상기 리셋 신호(MRWRST)가 상기 내부 라이트 펄스(MRWP)에 대응하는 펄스 폭을 갖고 인에이블될 수 있다. 상기 리셋 신호(MRWRST)에 기초하여 상기 버스트 리드 동작을 수행하는 내부 회로가 초기화될 수 있다. 첫 번째로 상기 제 3 커맨드 어드레스 신호(MRW2)가 전송되고 tMRW 에 대응하는 시간이 경과되면 두 번째로 상기 제 3 커맨드 어드레스 신호(MRW2)가 전송될 수 있다. 상기 메모리 장치(120)는 두 번째로 수신된 상기 제 3 커맨드 어드레스 신호(MRW2)에 기초하여 상기 내부 라이트 펄스(MRWP)를 생성하고, 상기 내부 라이트 펄스(MRWP)에 기초하여 상기 리셋 신호(MRWRST)가 다시 인에이블될 수 있다. 따라서, 상기 내부 회로는 상기 리셋 신호(MRWRST)가 인에이블되는 구간에서 초기화될 수 있다. 하지만, 상기 리셋 신호(MRWRST)의 인에이블되는 구간의 합은 상기 내부 라이트 펄스(MRWP)의 펄스 폭의 2배 정도일 수 있고, 상기 버스트 리드 동작을 수행하면서 계속해서 상기 데이터(DQ)를 출력하는 상기 내부 회로를 완전하게 초기화시키기에는 불충분할 수 있다. 상기 내부 회로가 완전하게 초기화되지 않으면, 노멀 리드 동작 또는 모드 레지스터 리드 동작이 수행되지 않음에도 불구하고 상기 내부 회로에 잔존하는 에너지에 기초하여 A로 표시된 것과 같이 유효하지 않은 데이터(DQ) 및 데이터 스트로브 신호(DQS)가 상기 메모리 장치(120)로부터 상기 메모리 컨트롤러(110)로 출력될 수 있다. 따라서, 상기 메모리 컨트롤러(110)와 상기 메모리 장치(120) 사이에 오동작이 발생될 수 있다.
도 12를 참조하면, 상기 메모리 장치(120)는 첫 번째로 수신된 제 3 커맨드 어드레스 신호(MRW2)에 기초하여 생성된 내부 라이트 펄스(MRWP)가 인에이블되는 시점부터 두 번째로 수신된 제 3 커맨드 어드레스 신호(MRW2)에 기초하여 생성된 내부 라이트 펄스(MRWP)가 디스에이블되는 시점까지 상기 리셋 신호(MRWRST)의 인에이블 상태를 유지시킬 수 있다. 상기 리셋 신호(MRWRST)가 충분한 구간동안 인에이블되면, 상기 내부 회로가 완전하게 초기화될 수 있고, 도 11과 같이 유효하지 않은 데이터(A)가 출력되는 경우를 방지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (22)

  1. 적어도 제 1 커맨드 어드레스 신호, 제 2 커맨드 커맨드 어드레스 신호 및 제 3 커맨드 어드레스 신호를 제공하는 메모리 컨트롤러; 및
    제 1 커맨드 어드레스 신호 및 제 2 커맨드 어드레스 신호에 기초하여 버스트 리드 동작을 수행하고, 상기 버스트 리드 동작 중에 상기 제 3 커맨드 어드레스 신호가 첫 번째로 수신되면 상기 버스트 리드 동작을 종료하며, 적어도 상기 제 3 커맨드 어드레스 신호가 첫 번째로 수신되는 시점부터 상기 제 3 커맨드 어드레스 신호가 두 번째로 수신되는 시점 사이의 구간에서 계속해서 상기 버스트 리드 동작을 수행하는 내부 회로를 초기화시키는 메모리 장치를 포함하는 반도체 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 장치는 상기 제 1 커맨드 어드레스 신호에 기초하여 버스트 리드 인에이블 신호를 생성하고, 상기 버스트 리드 인에이블 신호가 인에이블된 후 상기 제 2 커맨드 어드레스 신호를 수신하면, 상기 제 2 커맨드 어드레스 신호에 기초하여 주기적으로 내부 리드 신호를 생성하는 반도체 시스템.
  3. 제 1 항에 있어서,
    상기 메모리 장치는 상기 제 3 커맨드 신호가 첫 번째로 수신되었을 때 상기 적어도 하나의 내부 회로를 리셋시키는 리셋 신호를 인에이블시키고, 적어도 상기 제 3 커맨드 신호가 두 번째로 수신될 때까지 상기 리셋 신호의 인에이블 상태를 유지시키는 반도체 시스템.
  4. 메모리 장치; 및
    제 1 커맨드 어드레스 신호 및 제 2 커맨드 어드레스 신호를 순차적으로 제공하여 상기 메모리 장치가 버스트 리드 동작을 수행하도록 하고, 제 3 커맨드 어드레스 신호를 적어도 2회 제공하여 상기 메모리 장치가 버스트 리드 동작을 종료하도록 하는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는 첫 번째로 수신된 제 3 커맨드 어드레스 신호에 기초하여 상기 버스트 리드 동작을 수행하는 내부 회로를 초기화시키는 리셋 신호를 인에이블시키고, 상기 두 번째로 수신된 제 3 커맨드 어드레스 신호에 기초하여 상기 리셋 신호를 디스에이블시키는 반도체 시스템.
  5. 제 4 항에 있어서,
    상기 메모리 장치는 상기 제 1 커맨드 어드레스 신호에 기초하여 버스트 리드 인에이블 신호를 생성하고, 상기 버스트 리드 인에이블 신호가 인에이블된 후 상기 제 2 커맨드 어드레스 신호를 수신하면, 상기 제 2 커맨드 어드레스 신호에 기초하여 주기적으로 내부 리드 신호를 생성하는 반도체 시스템.
  6. 제 4 항에 있어서,
    상기 메모리 장치는 상기 첫 번째로 수신된 제 3 커맨드 어드레스 신호에 기초하여 생성되는 내부 라이트 펄스가 인에이블되는 시점부터 상기 두 번째로 수신된 제 3 커맨드 어드레스 신호에 기초하여 생성되는 내부 라이트 펄스가 디스에이블되는 시점까지 상기 리셋 신호를 인에이블시키는 반도체 시스템.
  7. 메모리 컨트롤러로부터 제 1 커맨드 어드레스 신호 및 제 2 커맨드 어드레스 신호를 순차적으로 수신하여 메모리 장치가 버스트 리드 동작을 수행하는 단계;
    상기 메모리 컨트롤러로부터 제 3 커맨드 어드레스 신호를 수신하여 상기 메모리 장치가 상기 버스트 리드 동작을 종료하고, 상기 버스트 리드 동작을 수행하는 내부 회로를 초기화시키는 동작을 시작하는 단계; 및
    상기 메모리 컨트롤러로부터 다시 상기 제 3 커맨드 어드레스 신호를 수신하여 상기 메모리 장치가 상기 버스트 리드 동작을 수행하는 내부 회로를 초기화시키는 동작을 종료하는 단계를 포함하는 반도체 시스템의 동작 방법.
  8. 제 7 항에 있어서,
    상기 버스트 리드 동작을 수행하는 단계는, 상기 제 1 커맨드 어드레스 신호에 기초하여 버스트 리드 인에이블 신호를 인에이블시키는 단계; 및
    상기 제 2 커맨드 어드레스 신호에 기초하여 내부 리드 신호를 인에이블시킨 후, 주기적으로 상기 내부 리드 신호를 반복해서 인에이블시키는 단계를 포함하는 반도체 시스템의 동작 방법.
  9. 커맨드 어드레스 신호를 수신하는 커맨드 어드레스 입력 회로;
    상기 커맨드 어드레스 신호에 기초하여 내부 리드 신호 및 내부 라이트 펄스를 생성하고, 버스트 리드 신호에 기초하여 상기 내부 리드 신호를 생성하는 커맨드 디코더;
    상기 내부 리드 신호 및 클럭 신호를 지연시켜 지연 커맨드 신호 및 지연 클럭 신호를 생성하는 지연 회로;
    상기 지연 리드 신호 및 상기 지연 클럭 신호에 기초하여 데이터를 출력하고, 리셋 신호에 기초하여 초기화되는 데이터 입출력 회로; 및
    상기 커맨드 어드레스 신호에 기초하여 버스트 리드 인에이블 신호를 생성하고, 상기 버스트 리드 인에이블 신호에 기초하여 상기 버스트 리드 신호를 생성하며, 상기 버스트 리드 인에이블 신호 및 상기 내부 라이트 펄스에 기초하여 상기 리셋 신호를 생성하는 모드 레지스터 셋을 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 커맨드 디코더는 상기 버스트 리드 신호가 인에이블된 후 상기 내부 라이트 펄스가 생성될 때까지 상기 내부 리드 신호를 주기적으로 생성하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 커맨드 어드레스 디코더는 상기 커맨드 어드레스 신호에 기초하여 노멀 동작 신호를 더 생성하고,
    상기 지연 회로는 상기 내부 리드 신호 및 상기 노멀 동작 신호 중 적어도 하나에 기초하여 상기 지연 커맨드 신호를 생성하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 노멀 동작 신호는 리드 신호, 라이트 신호, 논타겟 리드 신호 및 논타겟 라이트 신호 중 적어도 하나를 포함하는 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 데이터 입출력 회로는 상기 지연 커맨드 신호와 상기 지연 클럭 신호의 타이밍을 동기시키고, 레이턴시에 대응하는 시간 이후에 출력 인에이블 신호를 생성하며, 상기 출력 인에이블 신호가 인에이블 되었을 때, 상기 지연 클럭 신호에 상기 데이터를 동기시켜 출력하는 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 모드 레지스터 셋은 상기 커맨드 어드레스 신호가 제 1 조합을 가질 때 상기 버스트 리드 인에이블 신호를 인에이블시키고, 상기 버스트 리드 인에이블 신호가 인에이블되었을 때 첫 번째 내부 라이트 펄스가 생성되면 상기 리셋 신호를 인에이블시키며, 두 번째 내부 라이트 펄스가 생성되면 상기 리셋 신호를 디스에이블시키는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 모드 레지스터 셋은, 상기 내부 리드 신호, 상기 내부 라이트 펄스 및 상기 버스트 리드 인에이블 신호에 기초하여 래치 인에이블 신호를 생성하는 래치 인에이블 제어 회로; 및
    상기 래치 신호에 기초하여 상기 커맨드 어드레스 신호를 디코딩하여 모드 레지스터 데이터 및 상기 버스트 리드 인에이블 신호를 생성하는 모드 레지스터 제어 회로를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 래치 인에이블 제어 회로는 상기 내부 리드 신호 및 상기 내부 라이트 펄스 중 어느 하나에 기초하여 상기 래치 인에이블 신호를 인에이블시키고,
    상기 버스트 리드 인에이블 신호가 인에이블되었을 때, 상기 래치 인에이블 신호를 디스에이블 상태로 유지시키는 반도체 메모리 장치.
  17. 제 9 항에 있어서,
    상기 모드 레지스터 셋은, 상기 내부 라이트 펄스 및 상기 버스트 리드 인에이블 신호에 기초하여 상기 리셋 신호를 생성하는 리셋 신호 생성기; 및
    상기 버스트 리드 인에이블 신호 및 상기 내부 리드 신호에 기초하여 상기 버스트 리드 신호를 생성하는 버스트 리드 생성 회로를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 리셋 신호 생성기는, 상기 내부 라이트 펄스를 상기 리셋 신호로 출력하고, 상기 내부 라이트 펄스에 동기하여 상기 버스트 리드 인에이블 신호를 상기 리셋 신호로 출력하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 리셋 신호 생성기는 입력 단자로 상기 버스트 리드 인에이블 신호를 수신하고, 클럭 단자로 상기 내부 라이트 펄스를 수신하며, 출력 단자를 통해 버스트 리드 리셋 신호를 출력하는 플립플롭; 및
    상기 내부 라이트 펄스 및 상기 버스트 리드 리셋 신호를 오어 게이팅하여 상기 리셋 신호를 출력하는 오어 게이트를 포함하는 반도체 메모리 장치.
  20. 제 17 항에 있어서,
    상기 버스트 리드 생성 회로는, 상기 버스트 리드 인에이블 신호가 인에이블되었을 때 상기 내부 리드 신호를 소정 시간 지연시켜 상기 버스트 리드 신호를 생성하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 소정 시간과 상기 커맨드 디코더가 상기 버스트 리드 신호에 기초하여 상기 내부 리드 신호를 생성하는 시간의 합은 버스트 렝쓰에 대응하는 시간인 반도체 메모리 장치.
  22. 제 20 항에 있어서,
    상기 버스트 리드 생성 회로는, 상기 버스트 리드 인에이블 신호에 기초하여 상기 클럭 신호를 게이팅하여 게이팅된 클럭 신호를 생성하는 클럭 게이팅 회로;
    상기 게이팅된 클럭 신호에 동기하여 상기 내부 리드 신호를 순차적으로 지연시키는 복수의 플립플롭; 및
    상기 게이팅된 클럭 신호에 기초하여 상기 지연된 내부 리드 신호를 구동 및 래치하여 상기 버스트 리드 신호를 생성하는 래치 구동 회로를 포함하는 반도체 메모리 장치.
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