CN113870914A - 存储装置、包括其的半导体系统及其操作方法 - Google Patents

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Abstract

本申请涉及存储装置、包括其的半导体系统及其操作方法。一种半导体系统包括存储器控制器和存储装置。存储器控制器提供至少第一至第三命令地址信号。存储装置基于第一和第二命令地址信号执行突发读取操作，并且通过接收两次第三命令地址信号来终止突发读取操作。存储装置在接收到两次第三命令地址信号的区间中连续初始化正在执行突发读取操作的内部电路。

Description

存储装置、包括其的半导体系统及其操作方法
相关申请的交叉引用
本申请要求于2020年6月30日提交的美国临时专利申请第63/046,095号和于2020年11月10日提交韩国知识产权局的的韩国专利申请第10-2020-0149060号的优先权，其通过引用以其整体地如全面阐述般合并于此。
技术领域
各实施方式总体上涉及集成电路技术，更具体地，涉及存储装置、包括存储装置的半导体系统及其操作方法。
背景技术
电子设备包括大量的电子元件，并且作为电子设备的计算机系统包括大量的半导体装置，每个半导体装置由半导体构成。构成计算机系统的半导体装置可以通过传送和接收时钟信号和数据来彼此通信。每个半导体装置可以与时钟信号同步地操作。计算机系统可由各种半导体系统构成。要耦接到处理器或存储器控制器的存储装置是半导体系统内的传统元件。在执行正常操作之前，存储器控制器和存储装置可以执行训练操作以调整数据通信的各种参数。存储装置可配备有模式寄存器组(mode register set)，并可利用模式寄存器组执行训练操作。在特定训练操作期间，即使在不从存储器控制器接收命令的情况下，存储装置仍可以周期性生成内部命令信号，并且可以基于内部命令信号而向存储器控制器周期性提供数据。这种操作被称为模式寄存器突发读取操作。
发明内容
在实施方式中，一种半导体系统可包括存储器控制器和存储装置。存储器控制器可被配置成提供至少第一命令地址信号、第二命令地址信号和第三命令地址信号。存储装置可被配置成基于第一命令地址信号和第二命令地址信号执行突发读取操作，被配置成在突发读取操作正被执行时在第一次接收到第三命令地址信号时终止突发读取操作，以及被配置成至少在从第一次接收到第三命令地址信号开始直到第二次接收到第三命令地址信号为止的时间段中连续初始化正在执行突发读取操作的内部电路。
在实施方式中，一种半导体系统可包括存储装置和存储器控制器。存储器控制器可被配置成顺次提供第一命令地址信号和第二命令地址信号以控制存储装置执行突发读取操作，以及被配置成提供第三命令地址信号至少两次以控制存储装置终止突发读取操作。存储装置可被配置成基于第一次接收到的第三命令地址信号而使能复位信号以初始化正在执行突发读取操作的内部电路，以及被配置成基于第二次接收到的第三命令地址信号而禁止复位信号。
在实施方式中，一种半导体系统的操作方法可包括由存储装置通过从存储器控制器顺次接收第一命令地址信号和第二命令地址信号来执行突发读取操作。该操作方法可包括由存储装置通过从存储器控制器接收第三命令地址信号来终止突发读取操作，以及由存储装置开始初始化正在执行突发读取操作的内部电路的操作。该操作方法可包括由存储装置通过从存储器控制器接收另一第三命令地址信号来终止初始化正在执行突发读取操作的内部电路的操作。
在实施方式中，一种半导体存储装置可包括命令地址接收电路、命令解码器、延迟电路、数据输入/输出电路和模式寄存器组。命令地址接收电路可被配置成接收命令地址信号。命令解码器可被配置成基于命令地址信号生成内部读取信号和内部写入脉冲，以及被配置成基于突发读取信号生成内部读取信号。延迟电路可被配置成将内部读取信号和时钟信号延迟以生成延迟命令信号和延迟时钟信号。数据输入/输出电路可被配置成基于延迟命令信号和延迟时钟信号输出数据，以及被配置成基于复位信号被初始化。模式寄存器组可被配置成基于命令地址信号生成突发读取使能信号，被配置成基于突发读取使能信号生成突发读取信号，以及被配置成基于突发读取使能信号和内部写入脉冲生成复位信号。
在实施方式中，一种半导体系统可包括存储器控制器和存储装置。存储器控制器可被配置成提供至少第一命令地址信号、第二命令地址信号和第三命令地址信号。存储装置可被配置成基于第一命令地址信号和第二命令地址信号执行突发读取操作，被配置成在接收到两次第三命令地址信号时终止突发读取操作，以及被配置成在接收到两次第三命令地址信号的区间中连续初始化正在执行突发读取操作的内部电路。
附图说明
图1是示出根据实施方式的半导体系统的配置的示图。
图2是示出根据实施方式的半导体系统的操作的示图。
图3是示出根据实施方式的半导体系统的操作的示图。
图4是示出根据实施方式的半导体系统的操作的示图。
图5是示出根据实施方式的存储装置的配置的示图。
图6是示出根据实施方式的模式寄存器组的配置的示图。
图7是示出图6中所示的复位信号生成电路的配置的示图。
图8是示出图6中所示的突发读取生成电路的配置的示图。
图9是示出根据实施方式的模式寄存器组在突发读取操作期间的操作的时序图。
图10是图5中所示的延迟电路的配置的示图。
图11是示出根据实施方式的半导体系统的操作的示图。
图12是示出根据实施方式的半导体系统的操作的示图。
具体实施方式
在下文中，将参照附图详细描述实施方式。
在实施方式的以下描述中，当参数被称为是“预定的”时，旨在意指在处理或算法中使用该参数时该参数的值是预先确定的。当处理或算法开始时可以设定参数的值，也可以在执行处理或算法的时段期间设定参数的值。
将理解，尽管本文使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于辨别一个元件与另一元件。因此，一些实施方式中的第一元件可以在其他实施方式中被称为第二元件，而不偏离本公开的教导。
此外，将理解，当元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到另一元件，或者可以存在居间的元件。相反，当元件被称为“直接连接”或“直接耦接”到另一元件时，不存在居间的元件。
图1是示出根据实施方式的半导体系统100的配置的示图。参照图1，半导体系统100可包括存储器控制器110和存储装置120。存储器控制器110可以是主机设备，其被配置成提供存储装置120操作所需的各种控制信号。存储装置120可以是从属设备，其被配置成在存储器控制器110的控制之下执行各种操作。存储装置120可以通过多个总线耦接到存储器控制器110。多个总线可以包括信号传送路径、链路或用于信号传送的通道。多个总线可以包括命令地址总线101、时钟总线102、芯片选择总线103、数据总线104、以及数据选通总线105等。命令地址总线101、时钟总线102和芯片选择总线103中的每个可为单向总线，而数据总线104和数据选通总线105中的每个可为双向总线。存储装置120可以通过命令地址总线101接收命令地址信号CA。命令地址信号CA可以包括多个比特位。存储装置120可通过时钟总线102接收系统时钟信号CLK。系统时钟信号CLK可以作为单端信号被提供，可以连同互补信号一起作为差分信号被提供。命令地址信号CA可与系统时钟信号CLK同步地从存储器控制器110传送到存储装置120。存储装置120可通过芯片选择总线103从存储器控制器110接收芯片选择信号CS。芯片选择信号CS可与命令地址信号CA同步地被传送。芯片选择信号CS可用作确认命令地址信号CA的有效性的信号。例如，当存储装置120接收使能的芯片选择信号CS连同命令地址信号CA时，存储装置120可以确定命令地址信号CA有效并且可以基于命令地址信号CA执行各种操作。通过数据总线104，存储装置120可从存储器控制器110接收数据DQ并且可以向存储器控制器110提供数据DQ。通过数据选通总线105，存储装置120可从存储器控制器110接收数据选通信号DQS，并且可以向存储器控制器110提供数据选通信号DQS。数据选通信号DQS可以是在数据DQ被传送时转变(toggle)的时钟信号。数据DQ和数据选通信号DQS可以彼此同步。
存储装置120可包括存储单元阵列121、数据输入/输出(I/O)电路122和模式寄存器组123。存储单元阵列121可以包括多个存储单元，并且可以存储从存储器控制器110传送的数据。数据I/O电路122可在存储器控制器110和存储装置120之间接收和传送数据DQ。在读取操作期间，数据I/O电路122可以读取存储在存储单元阵列121中的数据，并且可以向存储器控制器110提供读取数据作为数据DQ。在写入操作期间，数据I/O电路122可以接收从存储器控制器110提供的数据DQ，并且可以将接收到的数据DQ存储到存储单元阵列121中。存储单元阵列121和数据I/O电路122可以通过数据传输线124彼此耦接。数据可以通过数据传输线124而在存储单元阵列121和数据I/O电路122之间传输。在读取操作过程中，数据I/O电路122可向存储器控制器110提供数据DQ连同作为与数据DQ同步的时钟信号的数据选通信号DQS。在写入操作期间，数据I/O电路122可接收从存储器控制器110提供的数据DQ和数据选通信号DQS。
模式寄存器组123可以存储与存储装置120的操作相关的各种信息。例如，模式寄存器组123可以存储关于设定突发长度(Burst Length)、突发斩波(Burst Chop)、操作模式(Operation mode)、以及延时(Latency)等的信息。信息将不仅限于此。关于突发长度和突发斩波的信息可以与要提供给存储装置120或从存储装置120提供的数据DQ的带宽相关。关于操作模式的信息可以包括与存储装置120执行的训练操作和测试操作相关的信息。关于操作模式的信息还可以包括关于使能和禁止存储装置120中包括的延迟锁相环电路的信息以及关于设定数据I/O电路122的导通电阻值的信息。延时可以包括列-地址-选通(Column-Address-Strobe:CAS)延时、读取延时(Read Latency)、写入延时(Write Latency)、以及附加延时(Additive Latency)等。这些延时可以表示在存储装置120接收到来自存储器控制器110的命令地址信号CA之后存储装置120执行与命令地址信号CA对应的操作的延迟时间量。模式寄存器组123可以基于从存储器控制器110提供的命令地址信号CA存储各种数据。在本公开中，模式寄存器数据可以是已存储或要存储在模式寄存器组123中的各种数据。模式寄存器组123可以基于命令地址信号CA而在其中存储模式寄存器数据。模式寄存器组123可以基于命令地址信号CA而控制存储装置120输出存储在模式寄存器组123中的模式寄存器数据、或者输出任意数据图形(pattern)。任意数据图形可以是训练数据。基于命令地址信号CA，模式寄存器组123可以输出模式寄存器组123中的存储在与命令地址信号CA对应的位置中的模式寄存器数据。模式寄存器组123可耦接到数据传输线124。模式寄存器组123可以向数据传输线124输出模式寄存器数据和/或任意数据图形。
存储装置120可与存储器控制器110一起通过模式寄存器组123执行训练操作。训练操作可以是用于为存储器控制器110和存储装置120设定各种参数的操作，以在半导体系统100执行正常操作之前执行平滑的数据通信。在训练操作期间，存储器控制器110可以控制存储装置120以在其中存储特定数据，或者可以设定存储装置120内部生成的训练数据的图形。存储装置120可将特定数据或训练数据输出到存储器控制器110。对于训练操作，存储器控制器110可以向存储装置120提供第一命令地址信号MRW1、第二命令地址信号MRR和第三命令地址信号MRW2。第一至第三命令地址信号MRW1、MRR和MRW2可以是具有彼此不同的组合的命令地址信号。第一命令地址信号MRW1可以是其中多个比特位的逻辑值具有第一组合的命令地址信号CA。第二命令地址信号MRR可以是其中多个比特位的逻辑值具有不同于第一组合的第二组合的命令地址信号CA。第三命令地址信号MRW2可以是其中多个比特位的逻辑值具有不同于第一组合和第二组合的第三组合的命令地址信号CA。第一命令地址信号MRW1可以包括关于控制存储装置120以执行突发读取操作的信息。第二命令地址信号MRR可以包括关于控制存储装置120以执行模式寄存器读取操作的信息。第三命令地址信号MRW2可以包括关于控制存储装置120以执行模式寄存器写入操作的信息。训练操作可由执行存储装置120的突发读取操作的存储器控制器110执行，并且随后终止存储装置120的突发读取操作。
存储装置120可以执行突发读取操作。即使存储器控制器110不向存储装置120连续提供命令地址信号CA，仍可以执行突发读取操作，使得存储装置120在内部重复地和周期性地执行模式寄存器读取操作。存储器控制器110可向存储装置120顺次提供第一命令地址信号MRW1和第二命令地址信号MRR，以便存储装置120执行突发读取操作。当存储装置120从存储器控制器110接收到第一命令地址信号MRW1时，模式寄存器组123可被设定为准备好突发读取操作。当在存储装置120完全准备好突发读取操作之后存储装置120从存储器控制器110接收到第二命令地址信号MRR时，模式寄存器组123可以周期性生成与模式寄存器读取操作相关的信号以控制存储装置120周期性执行模式寄存器读取操作。存储装置120可以周期性执行模式寄存器读取操作并且可以周期性向存储器控制器110提供训练数据。
为了终止存储装置120的突发读取操作，存储器控制器110可以向存储装置120提供第三命令地址信号MRW2。存储器控制器110可以在任意时间点处终止存储装置120的突发读取操作。在通常的半导体系统中，限定从提供单个命令地址信号开始直到提供后续的命令地址信号为止的时间间隔。然而，由于在突发读取操作期间存储装置120在不接收来自存储器控制器110的命令地址信号CA的情况下周期性执行读取操作，因此当存储器控制器110终止存储装置120的突发读取操作时，可能出现违反所限定的时间间隔。也就是说，在存储装置120完成内部读取操作之前，命令地址信号CA可能从存储器控制器110提供给存储装置120。因此，存储器控制器110可以通过向存储装置120顺次提供第三命令地址信号MRW2两次来终止存储装置120的突发读取操作。在存储装置120正在执行突发读取操作时，模式寄存器组123可以当存储装置120接收到来自存储器控制器110的第三命令地址信号MRW2时终止存储装置120正在执行的突发读取操作。当存储装置120收到第三命令地址信号MRW2时，模式寄存器组123可以初始化正在执行突发读取操作的至少一个内部电路。例如，内部电路可以是数据I/O电路122。当存储装置120接收第三命令地址信号MRW2时，模式寄存器组123可以生成复位信号MRWRST以初始化至少一个内部电路。在实施方式中，每当接收到第三命令地址信号MRW2，模式寄存器组123可以使能具有预定的脉冲宽度的复位信号MRWRST。在实施方式中，为了确保用于至少一个内部电路的初始化的足够时间，模式寄存器组123可以至少在从第一次接收到第三命令地址信号MRW2开始直到第二次接收到第三命令地址信号MRW2为止的时间段期间连续初始化至少一个内部电路。例如，模式寄存器组123可以基于第一次接收到的第三命令地址信号MRW2使能复位信号MRWRST，并且可以基于第二次接收到的第三命令地址信号MRW2禁止复位信号MRWRST。通过在足够的时间量期间将复位信号MRWRST保持在使能状态，模式寄存器组123可以完全初始化数据I/O电路122并且可以防止无效数据从存储装置120输出到存储器控制器110。
图2是示出根据实施方式的半导体系统100的操作的示图。图2示出了顺次接收第一命令地址信号MRW1和第二命令地址信号MRR并执行突发读取操作的存储装置120。参照图1和图2，第一命令地址信号MRW1和第二命令地址信号MRR可与系统时钟信号CLK同步地提供给存储装置120。存储装置120可对系统时钟信号CLK分频以生成内部时钟信号ICLK。内部时钟信号ICLK的周期可以是系统时钟信号CLK周期的两倍。当存储装置120从存储器控制器110接收到第一命令地址信号RRW1时，存储装置120可以与内部时钟信号ICLK同步地生成内部写入脉冲MRWP，并且模式寄存器组123可以使能突发读取使能信号MRBEN。突发读取使能信号MRBEN可以是存储装置120执行突发读取操作的信号。接下来将是关于突发读取使能信号MRBEN的详细说明。当存储装置120从存储器控制器110接收到第二命令地址信号MRR时，存储装置120可以基于第二命令地址信号MRR生成内部读取信号IMRR。存储装置120可以基于内部读取信号IMRR执行模式寄存器读取操作。存储装置120可以执行模式寄存器读取操作以向存储器控制器110提供训练数据作为数据DQ。在突发读取使能信号MRBEN被使能时模式寄存器组123可以周期性生成内部读取信号IMRR。其中生成内部读取信号IMRR的时段可以是对应于至少“tCCD”的时段。“tCCD”可被限定为从接收到列命令开始直到接收到后续的列命令为止的时间间隔。其中生成内部读取信号IMRR的时段可以是对应于至少突发长度(BL)的时段。基于内部读取信号IMRR，模式寄存器组123可通过数据传输线124向数据I/O电路122提供训练数据。基于训练数据，数据I/O电路122可将数据DQ输出到数据总线104。当在接收到第二命令地址信号MRR之后经过对应于读取延时(RL)的时间段逝去时，存储装置120的数据I/O电路122可以向存储器控制器110提供从模式寄存器组123输出的训练数据作为数据DQ。存储装置120的数据I/O电路122也可以通过数据选通总线105输出与数据DQ同步的数据选通信号DQS。在突发读取操作期间，内部读取信号IMRR可由模式寄存器组123周期性生成，并且因此存储装置120可连续输出数据DQ和数据选通信号DQS。
图3是示出根据实施方式的半导体系统100的操作的示图。图3示出了在突发读取操作期间接收第三命令地址信号MRW2并终止突发读取操作的存储装置120。参照图3，突发读取使能信号MRBEN可以保持使能，并且存储装置120可以保持执行突发读取操作。当存储装置120从存储器控制器110接收到第三命令地址信号RRW2时，存储装置120可以生成内部写入脉冲MRWP。存储装置120可以基于内部写入脉冲MRWP禁止突发读取使能信号MRBEN。因此，存储装置120正在执行的突发读取操作可被终止。模式寄存器组123可以生成脉冲宽度对应于内部写入脉冲MRWP的脉冲宽度的复位信号MRWRST。当复位信号MRWRST被使能时，可以初始化正在执行突发读取操作的内部电路。当在第一次提供第三命令地址信号MRW2之后对应于“tMRW”的时间段逝去时，可以第二次从存储器控制器110向存储装置120提供第三命令地址信号MRW2。“tMRW”可被限定为从存储器控制器110向存储装置120提供任何命令地址信号开始直到能够提供第一命令地址信号MRW1和/或第三命令地址信号MRW2为止的时间间隔。存储装置120可以基于第三命令地址信号RRW2生成内部写入脉冲MRWP。模式寄存器组123可以基于内部写入脉冲MRWP再次生成复位信号MRWRST。当复位信号MRWRST被再次使能时，可以再次初始化正在执行突发读取操作的内部电路。当复位信号MRWRST被使能时，可以初始化数据I/O电路122，并且存储装置120的数据I/O电路122可停止输出数据DQ和数据选通信号DQS。
图4是示出根据实施方式的半导体系统100的操作的示图。图4示出了在突发读取操作期间接收第三命令地址信号MRW2以及终止突发读取操作的存储装置120。当存储装置120在执行突发读取操作时从存储器控制器110接收到第三命令地址信号RRW2时，存储装置120可以生成内部写入脉冲MRWP。存储装置120可以基于内部写入脉冲MRWP禁止突发读取使能信号MRBEN。当内部写入脉冲MRWP被使能时，模式寄存器组123可以使能复位信号MRWRST并且可以将复位信号MRWRST保持在使能状态。在对应于“tMRW”的时间段逝去之后，第三命令地址信号MRW2可以从存储器控制器110第二次提供给存储装置120。存储装置120可以基于第三命令地址信号RRW2生成内部写入脉冲MRWP。当内部写入脉冲MRWP被禁止时，模式寄存器组123可以禁止复位信号MRWRST。模式寄存器组123可以在从第一次接收到的第三命令地址信号MRW2生成的内部写入脉冲MRWP被使能开始直到从第二次接收到的第三命令地址信号MRW2生成的内部写入脉冲MRWP被禁止为止的时间段期间将复位信号MRWRST保持在使能状态。因此，模式寄存器组123可以确保用于完全初始化内部电路的足够的时间量。存储装置120的数据I/O电路122可被初始化并且可以中断数据DQ和数据选通信号DQS的输出。
在对应于“tMRW”的另一时间段逝去之后，第三命令地址信号MRW2可以再次从存储器控制器110提供给存储装置120。存储装置120可以基于第三命令地址信号RRW2生成内部写入脉冲MRWP。模式寄存器组123可以基于内部写入脉冲MRWP生成复位信号MRWRST。由于突发读取使能信号MRBEN保持禁止，因此模式寄存器组123可以生成脉冲宽度对应于内部写入脉冲MRWP的脉冲宽度的复位信号MRWRST。在接收到第三命令地址信号MRW2之前，存储装置120可以相对稳定而不执行突发读取操作，并且只要脉冲宽度对应于内部写入脉冲MRWP的脉冲宽度，即使复位信号MRWRST被使能，存储装置120也可以充分初始化内部电路。
图5是示出根据实施方式的存储装置500的配置的示图。存储装置500可作为图1所示的存储装置120被应用。存储装置500可包括存储单元阵列511、行解码器512、列解码器513、读/写电路514、命令地址接收电路520、时钟接收电路530、命令解码器540、地址解码器550、延迟电路560、数据输入/输出(I/O)电路570和模式寄存器组580。在存储单元阵列511中，可以在行方向上设置多个字线WL，并且可以在列方向上设置多个位线BL。多个存储单元MC可以耦接到多个字线WL和多个位线BL之间的每个交叉点处的相应的字线和位线。当特定的字线和特定的位线被选择时，可以访问与特定的字线和位线耦接的存储单元。基于行地址信号RADD，行解码器512可以选择多个字线WL中的特定的字线。行解码器512可以对行地址信号RADD解码以生成行选择信号，并可以基于行选择信号选择特定的字线。基于列地址信号CADD，列解码器513可以选择多个位线BL中的特定的位线。列解码器513可以对列地址信号CADD解码以生成列选择信号，并可以基于列选择信号选择特定的位线。耦接到由行解码器512和列解码器513选择特定的字线和位线的存储单元MC可耦接到读/写电路514。读/写电路514可以读取由行解码器512和读/写电路514访问的存储单元中存储的数据，并可以将数据存储到被访问的存储单元中。读/写电路514可以通过数据传输线501而与数据I/O电路570耦接。在存储装置500的正常读取操作期间，读/写电路514可从访问的存储单元读取数据，并可以通过数据传输线501向数据I/O电路570提供读取数据。在存储装置500的正常写入操作期间，读/写电路514可以将从数据I/O电路570通过数据传输线501提供的数据存储到访问的存储单元中。
命令地址接收电路520可以接收命令地址信号CA<1:n>和芯片选择信号CS，“n”是等于或大于4的整数。命令地址接收电路520可与图1中所示的命令地址总线101和芯片选择总线103耦接，并且可接收命令地址信号CA<1:n>和芯片选择信号CS。命令地址接收电路520可以在接收到使能的芯片选择信号CS时将命令地址信号CA<1:n>确定为有效。命令地址接收电路520可以基于内部时钟信号ICLK而锁存命令地址信号CA<1:n>，并可以输出锁存的命令地址信号。命令地址信号CA<1:n>的至少一部分可用于生成内部命令信号。可以利用命令地址信号CA<1:n>的至少一部分或全部来生成内部地址信号。命令地址接收电路520可以向命令解码器540提供命令地址信号CA<1:n>的要被利用以生成内部命令信号的至少一部分。命令地址接收电路520可以向地址解码器550提供命令地址信号CA<1:n>的要被利用以生成内部地址信号的至少一部分。命令地址接收电路520可以向模式寄存器组580提供命令地址信号CA<1:n>的要被利用以生成内部地址信号的全部。
时钟接收电路530可以接收系统时钟信号CLK。时钟接收电路530可以通过如图1中所示的时钟总线102接收系统时钟信号CLK。时钟接收电路530可接收系统时钟信号CLK以生成内部时钟信号ICLK。当系统时钟信号CLK的频率大时，时钟接收电路530可以对系统时钟信号CLK的频率进行分频以生成内部时钟信号ICLK。时钟接收电路530可以对系统时钟信号CLK分频以生成具有更大摆动范围和更大脉冲宽度的内部时钟信号ICLK，从而提高存储装置500的操作时序裕量。例如，时钟接收电路530可以将系统时钟信号CLK的频率二分频以生成周期是系统时钟信号CLK的周期的两倍长的内部时钟信号ICLK。尽管没有示出，但是时钟接收电路530可以包括分频器，其被配置成对系统时钟信号CLK的频率分频以生成内部时钟信号ICLK。内部时钟信号ICLK可被提供给接收电路520、命令解码器540、延迟电路560和模式寄存器组580。
命令解码器540可以基于从命令地址接收电路520接收到的命令地址信号CA<1:n>生成内部命令信号ICMD。命令解码器540可以对命令地址信号CA<1:n>的至少一部分解码以生成内部命令信号ICMD。例如，命令解码器540可以对命令地址信号CA<1:n>的第一至第m比特位CA<1:m>解码以生成内部命令信号ICMD，“m”是1和“n”之间的整数。命令地址信号CA<1:n>中的用于命令解码器540生成内部命令信号ICMD的要选择的比特位和要选择的比特位的数量可以变化。内部命令信号ICMD可以包括各种信号。例如，内部命令信号ICMD可包括激活信号、预充电信号、正常读取信号、正常写入信号、非目标读取信号、非目标写入信号、以及刷新信号等。基于正常读取信号，读/写电路514和数据I/O电路570可执行存储装置500的正常读取操作。基于正常写入信号，读/写电路514和数据I/O电路570可执行存储装置500的正常写入操作。当命令地址信号CA<1:n>具有对应于第一命令地址信号MRW1和第三命令地址信号MRW2的组合时，命令解码器540可以基于命令地址信号CA<1:n>的部分CA<1:m>生成内部写入脉冲MRWP。当命令地址信号CA<1:n>具有对应于第二命令地址信号MRR的组合时，命令解码器540可以基于命令地址信号CA<1:n>的部分CA<1:m>生成内部读取信号IMRR。内部写入脉冲MRWP和内部读取信号IMRR可以是控制模式寄存器组580的操作的信号。命令解码器540可以接收内部时钟信号ICLK。与内部时钟信号ICLK同步地，命令解码器540可以锁存命令地址信号CA<1:n>的至少一部分，并可以对锁存的信号解码。在实施方式中，命令解码器540可与内部时钟信号ICLK同步地生成内部读取信号IMRR。例如，内部读取信号IMRR的脉冲宽度可以对应于内部时钟信号ICLK的单个周期。也就是说，当1tCK是对应于系统时钟信号CLK的单个周期的时间段时，内部读取信号IMRR的脉冲宽度可以对应于2tCK。在实施方式中，命令解码器540可与内部时钟信号ICLK同步地生成内部写入脉冲MRWP。内部写入脉冲MRWP的脉冲宽度可以与内部时钟信号ICLK不同步，并且可以相对于内部时钟信号ICLK异步变化。内部写入脉冲MRWP的脉冲宽度可以有各种变化。例如，内部写入脉冲MRWP的脉冲宽度可以对应于2tCK和4tCK之间的时间段。
地址解码器550可以基于内部命令信号ICMD和从命令地址接收电路520接收到的命令地址信号CA<1:n>的至少一部分生成行地址信号RADD和列地址信号CADD。当内部命令信号ICMD是与行相关的命令信号时，地址解码器550可以从命令地址信号CA<1:n>的至少一部分CA<m+1:n>生成行地址信号RADD。例如，与行相关的命令信号可以包括激活信号和刷新信号。当内部命令信号ICMD是与列相关的命令信号时，地址解码器550可以从命令地址信号CA<1:n>中的至少一部分CA<m+1:n>生成列地址信号CADD。例如，与列相关的命令信号可以包括正常读取信号和正常写入信号。
延迟电路560可接收内部时钟信号ICLK和内部命令信号ICMD。延迟电路560可对内部时钟信号ICLK执行延迟锁定操作以生成延迟时钟信号DCLK。为了将内部时钟信号ICLK延迟，延迟电路560可以包括具有时钟延迟线的延迟锁相环。延迟电路560可以将内部命令信号ICMD延迟以生成延迟命令信号DCMD。为了生成延迟命令信号DCMD，延迟电路560可以包括命令延迟线。命令延迟线的延迟量和时钟延迟线的延迟量可被设定为基本相同。要提供给延迟电路560的内部命令信号ICMD可包括正常读取信号、正常写入信号、非目标读取信号和非目标写入信号。延迟电路560还可以接收内部读取信号IMRR。延迟电路560可以将内部读取信号IMRR延迟以输出延迟的内部读取信号IMRR作为延迟命令信号DCMD。当接收到内部命令信号ICMD和内部读取信号IMRR中的任何信号时，延迟电路560可以将接收的信号延迟以生成延迟命令信号DCMD。
数据I/O电路570可以耦接在数据传输线501和数据总线104之间。在存储装置500的正常读取操作期间，数据I/O电路570可通过数据传输线501接收从读/写电路514提供的数据，并可通过数据总线104输出接收到的数据作为数据DQ。数据I/O电路570可包括数据发送器，其被配置成基于通过数据传输线501提供的数据驱动数据总线104。在存储装置500的正常写入操作期间，数据I/O电路570可以接收通过数据总线104提供的数据DQ，并可通过数据传输线501将接收到的数据输出到读/写电路514。数据I/O电路570可包括数据接收器，其被配置成基于通过数据总线104提供的数据DQ驱动数据传输线501。例如，通过数据传输线501传送的数据可以是并行数据，并且通过数据总线104传送的数据可以是串行数据。数据I/O电路570还可以包括被配置成将并行数据转换为串行数据的并串转换器以及被配置成将串行数据转换为并行数据的串并转换器。
数据I/O电路570可接收延迟时钟信号DCLK、延迟命令信号DCMD和复位信号MRWRST。数据I/O电路570可以从模式寄存器组580接收关于延时和操作模式的信息。与延迟时钟信号DCLK同步地，数据I/O电路570可以将延迟命令信号DCMD延迟与延时对应的时间段并且可以基于延迟的信号执行各种操作。例如，当基于正常读取信号生成延迟命令信号DCMD时，数据I/O电路570可以通过数据发送器将数据输出作为数据DQ以执行正常读取操作，该数据是从数据传输线501提供的。当基于正常写入信号生成延迟命令信号DCMD时，数据I/O电路570可以设定数据发送器的导通电阻值并且可通过数据接收器接收数据DQ以执行正常写入操作。当基于非目标读取信号和非目标写入信号生成延迟命令信号DCMD时，数据I/O电路570可以设定数据发送器的导通电阻值而无需执行正常读取操作或正常写入操作。
当基于内部读取信号IMRR生成延迟命令信号DCMD时，数据I/O电路570可执行输出从模式寄存器组580输出的模式寄存器数据MRD和/或训练数据RDP的模式寄存器读取操作。数据I/O电路570可基于复位信号MRWRST被初始化。当复位信号MRWRST被使能时，在数据I/O电路570内部生成和内部处理的所有信号可以被初始化。基于复位信号MRWRST，数据I/O电路570可以初始化用于设定数据发送器的导通电阻值的信号。
模式寄存器组580可接收内部读取信号IMRR、内部写入脉冲MRWP和命令地址信号CA<1:n>以生成突发读取信号BR和复位信号MRWRST。模式寄存器组580可包括寄存器，其被配置成存储与存储装置500的各种操作相关的模式寄存器数据MRD。基于内部读取信号IMRR和命令地址信号CA<1:n>，模式寄存器组580可以向数据I/O电路570提供关于寄存器中存储的信息中的特定信息的模式寄存器数据MRD。基于内部写入脉冲MRWP和命令地址信号CA<1:n>，模式寄存器组580可以选择寄存器中的特定存储空间，并可将命令地址信号CA<1:n>中包括的模式寄存器数据MRD存储在所选择的存储空间中。
当接收到内部写入脉冲MRWP并且接收到第一命令地址信号MRW1时，模式寄存器组580可设定存储装置500执行突发读取操作。基于内部写入脉冲MRWP和第一命令地址信号MRW1，模式寄存器组580可以生成图2至图4中所示的突发读取使能信号MRBEN。当在突发读取使能信号MRBEN被使能之后接收到内部读取信号IMRR时，模式寄存器组580可周期性生成突发读取信号BR。突发读取信号BR可被提供给命令解码器540。即使在没有接收到第二命令地址信号MRR时，命令解码器540仍可以基于突发读取信号BR周期性使能内部读取信号IMRR。例如，基于突发读取信号BR，命令解码器540可以以对应于至少tCCD或突发长度BL的时间间隔周期性使能内部读取信号IMRR。
在存储装置500正在执行突发读取操作时，模式寄存器组580可以当接收到内部写入脉冲MRWP和第三命令地址信号MRW2时终止突发读取操作并且可以生成复位信号MRWRST。基于内部写入脉冲MRWP和第三命令地址信号MRW2，模式寄存器组580可禁止突发读取使能信号MRBEN并可使能复位信号MRWRST。当再次接收到内部写入脉冲MRWP和第三命令地址信号MRW2时，模式寄存器组580可以禁止复位信号MRWRST。
图6是示出根据实施方式的模式寄存器组600的配置的示图。模式寄存器组600可作为如图5中所示的模式寄存器组580被应用。参照图5和图6，模式寄存器组600可包括锁存使能控制电路610、模式寄存器控制电路620、寄存器630、训练数据生成电路640、复位信号生成电路650和突发读取生成电路660。锁存使能控制电路610可接收内部读取信号IMRR、内部写入脉冲MRWP和突发读取使能信号MRBEN以生成锁存使能信号LATEN。当突发读取使能信号MRBEN保持禁止时，锁存使能控制电路610可提供内部读取信号IMRR和内部写入脉冲MRWP中的任一个作为锁存使能信号LATEN以使能锁存使能信号LATEN。当突发读取使能信号MRBEN被使能时，锁存使能控制电路610可以不基于内部读取信号IMRR而是仅基于内部写入脉冲MRWP生成锁存使能信号LATEN。
锁存使能控制电路610可包括第一反相器611、第一NAND门612、第二反相器613和第二NAND门614。第一反相器611可接收突发读取使能信号MRBEN以反向驱动突发读取使能信号MRBEN。第一NAND门612可接收内部读取信号IMRR和第一反相器611的输出。当突发读取使能信号MRBEN被使能到逻辑高电平时，第一NAND门612可以输出逻辑高电平的信号，而与内部读取信号IMRR的逻辑电平无关。当突发读取使能信号MRBEN被禁止到逻辑低电平并且内部读取信号IMRR被使能到逻辑高电平时，第一NAND门612可以输出逻辑低电平的信号。第二反相器613可接收内部写入脉冲MRWP以反向驱动内部写入脉冲MRWP。第二NAND门614可接收第一NAND门612和第二反相器613的输出以输出锁存使能信号LATEN。当第一NAND门612输出逻辑低电平的信号或第二反相器613输出逻辑低电平的信号(即，内部写入脉冲MRWP被使能到逻辑高电平)时，第二NAND门614可以输出逻辑高电平的锁存使能信号LATEN。
模式寄存器控制电路620可从锁存使能控制电路610接收锁存使能信号，并且可从命令地址接收电路520接收命令地址信号CA<1:n>。当锁存使能信号LATEN被使能时，模式寄存器控制电路620可以锁存命令地址信号CA<1:n>并可通过对锁存的命令地址信号解码来生成各种控制信号。各种控制信号可包括控制寄存器630和训练数据生成电路640的操作的信号、模式寄存器数据MRD、在其中存储或从其输出模式寄存器数据MRD的寄存器630的地址信息或以及突发读取使能信号MRBEN。寄存器630可以在其中存储模式寄存器数据MRD。在模式寄存器读取操作期间，寄存器630可向数据传输线501输出与地址信息对应的存储空间中存储的模式寄存器数据MRD。在模式寄存器写入操作期间，寄存器630可将模式寄存器数据MRD存储到与地址信息对应的存储空间中。训练数据生成电路640可接收突发读取使能信号MRBEN和内部读取信号IMRR以生成训练数据RDP。基于从模式寄存器控制电路620输出的控制信号，训练数据生成电路640可以设定训练数据RDP的图形。基于突发读取使能信号MRBEN和内部读取信号IMRR，训练数据生成电路640可将训练数据RDP输出到数据传输线501。当突发读取使能信号MRBEN保持使能时，每当内部读取信号IMRR被使能时，训练数据生成电路640可以向数据传输线501输出具有所设定的图形的训练数据RDP。
当接收到第一命令地址信号MRW1时，模式寄存器控制电路620可以对第一命令地址信号MRW1解码以使能突发读取使能信号MRBEN。当在突发读取使能信号MRBEN保持禁止时接收到第二命令地址信号MRR时，模式寄存器控制电路620可对第二命令地址信号MRR解码以控制寄存器630并且可以控制寄存器630向数据传输线501输出其中存储的模式寄存器数据MRD。当接收到第三命令地址信号MRW2时，模式寄存器控制电路620可对第三命令地址信号MRW2解码以控制寄存器630并且可以控制寄存器630以在其中存储第三命令地址信号MRW2中包括的模式寄存器数据MRD。
模式寄存器控制电路620可包括地址锁存电路621和解码电路622。当锁存使能信号LATEN被使能时，地址锁存电路621可以锁存命令地址信号CA<1:n>。地址锁存电路621可以输出锁存的命令地址信号CA<1:n>的一部分作为模式寄存器地址信号MRA<1:k>，并且可以输出锁存的命令地址信号CA<1:n>的剩余部分作为操作码MROP<1:k>，“k”是对应于“n”的一半的整数。模式寄存器地址信号MRA<1:k>和操作码MROP<1:k>可以具有不同的比特位数目，尽管它们被例示为具有相同的比特位数目。模式寄存器地址信号MRA<1:k>可包括模式寄存器数据MRD和指示在寄存器630中存储模式寄存器数据MRD的存储空间的地址信息。操作码MROP<1:k>可被用作指示模式寄存器组600的各种操作的信号。解码电路622可对模式寄存器地址信号MRA<1:k>和操作码MROP<1:k>解码以生成控制模式寄存器组600的操作的各种信号。基于操作码MROP<1:k>，模式寄存器组600可以将从模式寄存器地址信号MRA<1:k>生成的模式寄存器数据MRD存储到寄存器630中。基于操作码MROP<1:k>，模式寄存器组600可以向数据传输线501输出存储在寄存器630中的模式寄存器数据MRD。基于操作码MROP<1:k>，模式寄存器组600可以设定训练数据生成电路640生成的训练数据RDP的图形。基于操作码MROP<1:k>，模式寄存器组600可以使能突发读取使能信号MRBEN。
复位信号生成电路650可接收内部写入脉冲MRWP和突发读取使信号MRBEN以生成复位信号MRWRST。基于内部写入脉冲MRWP和突发读取使能信号MRBEN，复位信号生成电路650可生成复位信号MRWRST。复位信号生成电路650可提供内部写入脉冲MRWP作为复位信号MRWRST，并可以与内部写入脉冲MRWP同步地提供突发读取使能信号MRBEN作为复位信号MRWRST。在突发读取使能信号MRBEN被使能之后，复位信号生成电路650可以在从第一次生成的内部写入脉冲MRWP被使能开始直到第二次生成的内部写入脉冲MRWP被禁止为止的时间段期间将复位信号MRWRST保持在使能状态。
突发读取生成电路660可接收内部读取信号IMRR、突发读取使信号MRBEN和内部时钟信号ICLK以生成突发读取信号BR。当突发读取使能信号MRBEN被使能时，突发读取生成电路660可以通过将内部读取信号IMRR延迟预定时间量来生成突发读取信号BR。与内部时钟信号ICLK同步地，突发读取生成电路660可以将内部读取信号IMRR延迟。该预定时间量和命令解码器540基于突发读取信号BR生成内部读取信号IMRR所需的时间量之和可以对应于“tCCD”或突发长度BL。
图7是示出图6中所示的复位信号生成电路650的配置的示图。参照图7，复位信号生成电路650可包括触发器710和OR门720。触发器710可以是D触发器。触发器710可通过其输入节点D接收突发读取使能信号MRBEN，可通过其时钟节点接收内部写入脉冲MRWP，并且可通过其输出节点Q输出突发复位信号BRRST。与内部写入脉冲MRWP的上升沿同步地，触发器710可以输出突发读取使能信号MRBEN作为突发复位信号BRRST。OR门720可接收突发复位信号BRRST和内部写入脉冲MRWP。OR门720可对突发复位信号BRRST和内部写入脉冲MRWP执行OR门控操作以生成复位信号MRWRST。当突发读取使能信号MRBEN保持使能时，复位信号生成电路650可以在第一次生成的内部写入脉冲MRWP被使能时使能复位信号MRWRST，并且可以在第二次生成的内部写入脉冲MRWP被禁止时禁止复位信号MRWRST。为了确保触发器710对突发读取使能信号MRBEN采样的时序裕量，复位信号生成电路650还可以包括延迟器730，其被配置成将突发读取使能信号MRBEN延迟。触发器710可以通过其输入节点D接收从延迟器730输出的信号。
图8是示出图6中所示的突发读取生成电路660的配置的示图。参照图8，突发读取生成电路660可包括时钟门控电路810、多个触发器和锁存驱动电路830。时钟门控电路810可接收内部时钟信号ICLK和突发读取使能信号MRBEN。基于突发读取使能信号MRBEN，时钟门控电路810可对内部时钟信号ICLK执行门控操作以生成门控时钟信号(gated clocksignal)GCLK。当突发读取使能信号MRBEN被使能时，时钟门控电路810可输出内部时钟信号ICLK作为门控时钟信号GCLK。当突发读取使能信号MRBEN被禁止时，时钟门控电路810可以中断内部时钟信号ICLK作为门控时钟信号GCLK的输出。
时钟门控电路810可包括NAND门811和反相器812。NAND门811可以接收内部时钟信号ICLK和突发读取使能信号MRBEN。反相器812可反向驱动从NAND门811输出的信号以输出门控时钟信号GCLK。当突发读取使能信号MRBEN被使能时，NAND门811可作为反相器操作，并且内部时钟信号ICLK可被提供为门控时钟信号GCLK。
与门控时钟信号GCLK同步地，多个触发器可以顺次将内部读取信号IMRR延迟。例如，多个触发器可以包括第一触发器821、第二触发器822和第三触发器823。第一至第三触发器821至823中的每个可以是D触发器。第一触发器821可以通过其输入节点D接收内部读取信号IMRR，并且可以通过其时钟节点接收门控时钟信号GCLK。第二触发器822可以在其输入节点D处耦接到第一触发器821的输出节点Q，并且可以接收第一触发器821的输出信号N1。第二触发器822可以通过其时钟节点接收门控时钟信号GCLK。第三触发器823可以在其输入节点D处耦接到第二触发器822的输出节点Q，并且可以接收第二触发器822的输出信号N2。第三触发器823可以通过其时钟节点接收门控时钟信号GCLK。第三触发器823可以通过其输出节点Q输出输出信号N3。由于门控时钟信号GCLK的周期可以对应于内部时钟信号ICLK，因此第一至第三触发器821至823的输出信号N1至N3可以顺次具有对应于“2tCK”的相位差，并且内部读取信号IMRR通过第一至第三触发器821至823被延迟的时间段可以对应于“6tCK”。第一至第三触发器821至823中的每个可以通过其复位节点RST接收突发读取使能信号MRBEN的互补信号MRBENB，并且可以基于突发读取使能信号MRBEN的互补信号MRBENB被复位。反相器841可反向驱动突发读取使能信号MRBEN以生成突发读取使能信号MRBEN的互补信号MRBENB。多个触发器的数量可以小于或大于3，以便改变基于突发读取信号BR生成内部读取信号IMRR的周期。
锁存驱动电路830可以驱动和锁存从多个触发器输出的信号以生成突发读取信号BR。基于门控时钟信号GCLK，锁存驱动电路830可执行驱动与锁存操作。例如，锁存驱动电路830可以在门控时钟信号GCLK具有逻辑低电平时驱动从多个触发器输出的信号以生成突发读取信号BR，并且可以在门控时钟信号GCLK具有逻辑高电平时锁存突发读取信号BR的逻辑电平。因此，锁存驱动电路830通过驱动和锁存从多个触发器输出的信号而生成突发读取信号BR所需的时间量可被设定为“1tCK”。
锁存驱动电路830可包括第一控制反相器831、反相器832和第二控制反相器833。第一控制反相器831可以基于门控时钟信号GCLK和门控时钟信号GCLK的互补信号GCLKB而被激活并且可以反向驱动第三触发器823的输出信号N3。当门控时钟信号GCLK具有逻辑低电平时，第一控制反相器831可被激活。反相器832可以反向驱动从第一控制反相器831输出的信号以生成突发读取信号BR。第二控制反相器833可以通过其输入节点耦接到反相器832的输出节点，并且可以通过其输出节点耦接到反相器832的输入节点。第二控制反相器833可以基于门控时钟信号GCLK和门控时钟信号GCLK的互补信号GCLKB而被激活。当门控时钟信号GCLK具有逻辑高电平时，第二控制反相器833可被激活并且可以与反相器832一起形成锁存器以保持突发读取信号BR的逻辑电平。
图9是示出根据实施方式的模式寄存器组在突发读取操作期间的操作的时序图。参照图1、图5、图6、图8和图9，当存储装置120从存储器控制器110接收到第一命令地址信号MRW1时，可以生成内部写入脉冲MRWP并且可以基于内部写入脉冲MRWP使能锁存使能信号LATEN。当锁存使能信号LATEN被使能时，模式寄存器控制电路620可以基于第一命令地址信号MRW1使能突发读取使能信号MRBEN。然后，当存储装置120从存储器控制器110接收到第二命令地址信号RR时，可以生成内部读取信号IMRR。由于突发读取使能信号MRBEN保持使能，因此即使在内部读取信号IMRR被生成时锁存使能控制电路610也可能无法使能锁存使能信号LATEN。内部读取信号IMRR可被提供给突发读取生成电路660。时钟门控电路810可以提供内部时钟信号ICLK作为门控时钟信号GCLK，并且内部读取信号IMRR可以顺次被第一至第三触发器821至823延迟。与内部读取信号IMRR相比，第一触发器821的输出信号N1可被延迟与“2tCK”对应的相位量。与内部读取信号IMRR相比，第二触发器822的输出信号N2可被延迟与“4tCK”对应的相位量。与内部读取信号IMRR相比，第三触发器823的输出信号N3可被延迟与“6tCK”对应的相位量。锁存驱动电路830可以驱动和锁存第三触发器823的输出信号N3以生成突发读取信号BR。与内部读取信号IMRR相比，突发读取信号BR可被延迟与“7tCK”对应的相位量。突发读取信号BR可被提供给命令解码器540。与内部时钟信号ICLK同步地，命令解码器540可以从突发读取信号BR生成内部读取信号IMRR。因此，在从第一次生成的内部读取信号IMRR被使能开始的“8tCK”的时间段之后，可以使能第二次生成的内部读取信号IMRR。内部读取信号IMRR可被再次提供给突发读取生成电路660，突发读取生成电路660可以在从突发读取生成电路660接收到内部读取信号IMRR开始的“7tCK”的时间段之后周期性生成突发读取信号BR。因此，内部读取信号IMRR可以以“8tCK”的时间间隔周期性生成。
图10是示如图5中所示的延迟电路560的配置的示图。参照图10，延迟电路560可以对内部时钟信号ICLK执行延迟锁存操作。延迟电路560可以将内部时钟信号ICLK延迟以生成延迟时钟信号DCLK。延迟电路560可接收内部命令信号ICMD和内部读取信号IMRR。延迟电路560可以将内部命令信号ICMD和内部读取信号IMRR中的至少一个延迟与内部时钟信号ICLK被延迟一样多的时间段，从而生成延迟命令信号DCMD。延迟电路560可包括门控电路1010和延迟锁相环1020。门控电路1010可接收内部命令信号ICMD和内部读取信号IMRR。门控电路1010可以向延迟锁相环1020提供内部命令信号ICMD和内部读取信号IMRR二者。门控电路1010可包括OR门。当内部命令信号ICMD和内部读取信号IMRR中的任一个被使能时，门控电路1010可以向延迟锁相环1020提供使能的信号。延迟锁相环1020可以包括时钟延迟线1021和命令延迟线1022。尽管没有示出，但是延迟锁相环1020还可以包括被配置成执行延迟锁存操作的各种元件。通过对内部时钟信号ICLK的延迟锁存操作，时钟延迟线1021和命令延迟线1022的延迟量可被设定为彼此相同。也就是说，时钟延迟线1021的延迟时间可以与命令延迟线1022的延迟时间相同。时钟延迟线1021可以将内部时钟信号ICLK延迟以生成延迟时钟信号DCLK。命令延迟线1022可以将门控电路1010的输出延迟以生成延迟命令信号DCMD。延迟电路560可以在存储装置500的正常读取操作和正常写入操作期间基于内部命令信号ICMD生成延迟命令信号DCMD，并且此外，可以在模式寄存器读取操作期间基于内部读取信号IMRR生成延迟命令信号DCMD。
图11和图12是示出根据实施方式的半导体系统的操作的示图。图11和图12示出了终止突发读取操作的存储装置500(图5中所示)。图11示出了其中仅在内部写入脉冲MRWP被生成时使能复位信号MRWRST的情况下的操作，如参照图3讨论的那样。图12示出了其中内部写入脉冲MRWP保持使能的情况下的操作，如参照图4讨论的那样。在下文中，将参照图1至图12描述根据实施方式的半导体系统100的操作。基于在突发读取操作期间周期性生成的内部读取信号IMRR，存储装置120可以输出数据DQ和数据选通信号DQS。为了终止存储装置120正在执行的突发读取操作，存储器控制器110可以向存储装置120顺次提供两次第三命令地址信号MRW2。参照图11，基于第一次接收到的第三命令地址信号MRW2，存储装置120可以生成内部写入脉冲MRWP。当内部写入脉冲MRWP被使能时，禁止突发读取使能信号MRBEN并且可以终止突发读取操作。基于内部写入脉冲MRWP，复位信号MRWRST可被使能为具有与内部写入脉冲MRWP对应的脉冲宽度。基于复位信号MRWRST，可以初始化正在执行突发读取操作的内部电路。当在第一次传送第三命令地址信号MRW2之后对应于“tMRW”的时间段逝去时，可以第二次传送第三命令地址信号MRW2。存储装置120可以基于第二次接收的第三命令地址信号MRW2生成内部写入脉冲MRWP，并且复位信号MRWRST可基于内部写入脉冲MRWP被再次使能。因此，内部电路可以在复位信号MRWRST被使能的时间段中被初始化。然而，复位信号MRWRST被使能的时间段之和可以约为内部写入脉冲MRWP的脉冲宽度的两倍，这可能在执行突发读取操作时不足以完全初始化连续输出数据DQ的内部电路。当内部电路未完全初始化时，尽管不执行正常读取操作或正常写入操作，也可能由于内部电路内仍保持的能量而从存储装置120向存储器控制器110提供无效数据DQ和数据选通信号DQS(如图11中的“A”所示)。因此，存储器控制器110和存储装置120之间可能发生故障。
参照图12，存储装置120可以在从基于第一次接收到的第三命令地址信号MRW2生成的内部写入脉冲MRWP被使能开始直到基于第二次接收到的第三命令地址信号MRW2生成的内部写入脉冲MRWP被禁止为止的时间段期间将复位信号MRWRST保持在使能状态。当复位信号MRWRST在足够的时间量内保持使能时，内部电路可以完全初始化并且可以防止输出无效数据DQ和数据选通信号DQS(如图11中的“A”所示)。
尽管上文已经描述了某些实施方式，但是本领域技术人员将理解所描述的实施方式仅作为示例。因此，存储装置、包括该存储装置的半导体系统及其操作方法不应基于所描述的实施方式而受到限制。相反，存储装置、包括该存储装置的半导体系统及其操作方法应仅根据结合以上描述和附图的所附权利要求进行限制。

Claims (25)

1.一种半导体系统，包括：
存储器控制器，被配置成提供至少第一命令地址信号、第二命令地址信号和第三命令地址信号；
存储装置，被配置成基于所述第一命令地址信号和所述第二命令地址信号执行突发读取操作，被配置成在所述突发读取操作正被执行时当第一次接收到所述第三命令地址信号时终止所述突发读取操作，以及被配置成至少在从第一次接收到所述第三命令地址信号开始直到第二次接收到所述第三命令地址信号为止的时间段中连续初始化正在执行所述突发读取操作的内部电路。
2.根据权利要求1所述的半导体系统，其中，所述存储装置被配置成基于所述第一命令地址信号生成突发读取使能信号，以及被配置成：当在所述突发读取使能信号被使能之后所述存储装置接收到所述第二命令地址信号时，基于所述第二命令地址信号而周期性生成内部读取信号。
3.根据权利要求1所述的半导体系统，其中，所述存储装置被配置成当第一次接收到所述第三命令地址信号时使能复位信号以初始化所述内部电路，以及被配置成将所述复位信号保持在使能状态至少直到第二次接收到所述第三命令地址信号。
4.一种半导体系统，包括：
存储装置；以及
存储器控制器，被配置成顺次提供第一命令地址信号和第二命令地址信号以控制所述存储装置执行突发读取操作，以及被配置成提供第三命令地址信号至少两次以控制所述存储装置终止所述突发读取操作，
其中，所述存储装置被配置成基于第一次接收到的第三命令地址信号而使能复位信号以初始化正在执行所述突发读取操作的内部电路，以及被配置成基于第二次接收到的第三命令地址信号而禁止所述复位信号。
5.根据权利要求4所述的半导体系统，其中，所述存储装置被配置成基于所述第一命令地址信号生成突发读取使能信号，以及被配置成：当在所述突发读取使能信号被使能之后所述存储装置接收到所述第二命令地址信号时，基于所述第二命令地址信号而周期性生成内部读取信号。
6.根据权利要求4所述的半导体系统，其中，所述存储装置被配置成在从基于第一次接收到的第三命令地址信号而生成的内部写入脉冲被使能开始直到基于第二次接收到的第三命令地址信号而生成的所述内部写入脉冲被禁止为止的时间段期间，将所述复位信号保持在使能状态。
7.一种半导体系统的操作方法，所述操作方法包括：
由存储装置通过从存储器控制器顺次接收第一命令地址信号和第二命令地址信号来执行突发读取操作；
由所述存储装置通过从所述存储器控制器接收第三命令地址信号来终止所述突发读取操作，以及由所述存储装置开始初始化正在执行所述突发读取操作的内部电路的操作；以及
由所述存储装置通过从所述存储器控制器接收另一第三命令地址信号来终止初始化正在执行所述突发读取操作的内部电路的操作。
8.根据权利要求7所述的操作方法，其中，执行所述突发读取操作包括：
基于所述第一命令地址信号使能突发读取使能信号；以及
在基于所述第二命令地址信号使能所述内部读取信号之后，周期性地和重复地使能所述内部读取信号。
9.一种半导体存储装置，包括：
命令地址接收电路，被配置成接收命令地址信号；
命令解码器，被配置成基于所述命令地址信号生成内部读取信号和内部写入脉冲，以及被配置成基于突发读取信号生成所述内部读取信号；
延迟电路，被配置成将所述内部读取信号和时钟信号延迟以生成延迟命令信号和延迟时钟信号；
数据输入/输出电路，被配置成基于所述延迟命令信号和所述延迟时钟信号来输出数据，以及被配置成基于复位信号而被初始化；以及
模式寄存器组，被配置成基于所述命令地址信号生成突发读取使能信号，被配置成基于所述突发读取使能信号生成所述突发读取信号，以及被配置成基于所述突发读取使能信号和所述内部写入脉冲生成所述复位信号。
10.根据权利要求9所述的半导体存储装置，其中，所述命令解码器被配置成周期性生成所述内部读取信号直到在所述突发读取信号被使能之后所述内部写入脉冲被生成。
11.根据权利要求9所述的半导体存储装置，
其中，所述命令解码器被配置成基于所述命令地址信号还生成正常操作信号，以及
其中，所述延迟电路被配置成基于所述内部读取信号和所述正常操作信号之中的至少一种生成所述延迟命令信号。
12.根据权利要求11所述的半导体存储装置，其中，所述正常操作信号包括读取信号、写入信号、非目标读取信号和非目标写入信号中的至少一种。
13.根据权利要求9所述的半导体存储装置，其中，所述数据输入/输出电路被配置成将所述延迟命令信号和所述延迟时钟信号的时序同步，被配置成在对应于延时的时间段之后生成输出使能信号，以及被配置成当所述输出使能信号被使能时通过将所述数据与所述延迟时钟信号同步来输出所述数据。
14.根据权利要求9所述的半导体存储装置，其中，所述模式寄存器组被配置成在所述命令地址信号具有第一组合时使能所述突发读取使能信号，被配置成在所述突发读取使能信号被使能时若内部写入脉冲被第一次生成则使能所述复位信号，以及被配置成在所述内部写入脉冲时被第二次生成时禁止所述复位信号。
15.根据权利要求9所述的半导体存储装置，其中，所述模式寄存器组包括：
锁存使能控制电路，被配置成基于所述内部读取信号、所述内部写入脉冲和所述突发读取使能信号来生成锁存使能信号；以及
模式寄存器控制电路，被配置成基于所述锁存使能信号而对所述命令地址信号解码以生成模式寄存器数据和所述突发读取使能信号。
16.根据权利要求15所述的半导体存储装置，其中，所述锁存使能控制电路被配置成基于所述内部读取信号和所述内部写入脉冲中的任一种使能所述锁存使能信号，以及被配置成在所述突发读取使能信号被使能时将所述锁存使能信号保持在禁止状态。
17.根据权利要求9所述的半导体存储装置，其中，所述模式寄存器组包括：
复位信号生成电路，被配置成基于所述内部写入脉冲和所述突发读取使能信号来生成所述复位信号；以及
突发读取生成电路，被配置成基于所述突发读取使能信号和所述内部读取信号来生成所述突发读取信号。
18.根据权利要求17所述的半导体存储装置，其中，所述复位信号生成电路被配置成输出所述内部写入脉冲作为所述复位信号，以及被配置成与所述内部写入脉冲同步地输出所述突发读取使能信号作为所述复位信号。
19.根据权利要求17所述的半导体存储装置，其中，所述复位信号生成电路包括：
触发器，被配置成通过其输入节点接收所述突发读取使能信号，被配置成通过其时钟节点接收所述内部写入脉冲，以及被配置成通过其输出节点输出突发复位信号；以及
OR门，被配置成对所述内部写入脉冲和所述突发复位信号执行OR门控操作以生成所述复位信号。
20.根据权利要求17所述的半导体存储装置，其中，所述突发读取生成电路被配置成：在所述突发读取使能信号被使能时，将所述内部读取信号延迟预定时间量以生成所述突发读取信号。
21.根据权利要求20所述的半导体存储装置，其中，所述预定时间量和所述命令解码器基于所述突发读取信号生成所述内部读取信号所需的时间量之和是对应于突发长度的时间段。
22.根据权利要求20所述的半导体存储装置，其中，突发读取生成电路包括：
时钟门控电路，被配置成基于所述突发读取使能信号而对所述时钟信号执行门控操作以生成门控时钟信号；
多个触发器，被配置成与所述门控时钟信号同步地顺次将所述内部读取信号延迟；以及
锁存驱动电路，被配置成基于所述门控时钟信号来驱动和锁存延迟的内部读取信号以生成所述突发读取信号。
23.一种半导体系统，包括：
存储器控制器，被配置成提供至少第一命令地址信号、第二命令地址信号和第三命令地址信号；以及
存储装置，被配置成基于所述第一命令地址信号和所述第二命令地址信号执行突发读取操作，被配置成在接收到两次所述第三命令地址信号时终止所述突发读取操作，以及被配置成在接收到两次所述第三命令地址信号的区间中连续初始化正在执行所述突发读取操作的内部电路。
24.根据权利要求23所述的半导体系统，其中，所述存储装置被配置成基于所述第一命令地址信号生成突发读取使能信号，以及被配置成：当在所述突发读取使能信号被使能之后所述存储装置接收到所述第二命令地址信号时，基于所述第二命令地址信号而周期性生成内部读取信号。
25.根据权利要求23所述的半导体系统，其中，所述存储装置被配置成在第一次接收到所述第三命令地址信号时使能复位信号以初始化所述内部电路，以及被配置成将所述复位信号保持在使能状态至少直到第二次接收到所述第三命令地址信号。
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