KR100417780B1

KR100417780B1 - 2배 데이터 속도 메모리를 위한 데이터, 데이터 스트로브회로 및 운용 프로토콜

Info

Publication number: KR100417780B1
Application number: KR10-2001-0060476A
Authority: KR
Inventors: 로거스짐엘.; 피스쿠스티모씨이.
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2000-10-12
Filing date: 2001-09-28
Publication date: 2004-02-05
Also published as: US6529993B1; TWI221963B; JP2002182974A; JP3730898B2; KR20020029303A

Abstract

본 발명은, 스트로브 및 데이터 프로토콜을 이용하는 어느 공지된 회로들보다 더 높은 데이터 전송 속도에서, 2배 데이터 속도(double date rate) DRAM 어레이로의 기입 및 판독을 허용하기 위해, 데이터 관계에서 스트로브를 완화시키는 회로 및 프로토콜에 관한 것이다. 상기와 같은 결과는 기입 회로 멀티-래치를 제어하기 위해, 스트로브 입력 및 데이터 입력 모두에 결합되는 스트로브 발생기를 추가하여 종래 기입 회로를 변경하고, 초기 및 인에이블 회로를 데이터 구동기에 결합하고 스트로브를 제어하기 위해, 스트로브 토글과 메모리 기억 어레이 간에 결합되는 데이터 비교 회로를 추가하여, 종래 판독 회로를 변경함으로써 달성된다. 이와 같은 방법에 있어서, 본 발명은 데이터 변이가 없는 경우를 제외하고, 판독 및 기입에 대한 데이터 관계에서 스트로브 이용을 완화시키고, 스트로브를 데이터 눈(data eye)과 정렬시킬(align) 필요성을 없앤다. 상기와 같이, 본 발명은 스트로브를 데이터 눈과 정렬시킬 필요성을 제거함으로써, 종래 회로가 이용할 수 있는 것보다 더 작은 데이터 눈과 더 높은 데이터 전송 속도를 이용할 수 있게 된다.

Description

2배 데이터 속도 메모리를 위한 데이터, 데이터 스트로브 회로 및 운용 프로토콜{DATA AND DATA STROBE CIRCUITS AND OPERATING PROTOCOL FOR DOUBLE DATA RATE MEMORIES}

본 발명은, 일반적으로 컴퓨터에 관한 것으로, 더욱 자세하게는, 컴퓨터의 메인 메모리(주기억장치)와 제어기 간에 데이터를 전송하기 위해 데이터 스트로브 프로토콜을 이용하는 컴퓨터 메인 메모리에 관한 것이다.

컴퓨터의 메인 메모리는 데이터 기억을 위해 DRAM(Dynamic Random Access Memory units) 등 다수의 개별 메모리 장치들을 구비한다. 상기와 같은 컴퓨터 데이터는, 통상적으로 소정의 클록킹 방식에 따라 개별 DRAM에 전송되고, 개별 DRAM으로부터 제어기에 전송된다. 예를 들어, DRAM으로의 데이터 전송 및 DRAM으로부터 데이터 제어기로의 데이터 전송, 즉, 기입 또는 판독은, 통상적으로 제어기로부터 하나 이상의 선택된 DRAM들로 전송되는 적합한 데이터 신호를 생성한 후, 제어기로부터 선택된 DRAM들로 데이터를 기입하거나, 선택된 DRAM들로부터 데이터를 판독하고 데이터를 제어기로 리턴시키는 단계들을 포함한다.

오늘날, 개선된 DRAM들로는, 현재 산업분야에서 DDR (Double Data Rate) 장치로 지칭되고 있는 2배 데이터 속도 DRAM급이 있다.

이들 2배 데이터 속도 DRAM은, 메모리와 제어기 간에 데이터를 전송하기 위해 데이터 및 스트로브 프로토콜을 이용한다. 데이터 워드가 컴퓨터 메모리에 또는 컴퓨터 메모리로부터 전송될 수 있는, 즉, 기입되거나 판독될 수 있는 시간 기간은 메모리 시스템 클록의 1주기의 1/2과 같다. DDR 장치로부터 데이터를 판독할 때, 상기 장치는 데이터 버스와 스트로브를 동시에 구동한다. 상기 스트로브는 모든 데이터가 판독될 때까지, DDR 로부터 판독된 각 데이터 워드에 대해 토글되어야 하는데, 이는 제어기가, 판독이 완료될 때까지, 입력된 데이터 워드를 래치하기 위해 상기 스트로브를 이용하기 때문이다. 상기 스트로브는 스트로브가 데이터와 동시에 변이한다는 것을 의미하는 정렬된(aligned) 에지이다. 따라서, 데이터를 수신하는 제어기는 입력된 데이터 워드를 래치하는데 스트로브를 이용하기 위해, 상기 스트로브를 위상 이동시켜야(phase shift) 한다.

DDR 장치에 기입할 때, 제어기는 스트로브가 데이터에 대해 중앙이 되도록 하면서 데이터 버스를 구동하며, 이는 스트로브가 데이터 유효 시간의 중앙에서 변이한다는 것을 의미한다. 데이터를 수신한 DDR 장치에 전송된 각 데이터 워드에 대해 제어기는 스트로브를 토글하므로, DDR 장치는 입력된 데이터 워드를 래치하는데만 스트로브를 이용하면 된다.

데이터 판독시의 제어기 또는 데이터 기입시의 DDR 장치 중 어느 하나에서 모든 데이터 입력이 유효한 시간 기간은, "데이터 눈(data eye)"으로 공지되어 있다. 컴퓨터 내의 메모리 클록 주파수가 계속 증가함에 따라, 상기 데이터 눈의 기간은 점점 짧아지며, 스트로브와 데이터 눈 간의 관계는 점점 엄격(tighter)해지므로, 동시에 발생하는 스위칭 출력, 기준 전압상의 노이즈, 경로 길이 및 전파 지연으로 인한 시간 변화, 부정합, 누화, 및 다른 영향들로 인해, 이들 독립 신호들 즉 스트로브와 데이터 눈의 정렬은 점점 어렵게 된다.

따라서, DDR 장치에 대한 현재의 프로토콜은, 매 기입/판독 데이터 전송마다 스트로브를 토글시키고, 스트로브 및 데이터 전송 시간에 관한 타이밍 제약조건을 갖는 것이며, 주파수가 높아짐에 따라 스트로브 및 데이터에 관한 이들 제약조건들은 상당히 엄격해지므로, 한계에 신속하게 도달하며 DDR 장치에 또는 DDR 장치로부터 데이터를 더 이상 전송할 수 없게 된다.

따라서, 데이터 속도가 계속해서 증가하므로, 현재 이용되고 있는 프로토콜은 데이터 눈과 데이터 스트로브를 정렬하는데 있어서 문제점을 가지며, 데이터 속도가 빨라짐에 따라 상기 정렬 문제는 더욱 심각해진다. 따라서, 상기 문제점은 DDR 장치의 포텐셜을 충분히 이용하는 것을 막는다.

본 발명은, 판독 및 기입에 대한 데이터 눈 관계에서 스트로브의 완화를 허용하므로, DDR 장치의 포텐셜을 충분히 이용할 수 있게 된다. 따라서, 본 발명은, 더 높은 주파수 메모리 클록의 이용을 허용하므로, 데이터 눈은 더 작아지고 데이터 속도는 더 고속으로 된다.

본 발명은, 각 데이터 눈과 스트로브를 정렬시키는데 필요한 타이밍 요구조건들을 완화시킴으로써, 모든 DDR 장치의 포텐셜이 충분히 이용될 수 있도록 한다. 본 발명에서, 상기와 같은 내용은, 데이터 워드에서 변이가 존재할 때 데이터를 셀프 래치시킴으로써(self-latch) 달성된다. 데이터 워드는 단일 클록 에지 상의 DDR 장치로부터 또는 DDR 장치로 전송된 모든 데이터 비트의 합산이다. 변이(transition)는, "1" 에서 "0" 으로 또는 "0" 에서 "1" 으로와 같은 데이터에서의 임의의 비트 변화이다. 상기 셀프 래칭 과정은 데이터 워드에서 아무런 변화도 없는 경우에는 스트로브만을 이용하면 된다는 것을 의미한다.

이와 같은 방법으로, 본 발명은, 종래 프로토콜에서 발견되는 데이터 눈 정렬 문제에 대해 스트로브를 완화시킬 수 있고, 더 작은 데이터 눈을 이용함으로써 데이터 전송 속도가 더 높아지게 된다.

본 발명은, 메모리 제어기 기입 및 판독 회로뿐만 아니라 종래 DDR 기입 및 판독 회로를 변경함으로써, 상기와 같은 바람직한 결과들을 달성한다. 더욱 자세하게는, 스트로브 발생기를 추가하고 스트로브 및 데이터 입력 모두를 상기 발생기에 결합하여, 종래 DDR 장치 기입 회로 및 제어기 판독 회로를 변경한다. 상기 DDR 장치 판독 회로 및 제어기 기입 회로는, 소정의 초기화 및 인에이블 회로를 갖는 출력 래치 및 칩 구동기 회로 모두를 제어하는 데이터 비교 회로를 포함하도록 변경된다. 상기와 같은 변화로 인해, 본 발명은 데이터 변이에 기초하여 셀프 래칭할 수 있게 되며, 데이터 변이가 존재하지 않는 경우를 제외하고는 데이터 스트로브의 이용을 제거하게 된다.

따라서, 본 발명의 목적은, 데이터 변이가 존재하지 않는 경우를 제외하고는 판독 및 기입을 위한 데이터 관계에서 스트로브를 제거하는 것이다.

본 발명의 다른 목적은, 데이터가 변할 때 데이터 눈 정렬에 대해 스트로브를 제거하여, 데이터 눈이 더 작아지도록 하며 컴퓨터 내의 데이터 전송 속도를 증가시키는 것이다.

본 발명의 이들 목적들, 특징들 및 다른 이점들은, 첨부된 도면들을 참조하여 다음의 상세한 설명으로부터 당해 기술분야에서 숙련된 당업자들에게 더 명백하게 된다.

도 1은 판독 기입 회로를 이용하는 컴퓨터의 블록도.

도 2는 현재 이용되고 있는 종래 DDR 기입 회로를 내장한 컴퓨터의 블록도.

도 3은 도 2의 회로를 이용한 컴퓨터 메모리 뱅크에 데이터가 기입될 때의 여러 클록 및 데이터 펄스들을 나타낸 도면.

도 4는 현재 이용되고 있는 종래 DDR 판독 회로의 블록도.

도 5는 도 4의 컴퓨터 메모리 뱅크로부터 데이터가 판독될 때의 여러 클록 및 데이터 펄스들을 나타낸 도면.

도 6a는 본 발명의 DDR 기입 회로의 블록도.

도 6b는 컴퓨터로부터 도 6a의 기입 회로에 데이터를 전송하는 데 이용되는 본 발명의 제어기 회로의 블록도.

도 7은 도 6a에 도시된 스트로브 발생기의 블록도.

도 8은 도 6a의 기입 회로를 이용한 컴퓨터 메모리 뱅크에 데이터가 기입될 때의 여러 클록 및 데이터 펄스들을 나타낸 도면.

도 9a는 본 발명의 DDR 판독 회로의 블록도.

도 9b는 도 9a의 판독회로에서 컴퓨터로 데이터를 전송하는 데 이용되는 본 발명의 제어기 회로의 블록도.

도 10은 도 9a의 판독 회로를 이용한 컴퓨터 메모리 뱅크로부터 데이터가 판독될 때의 여러 클록 및 데이터 펄스들을 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

10 : 제어기

11 : 메모리

12 : 제어기 로직

14 : 시스템 클록

16 : 단방향 버스

17, 22 : 멀티 라인 버스(데이터 버스)

18 : 기입 블록

18a, 18b : 기입 회로

19 : 판독 블록

20 : 멀티 라인 양방향 버스

21 : 기억 어레이

22, 24, 29 : 라인

23 : 스트로브 회로

23a : 기입부

23b : 판독부

26 : 데이터 지연 위상 조절 클록

28 : 싱글 라인 버스

30 : 데이터 수신기

31 : 기입 버퍼 회로

32 : 지연 회로

33 : 멀티 래치 회로

34, 35, 36, 37, 38 : 데이터 비트 래치

40 : 수신기

41 : 스트로브 버퍼 회로

42 : 원샷 회로

46, 47, 48, 49 : 펄스

55, 56, 57, 58 : 데이터 눈

60 : 포인터 회로

61 : 멀티플렉서

63 : 판독 데이터 구동기

64 : 초기화 및 인에이블 회로

65 : 토글 회로

66 : 스트로브 구동기

142a, 143 : 원샷 회로

161 : 토글 FF(토글 회로)

162 : 1-2 DeMux

도 1에는, 멀티 라인(multi-line) 버스(17, 22)를 통해 메모리(11)에 교대로 결합되는 제어기(10)에 결합된 제어기 로직 블록(12)을 구비한 통상의 컴퓨터의 블록도가 도시되어 있다. 또한, 시스템 클록(14)도 라인(29)을 통해 제어기(10)에 결합된다. 메모리(11)는 기입 블록(18), 판독 블록(19), 스트로브 회로(23), 데이터 지연 위상 조절 클록(26), 2배 데이터 속도 DRAM 등의 다수의 기억 장치들을 포함한 기억 어레이(21), 및 내부 클록(27)을 구비한다.

특히, 제어기(10)는 양(兩)방향 데이터 버스(17)에 의해, 복수의 기입 회로들을 포함한 기입 블록(18)에 결합되며, 복수의 판독 회로들을 포함한 판독 블록(19)에 결합된다.

각 블록(18) 내의 기입 회로와 블록(19) 내의 판독 회로는, 멀티 라인 양방향 버스(20) 내의 각 라인을 통해 기억 어레이(21)에 각각 더 결합된다. 판독 블록(19) 내의 판독 회로는, 제어기(10)로부터 외부 어드레스 제어 신호를 전달하는 싱글 라인 단방향 버스(16)를 통해 제어기(10)에 더 결합된다.

판독 및 기입 블록들 내에 복수의 판독 및 기입 회로들이 존재할지라도, 멀티 라인 버스(25)를 통해 기입 블록(18) 내의 복수의 기입 회로들 각각에 결합되며, 라인(24)을 통해 블록(19) 내의 판독 회로들 각각에 결합되는 단 하나의 스트로브 회로(23)만 있으면 된다. 스트로브 회로(23)는 시스템 클록(14)에 의해 구동되는 데이터 지연 위상 조절 클록(26;DDL)에 더 결합된다. 또한, 시스템 클록(14)은 싱글 라인 버스(28)를 통해 블록(18) 내의 기입 회로들 중 각각의 기입 회로에 결합되는 내부 클록(27)을 구동한다.

물론, 컴퓨터가 많은 다른 회로들(도시안함)을 포함하는 것은 널리 공지되어 있다. 그러나, 상기와 같은 컴퓨터들의 일반적인 회로, 동작 및 이용 방법도 당해 기술분야에서 널리 공지되어 있으므로, 본 발명과 관계 없는 상기와 같은 컴퓨터의 동작에 필요한 여러 특징, 동작 및 다른 회로는 더 도시하거나, 나타내거나, 제시하거나 설명할 필요가 없다고 생각된다.

이하, 도 2 및 도 3을 참조하여, 공지된 회로 및 프로토콜을 이용한 종래 기억 어레이(21)에 정보를 기입하는 것을 설명한다.

통상적으로, 컴퓨터가 기입 블록(18) 내에 복수의 기입 회로들(대개 16개) 및 판독 블록(19) 내에 복수의 판독 회로들(또한 대개 16개)을 갖는 것을 알 수 있다. 그러나, 본 발명의 설명을 간략화하기 위해, 기입 블록(18)은 단지 2개의 기입 회로들을 포함하고, 판독 블록(19)은 단지 2개의 판독 회로들을 포함하는 것으로 가정한다.

또한, 스트로브 회로(23)의 제1 부분이 기입 회로와 상호 작용하고, 제2 부분이 판독 회로와 상호 작용하므로, 스트로브 회로(23)는 기입부(23a) 및 판독부(23b)를 갖는 것으로 설명된다.

따라서, 도 2는 스트로브 회로(23)의 기입부(23a)에 결합된 2개의 기입 회로들(18a 및 18b)만을 나타낸다. 그러나, 어느 하나의 기입 회로의 동작은 어느 다른 기입 회로의 동작과 동일하므로, 하나의 기입 회로(18a)만이 상세한 블록 형태로 도시되어 있으며, 그 동작만을 아래에 상세하게 설명한다.

도시된 바와 같이, 기입 회로(18a)는, 데이터 버스(17) 내의 복수의 데이터 라인들 각각을 통해, 제어기(10)에 결합된 데이터 수신기(30)를 구비한다. 또한, 상기 데이터 수신기(30)는, 기입 버퍼 회로(31), 지연 회로(32) 및 멀티 래치 회로(33)를 통해, 기억 어레이(21)에도 결합된다.

스트로브 회로(23)의 기입부(23a)는, 스트로브 신호 라인(22)을 통해 제어기(10)에 결합되는 스트로브 수신기(40)를 구비한다. 상기 수신기(40)는, 라인(22)상에 나타나는 임의의 스트로브 신호의 리딩(상승)에지와 트레일링(하강)에지를 모두 검출하도록 설계된 원샷(one shot)회로(42)에 스트로브 버퍼 회로(41)를 통해 더 결합된다. 이는, 다음에 더 상세하게 설명되는 바와 같이, 원샷 회로(42)가, 멀티 래치 회로(33) 내의 각각의 여러 래치들에 각각 접속되는 2개의 출력 라인들(44 및 45)을 반드시 가져야 함을 의미한다.

멀티 래치 회로(33)는 복수의 개별 데이터 비트 래치들(34, 35, 36, 37 및 38)을 구비한다. 이들 데이터 비트 래치들(34, 35, 36, 37 및 38) 각각은, 제1 및 제2 입력들과 단일 출력을 각각 갖고, 상호 결합되어, 당해 기술분야에서 공지된 바와 같이, 기억 어레이(21)에 데이터를 전송하는 동안 일어나는 어느 부정합이나 에러도 제거하게 된다.

래치(34 및 35)의 제1 입력은, 각각 지연 회로(32)의 출력에 공통으로 결합된다. 래치(34)의 제2 입력은, 스트로브 신호의 리딩 에지로부터 발생하는 원샷회로(42)의 출력을 전달하는 라인(44)에 접속된다. 래치(34)의 출력은 래치(36)의 제1 입력에 결합된다. 래치(35 및 36)의 제2 입력은, 원샷 회로(42)로부터 발생하는 라인(45)에 공통으로 결합된다. 상기 라인(45)은 스트로브 신호의 트레일링 에지로부터 발생하는 원샷 회로(42)의 출력을 전달한다. 따라서, 래치들(35 및 36) 모두는, 스트로브 신호의 트레일링 에지에 응답하게 된다. 래치(35)의 출력은, 래치(38)의 제1 입력에 결합되고, 래치(36)의 출력은 래치(37)의 제1 입력에 결합된다.

래치(37 및 38)의 제2 입력은 내부 클록 회로(27)의 출력에 공통으로 결합된다. 래치(37 및 38)의 출력은 모두, 버스(20)를 통해 기억 어레이(21)에 공급된다.

이하, 도 2를 계속 참조하면서, 도 3을 참조하여, 기억 어레이(21)에 데이터가 기입될 때 이용되는 종래 프로토콜 기입 시퀀스를 간략하게 설명한다.

우선, 시스템 클록(14)이 실행되어, 교번 주기의 클록 신호(CK)를 제공한다. 또한, 이와 동시에, 시스템 클록(14)에 의해 구동되는, 내부 클록(27)도 실행되어, 래치(37 및 38)의 제2 입력에 공급되는 신호(INT)를 출력한다. 상기 클록 신호(INT)는, 교번하는 시스템 클록 신호(CK)의 각 제1 또는 양(+)의 절반과 각각 동기하는 복수의 양(+)의 펄스들(46, 47, 48 및 49)을 구비한다.

상술한 바와 같이, 컴퓨터 어레이(21)가 DDR 장치를 장착하면, 기입 판독 프로토콜은, 데이터 워드를 기억 어레이(21)에(기입 동작) 또는 기억 어레이(21)로부터(판독 동작) 전송하기 위하여 데이터 및 스트로브 신호를 요구한다. 이하, 4개의 데이터 워드들(WORD1, WORD2, WORD3 및 WORD4)로 형성된 데이터 스트림이 기억 어레이(21)에 기입되는 것으로 가정한다. 또한, 각각의 개별 데이터 워드는 2개의 데이터 비트로 형성되며 WORD2 및 WORD3 은 서로 동일한 것으로 가정한다. 또한, 이들 워드 각각은 각 데이터 눈(55, 56, 57 및 58) 동안 전송되는 것으로 가정한다.

도 2의 회로들을 이용하여, 기억 어레이(21)에 기입할 때, 제어기(10)는, 일반적으로 중성인 그 출력(DQS)이 프리앰블 또는 음(-)의 상태에 들어가도록 함으로써 데이터 스트로브(23)의 기입부(23a)를 구동한다. 제어기(10)는, 데이터 눈(55) 동안 기입 블록(18) 내의 모든 기입 회로들에 제1 데이터 워드의 모든 비트들을 동시에 전송하게 된다. 이와 같은 방법으로, 데이터 워드의 제1 비트는 기입 회로(18a)에 공급되고, 이와 동시에, 데이터 워드의 제2 비트도 기입 회로(18b)에 공급된다. 데이터 워드가 설명된 2비트 이상을 포함하는 경우, 메모리 블록은 데이터 워드 내의 비트수와 동일한 개수의 기입 회로들을 포함한다는 것을 알 수 있다. 상기와 같은 경우, 데이터 워드의 제3 비트는 제3 기입 회로에 전달되고, 데이터 워드의 제4 비트는 제4 기입 회로에 전달되며, 이와 마찬가지로, 데이터 워드의 마지막 또는 제N 비트는 마지막 또는 제N 기입 회로에 전달되게 된다.

각 기입 회로에서, 각 데이터 비트는, 기입 수신기(30), 버퍼 회로(31) 및 지연 회로(32)를 통해 통과한 후, 멀티 래치 회로(33)에 의해 제어기(10)로부터 수신된다.

제1 데이터 워드(WORD1)의 각 데이터 비트를 각 기입 회로(18a 및 18b)에 전달함과 동시에, 제어기(10)는, 데이터 눈(55)의 중심에서, 클록 주기의 1/2 동안 양(+)인, 스트로브 라인(22)을 구동한다. 이는 도 3의 스트로브 펄스(50)로서 도시되어 있다.

따라서, 스트로브 펄스(50)는, 그 리딩 에지(50a)가 데이터 눈(55)에 중심을 가지며, 그 트레일링 에지(50b)가 데이터 눈(56)에 중심을 갖게 된다. 따라서, 펄스(50)는, 다음에 상세하게 설명되는 바와 같이, 각 데이터 워드가 전송되는 동안 멀티 래치 회로(33) 내의 래치들(34, 35, 36, 37 및 38)중 여러 래치들을 토클하도록, 위치하게 된다.

상술한 바와 같이, 제2 데이터 워드(WORD2)는 제1 데이터 워드(WORD1)와 다르므로, 다시 변이가 존재하게 되며 상술한 사이클이 반복된다.

이와 같은 방법으로, 많은 데이터 워드들의 데이터 스트림은, 어레이(21)에 기입되며, 도 4 및 도5를 참조하여 다음에 설명되는 회로들을 이용하여 어레이(21)로부터 판독될 수 있다.

도 4는, 컴퓨터 메모리 뱅크에 저장된 데이터를 판독하고 판독된 데이터를 컴퓨터로 전송하는데 필요한 종래 DDR 회로들을, 블록 형태로 나타낸다.

상술한 바와 같이, 도 1에 도시되어 있는 판독 회로 블록(19)은, 16개의 동일한 판독 회로들(19a 내지 19p)을 구비한다.

또한, 도 4에 도시된 판독 회로들에서 이용되는 회로들의 일부 소자들은 도 1 및 도 2에 도시된 회로 소자들과 동일하며 도 1 및 도 2에서 이용된 것과 동일한 참조 부호에 의해 식별된다.

도 4에 도시되어 있는 바와 같이, 상기와 같은 각 판독 회로는, 버스(17)를 경유해서 멀티플렉서 회로(61)와 판독 구동기(63)를 통해 제어기(10)까지 어레이(21)로부터 판독될 데이터를 선택하도록 설계된, 포인터 회로(60)를 구비하는 것으로 도시되어 있다. 또한, 모든 16개의 판독 회로를 위해 기능하는 스트로브 회로(23)의 판독부(23b)도 도 4에 도시되어 있으며, 초기화 및 인에이블 회로(64), 토글 회로(65), 및 스트로브 구동기(66)를 구비한다. 또한, 라인(22)을 통해 제어기(10)에도 결합된다. 포인터 회로(60)는, 한 쌍의 입력들을 갖는데, 제1 입력은 시스템 클록(14)에 의해 구동되는 데이터 지연 위상 조절 클록(26)으로부터의 DDL 클록 입력(27)이고, 제2 입력은 제어기(10)로부터의 외부 어드레스 공급이다. DDL 클록은, 라인(24)을 통해 스트로브 판독 회로(23) 내의 초기화 및 인에이블 회로(64)에 다시 결합된다. 라인(16)상의, 외부 어드레스 공급(AO)은, 제어기(10)에 의해 제공되며, 메모리 기억 어레이(21)로부터 판독될 데이터 워드의 제1 비트를 선택하는데 이용된다. 이와 동시에, DDL 클록은 초기화 및 인에이블 회로(64)를 활성화시킨다.

초기화 및 인에이블 회로(64)의 출력은, 토글 회로(65)와 스트로브 구동기(66)에 공급되며, 펄스들(70a, 70b, 70c, 및 70d)로서 도시되어 있다. 토글 회로(65)의 출력은 교번하는 "1" 과 "0" 이다.

포인터 회로(60)에 의해 어레이(21)가 자극되면, 그로부터 판독되는 식별된 데이터(DQY)의 각 비트는, 판독 회로 블록(19) 내의 각 판독 회로에 있는 각 멀티플렉서를 통해 판독 데이터 구동기(63)에 전송되고, 상기 판독 데이터 구동기(63)로부터 데이터는 제어기(10)에 전달되며, 토글(65)은, 도 5에 도시되어 있는 바와 같이, 데이터 스트립(DQY)의 각 버스트와 스트로브 펄스가 정렬되도록 스트로브 구동기(66)를 자극한다.

요약하면, 종래 2배 데이터 속도(DDRI)SDRAM은, 어레이(21)와 제어기 간에 데이터 워드를 전송하기 위해 데이터 및 스트로브 프로토콜을 이용한다. 종래 2배 데이터 속도(DDRI)SDRAM에 기입할 때, 제어기는, 스트로브(DQS) 펄스가 데이터 눈의 중심에 있도록 데이터 버스를 구동하며, 기입되는 각 데이터 워드에 대한 스트로브를 토글하므로, 입력되는 데이터 워드를 래치하기 위해 스트로브(DQS)만을 이용하면 된다. 한편, 종래 2배 데이터 속도(DDRI)SDRAM으로부터 판독할 때에는, 데이터 버스와 스트로브가 함께 구동된다. 따라서, DDL 클록에 의해 에지가 정렬된 스트로브는, 판독 버스트가 완료될 때까지 구동되는 각 데이터 워드에 대해 토글된다.

또한, 판독 회로의 개수에 관계 없이, 회로 블록(19) 내의 모든 판독 회로들을 위해 기능하는데, 스트로브 회로(23)의 단지 하나의 판독부(23b)만을 필요로 함을 명심해야 한다. 스트로브 회로(23)의 상기 판독부(23b)는, 초기화 및 인에이블 회로(64), 토글 회로(65), 및 스트로브 구동기 회로(66)를 구비한다. 구동기 회로(66)는 라인(22)을 통해 제어기(10)에 결합된다.

포인터 회로(60)는 한 쌍의 입력들을 갖는데, 제1 입력은 시스템 클록(14)에 의해 구동되는 데이터 지연 위상 조절 클록(26)으로부터의 입력이고, 제2 입력은 제어기(10)로부터의 외부 어드레스 공급(16)이다. 또한, DDL 클록은 라인(24)을통해 초기화 및 인에이블 회로(64), 토글 회로(65), 멀티플렉서(61) 및 판독 데이터 구동기(63)에 결합된다.

도 4를 계속 참조하면서, 이하 도 5를 참조하여, 기억 어레이(21)로부터 데이터가 판독될 때 이용되는 종래 프로토콜 판독 시퀀스를 간략하게 설명한다.

이하, 어레이(21)에 이전에 기입된 4개의 데이터 워드들(WORD1, WORD2, WORD3, 및 WORD4)을 구비하는 데이터 스트림을 어레이(21)로부터 판독하는 것으로 가정한다.

우선, 시스템 클록(CK)과 데이터 지연 클록(DDL)은 모두 도 5에 도시된 바와 같이 실행된다. 펄스들(70a, 70b, 70c, 70d 및 70e)로부터 알 수 있는 바와 같이, DDL 클록은 시스템 클록(14)의 2배 속도로 실행된다. 데이터가 어레이(21)로부터 판독되면, 스트로브(23b)가 음(-)으로 구동되어 프리앰블 모드로 들어가며, 그 후, 다음의 DDL 펄스(70c)의 수신과 함께, 양(+)의, 펄스(69a)로 구동된다. 이와 동시에, 외부 어드레스 공급 신호는 라인(16)을 통해 제어기(10)로부터 전달되어, 포인터(60)를 활성화시켜 기억 어레이(21)로부터 판독될 제1 데이터 워드(WORD1)의 제1 비트를 선택하고, 그 후, DDL 펄스(70c)는 멀티플렉서(61), 구동기(63), 토글(65), 및 초기화 및 인에이블 회로(64)를 활성화시킨다.

기억 어레이(21)가 포인터 회로(60)에 의해 상기와 같이 활성화되면, 그로부터 판독될 식별된 데이터 워드(WORD1)의 제1 비트는, 판독 회로(19a) 내의 멀티플렉서(61)를 통해 데이터 눈(71) 동안, 제어기(10)로 비트가 전달되는 판독 데이터 구동기(63)에 전송된다. 이와 유사하게, 데이터 워드(WORD1) 내의 제2 비트는, 판독 회로(19b)에 의해 제어기(10)에 전송(판독)된다.

토글 회로(65)는 초기화 및 인에이블 회로(64)에 의해 초기화되었으므로, 각 DDL 클록 펄스에 의해 "0" 에서 "1" 로 토글되어, 스트로브 구동기(66)에 공급되는 교번하는 "1" 과 "0" 을 생성하여, 판독 데이터 워드를 제어기(10)에 구동하는 조건으로 설정하게 된다.

일단 제1 데이터 워드(WORD1)가 판독되면, 양(+)의 펄스(69a)는 종료되고, 스트로브(DQS)는 음(-)의 펄스(69b)로 구동되므로, 데이터 스트림내의 제2 데이터 워드(WORD2)를 데이터 눈(72) 동안 어레이(21)로부터 판독할 수 있게 된다. 다음에, 제2 데이터 워드가 판독된 후, 스트로브 펄스는 다시 양(+)의 펄스(69c)로 되고, 데이터 눈(73) 동안 제3 데이터 워드(WORD3)를 판독하게 된다. 상기 사이클은 데이터 스트림내의 모든 데이터 워드들이 판독될 때까지 계속된다.

토글(65)로부터 교번하는 "0" 과 "1" 의 스트링은, 스트로브 구동기(66)를 자극하여, 교번하는 양(+)과 음(-)의 펄스들(69a, 69b, 69c 및 69d)을 필요한 만큼 제공하게 된다.

요약하면, 도 2, 도 3, 도 4, 및 도 5에 도시된 종래 회로들은, 기억 어레이(21)와 제어기(10)간에 데이터 워드를 전송하기 위해, 즉, 판독 또는 기입하기 위해, 데이터 및 스트로브 프로토콜을 이용한다. 종래 프로토콜을 이용한 기입시, 제어기(10)는, 스트로브(DQS)펄스(50)가 데이터 눈의 중심이 되도록 데이터 버스(17)를 구동하고, 기입되는 각 데이터 워드에 대한 스트로브를 토글하므로, 입력되는 데이터 워드를 래치하기 위해 스트로브(DQS)만을 이용하면 된다. 한편, 종래프로토콜을 이용한 판독시, 데이터 버스와 스트로브는 함께 구동되고, 스트로브는, 데이터 눈과 에지 정렬되며 판독이 완료될 때까지 판독된 각 데이터 워드에 대해 토글된다.

따라서, 기입되는 사이트(site)가 입력되는 데이터 워드를 래치하기 위해 스트로브만을 이용하는 경우에도, 주파수가 증가함에 따라, 데이터 눈은 대응하여 작아지며 스트로브와 데이터 눈 간의 관계는 점점 엄격해지므로, 독립 스트로브와 데이터 신호의 정렬을 달성하는 것이 점점 어려워진다. 이들 어려움은, 동시에 발생하는 스위칭 출력, 기준 전압상의 노이즈, 경로 길이 전파 지연 부정합, 누화등(상기 모두 시스템의 속도를 제한함)에 의해 발생하는 시간 편이로 인해 일어난다.

상술한 판독 기입 회로와 프로토콜은 종래 DRAM에서 이용하기에 적합하지만, 새로운 2배 데이터 속도 DRAM이 그들의 완전한 능력 및 속도로 이용되는 것을 허용할 정도로 충분히 빠르게 동작하지는 않는다.

본 발명은, 데이터 워드 내의 변화 또는 변이에 기초하여 데이터 비트가 셀프 래칭되도록 함으로써, 스트로브(DQS)와 데이터를 정렬시키는 것을 완화하므로, 데이터 변이가 존재하지 않는 경우에는 데이터 스트로브만을 이용하면 된다. 변이가 존재하지 않는 경우, 2개의 데이터 사이클동안 데이터가 변하지 않으므로 데이터 눈은 매우 커지며, 스트로브를 데이터 눈과 정렬시키는 것이 훨씬 더 용이하게 된다. 이로 인해, 더 높은 데이터 전송 속도의 이용을 허용하므로, 데이터 눈은 더 작아지게 된다.

이하, 도 6a, 도 6b, 도 7, 도 8, 도 9a, 도 9b 및 도 10을 참조하여, 새로운 2배 데이터 속도 DRAM가 장착된(populated) 기억 어레이에 또는 기억 어레이로부터 효율적으로 데이터를 전송하는데 필요한, 본 발명의 기입 및 판독회로와 프로토콜을 설명한다.

대개, 본 발명은, 제어기 및 메모리 장치가 데이터 변이, 즉 기억 어레이(21)에 기입되거나 기억 어레이(21)로부터 판독되는 데이터의 변화를 이용하는 것을 허용하여, 데이터 비트마다 로컬 래칭 스트로브를 생성하며, 이는, 스트로브 발생기에서, 데이터 워드 내의 모든 로컬 래칭 스트로브를 조합함으로써, 수행되어, 입력되는 데이터 워드를 래치하는 단일 글로벌 래칭 스트로브를 제공하게 된다. 그러나, 데이터내에서 변이가 존재하지 않는 경우에는, 수신되는 데이터 워드는 이전 워드와 동일하며, 데이터 스트로브(DQS)는 스트로브 발생기를 통해 통과하여 글로벌 래칭 스트로브로서 기능하게 된다.

이와 같은 방법으로, 본 발명은, 데이터 워드 정렬에 대해 스트로브의 필요성을 제거하며, 상기 장치가 셀프 래칭되도록 함으로써, 판독 기입 데이터 전송 속도가 더 높아지게 된다. 상기 더 높은 속도로 인해, 더 새롭고, 고속인 2배 데이터 속도 DRAM들을 그들의 설계 속도로 이용할 수 있게 된다.

도 6a는, 새롭고, 고속인 2배 데이터 속도 DRAM을 채용하는 기억 어레이(21)에서 이용하도록 설계된 개선된 스트로브 회로(123)의 기입부(123a)와 함께 본 발명의 개선된 기입 회로들(118a 및 118b)을 블록도 형태로 나타낸다. 또한, 본 발명은 더 오래되고, 더 느린 2배 데이터 속도 DRAM에서도 동작할 수 있음을 알 수 있다.

본 발명의 다음 설명에서는, 다시 한번, 기입 회로 블록내의 모든 기입 회로들이 동일한 것으로 명심해야 한다. 따라서, 기입 회로(118a)는 기입 회로(118b)와 동일하다. 따라서, 기입 회로(118)와 그 동작만을 상세하게 설명하면 된다. 또한, 본 발명에서 이용되는 회로들의 일부 소자들은 도 2에 도시된 등가 회로 소자와 동일한 것을 알 수 있다. 따라서, 그들 동일 회로 소자들은 도 2에서 이용된 동일 참조부호에 의해 식별된다.

기입 회로(118a)는, 데이터 버퍼 회로(131), 지연 회로(32)와 멀티 래치 회로(33)를 통해 기억 어레이(21)까지, 데이터 버스(17) 내의 복수의 데이터 라인들 중 각각의 데이터 라인에 결합되는, 데이터 라인 수신기(30)를 구비한다. 또한, 기입 회로(118a)의 데이터 버퍼 회로(131)는 원샷 회로(142a)를 통해 스트로브 발생기(149)에도 결합된다. 이와 유사하게, 기입 회로(118b)는, 원샷 회로(142b)를 통해 스트로브 발생기(149)에 결합된다. 스트로브 회로(123)의 기입부(123a)는, 스트로브 신호 라인(22)을 통해 제어기(10)에 결합되며, 원샷 회로(143)를 통해 스트로브 발생기(149)에 그 출력이 결합되는 스트로브 버퍼 회로(141)에 결합되는, 수신기(140)를 구비한다.

도 7에 도시된, 스트로브 발생기(149)는, 데이터 원샷 회로들로부터 펄스들을 조합하도록 설계되며, 이는, 데이터 원샷 회로들(142a 및 142b)로부터 모든 펄스들을 취하고, 래치(150)의 출력과 함께, OR 회로(154) 내의 펄스들을 조합함으로써, 수행되어, 수신된 모든 개별 펄스들의 상태에 기초하여 단일 출력 펄스를 생성하게 된다. 상기 출력 펄스는, OR 회로(154)로부터 토글(161) 및 1 to 2 DeMux(162)로 전달된다. 또한, 기입 회로(118b)는, 원샷 회로(142b)를 통해 스트로브 발생기(149)에도 결합된다.

2개 이상의 기입 회로들이 존재하는 경우, 상기와 같은 각각의 기입 회로는 각각의 원샷 회로를 통해 스트로브 발생기(149)에 결합되는 것을 알 수 있다. 즉, 16개의 기입 회로들이 존재하는 경우, 이들 각각은 각각의 원샷 회로를 통해 스트로브 발생기(149)에 결합된다.

도 7에 도시된 스트로브 발생기(149)는, 교차 결합된 NOR 회로들(151 및 152)로 형성된 래치(150)를 포함한다. NOR 회로(151)는, NOR 회로(152)의 출력에 결합된 제1 입력(151a)을 갖는 2입력 NOR 이다. 또한, 다른 입력(151b)은 스트로브 구동 원샷 회로(143)에 결합된다. NOR 회로(151)의 출력(151c)은, NOR 회로(152)의 제1 입력에 교차 결합된다. NOR 회로(152)는, 제1 입력(151c)에 더해 추가 다중 입력들을 갖는다. 상기 예에서, 주어진 단지 2개의 기입 회로들(118a 및 118b)은 스트로브 발생기(149)에 결합된 것으로 도시된다. 따라서, 도 7에는, 기입 원샷 회로들(142a 및 142b)중 각각의 출력에 각각 결합된 추가 입력들(152a 및 152b)각각이 도시되어 있다. 상기 NOR 회로에 대한 이들 입력들의 개수는, 거기에 결합된 원샷 회로들의 개수, 즉 전송되는 워드 내의 데이터 비트들의 개수와 동일해야 하며, 또한 도 7에 도시하며 상술한 바와 같이 NOR 회로(151)의 출력에 결합된 추가 입력을 갖는다. 예를 들어, 16비트인, 데이터 워드가 기억 어레이(21)에 기입되는 경우, NOR 회로(152)는, 17개의 입력들을 갖는데, 이들 중 16개의 입력은, 필요한 16개의 기입 회로들에 결합되며 제17 입력은 NOR 회로(151)의 출력에 결합된다.

원샷 회로들(142a, 142b 및 143)은 모두, 거기를 통과하는 신호의 리딩 에지와 트레일링 에지를 모두 검출하도록 설계된다.

래치(150)의 출력(153)은 OR 회로(154)에 공급되며, 이와 함께 데이터 원샷 회로들(142a 및 142b)의 모든 출력들 또한 공급된다. 또한, OR 회로(154)는 17개의 입력들을 가져야 하며, 이들 중 16개의 입력은 필요한 기입 회로들에 결합되고, 제17 입력은 NOR 회로(151)의 출력에 결합된다. OR 게이트(154)는, 상기 모든 입력들을 취하며, 출력 라인들(144 및 145)을 갖는 1-2 DeMux 회로(162)와 토글 회로(161) 모두에 전달되는 단일 펄스를 방출한다.

이와 같은 방법으로, 스트로브 발생기(149)는, 임의의 데이터 워드 변이, 즉, 바로 이전 데이터 워드로부터의 변화를 검출한다.

이들 변이들의 상기 검출은, 스트로브 발생기(149)가 스트로브 발생기(144 및 145)상에 모든 스트로브 발생기 입력들을 멀티플렉스하므로, 달성된다. 채널(144)는, 이용되는 제1 채널이며, 그 후, 스트로브 발생기 출력은, 토글 회로(161)에 의해 토글되어, 출력 라인들(144 및 145)간의 신호를 교번하게 된다.

스트로브 발생기(149)의 출력에 결합된, 도 6a에 도시된 멀티 래치 회로(33)는, 제1 및 제2 입력들과 단일 출력을 각각 갖는 복수의 개별 래치들(34, 35, 36, 37, 및 38)을 구비한다는 점에서, 도 2에 도시된 멀티 래치 회로와 동일하다.

래치들(34 및 35)의 제1 입력은, 지연 회로(32)의 출력과 공통으로 결합된다. 래치(34)는, 그 제2 입력이 스트로브 발생기(149)의 제1 출력(144)에 접속되며 그 출력이 래치(36)의 제1 입력에 결합된다. 래치들(35 및 36)은, 그들의 제2입력이 스트로브 발생기(149)의 출력에 공통으로 결합되므로, 래치들(35 및 36)은 모두 라인(145)상의 신호에 응답하게 된다. 래치(35)의 출력은, 래치(38)의 제1 입력에 결합되며 래치(36)의 출력은 래치(37)의 제1 입력에 결합된다. 래치(37 및 38)의 제2 입력들은, 제어기(10) 내의 내부 클록 회로(14)의 출력에 공통으로 결합되며, 그들의 출력들은 기입 버스(20)를 통해 기억 어레이(21)에 모두 결합된다.

도 6b는, 제어 로직 회로들로부터 도 6a에 도시된 기입 회로들로 데이터를 전송하는데 이용되는 제어기 전송 회로의 블록도이다. 또한, 여기서 이용된 소자들의 일부는 도 4에 도시된 회로 소자들과 동일하며 도 4에서 이용된 것과 동일한 참조부호들에 식별됨을 알 수 있다.

도 6b에 도시되어 있는, 제어기(10)는, 도 6a의 기입 회로들의 개수와 동일한 복수의 데이터 비트 선택 및 전송 회로들(119a 및 119b)을 포함한다.

설명을 위해, 단지 회로(119a)만을 상세하게 설명한다. 따라서, 회로(119a)는, 도 6a에 도시된 기입 회로(118a)에 기입되는 데이터 스트림의 제1 비트를 전달하는 제어기 로직(211) 내의 그 로직 회로들을 선택하도록 설계된, 포인터 회로(60)를 구비한다. 이와 유사하게, 회로(119b)는 도 6a에 도시된 기입 회로(118b)에 기입되는 데이터 스트림내의, 데이터의 다음 비트를 전송하게 된다. 따라서, 각각의 수신된 데이터 비트는, 제어기 로직(221)으로부터 도 6a의 기입 회로들에, 멀티플렉서 회로(61), 판독 데이터 구동기 회로(63) 및 버스(17)를 통해 전달된다. 또한, 상기 제어기 전송 회로는, 도 6a의 모든 기입 회로들을 위해 기능하는 스트로브 회로(123)를 갖는다.

또한, 복수의 데이터 비트 선택 및 전송 회로들(119a 및 119b)이 존재하지만, 2개의 회로들 또는 16개의 회로들이 존재하는지의 여부에 관계 없이, 모든 데이터 비트 선택 및 전송 회로들을 위해 기능하는데 단지 하나의 스트로브 회로(123)만을 필요로 하게 된다.

상기 스트로브 회로는, 라인(22)을 통해 도 6a의 기입 회로에 결합되는 스트로브 구동기 회로(66), 토글 회로(65), 및 초기화 및 인에이블 회로(64)를 구비한다. 포인터 회로(60)는 한 쌍의 입력들을 갖는데, 제1 입력은 시스템 클록(14)에 의해 구동되는 데이터 지연 위상 조절 클록(26)으로부터의, DDL 클록 입력(67)이고, 제2 입력은 외부 어드레스 공급(65)이다. DDL 클록은 라인(124a)을 통해 초기화 및 인에이블 회로(64)에 결합되고 라인(124b)을 통해 먹스 회로(61) 및 판독 데이터 구동기 회로(63)에 결합된다.

이하, 도 6a, 도 6b, 도 7 및 도 8을 참조하여, 본 발명의 기입 프로토콜을 간략하게 설명한다.

우선, 시스템 클록(14)이 실행되어, 교번하는 주기의 클록 신호(CK)를 제공한다. 또한, 시스템 클록(14)에 의해 구동되는, 내부 클록(27)도 실행되어, 복수의 양(+)의 펄스들(156, 157, 158 및 159)로 이루어진 신호(INT)를 출력한다. 이들 펄스들은 래치들(37 및 38)의 제2 입력에 공급되고, 각 펄스들은 교번하는 시스템 클록 신호(CK)의 각각의 제1 부분 또는 양(+)의 절반과 동기한다.

또한, 본 발명의 기입 프로토콜은 데이터 및 스트로브 신호가 기억 어레이(21)에 데이터를 전송(기입)하는 것을 필요로 하지 않지만, 본 발명에 있어서, 순차적인 워드들이 변이, 즉 변화할 때, 제어기로부터의 스트로브 신호는 변화되거나 변경될 필요가 없는데, 이는 스트로브 발생기(149)가 래치(33)를 통해 데이터를 전송하는 로컬 래칭 신호들을 제공하기 때문이다. 따라서, 본 발명에서는, 순차적으로 전송된 워드들에서 변이, 즉 변화가 존재하지 않을 때에만, 스트로브 신호를 생성하면 된다.

이는, 본 발명에서, 스트로브 발생기를 이용하여 순차적인 워드들 내에서 소정의 차이를 검출하고, 이 차이점을 이용하여 토글(161) 및 1-2 DeMux 회로(162)를 교대로 구동하여, 스트로브 발생기 출력들(144 및 145)상에 적합한 신호들을 제공하고 조정함으로써, 달성된다. 출력들(144 및 145)상에 교대로 나타나는 이들 신호들은, 래치(33)를 통해 수신된 데이터를 전송하도록 래치(33)를 동작시키므로, 어레이(21)에 기입될 수도 있다. 상기와 같이 함으로써, 제어기(10)는, 다음 또는 후속하는 워드가 이전에 전송된 데이터 워드로부터 변하지 않는 경우에만 스토로브 신호(DQS)의 상태를 변화시키면 된다. 이하, 상기 스트로브 발생기의 동작을 더 상세하게 설명한다.

설명할 목적으로, 4개의 데이터 워드들(WORD1, WORD2, WORD3 및 WORD4)로 형성된 데이터 스트림이 기억 어레이(21)에 기입되며, WORD2 및 WORD3 은 서로 동일하고, 또한, 각각의 개별 데이터 워드는 2개의 데이터 비트로 형성되며 각 데이터 눈 동안 전송되는 것으로 다시 가정한다.

기억 어레이(21)로의 기입시, 도 6a의 회로를 이용하여, 제어기(10)는, 라인(22)을 통해, 대개 중성인 스트로브 출력(DQS)을 음(-)으로 구동하여 프리앰블모드로 들어가게 한다. 상기 음(-)의 프리앰블 모드는 스트로브 수신기(140), 버퍼 회로(141) 및 원샷 회로(143)를 통해 스트로브 발생기(149)로 진행된다.

또한, 이와 동시에, 제어기(10)는, 버스(12)상에서 모든 "0"들로 이루어진 프리앰블 워드를 기입 블록(118) 내의 모든 기입 회로들에 전송한다. 상기 프리앰블 워드를 형성하는 비트들을 이용하여, 원샷 회로들(142a 및 142b)을 스트로브 발생기(149)로 미리 조정한다.

상기 프리앰블 워드 후, 데이터 스트림이 초기화되고, 제1 데이터(WORD1)의 데이터 비트가, 각각의 데이터 전송 회로들(119a 및 119b)을 통해 제어기 로직 회로로부터 각각의 기입 회로들(118a 및 118b)에 전달된다. 즉, 데이터 워드의 제1 비트는 제어기 전송 회로(119a)로부터 기입 회로(118a)에 공급되고, 데이터 워드의 제2 비트는 제어기 전송으로부터 기입 회로(118b)에 전달된다. 다시, 데이터 워드가 설명된 2비트 이상을 포함하는 경우, 메모리 블록은 데이터 워드 내의 비트수와 동일한 개수의 기입 회로들을 포함해야 함을 알 수 있다. 상기와 같은 경우, 데이터 워드의 제3 비트는 제3 기입 회로에 전달되고, 데이터 워드의 제4 비트는 제4 기입 회로에 전달되며, 이와 마찬가지로, 데이터 워드의 마지막 또는 제N 비트는 마지막 또는 제N 기입 회로에 전달되게 된다.

각 기입 회로에서, 각 데이터 비트는, 기입 수신기(30), 버퍼 회로(31) 및 지연 회로(32)를 통해 통과한 후, 멀티 래치 회로(33)에 의해 제어기(10)로부터 수신된다. 또한, 버퍼 회로(131)는, 원샷 회로(143)를 통해 스트로브 발생기(149)에 전달된 스트로브 신호와 동시에, 원샷 발생기(142a)를 통해 스트로브 발생기(149)에 신호를 전송한다.

스트로브 발생기(149)에서, 래치(150)는, 모든 원샷 회로들(142a, 142b 및 143)로부터 모든 신호들을 수신하고, 그 출력을, 출력(153)을 통해, OR 회로(154)에 공급한다. 또한, OR 회로는 원샷 회로들(142a 및 142b)의 출력을 수신하고, 이들 신호들을 논리합하여, 출력 라인들(144 및 145)을 갖는 1-2 DeMux 회로(162) 및 토글 회로 모두에 전달되는 단일 펄스를 방출하게 된다.

상기 OR 회로(154)로부터의 출력 신호는, 그 출력 라인(144) 상에서 DeMux 회로(162)를 통해 펄스(170)로서 전달된다. 펄스(170)는 래치(34)가 제1 데이터 비트(WORD1)를 수신하도록 하며 토글(161)을 스위칭하므로, 제2 데이터 워드(WORD2)가 수신될 때 DeMux 회로(162)로의 다음 펄스(171)가 그 출력 라인(145)상에 전송되어, 래치(35)가 다음 워드(WORD2)의 제1 비트를 수신하도록 하며, 래치(36)가 데이터 스트림내의 (WORD1)의 제1 비트를 수신하도록 하고, 다음 내부 펄스(158)는 래치들(37 및 38)이 2개의 제1 워드들(WORD1 및 WORD2)을 어레이(21)에 기입하도록 하게 된다. 이와 같은 방법으로, 데이터 비트들은 래치(33)를 통해 전송되어 어레이(21)에 기입된다. 또한, 다음 펄스(161)는, 동일한 방법으로 전송되는 각 데이터 워드 동안 멀티 래치 회로(33) 내의 래치들(34, 35, 및 36)중 여러 래치들을 토글시킨다.

다음에, OR 회로(154)는 토글이 DeMux 회로(162)를 리셋시키도록 하는 펄스를 전달하므로, DeMux 회로(162)에 전달된 다음 신호는 그 출력 라인(144)에 전달되는 제1 신호로 된다.

스트로브 펄스(DQS)는, 수신된 워드가 이전 워드와 동일할 때까지 상기 프리앰블 상태에서 로우로 유지된다. 상술한 WORD3은 WORD2와 동일하다. 이 때, 상기와 같은 경우, 로컬 래칭 스트로브는 설명된 회로에 의해 생성되지 않게 되고, 스트로브(DQS)는, WORD3이 어레이(21)에 기입될 수 있기 전 펄스(172)로서 양(+)으로 구동되어야 한다.

도 6a의 회로를 이용하여, 기억 어레이(21)에 기입할 때, 제어기(10)는 데이터 스트로브(123)의 기입부(123a)를 구동하여, 대개 중성인 그 출력(DQS)이 프리앰블 또는 음(-)의 상태로 들어가도록 한다. 이와 동시에, 제1 데이터 눈(175) 동안, 제어기는, 데이터 버스(12)를 통해, 모든 "0"들을 포함한 프리앰블 데이터 워드를 기입 블록(118) 내의 모든 기입 회로들에 전송한다. 상기 프리앰블은, 데이터 입력들을 미리 조정하기 위해 모든 "0"들로 이루어진다. 즉, 데이터 입력은 원샷 회로들이 동작하기 위한 선제 조건일 필요가 있다.

프리앰블 워드의 제1 비트는, 전송 회로(119a)를 통해, 기입 회로(118a)에 공급되고, 이와 동시에, 프리앰블 워드의 제2 비트는, 전송 회로(119b)를 통해 기입 회로(118b)를 통해 공급된다. 데이터 워드가 설명된 2비트 이상을 포함하는 경우, 메모리 블록은 데이터 워드 내의 비트수와 동일한 개수의 기입 회로들을 포함해야 함을 알 수 있다. 상기와 같은 경우, 데이터 워드의 제3 비트는 제3 기입 회로에 전달되고, 데이터 워드의 제4 비트는 제4 기입 회로에 전달되며, 이와 마찬가지로, 데이터 워드의 마지막 또는 제N 비트는 마지막 또는 제N 기입 회로에 전달되게 된다.

각 개별 기입 회로에서, 제어기(10)에 의해 각 기입 회로에 전달된 각 데이터 비트는, 회로의 기입 수신기, 버퍼 회로 및 지연 회로를 통해 회로의 멀티 래치 회로에 전송된다. 데이터 비트가 각 회로 상의 버퍼 회로를 통해 전송될 때, 각 개별 버퍼 회로는 스트로브 발생기에 결합된 각 원샷 회로에 신호를 전송한다. 그 후, 각 개별 원샷 회로는 펄스를 스트로브 발생기에 전송한다. 스트로브 발생기에서 모든 수신된 펄스들은, 결합되며 각 워드 회로 상의 멀티 래치를 제어하는데 이용되어, 수신된 데이터 워드를 데이터 어레이(21)에 전송하게 된다.

특히, 기입 회로(118a)가 제어기(10)로부터 데이터 워드의 제1 데이터 비트를 수신할 때, 수신된 데이터 비트는 기입 수신기(30), 버퍼 회로(131) 및 지연 회로(32)를 통해 래치(34)의 제1 입력에 전송된다. 버퍼 회로(131)를 통과하는 데이터 비트는, 스트로브 발생기(149)에 전달되는 원샷 회로(142a)에 전달되는 신호를 생성한다. 이와 동시에, 회로(118b)는, 데이터 워드(WORD1)의 제2 비트를 수신하고, 그 버퍼 회로는 스트로브 발생기(149)에도 전송되는 원샷 회로(142b)와 유사한 신호를 전송하게 된다. 스트로브 발생기(149)에서 이들 신호들은 결합되며, 1-2 DeMux 회로(162)를 통해 출력 라인들(144)에 전송되어 멀티 래치(33) 내의 래치(34)를 트리거하게 된다.

제1 데이터 눈(176)이 종료될 때, 다음 데이터 눈(177)이 시작하고, 제어기(10)는, 기입 블록(118) 내의 모든 기입 회로들에, 데이터 워드(WORD2)의 모든 비트들을 전송한다. 상기와 같은 방법으로, 데이터 워드(WORD2)의 제1 비트는 기입 회로(118a)에 공급되고, 이와 동시에, 데이터 워드(WORD2)의 제2 비트는 기입회로(118b)에 공급된다. 또한, 기입 회로(118a)가 제어기(10)로부터 데이터 워드(WORD2)의 제1 데이터 비트를 수신할 때, 수신된 데이터 비트는, 회로의 기입 수신기(30), 버퍼 회로(131) 및 지연 회로(32)를 통해 래치(34)의 제1 입력에 전송된다. 버퍼 회로(131)를 통과하는 데이터 비트는, 스트로브 발생기(149)에 전달되는 원샷 회로(142a)에 전달되는 신호를 발생시킨다. 이와 동시에, 회로(118b)는 데이터 워드(WORD2)의 제2 비트를 수신하고, 그 버퍼 회로는 스트로브 발생기(149)에도 전송되는 원샷 회로(142b)에 유사한 신호를 전달하게 된다. 또한, 스트로브 발생기(149)에서, 이들 신호들은 결합되며 1-2 DeMux 회로(162)를 통해 출력 라인들(145)에 전송되어, 멀티 래치(33) 내의 래치(35 및 36)를 트리거한다.

상술한 바와 같이, 제1 데이터 워드(WORD1)는 제2 데이터 워드(WORD2)와는 다르며, 이 차이점은 로컬 래칭 펄스(170 및 171)를 발생하는 스트로브 발생기에 의해 인식된다. 즉, 데이터 워드(WORD1)가 전송될 때, 모든 원샷 회로들(142a, 142b 및 143)에 의해 전달된 펄스들은 수신되며 스트로브 발생기에서 결합되어, 라인(144)상에 로컬 래칭 스트로브 펄스(170)를 생성하여, 멀티 래치 회로(33) 내의 래치(34)가 데이터 워드를 수신하는 것을 허용하게 된다.

그러나, WORD3이 WORD2와 동일하므로, 로컬 래칭 스트로브는 스트로브 발생기(149)에 의해 생성되지 않고, 글로벌 래칭 스트로브(DQS)는 펄스(172)에 의해 나타낸 바와 같이 제어기(10)에 의해 전송되어야 한다. 상기 스트로브 펄스(172)의 상승 에지를 이용하여 스트로브 발생기 출력 라인(144)상에 펄스(173)를 발생시켜, 멀티 래치(33)를 통해 WORD3을 래치하게 된다.

WORD4는 WORD3과는 다르므로, 로컬 래칭 펄스(173)는 데이터 워드들(WORD1 및 WORD2)과 함께 상술한 바와 같이 생성된다.

이하, 도 9a 및 도 9b 및 도 10을 참조하여, 본 발명의 판독 회로 및 그 동작을 설명한다. 도 9a는, 더 새롭고, 더 고속인 2배 데이터 속도 DRAM을 채용한 컴퓨터에서 이용되도록 설계된 스트로브 회로(223)의 판독부와 함께 본 발명의 개선된 판독 회로(219a 및 219b)를 블록 형태로 나타내고, 도 9b는 도 9a의 판독 회로로부터 데이터를 전송하는데 이용되는 본 발명의 제어기 회로의 블록도이며, 도 10은 컴퓨터 기억 어레이(21)에 기억된 데이터 워드들을 판독하는데 필요한 여러 클록과 데이터 펄스들을 나타낸다. 물론, 본 발명은, 더 새롭고, 더 고속인 2배 데이터 속도 DRAM뿐만 아니라 더 오래되고, 더 저속인 2배 데이터 속도 DRAM에서도 동작하게 됨을 알 수 있다.

본 발명의 다음 설명에서는, 판독 회로(219a)는 판독 회로(219b)와 동일하므로, 단지 판독 회로(219a)와 그 동작만을 상세하게 설명하면 됨을 명심해야 한다. 또한, 본 발명의 판독 회로에서 이용되는 회로들 중 일부는 도 4에 도시된 판독 회로와 거의 동일하며, 그 동일한 회로 소자들은 도 4에서 이용된 것과 동일한 참조 부호로 식별됨을 명심해야 한다.

도 9a에 도시된 바와 같이, 상기와 같은 각 판독 회로는, 기억 어레이(21)로부터 판독될 데이터를 선택하도록 설계된 포인터 회로(60)를 구비한다. 상기와 같이 선택된 데이터는, 기억 어레이(21)에 의해 멀티플렉서 회로(61)를 통해, 버스(17)를 통해 제어기(10)에 판독 데이터를 전송하기 위한 판독 구동기(63)에 전달된다.

또한, 이용되는 판독 회로들의 개수에 관계 없이, 회로 블록(19) 내의 모든 판독 회로들을 위해 기능하는데 스트로브 회로(223)의 단지 하나의 판독부(223b)만을 필요로 함을 명심해야 한다. 상기 스트로브 회로(223)의 판독부(223b)는, 초기화 및 인에이블 회로(64), 토글 회로(65), 데이터 비교 회로(80) 및 라인(22)을 통해 제어기(10)에 결합된 스트로브 구동기(66)를 구비한다. 또한, 포인터 회로(60)는, 한 쌍의 입력들을 갖는데, 제1 입력은 시스템 클록(14)에 의해 구동되는 데이터 지연 위상 조절 클록(26)으로부터의 DDL 클록 입력(67)이고, 제2 입력은 제어기(10)로부터의 외부 어드레스 공급(16)이다. 또한, DDL 클록은 초기화 및 인에이블 회로(64), 토글 회로(65) 및 데이터 비교 회로(80)에 결합된다. 라인(16)상의 외부 어드레스 공급(AO)은, 제어기(10)에 의해 제공되며, 기억 어레이(21)로부터 판독될 데이터 워드의 제1 비트를 선택하는데 이용된다.

도 9b는 도 9a에 도시된 판독 회로들로부터 제어기 로직 회로들(12)에 데이터를 전송하는데 이용되는 종래 제어기 회로의 그 부분의 블록도이다. 도 9b에 도시된 바와 같이, 제어기(10)의 상기 부분은, 도 9a의 판독 회로들 개수와 같은 복수의 동일한 회로들(218a 및 218b)을 구비한다. 도 9b는, 더 새롭고, 더 고속인 2배 데이터 속도 DRAM을 채용한 컴퓨터에서 이용되도록 설계된 개선된 스트로브 회로(223)의 부분(223a)과 함께 본 발명의 개선된 제어기 판독 전송 회로들(218a 및 218b)을 블록도 형태로 나타낸다. 본 발명은, 더 오래되고, 더 저속인 2배 데이터 속도 DRAM에서도 동작하게 됨을 알 수 있다.

본 발명의 다음 설명에서는, 제어기 판독 전송 회로 블록(218) 내의 모든 회로들은 서로 동일하며 도 6a에 도시된 회로들과 거의 동일함을 명심해야 한다. 따라서, 판독 전송 회로(218a)는 판독 전송 회로(218b)와 동일하므로, 단지 판독 전송 회로(218)만을 더 상세하게 설명하며, 도 6a에 도시된 기입 회로 소자에서 이용되는 것들과 동일한 도 9b의 판독 전송 회로들 내의 그 소자들은 도 6a에서 이용된 것과 동일한 참조 부호로 식별된다.

판독 전송 회로(218a)는, 데이터 버스(17) 내의 복수의 데이터 라인들 중 각 데이터 라인에 결합되며, 데이터 버퍼 회로(131), 및 멀티 래치 회로(33)를 통해, 기억 어레이(21)에 결합되는, 데이터 라인 수신기(30)를 구비한다. 또한, 회로 판독 전송(218a)의 데이터 버퍼 회로(131)는 원샷 회로(142a)를 통해 스트로브 발생기(149)에 결합된다. 회로 판독 전송(218b)은 원샷 회로(142b)를 통해 스트로브 발생기(149)에 유사하게 결합된다. 스트로브 회로(223)의 부분(223a)은, 도 6a에 도시된 것과 동일한 방법으로, 스트로브 신호 라인(22)을 통해 제어기(10)에 결합되며, 멀티 래치 회로(33)에 그 출력들이 결합되는 스트로브 발생기(149)에 지연 회로(132) 및 원샷 회로(143)를 통해 그 출력이 결합되는 스트로브 버퍼 회로(141)에 결합되는, 수신기(140)를 구비한다.

또한, 상기 도 9b에 도시된 스트로브 발생기(149)는, 도 7에 도시된 것과 동일하며, 동일한 방법으로 동작하도록 설계된다.

2개 이상의 판독 전송 회로들이 존재하는 경우, 상기 각각의 판독 전송 회로는 각각의 원샷 회로를 통해 스트로브 발생기(149)에 결합됨을 알 수 있다. 즉, 16개의 판독 전송 회로들이 존재하는 경우, 각각의 판독 전송 회로는 각각의 원샷회로를 통해 스트로브 발생기(149)에 결합된다.

당해 기술분야에서 숙련된 당업자들에게 명백한 바와 같이, 도 9b에 도시된 상기 회로는 도 9a에 도시된 판독 회로들로부터 데이터를 전송할 때 도 6a에 도시된 회로와 거의 동일한 방법으로 동작하므로, 그 동작을 더 상세하게 설명하지 않는다.

이하, 도 9a를 참조하면서, 도 10을 참조하여, 기억 어레이(21)로부터 데이터를 판독하기 위해 본 발명에서 이용되는 프로토콜을 간략하게 설명한다.

어레이로부터 판독될 데이터 스트림이, 어레이(21)에 이전에 기입된 4개의 데이터 워드들(WORD1, WORD2, WORD3 및 WORD4) 및 프리앰블을 구비하는 것으로 가정한다.

우선, 시스템 클록(CK) 및 데이터 지연 클록(DDL)은 모두 도 10에 도시된 바와 같이 실행된다. 펄스들(174a, 174b, 174c, 174d 및 174e)로부터 알 수 있는 바와 같이, DDL 클록은 시스템 클록(14)속도의 2배로 실행된다. 어레이(21)로부터 데이터가 판독될 때, 스트로브(123b)는 음(-)으로 구동되어, DDL 펄스(174b)의 수신과 동시에 그 프리앰블 모드로 들어가게 된다. 또한, DDL 펄스(174b)는, 멀티플렉서(61), 구동기(63), 토글(65), 초기화 및 인에이블 회로(64) 및 비교 회로(80)를 활성화시키고, 라인(16)을 통해 제어기(10)로부터 전달된 외부 어드레스 공급 신호(AO)와 함께, 포인터(60)를 활성화시켜, 프리앰블 워드(WORD0)의 제1 비트를 선택하여, 데이터 눈(180)동안 기억 어레이(21)로부터 프리앰블 워드(WORD0)를 판독하게 된다. 이와 동시에, 프리앰블 워드 내의 제2 비트는 판독 회로(119b)에 의해 유사하게 전송(판독)된다. 또한, 프리앰블 워드(WORD0)를 형성하는 모든 비트들은 비교 회로(80)에 공급되어 유지된다.

프리앰블의 제1 비트는, 판독 회로(19a)에서, 멀티플렉서(61)를 통해 데이터 눈(180)동안, 비트가 제어기(10)에 전달되는 판독 데이터 구동기(63)에 전송된다.

토글 회로(65)가 초기화 및 인에이블 회로(65)에 의해 초기화되었으므로, 이 때 각 DDL 클록 펄스에 의해 토글되어, 스트로브 구동기(66)에 공급되는 교번하는 "1" 과 "0" 을 생성함으로써, 제1 판독 데이터 워드(WORD1)를 제어기(10)로 구동시키는 조건으로 설정하게 된다.

다음 DDL 펄스(174c)의 시작과 함께, 데이터 눈(181)동안 어레이(21)로부터 데이터 스트림(WORD1) 내의 다음 워드를 판독하게 된다. 또한, 상기 워드(WORD1)를 형성하는 모든 비트들은, 프리앰블 워드와 비교되는 비교기 회로(80)에 공급된다. 제1 데이터 워드(WORD1)가 프리앰블 워드와는 다르므로, 비교기 회로는, 토글(65)을 유지하며, 상기 토글(65)이 글로벌 스트로브(DQS)를 활성화시키는 것을 방지하여, 스트로브(DQS)는 음(-)으로 유지되며 이 때, 제2 데이터 워드(WORD2)는 데이터 눈(182)동안 어레이(21)로부터 판독된다.

제1 데이터 워드(WORD1)가 판독될 때, 제1 데이터 워드(WORD1)와는 다른 데이터 스트림내의 제2 데이터 워드(WORD2)는, 스트로브(DQS)를 그 자신의 음(-)의 상태로 유지하면서, 데이터 눈(182)동안 어레이(21)로부터 판독될 수 있다. 그 후, 제3 데이터 워드(WORD3)는 이전 데이터 워드(WORD2)와 동일하므로, 스트로브(DQS)는, 데이터 워드(WORD3)가 데이터 눈(183)동안 판독될 수 있도록 하기 위해, 양(+)으로 구동되어야 한다.

따라서, 본 발명은, 데이터 워드에서의 변화 또는 변이에 기초하여 데이터 비트가 셀프 래칭되도록 함으로써, 스트로브와 데이터 워드를 정렬하는데 있어서의 타이밍을 완화시키므로, 데이터 변이가 존재하지 않으며 데이터 눈이 매우 큰 경우, 데이터 스트로브만을 이용하면 된다. 이로 인해, 더 고속의 데이터 전송 속도를 이용할 수 있으므로, 더 작은 데이터 눈을 이용할 수 있게 된다.

상기와 같이, 본 발명의 바람직한 실시예의 설명을 완료한다. 여기서 설명된 본 발명의 범위로부터 일탈함이 없이 상기 구성을 변화시킬 수 있으므로, 상기 설명에 포함되거나 첨부된 도면들에 나타낸 모든 내용들은 한정하려는 것이 아닌 설명하려는 것으로 해석되어야 한다. 따라서, 다른 방법들과 변형들은, 다음의 청구항들에 개시된 본 발명의 정신 및 범위로부터 일탈함이 없이 당해 기술분야에서 숙련된 당업자들에게 명백하게 된다.

Claims

복수의 2배 데이터 속도 DRAM들이 장착된 컴퓨터에 있어서,

제어기;

제어기 로직 회로들;

시스템 클록; 및

기억 어레이, 내부 클록, 데이터 지연 클록, 스트로브 회로 및 상기 기억 어레이에 데이터를 기입하며 상기 기억 어레이로부터 데이터를 판독하는 복수의 기입 및 판독 회로들을 구비한 메모리

를 포함하며,

상기 기입 회로들 각각은, 상기 제어기로부터 데이터를 수신하고 상기 데이터를 멀티 래치 회로를 통해 상기 기억 어레이에 기입하기 위해, 제1 버스를 통해, 상기 제어기에 결합된 지연 회로, 기입 버퍼 회로 및 데이터 수신기 회로를 포함하고,

기입 스트로브 회로는, 다수의 입력들을 갖는 스트로브 발생기 수단을 포함하고, 상기 입력들 각각은 다수의 원샷 회로들 중 각각의 원샷 회로에 결합되며, 상기 다수의 원샷 회로들 중 제1 원샷 회로는 스트로브 수신기에 결합되고, 나머지 다수의 원샷 회로들 중 각각의 원샷 회로는, 상기 기입 회로들 중 각각의 기입 회로내의 기입 버퍼에 결합되고,

상기 스트로브 발생기는 상기 멀티 래치 회로에 결합된 복수의 출력들을 더포함하는 것을 특징으로 하는 복수의 2배 데이터 속도 DRAM들이 장착된 컴퓨터.
제1항에 있어서, 상기 멀티 래치 회로는 제1 및 제2 병렬 경로들을 구비하고, 각 경로는 복수의 직렬 배열된 데이터 비트 래치들을 포함하는 것을 특징으로 하는 복수의 2배 데이터 속도 DRAM들이 장착된 컴퓨터.
제2항에 있어서, 상기 스트로브 발생기는, 수신된 모든 개별 펄스들의 상태에 기초하여 단일 출력 펄스를 생성하기 위해 상기 스트로브 발생기에 결합된 모든 원샷 회로들의 출력들을 결합하고, 상기 제1 병렬 경로 내의 한 쌍의 상기 데이터 비트 래치들과 상기 제2 병렬 경로 내의 데이터 비트 래치에 상기 단일 출력 펄스를 교대로 전달하기 위한 수단을 포함하는 것을 특징으로 하는 복수의 2배 데이터 속도 DRAM들이 장착된 컴퓨터.
제1항에 있어서, 상기 스트로브 발생기는, OR 회로의 제1 입력에 결합된 공통 출력을 갖는 한 쌍의 교차 결합된 NOR 회로들로 형성된, 스트로브 발생기 래치를 포함하고,

상기 OR 회로는 추가 입력들을 갖고, 상기 추가 입력들 각각은 상기 다수의 원샷 회로들 중 각각의 원샷 회로에 결합되며,

상기 OR 회로는 토글 및 1-2 DeMux 회로에 결합된 출력을 더 갖는 것을 특징으로 하는 복수의 2배 데이터 속도 DRAM들이 장착된 컴퓨터.
제3항에 있어서, 상기 스트로브 발생기 래치는 제1 및 제2 교차 결합된 NOR 회로들을 구비하고,

상기 NOR 회로들 중 제1 NOR 회로는, 스트로브 구동 원샷 회로에 결합된 제1 입력, 제2 NOR 회로의 출력에 결합된 제2 입력 및 상기 NOR 회로들 중 제2 NOR 회로의 제1 입력에 결합된 출력을 갖는 2입력 NOR 이며,

상기 제2 NOR 회로는, 상기 제1 입력에 더하여, 기입 원샷 회로들 중 각각의 기입 원샷 회로의 출력에 각각 결합되며 상기 제2 NOR 회로에 결합된 원샷 회로들의 개수와 같은 다수의 추가 입력들, 및 상기 제1 NOR 회로의 상기 제2 입력과 OR 회로의 입력에 결합되는 출력을 더 포함하는 것을 특징으로 하는 복수의 2배 데이터 속도 DRAM들이 장착된 컴퓨터.
제1항에 있어서, 상기 판독 회로들 각각은, 기억 어레이로부터 판독될 데이터를 선택하는 포인터 회로, 멀티플렉서 회로, 상기 제1 버스를 통해 제어기에 판독 데이터를 전송하는 판독 구동기 회로, 및 초기화 및 인에이블 회로, 토글 회로, 데이터 비교 회로 및 제어기에 결합된 구동기 회로를 구비한 판독 스트로브 회로를 포함하는 것을 특징으로 하는 복수의 2배 데이터 속도 DRAM들이 장착된 컴퓨터.
제6항에 있어서, 상기 포인터 회로는 한 쌍의 입력들을 갖는데, 제1 입력은 데이터 지연 클록에 결합되고, 제2 입력은 제어기로부터의 외부 어드레스 공급에결합되며,

상기 데이터 지연 클록은 상기 초기화 및 인에이블 회로, 상기 토글 회로 및 상기 데이터 비교 회로에 더 전송되고,

상기 외부 어드레스 공급은, 상기 제어기에 의해 제공되어, 상기 기억 어레이로부터 판독될 데이터 워드의 제1 비트를 선택하는 것을 특징으로 하는 복수의 2배 데이터 속도 DRAM들이 장착된 컴퓨터.
제1항에 있어서, 상기 제어기 회로는 복수의 데이터 전송 회로군들을 포함하고,

일군의 제어기 로직 회로들로부터 상기 기입 회로들에 데이터를 전송하는, 제1 군의 전송 회로들은 제1 스트로브 회로에 결합되며,

상기 판독 회로들로부터 상기 일군의 제어기 로직 회로들에 데이터를 전송하는, 제2 군의 전송 회로들은 제2 스트로브 회로에 결합되고,

상기 제1 군의 데이터 전송 회로들 내의 각 데이터 전송 회로는, 기입 회로들에 기입될 데이터를 수신하는 상기 로직 회로들을 활성화시키도록 설계된 포인터 회로, 상기 일군의 제어기 로직 회로들에 결합된 멀티플렉서 회로, 및 상기 멀티플렉서 회로에 결합되며 상기 제1 버스를 통해 상기 기입 회로들에 결합되는 제1 데이터 구동기 회로를 포함하며,

상기 일군의 제어기 로직 회로들에 결합되는 상기 제1 스트로브 회로는, 제2 버스를 통해 기입 회로들에 결합되는, 제1 스트로브 구동기 회로, 토글 회로 및 초기화 및 인에이블 회로를 포함하고,

데이터 지연 클록은, 상기 스트로브, 상기 멀티플렉서 회로, 상기 제1 구동기 회로, 및 상기 포인터 회로에 접속되며,

상기 제2 군의 데이터 전송 회로들 내의 각 데이터 전송 회로는, 복수의 개별 래치들을 포함하는 멀티 래치 회로 및 버퍼 회로를 통해 제어기 로직에 결합되는 제1 데이터 버스를 포함하고,

스트로브 회로는, 제2 스트로브 신호 라인을 통해 판독 회로들에 결합되는 스트로브 수신기를 포함하며,

상기 제2 스트로브 신호 라인은, 상기 제2 스트로브 신호 라인에 도입된 임의의 스트로브 신호의 리딩 또는 상승 에지 및 트레일링 또는 하강 에지를 모두 검출하도록 설계된, 원샷 회로, 지연 회로, 및 스트로브 버퍼 회로를 통해, 멀티 래치 회로내의 여러 각각의 래치들에 대해 스트로브 발생기에 더 결합되고,

상기 멀티 래치 회로는, 제1, 제2, 제3, 제4 및 제5 개별 데이터 비트 래치들을 구비하고, 상기 데이터 비트 래치들 각각은, 제1 및 제2 입력들 및 단일 출력을 갖고, 기억 어레이로의 데이터 전송 동안 임의의 부정합 또는 에러를 제거하기 위해 상호 결합되는 것을 특징으로 하는 복수의 2배 데이터 속도 DRAM들이 장착된 컴퓨터.
제8항에 있어서, 상기 제1, 제2 및 제3 래치들은 제1 경로에 직렬로 배열되고, 상기 제4 및 제5 래치는 상기 제1 경로와 병렬인 제2 경로에 직렬로 배열되며,

상기 제1 및 제4 래치들은 상기 제1 입력들이 상기 제1 버스의 출력에 공통으로 결합되고, 상기 제1 래치는 상기 제2 입력이 상기 스트로브 발생기의 제1 출력에 접속되며,

상기 제2 및 상기 제4 래치들은, 상기 제2 입력들이 상기 스트로브 발생기의 제2 출력에 공통으로 결합되고,

상기 제3 및 제5 래치들은, 상기 제2 입력들이 상기 내부 클록에 공통으로 결합되는 것을 특징으로 하는 복수의 2배 데이터 속도 DRAM들이 장착된 컴퓨터.
복수의 DRAM들을 장착하는 컴퓨터를 조작하는 프로세스에 있어서,

상기 복수의 DRAM은,

시스템 클록;

스트로브 발생기를 그 안에 포함한 스트로브 회로와, 복수의 기입 및 판독 전송 회로들을 포함한 제어기; 및

기억 어레이, 내부 클록, 데이터 지연 클록, 데이터 버스를 통해 기억 어레이에 데이터를 기입하는 복수의 기입 회로들과, 상기 데이터 버스를 통해 기억 어레이로부터 데이터를 판독하는 복수의 판독 회로들을 포함한 메모리

를 포함하고,

상기 판독 및 기입 회로들은 상기 스트로브 회로에 결합되며,

상기 컴퓨터를 조작하는 프로세스는,

상기 데이터 버스에 프리앰블 펄스를 제공하여, 상기 버스를 선택된 전압 레벨로 설정하고, 프리앰블 데이터 워드를 제공하는 단계;

상기 스트로브 발생기에서, 상기 기억 어레이에 기입되는 제1 데이터 워드 내의 데이터 비트들과 프리앰블 워드 내의 데이터 비트들 간의 소정 차이를 비교하고, 상기 기억 어레이에 기입되는 제1 데이터 워드 내의 데이터 비트들과 프리앰블 워드 내의 데이터 비트들 간에 차이가 발견되는 경우 입력되는 데이터 워드를 래치하기 위해 상기 스트로브 발생기에서 로컬 래칭 스트로브를 발생시키고, 상기 기억 어레이에 기입되는 제1 데이터 워드와 프리앰블 워드 내의 데이터 비트들 간에 어느 차이도 검출되지 않는 경우, 상기 데이터 버스의 상태를 유지하는 단계;

상기 스트로브 발생기에서, 상기 기억 어레이에 기입되는 후속 데이터 워드 내의 데이터 비트들과 상기 기억 어레이에 기입되는 바로 이전 워드 내의 데이터 비트들 간의 소정 차이를 비교하고, 상기 기억 어레이에 기입되는 데이터 워드 내의 데이터 비트들과 상기 기억 어레이에 기입되는 바로 이전 워드 내의 데이터 비트들 간에 차이가 발견되는 경우, 입력되는 데이터 워드를 래치하기 위해 상기 스트로브 발생기에서 로컬 래칭 스트로브를 발생시키며, 상기 기억 어레이에 기입되는 데이터 워드와 바로 이전 워드 내의 데이터 비트들 간에 어느 차이도 검출되지 않는 경우, 상기 데이터 버스의 상태를 유지하는 단계; 및

상기 스트로브 발생기에서, 상기 기억 어레이로부터 판독되는 제1 데이터 워드 내의 데이터 비트들과 프리앰블 워드 내의 데이터 비트들 간에 어느 차이도 존재하지 않는 경우 또는 상기 기억 어레이에 기입되는 제1 데이터 워드 내의 데이터 비트들과 바로 이전 워드 내의 데이터 비트들 간에 어느 차이도 존재하지 않는 경우에만, 글로벌 스트로브 펄스를 발생시킴으로써, 더 고속의 데이터 전송 속도를 제공하는 단계

를 포함하는 것을 특징으로 하는 복수의 DRAM들을 장착하는 컴퓨터 조작 프로세스.