JP3730898B2 - データ・ストローブ・プロトコルを使用した主記憶装置 - Google Patents
データ・ストローブ・プロトコルを使用した主記憶装置 Download PDFInfo
- Publication number
- JP3730898B2 JP3730898B2 JP2001311731A JP2001311731A JP3730898B2 JP 3730898 B2 JP3730898 B2 JP 3730898B2 JP 2001311731 A JP2001311731 A JP 2001311731A JP 2001311731 A JP2001311731 A JP 2001311731A JP 3730898 B2 JP3730898 B2 JP 3730898B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- strobe
- circuits
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1093—Input synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/107—Serial-parallel conversion of data or prefetch
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Memory System (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、一般にコンピュータに関し、特にデータ・ストローブ・プロトコルを使用してコンピュータの主記憶装置と制御装置との間でデータを転送するコンピュータの主記憶装置に関する。
【０００２】
【従来の技術】
コンピュータの主記憶装置（メインメモリ）は、データ格納用のＤＲＡＭ（Dynamic Random Access Memory）など多くの個別のメモリから構成されている。このようなコンピュータでは、通常、適切なクロック方式に従って個別のＤＲＡＭと制御装置（コントローラ）との間でデータをやり取りする。例えば、ＤＲＡＭと制御装置との間のデータのやり取り、すなわち読み書きには、通常、制御装置から少なくとも１つの選択したＤＲＡＭに送るデータ信号を生成するステップと、制御装置から選択したＤＲＡＭにデータを書き込む、または、選択したＤＲＡＭからデータを読み出して制御装置に返すステップとが含まれている。
【０００３】
今日の改良されたＤＲＡＭは、業界でＤＤＲデバイスと呼ばれているダブル・データ・レート（Double Data Rate）ＤＲＡＭ級のものである。
【０００４】
これらダブル・データ・レートＤＲＡＭでは、データとストローブのプロトコルを使って、メモリと制御装置との間におけるデータ転送を行なう。コンピュータのメモリに対してデータ・ワードを転送すなわち読み書きしうる期間は、メモリ・システム・クロックの１サイクルの１／２に等しい。ＤＤＲデバイスからデータを読み出すとき、ＤＤＲデバイスは、データ・バスとストローブを同時に駆動する。制御装置はストローブを使って読み出しが完了するまで入来するデータをラッチしているので、すべてのデータが読み出されるまで、ＤＤＲデバイスからデータを読み出すごとにストローブを切り替える必要がある。ストローブは、エッジで位置合わせされている。すなわち、ストローブは、データと同期して状態遷移する。したがって、データを受け取っている制御装置は、ストローブを使って入来するデータ・ワードをラッチするために、ストローブの位相をシフトさせる必要がある。
【０００５】
ＤＤＲデバイスにデータを書き込むとき、制御装置は、データに対してストローブを中央に配置してデータ・バスを駆動する。すなわち、ストローブは、データ有効期間の中央で状態遷移する。制御装置は、データを受け取っているＤＤＲデバイスにデータを送るごとにストローブを切り替える。したがって、ＤＤＲデバイスは、入来するデータ・ワードをラッチするためにしかストローブを使う必要がない（すなわちＤＤＲデバイスがストローブを使うのは、入来するデータ・ワードをラッチするときだけである）。
【０００６】
データを読み出している制御装置、または、データを書き込んでいるＤＤＲデバイスにおいてすべてのデータ入力が有効である期間は、「データ・アイ（data eye）」と呼ばれている。コンピュータのメモリ・クロック周波数が増大し続けるのにつれて、このデータ・アイ期間はますます短くなり、ストローブとデータ・アイとの間の関係はますます窮屈になってきている。この結果、出力を同時にスイッチングすることに起因する時間の変動、基準電圧のノイズ、経路長と伝搬遅延の不整合、クロストークなどの影響により、これら独立の信号すなわちストローブとデータ・アイを位置合わせするのがますます困難になってきている。
【０００７】
以上のように、ＤＤＲデバイスの現在のプロトコルは、リード／ライト・データの転送ごとにストローブを切り替えるものであり、ストローブとデータ転送の回数に制約を設けるものである。周波数が高くなるのにつれて、ストローブとデータに対するこれらの制約は非常に厳しくなるので、すぐに限界に到達し、ＤＤＲデバイスに対してもはやデータを読み書きすることができなくなる。
【０００８】
したがって、現在使われているプロトコルには、データ・アイを使ってストローブを位置合わせする点に問題がある。データ転送速度が増大し続けるのにつれて、この位置合わせの問題は、ますます厳しくなる。それ故、この問題によって、ＤＤＲデバイスは、その潜在能力を十分に活用することができない状態にある。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、データの状態遷移がない場合を除いて読み書き用のストローブとデータ・アイの関係を必要なくすることである。
【００１０】
本発明の別の目的は、データが変化している場合にストローブとデータ・アイとの位置合わせの必要をなくして、データ・アイをより小さくすると共に、コンピュータのデータ転送速度をより早くすることである。
【００１１】
【課題を解決するための手段】
本発明によれば、読み書き用のストローブとデータ・アイとの関係を緩和することができるので、潜在能力を完全に引き出した形でＤＤＲデバイスを使うことが可能になる。したがって、本発明によれば、より高い周波数のメモリ・クロックを使うことができるので、データ・アイを小さくすることができると共に、データ転送速度を速くすることができる。
【００１２】
本発明によれば、ストローブとデータ・アイとを位置合わせするのに必要なタイミング要件を緩和させることにより、ＤＤＲデバイスをその潜在能力一杯に使うことが可能になる。本発明では、データ・ワードに状態遷移がある場合にデータを自己ラッチさせることにより、このことを実現している。データ・ワードとは、単一のクロック・エッジでＤＤＲデバイスに対してやり取り（読み書き）するすべてのデータ・ビットのまとまりのことである。状態遷移とは、データ・ワードのビットの変化、例えば「１」から「０」へ（またはこの逆）の変化のことである。この自己ラッチ手順は、データ・ワードに変化がない場合にしかストローブを必要としない、ということを意味している。
【００１３】
このように、本発明によれば、従来技術のプロトコルで見い出されていたストローブとデータ・アイとの位置合わせ問題を緩和させることができるので、より小さなデータ・アイを使うことが可能になる結果、データ転送速度を速めることができる。
【００１４】
本発明では、メモリ制御装置のライト回路とリード回路の他に、従来技術のＤＤＲデバイスのライト回路とリード回路を変更することにより、これらの好適な結果を実現している。具体的には、従来技術のＤＤＲデバイスのライト回路と制御装置のリード回路を、ストローブ生成器を付加し、ストローブとデータ入力の双方にこのストローブ生成器を接続することにより変更している。また、ＤＤＲデバイスのリード回路と制御装置のライト回路を、出力ラッチとチップ駆動回路を初期化・有効化回路を使って制御するデータ比較回路を備えるように変更している。これらの変更によって、本発明では、データの状態遷移に基づいてデータを自己ラッチさせることができると共に、データの状態遷移がない場合を除いてストローブを使う必要がなくなる。
【００１５】
【発明の実施の形態】
図１は、典型的なコンピュータのブロック図である。制御装置１０には、制御論理ブロック１２が接続されている。制御装置１０は、複数線のバス１７、２２を介してメモリ１１に接続されている。制御装置１０には、システム・クロック１４も線２９を介して接続されている。メモリ１１は、ライト・ブロック１８、リード・ブロック１９、ストローブ回路２３、データ遅延位相調整ブロック２６、記憶アレイ２１、および内部クロック２７から成る。記憶アレイ２１は、ＤＤＲ ＤＲＡＭなどの記憶デバイスを複数個備えている。
【００１６】
特に、制御装置１０は、複数の双方向データ・バス１７によって複数のライト回路を備えたライト・ブロック１８に接続されていると共に、複数のリード回路を備えたリード・ブロック１９に接続されている。
【００１７】
各ライト・ブロック１８のライト回路と各リード・ブロック１９のリード回路は、各々さらに、複数の双方向バス２０のそれぞれの線を介して記憶アレイ２１に接続されている。リード・ブロック１９のリード回路は、さらに、制御装置１０が出力する外部アドレス制御信号を配送する単線の一方向バス１６を介して制御装置１０に接続されている。
【００１８】
ライト・ブロック１８とリード・ブロック１９には複数のライト回路とリード回路があるけれども、複数線バス２５を介してライト・ブロック１８の複数のライト回路の各々に接続し、線２４を介してリード・ブロック１９の複数のリード回路の各々に接続しているストローブ回路２３は、１個しか必要としない。ストローブ回路２３は、さらに、システム・クロック１４が駆動しているデータ遅延調整クロック（ＤＤＬ）２６に接続されている。システム・クロック１４は、単線バス２８を介してライト・ブロック１８の各ライト回路に接続されている内部クロック２７も駆動している。
【００１９】
無論、コンピュータは他の多くの回路（図示せず）を備えていることは周知である。しかし、このようなコンピュータの一般的な回路、動作方法、使用方法は当技術分野で周知であるので、このようなコンピュータの動作に必要な機能、動作、回路であっても、本発明の核心に関連しないものをこれ以上示して説明する必要はないと考える。
【００２０】
次に、図２と図３を参照して、従来技術の記憶アレイ２１への公知の回路とプロトコルを使った情報の書き込みを説明する。
【００２１】
コンピュータは、通常、ライト・ブロック１８に複数の（普通は１６個の）ライト回路を、リード・ブロック１９に複数の（やはり普通は１６個の）リード回路を備えている。しかし、本発明の説明を簡単にするために、ライト・ブロック１８は２個のライト回路しか備えておらず、リード・ブロック１９は２個のリード回路しか備えていないものと仮定する。
【００２２】
また、ストローブ回路２３の第１の部分はライト回路と相互作用し、第２の部分はリード回路と相互作用するので、ストローブ回路２３は、ライト部２３ａとリード部ｂを有するものとして説明する。
【００２３】
したがって、図２には、ストローブ回路２３のライト部２３ｂに接続された２個のライト回路１８ａ、１８ｂしか示してない。しかし、任意の１個のライト回路の動作は任意の他のライト回路の動作と同一であるから、詳細なブロックの形ではライト回路１８ａしか示さず、下ではその動作しか詳細には説明しない。
【００２４】
図２に示すように、ライト回路１８ａは、データ・バス１７中の複数のデータ線のうちの個別の１本を介して制御装置１０に接続されたデータ受信器３０を備えている。このデータ受信器３０は、ライト・バッファ回路３１、遅延回路３２、多重ラッチ回路３３を通じて記憶アレイ２１にも接続されている。
【００２５】
ストローブ回路２３のライト部２３ｂは、ストローブ信号線２２を介して制御装置１０に接続されたストローブ受信器４０を備えている。ストローブ受信器４０は、さらに、ストローブ・バッファ回路４１を通じてワン・ショット回路４２に接続されている。ワン・ショット回路４２は、ストローブ信号線２２に現れるすべてのストローブ信号の先行エッジ（すなわち立ち上がりエッジ）と後行エッジ（立ち下がりエッジ）の双方を検出するように設計されている。このことは、後述するように、ワン・ショット回路４２は２つの出力線４４、４５を備え、その各々が多重ラッチ回路３３の様々な個別のラッチにそれぞれ接続されている必要がある、ということを意味する。
【００２６】
多重ラッチ回路３３は、複数の個々のデータ・ビット・ラッチ３４、３５、３６、３７、３８から成る。これらのデータ・ビット・ラッチ３４、３５、３６、３７、３８は、各々、第１および第２の入力端子と単一の出力端子を備え、当技術分野で公知のように、制御装置１０から記憶アレイ２１へのデータ転送によって（あるいはデータ転送の間に）生じる不一致（あるいは誤り）を均等にするように相互接続されている。
【００２７】
ラッチ３４と３５は、各々、遅延回路３２の出力端子に共通接続された第１の入力端子を備えている。ラッチ３４は、ストローブ信号の先行エッジに起因するワン・ショット回路４２の出力を運ぶ線４４に接続された第２の入力端子を備えている。ラッチ３４の出力端子は、ラッチ３６の第１の入力端子に接続されている。ラッチ３５と３６は、ワン・ショット回路４２から導出された線４５に共通接続された第２の入力端子を備えている。この線４５は、ストローブ信号の後行エッジに起因するワン・ショット回路４２の出力を運んでいる。したがって、ラッチ３５と３６の双方は、ストローブ信号の後行エッジに応答する。ラッチ３５の出力端子はラッチ３８の入力端子に接続されており、ラッチ３６の出力端子はラッチ３７の入力端子に接続されている。
【００２８】
ラッチ３７と３８の第１の入力端子は、内部クロック回路２７の出力端子に共通接続されている。ラッチ３７と３８の出力は、共に、バス２０を介して記憶アレイ２１に供給されている。
【００２９】
次に、特に図３を参照するが、図２も引き続き参照して、記憶アレイ２１にデータを書き込むときに使う従来技術のプロトコルによる書き込み手順を簡潔に説明する。
【００３０】
始めに、システム・クロック１４が走っており、交番周期クロック信号ＣＫを供給している。同時に、システム・クロック１４が駆動する内部クロック２７も走っており、ラッチ３７と３８の第２の入力端子に供給される信号ＩＮＴを供給している。この内部クロック信号ＩＮＴは、複数の正のパルス４６、４７、４８、４９から成る。これらのパルス４６、４７、４８、４９は、各々、交番システム・クロック信号ＣＫの第１のの半分すなわち正の半分の各々と同期している。
【００３１】
上述したように、記憶アレイ２１がＤＤＲデバイスから成る場合、読み書きプロトコルは、記憶アレイ２１からデータを転送する（読み出し動作）または記憶アレイ２１にデータを転送する（書き込み動作）のにデータ信号とストローブ信号を必要とする。ここで、４個のデータ・ワード（ＷＯＲＤ１、ＷＯＲＤ２、ＷＯＲＤ３、ＷＯＲＤ４）から成るデータ・ストリームを記憶アレイ２１に書き込むものと仮定する。さらに、各データ・ワードは２個のデータ・ビットから成り、ＷＯＲＤ２とＷＯＲＤ３は互いに同一である、と仮定する。さらに、これらのデータ・ワードは、各々、各データ・アイ５５、５６、５７、５８の間に転送するものと仮定する。
【００３２】
図２の回路を使って記憶アレイ２１に書き込む場合、制御装置１０は、ストローブ回路２３の出力ＤＱＳ（通常は中性）をプリアンブル状態（すなわち負の状態）にすることにより、ストローブ回路２３のライト部２３ａを駆動する。制御装置１０は、データ・アイ５５の間に第１のデータ・ワードのすべてのビットをデータ・バス１７を介してライト・ブロック１８のすべてのライト回路に同時に転送する。このように、第１のデータ・ワードの第１のビットをライト回路１８ａに供給し、同時に、第１のデータ・ワードの第２のビットをライト回路１８ｂに供給する。ここで、データ・ワードが２を超える数のビットを含んでいる場合、メモリ・ブロックは、データ・ワードのビット数に等しい数のライト回路を備える必要がある、という点を理解すべきである。このような場合、データ・ワードの第３のビットは第３のライト回路に送り、データ・ワードの第４のビットは第４のライト回路に送り、・・・、データ・ワードの最後の（Ｎ番目の）ビットは最後の（Ｎ番目の）ライト回路に送ることになる。
【００３３】
各ライト回路では、制御装置１０が出力する各データ・ビットは、データ受信器３０、バッファ回路３１、遅延回路３２を通過したのち、多重ラッチ回路３３が受け取る。
【００３４】
同時に、第１のデータ・ワード（ＷＯＲＤ１）の各データ・ビットを各ライト回路１８ａ、１８ｂに送るので、制御装置１０は、データ・アイ５５の中央でストローブ線２２を駆動してクロック・サイクルの１／２の間だけ正にする。このことは、図３にストローブ・パルス５０として示してある。
【００３５】
したがって、ストローブ・パルス５０は、データ・アイ５５の中央に位置する先行エッジ５０ａとデータ・アイ５６の中央に位置する後行エッジ５０ｂを備えている。ストローブ・パルス５０はこのように配置されているので、詳細は後述するが、各データ・ワードを転送している間に多重ラッチ回路３３のラッチ３４、３５、３６、３７、３８を様々に切り替えることができる。
【００３６】
上述したように、第２のデータ・ワード（ＷＯＲＤ２）は第１のデータ・ワード（ＷＯＲＤ１）とは異なるので、ここでも状態遷移があるから、上述したサイクルを繰り返す。
【００３７】
このように、記憶アレイ２１に多くのデータ・ワードのデータ・ストリームを書き込む。そして、図４と図５と共に後述する回路を使って記憶アレイ２１から多くのデータ・ワードのデータ・ストリームを読み出すことができる。
【００３８】
図４は、コンピュータのメモリ・バンクに格納されているデータを読み出し、その読み出したデータをコンピュータに転送するのに必要な従来技術によるＤＤＲ回路のブロック図である。
【００３９】
上述したように、リード回路ブロック１９は、図１に示したように、１６個の同一のリード回路１９ａ〜１９ｐから成る。
【００４０】
また、この図４に示すリード回路で使われている回路の構成要素の中には、図１と図２に示した回路要素と同一のものがあり、それらには、図１と図２で使用したのと同じ符号が付してある点に留意されたい。
【００４１】
このようなリード回路は、各々図４に示すように、マルチプレクサ６１とリード・データ駆動回路６３を通じて制御装置１０に記憶アレイ２１から読み出すべきデータを選択するように設計されたポインタ回路６０を備えている。図４には、１６個のリード回路すべての面倒を見ているストローブ回路２３のリード部２３ｂが示してある。リード部２３ｂは、初期化・有効化回路６４、トグル回路６５、ストローブ駆動回路６６から成る。ストローブ駆動回路６６は、線２２を介して制御装置１０に接続されている。ポインタ回路６０には、２つの入力がある。第１のものは、システム・クロックが駆動しているデータ遅延位相調整クロック２６が出力するＤＤＬクロック入力２７である。第２のものは、制御装置１０が出力する外部アドレス供給Ａｏである。ＤＤＬクロック入力２７は、線２４を介してストローブ回路２３のリード部２３ｂの初期化・有効化回路６４に接続されている。線１６上の外部アドレス供給Ａｏは、制御装置１０が供給するものであり、記憶アレイ２１から読み出すべきデータ・ワードの第１のビットを選択するのに使用する。同時に、ＤＤＬクロックは、初期化・有効化回路６４を駆動している。
【００４２】
初期化・有効化回路６４の出力は、トグル６５とストローブ駆動回路６６に供給される。図５には、パルス７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅとして示してある。トグル回路６５の出力は、「１」と「０」の繰り返しである。
【００４３】
ポインタ回路６０が記憶アレイ２１を駆動すると、そこから読み出される特定のデータＤＱＹの各ビットは、リード回路ブロック１９の個別リード回路の個別マルチプレクサを通じてリード・データ駆動回路６３に転送される。当該データは、リード・データ駆動回路６３から制御装置１０に送られる。トグル回路６５は、図５に示すように、ストローブ・パルスがデータ・ストリームＤＱＹの各バーストと位置合わせできるようにストローブ駆動回路６６を駆動する。
【００４４】
まとめると、従来技術のダブル・データ・レート（ＤＤＲ）ＳＤＲＡＭでは、記憶アレイ２１と制御装置１０との間でデータを転送するのにデータとストローブのプロトコルを使う。従来技術のダブル・データ・レート（ＤＤＲ）ＳＤＲＡＭに書き込む場合、制御装置１０は、データ・アイの中央に配置されたストローブ（ＤＱＳ）パルスを使ってデータ・バスを駆動し、データ・ワードを書き込むごとにストローブを切り替える。入来するデータ・ワードをラッチするには、ストローブ（ＤＱＳ）を使うだけでよい。これに対して、従来技術のダブル・データ・レート（ＤＤＲ）ＳＤＲＡＭから読み出す場合には、データ・バスとストローブを共に駆動する必要がある。したがって、リード・バーストが完了するまで、データ・ワードを読み出すごとにＤＤＬクロックによってエッジ位置合わせしたストローブを切り替える。
【００４５】
ここでも、リード回路の数に関係なく、リード回路ブロック１９のすべてのリード回路の面倒を見るのに、ストローブ回路２３のリード部２３ｂは１つしか必要としない、という点に留意すべきである。ストローブ回路２３のこのリード部２３ｂは、初期化・有効化回路６４、トグル回路６５、およびストローブ駆動回路６６から成る。ストローブ駆動回路６６は、線２２を介して制御装置１０に接続されている。
【００４６】
ポインタ回路６０は、２つの入力を有する。第１のものは、システム・クロック１４が駆動するデータ遅延位相調整クロック２６からの入力である。第２のものは、制御装置１０が供給する外部アドレス供給１６である。また、ＤＤＬクロックは、線２４を介して初期化・有効化回路６４、トグル回路６５、マルチプレクサ６１、およびリード・データ駆動回路６３にも接続されている。
【００４７】
次に、特に図５を参照するが、図４も引き続き参照して、記憶アレイ２１からデータを読み出すときに使う従来技術のプロトコルによる読み出し手順を簡潔に説明する。
【００４８】
記憶アレイ２１に以前に書き込んだ４個のデータ・ワード（ＷＯＲＤ１、ＷＯＲＤ２、ＷＯＲＤ３、ＷＯＲＤ４）から成るデータ・ストリームを記憶アレイ２１から読み出すものと仮定する。
【００４９】
始めに、システム・クロックＣＫとデータ遅延クロックＤＤＬの双方が図５に示すように走っている。パルス７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅから分かるように、ＤＤＬクロックは、システム・クロック１４の２倍の速度で走っている。記憶アレイ２１からデータを読み出すべきときには、ストローブＤＱＳを負に駆動してプリアンブル・モードにしたのち、ＤＤＬパルス７０ｃと協働して正に駆動する（パルス６９ａ）。同時に、ポインタ回路６０を駆動して記憶アレイ２１から読み出すべき第１のデータ・ワード（ＷＯＲＤ１）の第１のビットを選択する外部アドレス供給信号が、制御装置１０から線１６を介して送られる。次いで、ＤＤＬパルス７０ｃが、マルチプレクサ６１、リード・データ駆動回路６３、トグル回路６５、および初期化・有効化回路６４を駆動する。
【００５０】
ポインタ回路６０が記憶アレイ２１を駆動しているので、記憶アレイ２１から読み出すように特定されたデータ・ワード（ＷＯＲＤ１）の第１のビットは、データ・アイ７１の間にリード回路１９ａのマルチプレクサ６１を通じてリード・データ駆動回路６３に転送され、そこから制御装置１０に送られる。同様に、上記データ・ワード（ＷＯＲＤ１）の第２のビットは、リード回路１９ｂによって制御装置１０に転送される（読み出される）。
【００５１】
トグル回路６５は、初期化・有効化回路６４が初期化しているので、各ＤＤＬクロック・パルスによって「０」から「１」に切り替わって「１」と「０」の繰り返しを生成する。この「１」と「０」の繰り返しは、ストローブ駆動回路６６に供給される。これにより、ストローブ駆動回路６６は、読み出したデータ・ワードを制御装置１０に転送する状態に設定される。
【００５２】
いったん第１のデータ・ワード（ＷＯＲＤ１）を読み出したら、正のパルス６９ａを終了させて、ストローブＤＱＳを負に駆動する（パルス６９ｂ）。この結果、データ・アイ７２の間に記憶アレイ２１からデータ・ストリームの第２のデータ・ワード（ＷＯＲＤ２）を読み出すことができる。その後、第２のデータ・ワード（ＷＯＲＤ２）を読み出したのち、再びストローブ・パルスを正に駆動し（パルス６９ｃ）、データ・アイ７３の間に第３のデータ・ワード（ＷＯＲＤ３）を読み出す。このサイクルを続けて、データ・ストリーム中のすべてのデータ・ワードが読み出されるようにする。
【００５３】
トグル回路６５が出力する「０」と「１」の繰り返し列がストローブ駆動回路６６を駆動して、必要なときに正と負の繰り返しパルス６９ａ、６９ｂ、６９ｃ、６９ｄを生成する。
【００５４】
まとめると、図２、図３、図４、図５に示した従来技術の回路では、データとストローブのプロトコルを使って、記憶アレイ２１と制御装置１０との間でデータ・ワードを転送すなわち読み書きする。従来技術のプロトコルを使って書き込む場合、制御装置１０は、データ・アイの中央に配置されたストローブ（ＤＱＳ）パルス５０を使ってデータ・バス１７を駆動し、データ・ワードを書き込むごとにストローブを切り替える。入来するデータ・ワードをラッチするのに、ストローブ（ＤＱＳ）を使うだけでよい。これに対して、従来技術のプロトコルを使って読み出す場合には、データ・バスとストローブを共に駆動する。ストローブは、データ・アイを使ってエッジ位置合わせすると共に、読み出しが完了するまでデータ・ワードを読み出すごとに正負を切り替える。
【００５５】
したがって、書き込まれる場所が入来するデータ・ワードをラッチするのにストローブしか使っていないとしても、周波数が増大するのにつれて、データ・アイは小さくなり、ストローブとデータ・アイとの間の関係は厳しくなるので、ストローブとデータ・アイを独立して位置合わせするのがますます困難になる。これらの困難は、同時にスイッチングする出力、基準電圧のノイズ、経路長伝搬遅延不一致、クロストークなどに起因する。これらのすべてによって、システムの速度は制限される。
【００５６】
上述したリード回路、ライト回路、読み出しプロトコル、書き込みプロトコルは従来技術のＤＲＡＭ用には好適であるけれども、それらは、より新しいＤＤＲＤＲＡＭをその潜在能力と速度を完全に生かして使うには動作速度が十分ではない。
【００５７】
本発明は、データ・ワードの変化すなわち状態遷移に基づいてデータ・ビットを自己ラッチすることにより、ストローブＤＱＳとデータ・アイとの位置合わせを緩和して、データの状態遷移がないときにしかストローブを使う必要がなくなるようにするものである。データの状態遷移がない場合、データは２データ・サイクルの間変化しないので、データ・アイは非常に大きくなる。この結果、ストローブとデータ・アイを位置合わせするのが極めて容易になる。これにり、データ転送速度をより速くすることが可能になると共に、それに対応してデータ・アイをより小さくすることが可能になる。
【００５８】
次に、図６、図７、図８、図９、図１０、図１１、図１２を参照して、本発明のライト回路、リード回路、およびプロトコルを下で説明する。本発明は、より新しいＤＤＲ ＤＲＡＭで構成した記憶アレイに対して効率的にデータをやり取りするのに必要なものである。
【００５９】
広義には、本発明によれば、制御装置と記憶装置は、データの状態遷移、すなわち記憶アレイ２１に対して読み書きしているデータの変化を利用して、データ・ビットごとにローカル・ラッチ・ストローブを生成することができる。これは、ストローブ生成器の中で、データ・ワード中のローカル・ラッチ・ストローブをすべて組み合わせて、入来するデータ・ワードをラッチする単一のグローバル・ラッチ・ストローブを生成することにより、実現することができる。しかし、データに状態遷移がない、すなわち受け取るデータ・ワードが先行するデータ・ワードと同一である場合、ストローブＤＱＳは、ストローブ生成器中を通過しグローバル・ラッチ・ストローブのように振る舞う。
【００６０】
このように、本発明によれば、データ・ワードの位置合わせにとってストローブは必要なくなり、装置は自己ラッチするようになるので、データを読み書きし転送する速度が速くなる。このように速度が速くなると、より新しくより速いＤＤＲ ＤＲＡＭをその設計速度で使うことが可能になる。
【００６１】
図６は、本発明の改良したライト回路１１８ａ、１１８ｂを、新しく高速のＤＤＲ ＤＲＡＭを用いた記憶アレイ２１用に設計した改良したストローブ回路１２３のライト部１２３ａと共に示すブロック図である。ここで、本発明は既存の遅いＤＤＲ ＤＲＡＭを扱うこともできる、という点を理解すべきである。
【００６２】
本実施形態の以下の説明において、ここでもライト回路ブロック１１８のライト回路はすべて同一である、という点に留意されたい。したがって、ライト回路１１８ａは、ライト回路１１８ｂと同一である。それ故、以下ではライト回路１１８ａとその動作しか詳細には説明しない。本実施形態で使用する回路のいくつかの構成要素は、図２に示した等価な回路要素と同一である。したがって、図２で用いたのと同じ符号を用いてこれら同一の回路要素を識別する。
【００６３】
ライト回路１１８ａは、データ・バス１７の複数のデータ線の個別の１本に接続されると共に、データ・バッファ回路１３１、遅延回路３２、および多重ラッチ回路３３を通じて記憶アレイ２１に接続されたデータ受信器３０を備えている。データ・バッファ回路１３１は、ワン・ショット回路１４２ａを介してストローブ生成器１４９にも接続されている。同様に、ライト回路１１８ｂも、ワン・ショット回路１４２ｂを介してストローブ生成器１４９に接続されている。ストローブ回路１２３のライト部１２３ａは、ストローブ信号線２２を介して制御装置１０に接続されると共に、ワン・ショット回路１４３を通じてストローブ生成器１４９に接続する信号を出力するストローブ・バッファ回路１４１に接続されたストローブ受信器１４０を備えている。
【００６４】
図８に示すストローブ生成器１４９は、ワン・ショット回路が出力するパルスを組み合わせるように設計されており、ワン・ショット回路１４２ａ、１４２ｂが出力するパルスをすべて取り込み、ラッチ１５０の出力と共に、それらをＯＲ回路１５４で組み合わせて、受信したすべての個々のパルスの状態に基づいて単一の出力パルスを生成する。この出力パルスは、ＯＲ回路１５４からトグル回路１６１と１対２デマルチプレクサ１６２に送られる。また、ストローブ生成器１４９には、ワン・ショット回路１４２ｂを介してライト回路１１８ｂが接続されている。
【００６５】
ここで、２個を超えるライト回路がある場合、各ライト回路は個別のワン・ショット回路を通じてストローブ生成器１４９に接続されている、という点を理解すべきである。すなわち、もし、１６個のライト回路があれば、各ライト回路は個別のワン・ショット回路を通じてストローブ生成器１４９に接続されている。
【００６６】
図８に示すストローブ生成器１４９は、交差接続されたＮＯＲ回路１５１、１５２から成るラッチ１５０を備えている。ＮＯＲ回路１５１は、２入力ＮＯＲであり、第１の入力１５１ａはＮＯＲ回路１５２の出力端子に接続されており、別の入力１５１ｂはストローブ駆動のワン・ショット回路１４３に接続されている。ＮＯＲ回路１５１の出力１５１ｃはＮＯＲ回路１５２の第１の入力に交差接続している。ＮＯＲ回路１５２は、この第１の入力１５１ｃの他に、余分の複数の入力を有する。ここに示す例では、２個のライト回路１１８ａ、１１８ｂしかストローブ生成器１４９に接続しているように示されていない。したがって、図８では、余分の入力１５２ａ、１５２ｂが存在する。入力１５２ａ、１５２ｂは、各々、ワン・ショット回路１４２ａ、１４２ｂの各出力に接続されている。このＮＯＲ回路１５２の入力の数は、ＮＯＲ回路１５２に接続しているワン・ショット回路の数、すなわち転送すべきデータ・ワードのビット数に、図８に示すと共に上述したように、ＮＯＲ回路１５１の出力の数を加えた数と等しくなければならない。例えば、１６ビットのデータ・ワードを記憶アレイ２１に書き込む場合、ＮＯＲ回路１５２は１７個の入力を有することになる。このうち１６個の入力は１６個のライト回路に接続するのに必要であり、１７番目の入力はＮＯＲ回路１５１の出力に接続するのに必要である。
【００６７】
ワン・ショット回路１４２ａ、１４２ｂ、１４３は、すべて、自身を通過する信号の先行エッジと後行エッジの双方を検出するように設計されている。
【００６８】
ラッチ１５０の出力１５３は、ワン・ショット回路１４２ａ、１４２ｂのすべての出力と共にＯＲ回路１５４に供給されている。上述した例に従えば、ＯＲ回路１５４は、１７個の入力を有する必要がある。このうち１６個の入力は１６個のライト回路に接続するのに必要であり、１７番目の入力はＮＯＲ回路１５１の出力に接続するのに必要である。ＯＲ回路１５４は、これらの入力をすべて取り込んで単一のパルスを出力する。この出力パルスは、トグル回路１６１と出力線１４４、１４５を有する１対２デマルチプレクサ１６２に送られる。
【００６９】
このように、ストローブ生成器１４９は、すべてのデータ・ワードが状態遷移すると、すなわち直前に先行したデータ・ワードから変化すると、それを検出する。
【００７０】
これらの状態遷移をこのように検出できるのは、ストローブ生成器１４９がストローブ生成器１４９のすべての入力をストローブ生成器１４９の出力１４４と１４５に多重化するからである。チャネル１４４は、使用する最初のチャネルである。次いで、ストローブ生成器１４９の出力信号が出力線１４４と１４５を交互に使うようにトグル回路１６１が切り替える。
【００７１】
図６に示す、ストローブ生成器１４９の出力に接続された多重ラッチ回路３３は、個別の第１の入力と第２の入力と単一の出力を有する複数の個々のラッチ３４、３５、３６、３７、３８から成る点において、図２に示したものと同一である。
【００７２】
ラッチ３４、３５の第１の入力は、遅延回路３２の出力に共通接続されている。ラッチ３４の第２の入力は、ストローブ生成器１４９の第１の出力１４４に接続されている。ラッチ３４の出力は、ラッチ３６の第１の入力に接続されている。ラッチ３５、３６の第２の入力は、ストローブ生成器１４９の出力１４５に共通接続されている。したがって、ラッチ３５、３６は、線１４５上の信号に応答する。ラッチ３５の出力は、ラッチ３８の第１の入力に接続されている。ラッチ３６の出力は、ラッチ３７の第１の入力に接続されている。ラッチ３７、３８の第２の入力は、制御装置１０の内部クロック回路１４の出力に共通接続されている。ラッチ３７、３８の出力は、両方とも、ライト・バス２０を介して記憶アレイ２１に接続されている。
【００７３】
図７は、制御論理回路から図６に示したライト回路にデータを転送するのに使用する制御装置転送回路１１９のブロック図である。ここで使用しているいくつかの構成要素は図４に示した回路要素と同一であるので、図４で使用したのと同一の符号で識別する、という点に留意する必要がある。
【００７４】
制御装置１０は、図７に示すように、図６のライト回路と同じ複数の同一のデータ・ビット選択・転送回路１１９ａ、１１９ｂを備えている。
【００７５】
説明を簡明にするために、データ・ビット選択・転送回路１１９ａだけを詳細に説明する。したがって、データ・ビット選択・転送回路１１９ａは、図６に示したライト回路１１８ａに書き込むデータ・ストリームの最初のビットを送るべき、制御論理２１１の論理回路を選択するように設計されたポインタ回路６０を備えている。同様に、データ・ビット選択・転送回路１１９ｂは、図６に示したライト回路１１８ｂに書き込むデータ・ストリームの次のビットを送る。したがって、制御論理２２１から受け取った各データ・ビットは、マルチプレクサ６１、リード・データ駆動回路６３、バス１７を通じて図６のライト回路に送られる。また、この制御装置転送回路１１９は、図６のすべてのライト回路の面倒を見るストローブ回路１２３も備えている。
【００７６】
ここでも、複数のデータ・ビット選択・転送回路１１９ａ、１１９ｂがあるけれども、すべてのデータ・ビット選択・転送回路の面倒を見るのに１個のストローブ回路１２３しか必要としない。このことは、データ・ビット選択・転送回路が２個の場合に限らず、上述した例のように１６個ある場合にも当てはまる。
【００７７】
このストローブ回路１２３は、初期化・有効化回路６４、トグル回路６５、および線２２を介して図６のライト回路に接続されたデータ駆動回路６６を備えている。ポインタ回路６０は、２個の入力を有する。第１の入力は、システム・クロック１４が駆動するデータ遅延位相調整クロック２６が出力するＤＤＬクロック入力６７である。第２の入力は、外部アドレス供給１６である。ＤＤＬクロックは、線１２４ａを介して初期化・有効化回路６４とトグル回路６５に、線１２４ｂを介してマルチプレクサ６１とリード・データ駆動回路６３に接続されている。
【００７８】
次に、図６、図７、図８、図９を特に参照して、本発明の書き込みプロトコルを簡明に説明する。
【００７９】
始めに、システム・クロック１４が走っており、周期的なクロック信号ＣＫを供給している。システム・クロック１４が駆動する内部クロック２７も走っており、複数の正のパルス１５６、１５７、１５８、１５９から成る信号ＩＮＴを生成している。これらのパルスは、ラッチ３７、３８の第２の入力に供給されている。各パルスは、交番しているシステム・クロック信号ＣＫの第１の半分すなわち正の半分と同期している。
【００８０】
本発明の書き込みプロトコルは、記憶アレイ２１にデータ・ワードを転送する（すなわち書き込む）のにストローブ信号も必要とする。しかし、本発明では、多重ラッチ回路３３を通ってデータを転送するのに使うローカル・ラッチ信号をストローブ生成器１４９が生成しているので、引き続くデータ・ワードが状態遷移する（すなわち変化する）場合、制御装置１０が出力するストローブ信号を変化させる（すなわち反転させる）必要がない。したがって、本発明では、引き続いて転送するデータ・ワードに状態遷移（すなわち差異）がないときにだけ、ストローブ信号を生成すればよい。
【００８１】
本発明では、ストローブ生成器１４９を使ってこれを実現している。すなわち、ストローブ生成器１４９は、引き続くデータ・ワードの差異をすべて検出し、検出した差異を使ってトグル回路１６１と１対２デマルチプレクサ１６２を駆動して、ストローブ生成器１４９の出力１４４、１４５に適切な信号を交互に生成し、それらを制御する。出力１４４、１４５に交互に現れるこれらの信号は、多重ラッチ回路３３を操作して、受け取ったデータを多重ラッチ回路３３中を転送して記憶アレイ２１に書き込みうるようにする。こうすることにより、制御装置１０は、引き続くデータ・ワードが先行して転送したデータ・ワードと比べて変化していない場合に、ストローブ信号ＤＱＳの状態を変化させるだけでよい。このストローブ生成器１４９の動作は、下で詳細に説明する。
【００８２】
説明目的だけのために、次のように仮定する。すなわち、４個のデータ・ワード（ＷＯＲＤ１、ＷＯＲＤ２、ＷＯＲＤ３、ＷＯＲＤ４）から成るデータ・ストリームを記憶アレイ２１に書き込む。ＷＯＲＤ２とＷＯＲＤ３は、同一である。そして、各データ・ワードは、２個のデータ・ビットから成り、各データ・アイの間に転送する。
【００８３】
図６の回路を使って記憶アレイ２１に書き込む場合、制御装置１０は、線２２を介し、通常は中性のストローブ出力ＤＱＳを負に駆動してプリアンブル・モードにする。この負のプリアンブル・モードは、ストローブ受信器１４０、バッファ回路１４１、ワン・ショット回路１４３を通じてストローブ生成器１４９に至る。同時に、制御装置１０は、バス１２を介してすべて「０」から成るプリアンブル・ワードをライト・ブロック１１８のすべてのライト回路に送信する。このプリアンブル・ワードを形成するビットは、ワン・ショット回路１４２ａ、１４２ｂをストローブ生成器１４９に予調整するのに使う。
【００８４】
このプリアンブル・ワードに続いて、データ・ストリームを初期化したのち、第１のデータ・ワード（ＷＯＲＤ１）のデータ・ビット（２ビット）を制御論理回路からそれぞれのデータ転送回路１１９ａ、１１９ｂを経由してそれぞれのライト回路１１８ａ、１１８ｂに送る。すなわち、データ・ワードの第１のビットを制御装置の転送回路１１９ａからライト回路１１８ａに供給し、データ・ワードの第２のビットを制御装置の転送回路１１９ｂからライト回路１１８ｂに供給する。ここでも、データ・ワードが２ビット超のビット数である場合、メモリ・ブロックは、データ・ワードのビット数と同一の個数のライト回路を備えている必要がある、という点を理解すべきである。このような場合、データ・ワードの第３のビットは第３のライト回路に送り、データ・ワードの第４のビットは第４のライト回路に送り、・・・、データ・ワードの最後の（すなわちＮ番目の）ビットは最後の（すなわちＮ番目の）ライト回路に送る。
【００８５】
各ライト回路では、制御装置１０が出力するデータ・ビットは、それぞれ、ライト受信器３０、バッファ回路１３１、遅延回路３２を通ったのち、多重ラッチ回路３３が受け取る。バッファ回路１３１は、ワン・ショット回路１４２ａを介してストローブ生成器１４９に対する信号の送信も行なう。同時に、ワン・ショット回路１４３を介してストローブ生成器１４９にストローブ信号が送られる。
【００８６】
ストローブ生成器１４９では、ラッチ１５０がすべてのワン・ショット回路１４２ａ、１４２ｂ、１４３が出力するすべての信号を受信したのち、出力１５３を介してＯＲ回路１５４に出力を供給する。ＯＲ回路１５４は、ワン・ショット回路１４２ａ、１４２ｂの出力も受信したのち、これらの信号のＯＲをとって単一のパルスを出力する。この単一のパルスは、トグル回路１６１と出力線１４４、１４５を備えた１対２デマルチプレクサ１６２との双方に送られる。
【００８７】
ＯＲ回路１５４が出力するこの出力信号は、デマルチプレクサ１６２を通ったのち出力線１４４にパルス１７０としてのせられる。パルス１７０は、ラッチ３４をセットして第１のデータ・ビット（ＷＯＲＤ１）を受信したのち、トグル回路１６１を切り替える。この結果、第２のデータ・ワードを受信すると、デマルチプレクサ１６２が出力する次のパルス１７１は、出力線１４５にのせられ、ラッチ３５をセットして次のデータ・ワード（ＷＯＲＤ２）の第１のビットを受信したのち、ラッチ３６をセットしてデータストリーム中のＷＯＲＤ１の第１のビットを受信する。次いで、内部クロック１５８がラッチ３７、３８をセットして始めの２個のデータ・ワード（ＷＯＲＤ１とＷＯＲＤ２）を記憶アレイ２１に書き込む。このように、データ・ビットは、多重ラッチ回路３３を通ったのち、記憶アレイ２１に書き込まれる。次のパルス１７１も、同じ方法で、各データ・ワードが転送されている間に多重ラッチ回路３３のラッチ３４、３５、３６を様々に切り替える。
【００８８】
次いで、ＯＲ回路１５４は、パルスを送ってトグル回路１６１にデマルチプレクサ１６２をリセットさせる。この結果、デマルチプレクサ１６２に送られる次の信号は、始めに出力線１４４に送られる。
【００８９】
ストローブ・パルスＤＱＳは、先行するデータ・ワードと同一のデータ・ワードを受信するまで、このプリアンブル状態では“Ｌ”を維持する。上述したように、ＷＯＲＤ３はＷＯＲＤ２と同一である。この場合、ローカル・ラッチ・ストローブは、上述した回路によって生成されない。したがって、ＷＯＲＤ３を記憶アレイ２１に書き込むことができるようにする前に、ストローブ・パルスＤＱＳを正に駆動する必要がある。
【００９０】
図６の回路を使って記憶アレイ２１に書き込む場合、制御装置１０は、ストローブ回路１２３のライト部１２３ａを駆動してその出力ＤＱＳ（通常は中性）をプリアンブル状態すなわち負の状態に入れる。同時に、第１のデータ・アイ１７５の間に、制御装置１０は、データ・バス１２を介してライト・ブロック１１８のすべてのライト回路にプリアンブル・データ・ワードを送信する。このプリアンブル・データ・ワードは、すべて「０」から成り、データ入力を予調整する。というのは、データ入力は、ワン・ショット回路が機能するように予調整する必要があるからである。
【００９１】
プリアンブル・データ・ワードの第１のビットを転送回路１１９ａを介してライト回路１１８ａに供給する。同時に、プリアンブル・データ・ワードの第２のビットを転送回路１１９ｂを介してライト回路１１８ｂに供給する。ここでも、データ・ワードが２ビット超のビット数である場合、メモリ・ブロックは、データ・ワードのビット数と同一の個数のライト回路を備えている必要がある、という点を理解すべきである。このような場合、データ・ワードの第３のビットは第３のライト回路に送り、データ・ワードの第４のビットは第４のライト回路に送り、・・・、データ・ワードの最後の（すなわちＮ番目の）ビットは最後の（すなわちＮ番目の）ライト回路に送る。
【００９２】
各ライト回路では、制御装置１０が各ライト回路に送ったデータ・ビットは、それぞれ、ライト回路のライト受信器、バッファ回路、および遅延回路を通過してライト回路の多重ラッチ回路に送られる。データ・ビットが各回路のバッファ回路を通過するときに、各バッファ回路は、ストローブ生成器に接続されたそれぞれのワン・ショット回路に信号を送信する。次いで、各ワン・ショット回路は、ストローブ生成器にパルスを転送する。ストローブ生成器では、受信したパルスをすべて組み合わせて、受信したデータ・ワードを記憶アレイ２１に通過させるように、各ライト回路の多重ラッチ回路を制御するのに使う。
【００９３】
より正確に述べると、ライト回路１１８ａが制御装置１０からデータ・ワードＷＯＲＤ１の第１のデータ・ビットを受信すると、受信したデータ・ビットは、ライト受信器３０、バッファ回路１３１、および遅延回路３２を通過してラッチ３４の第１の入力に至る。バッファ回路１３１を通過中のデータ・ビットは、ワン・ショット回路１４２ａに送られ、そこからストローブ生成器１４９に送られる信号を生成する。同時に、ライト回路１１８ｂは、データ・ワードＷＯＲＤ１の第２のデータ・ビットを受信し、そのバッファ回路は、ストローブ生成器１４９に転送される同様の信号をワン・ショット回路１４２ｂに送る。ストローブ生成器１４９では、これらの信号を組み合わせたのち、１対２デマルチプレクサ１６２を介して出力線１４４に送信して、多重ラッチ回路３３のラッチ３４を起動する。
【００９４】
第１のデータ・アイ１７６が終了すると、次のデータ・アイ１７７が始まる。制御装置１０は、ライト・ブロック１１８のすべてのライト回路にデータ・ワードＷＯＲＤ２のすべてのビットを送信する。このように、データ・ワードＷＯＲＤ２の第１のデータ・ビットはライト回路１１８ａに供給される。同時に、データ・ワードＷＯＲＤ２の第２のデータ・ビットはライト回路１１８ｂに供給される。ここでも、ライト回路１１８ａが制御装置１０からデータ・ワードＷＯＲＤ２の第１のデータ・ビットを受信すると、受信したデータ・ビットは、ライト受信器３０、バッファ回路１３１、および遅延回路３２を通過してラッチ３４の第１の入力に至る。バッファ回路１３１を通過中のデータ・ビットは、ワン・ショット回路１４２ａに送られ、そこからストローブ生成器１４９に送られる信号を生成する。同時に、ライト回路１１８ｂは、データ・ワードＷＯＲＤ２の第２のデータ・ビットを受信し、そのバッファ回路は、ストローブ生成器１４９に転送される同様の信号をワン・ショット回路１４２ｂに送る。ここでも、ストローブ生成器１４９では、これらの信号を組み合わせたのち、１対２デマルチプレクサ１６２を介して出力線１４５に送信して、多重ラッチ回路３３のラッチ３５、３６を起動する。
【００９５】
上述したように、第１のデータ・ワード（ＷＯＲＤ１）は第２のデータ・ワード（ＷＯＲＤ２）とは異なっている。ストローブ生成器１４９は、この差異を認識してローカル・ラッチ・パルス１７０、１７１を発する。すなわち、データ・ワードＷＯＲＤ１を送信すると、ストローブ生成器１４９は、ワン・ショット回路１４２ａ、１４２ｂ、１４３が出力するパルスをすべて受信したのち組み合わせて線１４４にローカル・ラッチ・パルス１７０を生成する。これにより、多重ラッチ回路３３のラッチ３４は、データ・ワードを受信することができるようになる。
【００９６】
しかし、ＷＯＲＤ３はＷＯＲＤ２と同一であるから、ストローブ生成器１４９は、ローカル・ラッチ・パルスを生成しない。したがって、制御装置１０がグローバル・ラッチ・ストローブＤＱＳをパルス１７２として送信する必要がある。このグローバル・ラッチ・ストローブＤＱＳの立ち上がりエッジは、ストローブ生成器１４９の出力線１４４にパルス１７３を生成するのに使う。このパルス１７３によって、多重ラッチ回路３３を通じてＷＯＲＤ３をラッチする。
【００９７】
ＷＯＲＤ４はＷＯＲＤ３とは異なるから、ＷＯＲＤ１とＷＯＲＤ２に関連して上述したように、ローカル・ラッチ・パルス１７４を生成する。
【００９８】
図１０、図１１、図１２を参照して、本発明のリード回路とその動作を説明する。図１０は、本発明の改良されたリード回路２１９ａ、２１９ｂを、新しく高速のＤＤＲ ＤＲＡＭを用いたコンピュータと共に使用するように設計されたストローブ回路２２３のリード部２２３ｂと共に示すブロック図である。図１１は、図１０のリード回路が出力するデータをコンピュータに転送するのに使用する、本発明の制御回路を示すブロック図である。図１２は、コンピュータの記憶アレイ２１に格納されているデータ・ワードを読み出すのに必要な様々なクロックやデータのパルスを示す図である。無論、本発明は新しく高速のＤＤＲ ＤＲＡＭの他に古くて遅いＤＤＲ ＤＲＡＭも扱うこともできる、という点を理解すべきである。
【００９９】
本発明の以下の説明では、リード回路２１９ａはリード回路２１９ｂと同一であるから、リード回路２１９ａとその動作しか詳細には説明しない、という点に留意されたい。また、図１０のリード回路に使われているいくつかの回路は図４に示したリード回路と実質的に同一であるから、これら同一の回路要素は、図４で使用した符号によって識別する。
【０１００】
各リード回路は、図１０に示すように、記憶アレイ２１から読み出すべきデータを選択するように設計されたポインタ回路６０を備えている。そのように選択したデータは、記憶アレイ２１がマルチプレクサ６１を通じてリード・データ駆動回路６３に送る。リード・データ駆動回路６３は、読み出したデータをバス１７を介して制御装置１０に供給する。
【０１０１】
ここでも、使用しているリード回路の数に関係なく、回路ブロック２１９のすべてのリード回路の面倒を見るのに必要な、ストローブ回路２２３のリード部２２３ｂは、たった１つしか必要としない。ストローブ回路２２３のリード部２２３ｂは、初期化・有効化回路６４、トグル回路６５、データ比較回路８０、および、線２２を介して制御装置１０に接続されたストローブ駆動回路６６を備えている。ここでも、ポインタ回路６０は、２個の入力を有する。第１の入力は、システム・クロック１４が駆動しているデータ遅延位相調整クロック２６が出力するＤＤＬクロック６７である。第２の入力は、制御装置１０が出力する外部アドレス供給１６である。ＤＤＬクロックは、初期化・有効化回路６４、トグル回路６５、およびデータ比較回路８０にも接続されている。線１６上の外部アドレス供給Ａｏは、制御装置１０が供給するものであり、記憶アレイ２１から読み出すべきデータ・ワードの第１のビットを選択するのに使う。
【０１０２】
図１１は、図１０に示したリード回路が出力するデータを制御論理回路１２に転送するのに使う従来技術の制御装置回路の部分のブロック図である。制御装置１０のこの部分は、図１１に示すように、図１０のリード回路の数と等しい複数の同一の回路２１８ａ、２１８ｂを備えている。図１１は、本発明の改良された制御装置リード転送回路２１８ａ、２１８ｂを、新しく高速のＤＤＲ ＤＲＡＭを用いたシステムと共に使うように設計された、改良されたストローブ回路２２３の部分２２３ａと共に示すブロック図である。ここで、本発明は古くて遅いＤＤＲ ＤＲＡＭをも扱うことができる、という点を理解すべきである。
【０１０３】
本発明の以下の説明では、制御装置リード転送回路ブロック２１８のすべての回路は互いに同一であると共に、図６に示したものと実質的に同一である、という点に留意されたい。したがって、リード転送回路２１８ａはリード転送回路２１８ｂと同一であるから、リード転送回路２１８ａしか詳細には説明しない。図１１に示したリード転送回路の回路要素のうち、図６に示したライト回路で使用した回路要素と同一のものは、図６で使用したのと同じ符号によって識別する。
【０１０４】
リード転送回路２１８ａは、データ・バス１７の複数のデータ線のうちの１本に接続されたデータ受信器３０を備えており、データ・バッファ回路１３１と多重ラッチ回路３３を通じて記憶アレイ２１に接続されている。リード転送回路２１８ａのデータ・バッファ回路１３１は、ワン・ショット回路１４２ａを介してストローブ生成器１４９にも接続されている。同様に、リード転送回路２１８ｂも、ワン・ショット回路１４２ｂを介してストローブ生成器１４９に接続されている。ストローブ回路２２３の部分２２３ａは、ストローブ信号線２２を介して制御装置１０に接続された受信器１４０、ストローブ・バッファ回路１４１を備えている。ストローブ・バッファ回路１４１の出力は、遅延回路１３２とワン・ショット回路１４３を介してストローブ生成器１４９に接続されている。ストローブ生成器１４９の出力は、図６に示したのと同じ方法で、多重ラッチ回路３３に接続されている。
【０１０５】
図１１に示すストローブ生成器１４９は、図８に示したものと同一であり、同一の方法で動作するように設計されている。
【０１０６】
ここで、リード転送回路が３個以上ある場合、各リード転送回路はそれぞれのワン・ショット回路を通じてストローブ生成器１４９に接続する、という点を理解すべきである。すなわち、リード転送回路が１６個あっても、各リード転送回路は、それぞれのワン・ショット回路を通じてストローブ生成器１４９に接続する。
【０１０７】
当業者が容易に理解できるように、図１１に示す回路は、図１０に示したリード回路からデータを転送する点において、図６に示した回路と実質的に同一の方法で動作する。したがって、制御論理回路１２の動作は、これ以上説明しない。
【０１０８】
次に、特に図１２を参照するが、図１０も引き続き参照して、記憶アレイ２１からデータを読み出すのに本発明が使用するプロトコルを簡明に説明する。
【０１０９】
記憶アレイ２１から読み出すべきデータ・ストリームは、以前に記憶アレイ２１に書き込んだプリアンブルと４個のデータ・ワード（ＷＯＲＤ１、ＷＯＲＤ２、ＷＯＲＤ３、ＷＯＲＤ４）から成るものと仮定する。
【０１１０】
始めに、システム・クロックＣＫとデータ遅延クロックＤＤＬの双方が、図１２に示すように走っている。パルス１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅから分かるように、ＤＤＬクロックは、システム・クロック１４の２倍の速度で走っている。記憶アレイ２１からデータを読み出す場合、ＤＤＬパルス１７４ｂを受信するのと同時にストローブＤＱＳを負に駆動してプリアンブル・モードにする。ＤＤＬパルス１７４ｂは、マルチプレクサ６１、データ駆動回路６３、トグル回路６５、初期化・有効化回路６４も駆動すると共に、制御装置１０が線１６を介して送ってくる外部アドレス供給信号Ａｏと一緒にポインタ回路６０を駆動してプリアンブル・ワード（ＷＯＲＤ０）の第１のビットを選択して、データ・アイ１８０の間に記憶アレイ２１からプリアンブル・ワード（ＷＯＲＤ０）を読み出す。同時に、リード回路１１９ｂが、プリアンブル・ワードの第２のビットを同様にして転送する（読み出す）。プリアンブル・ワード（ＷＯＲＤ０）を成すすべてのビットは、比較回路８０に送られ、そこで保持される。
【０１１１】
プリアンブル・ワードの第１のビットは、データ・アイ１８０の間にリード回路２１９ａのマルチプレクサ６１を通じてリード・データ駆動回路６３に転送され、そこから制御装置１０に送られる。
【０１１２】
トグル回路６５は、初期化・有効化回路６４によって初期化されているので、ＤＤＬクロック・パルスによって切り替えられて、「１」と「０」の繰り返しを生成する。この「１」と「０」の繰り返しは、ストローブ駆動回路６６に供給されて、第１のリード・データ・ワード（ＷＯＲＤ１）を制御装置１０に転送する状態にそれをセットする。
【０１１３】
次のＤＤＬパルス１７４ｃが始まると、データ・アイ１８１の間に記憶アレイ２１からデータ・ワードＷＯＲＤ１が読み出される。上述したように、このデータ・ワードＷＯＲＤ１を成すすべてのビットも、比較回路８０に送られ、そこでプリアンブル・ワードと比較される。第１のデータ・ワード（ＷＯＲＤ１）はプリアンブル・ワードとは異なるから、比較回路８０は、トグル回路６５をそのままの状態に維持してトグル回路６５がグローバル・ストローブＤＱＳを駆動していようにする。その結果、グローバル・ストローブＤＱＳは負に維持されたまま、今度はデータ・アイ１８２の間に記憶アレイ２１から第２のデータ・ワード（ＷＯＲＤ２）を読み出す。
【０１１４】
第１のデータ・ワード（ＷＯＲＤ１）が読み出されたので、第１のデータ・ワード（ＷＯＲＤ１）とは異なる、データ・ストリーム中の第２のデータ・ワード（ＷＯＲＤ２）を、ストローブＤＱＳを負の状態に維持したままデータ・アイ１８２の間に記憶アレイ２１から読み出すことができる。その後、第３のデータ・ワード（ＷＯＲＤ３）は先行する第２のデータ・ワード（ＷＯＲＤ２）と同一であるから、ストローブＤＱＳを正に駆動してデータ・アイ１８３の間に第３のデータ・ワード（ＷＯＲＤ３）を読み出すことができるようにする必要がある。
【０１１５】
本発明によれば、データ・ワード中の変化すなわち状態遷移に基づいてデータ・ビットが自己ラッチされるようにすることにより、ストローブとデータ・ワードとの位置合わせにおけるタイミングが緩和される。この結果、ストローブは、データに状態遷移がない場合にしか必要としない。また、実効データ・アイを極めて大きくとることができる（例えばＷＯＲＤ２のデータ・アイ１８２とＷＯＲＤ３のデータ・アイ１８３を１つのデータ・アイとみなすことができる）。これにより、高速のデータ転送速度と、それに対応して小さなデータ・アイを使用することが可能になる。
【０１１６】
以上で、本発明の好適な実施形態の説明を終える。ここで述べた本発明の範囲の内で上述した構成を変更することができるから、上述した説明に含まれる、または添付図面に示されているすべての事項は、説明を目的としたものとして解釈すべきであり、限定を意味するように解釈すべきではない。したがって、他の置換や変更は特許請求の範囲に開示した本発明の本旨と範囲の内のものである、ということは、当業者にとって明らかである。
【０１１７】
まとめとして以下の事項を開示する。
（１）複数のダブル・データ・レートＤＲＡＭを搭載し、制御装置、制御論理回路、システム・クロック、記憶アレイを含む記憶装置、内部クロック、データ遅延クロック、ストローブ回路、前記記憶アレイにデータを書き込む複数のライト回路、前記記憶アレイからデータを読み出す複数のリード回路、および、ライト・ストローブ回路を備えたコンピュータであって、
前記ライト回路は、各々、データ受信回路、ライト・バッファ回路、および、第１のバスを介して前記制御装置に接続された遅延回路を備え、前記制御装置からデータを受け取り、多重ラッチ回路を通じて前記記憶アレイに前記データを書き込み、
前記ライト・ストローブ回路は、複数の入力を有するストローブ生成器を備え、前記入力は各々複数のワン・ショット回路のうちの１つに接続されており、前記複数のワン・ショット回路のうちの第１のものはストローブ受信器に接続されており、残りの複数のワン・ショット回路は各々前記ライト回路のうちの１つのライト・バッファに接続されており、
前記ストローブ生成器はさらに前記多重ラッチ回路に接続された複数の出力を備えている
コンピュータ。
（２）前記多重ラッチ回路が直列に接続された複数のデータ・ビット・ラッチを有する第１および第２の並列経路を備えている、
上記（１）に記載のコンピュータ。
（３）前記ストローブ生成器が、
自身に接続されたすべてのワン・ショット回路の出力を組み合わせ、受信したすべての個別パルスの状態に基づいて単一の出力パルスを生成し、
この単一のパルスを、前記第１の並列経路の１対のデータ・ビット・ラッチ、および、前記第２の並列経路のデータ・ビット・ラッチに送る、
上記（２）に記載のコンピュータ。
（４）前記ストローブ生成器が、
ＯＲ回路の第１の入力に接続された共通の出力を有する１対の交差接続されたＮＯＲ回路から成るストローブ生成ラッチ
を備え、
前記ＯＲ回路は余分の入力を備えており、この余分の入力は前記複数のワン・ショット回路のうちの１つに接続されており、
前記ＯＲ回路はさらにトグル回路および１対２デマルチプレクサに接続された出力を備えている、
上記（１）に記載のコンピュータ。
（５）前記ストローブ生成ラッチが
第１および第２の交差接続されたＮＯＲ回路
を備え、
第１のＮＯＲ回路は、第１および第２の入力ならびに１つの出力を有する２入力ＮＯＲであって、第１の入力はストローブ駆動のワン・ショット回路に接続されており、第２の入力は第２のＮＯＲ回路の出力に接続されており、前記出力は第２のＮＯＲ回路の第１の入力に接続されており、
前記第２のＮＯＲ回路は、前記第１の入力の他に自身に接続されているワン・ショット回路の数に等しい複数個の余分の入力および１つの出力を備えており、前記複数個の余分の入力は各々ワン・ショット回路のそれぞれの出力に接続されており、前記出力は前記第１のＮＯＲ回路の前記第２の入力およびＯＲ回路の入力に接続されている、
上記（３）に記載のコンピュータ。
（６）前記リード回路が、各々、記憶アレイから読み出すべきデータを選択するポインタ回路、マルチプレクサ、読み出したデータを前記第１のバスを介して前記制御装置に配送するリード・データ駆動回路、初期化・有効化回路を備えたリード・ストローブ回路、トグル回路、データ比較回路、および、前記制御装置に接続された駆動回路を備えている、
上記（１）に記載のコンピュータ。
（７）前記ポインタ回路は１対の入力を有し、第１の入力はデータ遅延クロックに接続されており、第２の入力は前記制御装置が出力する外部アドレス供給に接続されており、
前記データ遅延回路は前記初期化・有効化回路、前記トグル回路、および前記データ比較回路に接続されており、
前記外部アドレス供給は前記記憶アレイから読み出すべきデータ・ワードの第１のビットを選択するように前記制御装置が供給する、
上記（６）に記載のコンピュータ。
（８）
前記制御装置はデータ転送回路を複数組備えており、
データ転送回路の第１の組は、１組の制御論理回路から第１のストローブ回路に接続された前記ライト回路にデータを転送し、
データ転送回路の第２の組は、前記リード回路から第２のストローブ回路に接続された前記組の制御論理回路にデータを転送し、
データ転送回路の前記第１の組の各データ転送回路は、
前記ライト回路に書き込むべきデータを受信する論理回路を駆動するように設計されたポインタ回路と、
前記組の制御論理回路に接続されたマルチプレクサと、
前記マルチプレクサに接続されると共に前記第１のバスを介して前記ライト回路に接続された第１のデータ駆動回路と
を備え、
前記組の制御論理回路に接続された前記第１のストローブ回路は、
初期化・有効化回路、トグル回路、および、第２のバスを介してライト回路に接続された第１のストローブ駆動回路と、
前記ストローブに接続されたデータ遅延クロック、前記マルチプレクサ、前記第１の駆動回路、および、前記ポインタ回路と
を備え、
データ転送回路の前記第２の組の各データ転送回路は、
バッファ回路を通じて接続された第１のデータ・バス、および、前記制御装置に接続された複数の個々のラッチを備えた多重ラッチ回路
を備え、
ストローブ回路は第２のストローブ信号線を介して前記リード回路に接続されたストローブ受信器を備え、
前記第２のストローブ信号線は、さらにストローブ・バッファ回路、遅延回路、および、自身に導入されるすべてのストローブ信号の先行エッジすなわち立ち上がりエッジと後行エッジすなわち立ち下がりエッジの双方を検出するように設計されたワン・ショット回路を通じて、ストローブ生成器、前記多重ラッチ回路の様々なラッチに接続されており、
前記多重ラッチ回路は、第１、第２、第３、第４、第５の個別のデータ・ビット・ラッチを備え、これらのデータ・ビット・ラッチは各々第１および第２の入力と単一の出力を有し、前記記憶アレイへのデータの転送の間のすべての不一致やエラーをならすように内部接続されている、
上記（１）に記載のコンピュータ。
（９）前記第１、第２、第３のラッチは第１の経路に直列に配置されており、前記第４、第５のラッチは前記第１の経路と平行な第２の経路に直列に配置されており、
前記第１および第４のラッチは前記第１のバスを介して共通の出力に接続された第１の入力を有し、前記第１のラッチは前記ストローブ生成器の第１の出力に接続された第２の入力を有し、
前記第２および第４のラッチは前記ストローブ生成器の第２の出力に共通接続された第２の入力を有し、
前記第３および第５のラッチは前記内部クロックに共通接続された第２の入力を有する、
上記（８）に記載のコンピュータ。
（１０）複数のＤＲＡＭを搭載し、システム・クロック、ストローブ生成器を内蔵するストローブ回路を備えた制御装置、複数のリード転送回路、複数のライト転送回路、記憶アレイを含む記憶装置、内部クロック、データ遅延クロック、データ・バスを介して前記記憶アレイにデータを書き込む複数のライト回路、および、前記データ・バスを介して前記記憶アレイからデータを読み出す複数のリード回路を備え、前記リード回路および前記ライト回路が前記ストローブ回路に接続されているコンピュータを操作する方法であって、
前記データ・バスにプリアンブル・パルスを供給して前記データ・バスを、選択した電圧レベルに設定したのち、プリアンブル・データ・ワードを供給するステップと、
前記ストローブ生成器で前記記憶アレイに書き込む第１のデータ・ワードのデータ・ビットと前記プリアンブル・データ・ワードのデータ・ビットとを比較し、前記記憶アレイに書き込む第１のデータ・ワードのデータ・ビットと前記プリアンブル・データ・ワードのデータ・ビットとの間に差異が発見された場合に前記ストローブ生成器で入来するデータ・ワードをラッチするローカル・ラッチ・ストローブを生成し、前記記憶アレイに書き込む第１のデータ・ワードのデータ・ビットと前記プリアンブル・データ・ワードのデータ・ビットとの間に差異が発見さなかった場合に前記データ・バスの状態を維持するステップと、
前記ストローブ生成器で前記記憶アレイに書き込む引き続くデータ・ワードのデータ・ビットと前記記憶アレイに直前に先行して書き込んだデータ・ワードのデータ・ビットとを比較し、前記ストローブ生成器で前記記憶アレイに書き込む引き続くデータ・ワードのデータ・ビットと前記記憶アレイに直前に先行して書き込んだデータ・ワードのデータ・ビットとの間に差異が発見された場合に前記ストローブ生成器で入来するデータ・ワードをラッチするローカル・ラッチ・ストローブを生成し、前記ストローブ生成器で前記記憶アレイに書き込む引き続くデータ・ワードのデータ・ビットと前記記憶アレイに直前に先行して書き込んだデータ・ワードのデータ・ビットとの間に差異が発見されなかった場合に前記データ・バスの状態を維持するステップと、
前記記憶アレイから読み出す第１のデータ・ワードのデータ・ビットと直前に読み出したデータ・ワードのデータ・ビットとの間に差異が存在しない場合、または、前記記憶アレイに書き込むデータ・ワードのデータ・ビットと直前に書き込んだデータ・ワードのデータ・ビットとの間に差異が存在しない場合にだけ前記ストローブ生成器でグローバル・ストローブ・パルスを生成することにより、データ転送速度を速めるステップと
を備えた方法。
【図面の簡単な説明】
【図１】 リード回路とライト回路を用いたコンピュータのブロック図である。
【図２】 現在使われている従来技術のＤＤＲライト回路を組み込んだコンピュータのブロック図である。
【図３】 図２の回路を使ってコンピュータのメモリ・バンクにデータを書き込む時の様々なクロックとデータ・パルスを示す図である。
【図４】 現在使われている従来技術のＤＤＲリード回路のブロック図である。
【図５】 図４の回路を使ってコンピュータのメモリ・バンクからデータを読み出す時の様々なクロックとデータ・パルスを示す図である。
【図６】 本発明のＤＤＲライト回路のブロック図である。
【図７】 制御装置から図６のライト回路にデータを転送するのに使う、本発明の制御回路のブロック図である。
【図８】 図６に示すストローブ生成器のブロック図である。
【図９】 図６のライト回路を使ってコンピュータのメモリ・バンクにデータを書き込む時の様々なクロックとデータ・パルスを示す図である。
【図１０】 本発明のＤＤＲリード回路のブロック図である。
【図１１】 図１０のリード回路からコンピュータにデータを転送するのに使う、本発明の制御回路のブロック図である。
【図１２】 図１０のリード回路を使ってコンピュータのメモリ・バンクからデータを読み出す時の様々なクロックとデータ・パルスを示す図である。
【符号の説明】
１０…制御装置、１１…メモリ、１４…システム・クロック、１７…バス、１８…ライト・ブロック、１８ａ…ライト回路、１８ｂ…ライト回路、１９…リード・ブロック、２１…記憶アレイ、２２…ストローブ信号線、２３…ストローブ回路、２３ａ…ライト部、２３ｂ…リード部、２４…線、２５…バス、２６…データ遅延位相調整ブロック、２７…内部クロック、２８…バス、２９…線、３０…データ受信器、３１…ライト・バッファ回路、３２…遅延回路、３３…多重ラッチ回路、３４…データ・ビット・ラッチ、３５…データ・ビット・ラッチ、３６…データ・ビット・ラッチ、３７…データ・ビット・ラッチ、３８…データ・ビット・ラッチ、４０…ストローブ受信器、４１…ストローブ・バッファ回路、４２…ワン・ショット回路、４４…出力線、４５…出力線、４６…パルス、４７…パルス、４８…パルス、４９…パルス、５５…データ・アイ、５６…データ・アイ、５７…データ・アイ、５８…データ・アイ、６０…ポインタ回路、６１…マルチプレクサ回路、６３…リード・データ駆動回路、６４…初期化・有効化回路、６５…トグル回路、６６…ストローブ駆動回路、６９ａ…パルス、６９ｂ…パルス、６９ｃ…パルス、６９ｄ…パルス、７０ａ…パルス、７０ｂ…パルス、７０ｃ…パルス、７０ｄ…パルス、７０ｅ…パルス、８０…データ比較回路、１１８…ライト回路ブロック、１１８ａ…ライト回路、１１８ｂ…ライト回路、１１９…制御装置転送回路、１１９ａ…データ・ビット選択・転送回路、１１９ｂ…データ・ビット選択・転送回路、１２３…ストローブ回路、１２３ａ…ライト部、１３１…データ・バッファ回路、１４０…ストローブ受信器、１４１…ストローブ・バッファ回路、１４２ａ…ワン・ショット回路、１４２ｂ…ワン・ショット回路、１４３…ワン・ショット回路、１４９…ストローブ生成器、１５０…ラッチ、１５１…ＮＯＲ回路、１５１ｃ…出力、１５２…ＮＯＲ回路、１５２ａ…入力、１５２ｂ…入力、１５４…ＯＲ回路、１５６…パルス、１５７…パルス、１５８…パルス、１５９…パルス、１６１…トグル回路、１６２…１対２デマルチプレクサ、２１１…制御論理、２１８ａ…リード転送回路、２１８ｂ…リード転送回路、２１９ａ…リード回路、２１９ｂ…リード回路、２２３…ストローブ回路、２２３ｂ…リード部。
【発明の属する技術分野】
本発明は、一般にコンピュータに関し、特にデータ・ストローブ・プロトコルを使用してコンピュータの主記憶装置と制御装置との間でデータを転送するコンピュータの主記憶装置に関する。
【０００２】
【従来の技術】
コンピュータの主記憶装置（メインメモリ）は、データ格納用のＤＲＡＭ（Dynamic Random Access Memory）など多くの個別のメモリから構成されている。このようなコンピュータでは、通常、適切なクロック方式に従って個別のＤＲＡＭと制御装置（コントローラ）との間でデータをやり取りする。例えば、ＤＲＡＭと制御装置との間のデータのやり取り、すなわち読み書きには、通常、制御装置から少なくとも１つの選択したＤＲＡＭに送るデータ信号を生成するステップと、制御装置から選択したＤＲＡＭにデータを書き込む、または、選択したＤＲＡＭからデータを読み出して制御装置に返すステップとが含まれている。
【０００３】
今日の改良されたＤＲＡＭは、業界でＤＤＲデバイスと呼ばれているダブル・データ・レート（Double Data Rate）ＤＲＡＭ級のものである。
【０００４】
これらダブル・データ・レートＤＲＡＭでは、データとストローブのプロトコルを使って、メモリと制御装置との間におけるデータ転送を行なう。コンピュータのメモリに対してデータ・ワードを転送すなわち読み書きしうる期間は、メモリ・システム・クロックの１サイクルの１／２に等しい。ＤＤＲデバイスからデータを読み出すとき、ＤＤＲデバイスは、データ・バスとストローブを同時に駆動する。制御装置はストローブを使って読み出しが完了するまで入来するデータをラッチしているので、すべてのデータが読み出されるまで、ＤＤＲデバイスからデータを読み出すごとにストローブを切り替える必要がある。ストローブは、エッジで位置合わせされている。すなわち、ストローブは、データと同期して状態遷移する。したがって、データを受け取っている制御装置は、ストローブを使って入来するデータ・ワードをラッチするために、ストローブの位相をシフトさせる必要がある。
【０００５】
ＤＤＲデバイスにデータを書き込むとき、制御装置は、データに対してストローブを中央に配置してデータ・バスを駆動する。すなわち、ストローブは、データ有効期間の中央で状態遷移する。制御装置は、データを受け取っているＤＤＲデバイスにデータを送るごとにストローブを切り替える。したがって、ＤＤＲデバイスは、入来するデータ・ワードをラッチするためにしかストローブを使う必要がない（すなわちＤＤＲデバイスがストローブを使うのは、入来するデータ・ワードをラッチするときだけである）。
【０００６】
データを読み出している制御装置、または、データを書き込んでいるＤＤＲデバイスにおいてすべてのデータ入力が有効である期間は、「データ・アイ（data eye）」と呼ばれている。コンピュータのメモリ・クロック周波数が増大し続けるのにつれて、このデータ・アイ期間はますます短くなり、ストローブとデータ・アイとの間の関係はますます窮屈になってきている。この結果、出力を同時にスイッチングすることに起因する時間の変動、基準電圧のノイズ、経路長と伝搬遅延の不整合、クロストークなどの影響により、これら独立の信号すなわちストローブとデータ・アイを位置合わせするのがますます困難になってきている。
【０００７】
以上のように、ＤＤＲデバイスの現在のプロトコルは、リード／ライト・データの転送ごとにストローブを切り替えるものであり、ストローブとデータ転送の回数に制約を設けるものである。周波数が高くなるのにつれて、ストローブとデータに対するこれらの制約は非常に厳しくなるので、すぐに限界に到達し、ＤＤＲデバイスに対してもはやデータを読み書きすることができなくなる。
【０００８】
したがって、現在使われているプロトコルには、データ・アイを使ってストローブを位置合わせする点に問題がある。データ転送速度が増大し続けるのにつれて、この位置合わせの問題は、ますます厳しくなる。それ故、この問題によって、ＤＤＲデバイスは、その潜在能力を十分に活用することができない状態にある。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、データの状態遷移がない場合を除いて読み書き用のストローブとデータ・アイの関係を必要なくすることである。
【００１０】
本発明の別の目的は、データが変化している場合にストローブとデータ・アイとの位置合わせの必要をなくして、データ・アイをより小さくすると共に、コンピュータのデータ転送速度をより早くすることである。
【００１１】
【課題を解決するための手段】
本発明によれば、読み書き用のストローブとデータ・アイとの関係を緩和することができるので、潜在能力を完全に引き出した形でＤＤＲデバイスを使うことが可能になる。したがって、本発明によれば、より高い周波数のメモリ・クロックを使うことができるので、データ・アイを小さくすることができると共に、データ転送速度を速くすることができる。
【００１２】
本発明によれば、ストローブとデータ・アイとを位置合わせするのに必要なタイミング要件を緩和させることにより、ＤＤＲデバイスをその潜在能力一杯に使うことが可能になる。本発明では、データ・ワードに状態遷移がある場合にデータを自己ラッチさせることにより、このことを実現している。データ・ワードとは、単一のクロック・エッジでＤＤＲデバイスに対してやり取り（読み書き）するすべてのデータ・ビットのまとまりのことである。状態遷移とは、データ・ワードのビットの変化、例えば「１」から「０」へ（またはこの逆）の変化のことである。この自己ラッチ手順は、データ・ワードに変化がない場合にしかストローブを必要としない、ということを意味している。
【００１３】
このように、本発明によれば、従来技術のプロトコルで見い出されていたストローブとデータ・アイとの位置合わせ問題を緩和させることができるので、より小さなデータ・アイを使うことが可能になる結果、データ転送速度を速めることができる。
【００１４】
本発明では、メモリ制御装置のライト回路とリード回路の他に、従来技術のＤＤＲデバイスのライト回路とリード回路を変更することにより、これらの好適な結果を実現している。具体的には、従来技術のＤＤＲデバイスのライト回路と制御装置のリード回路を、ストローブ生成器を付加し、ストローブとデータ入力の双方にこのストローブ生成器を接続することにより変更している。また、ＤＤＲデバイスのリード回路と制御装置のライト回路を、出力ラッチとチップ駆動回路を初期化・有効化回路を使って制御するデータ比較回路を備えるように変更している。これらの変更によって、本発明では、データの状態遷移に基づいてデータを自己ラッチさせることができると共に、データの状態遷移がない場合を除いてストローブを使う必要がなくなる。
【００１５】
【発明の実施の形態】
図１は、典型的なコンピュータのブロック図である。制御装置１０には、制御論理ブロック１２が接続されている。制御装置１０は、複数線のバス１７、２２を介してメモリ１１に接続されている。制御装置１０には、システム・クロック１４も線２９を介して接続されている。メモリ１１は、ライト・ブロック１８、リード・ブロック１９、ストローブ回路２３、データ遅延位相調整ブロック２６、記憶アレイ２１、および内部クロック２７から成る。記憶アレイ２１は、ＤＤＲ ＤＲＡＭなどの記憶デバイスを複数個備えている。
【００１６】
特に、制御装置１０は、複数の双方向データ・バス１７によって複数のライト回路を備えたライト・ブロック１８に接続されていると共に、複数のリード回路を備えたリード・ブロック１９に接続されている。
【００１７】
各ライト・ブロック１８のライト回路と各リード・ブロック１９のリード回路は、各々さらに、複数の双方向バス２０のそれぞれの線を介して記憶アレイ２１に接続されている。リード・ブロック１９のリード回路は、さらに、制御装置１０が出力する外部アドレス制御信号を配送する単線の一方向バス１６を介して制御装置１０に接続されている。
【００１８】
ライト・ブロック１８とリード・ブロック１９には複数のライト回路とリード回路があるけれども、複数線バス２５を介してライト・ブロック１８の複数のライト回路の各々に接続し、線２４を介してリード・ブロック１９の複数のリード回路の各々に接続しているストローブ回路２３は、１個しか必要としない。ストローブ回路２３は、さらに、システム・クロック１４が駆動しているデータ遅延調整クロック（ＤＤＬ）２６に接続されている。システム・クロック１４は、単線バス２８を介してライト・ブロック１８の各ライト回路に接続されている内部クロック２７も駆動している。
【００１９】
無論、コンピュータは他の多くの回路（図示せず）を備えていることは周知である。しかし、このようなコンピュータの一般的な回路、動作方法、使用方法は当技術分野で周知であるので、このようなコンピュータの動作に必要な機能、動作、回路であっても、本発明の核心に関連しないものをこれ以上示して説明する必要はないと考える。
【００２０】
次に、図２と図３を参照して、従来技術の記憶アレイ２１への公知の回路とプロトコルを使った情報の書き込みを説明する。
【００２１】
コンピュータは、通常、ライト・ブロック１８に複数の（普通は１６個の）ライト回路を、リード・ブロック１９に複数の（やはり普通は１６個の）リード回路を備えている。しかし、本発明の説明を簡単にするために、ライト・ブロック１８は２個のライト回路しか備えておらず、リード・ブロック１９は２個のリード回路しか備えていないものと仮定する。
【００２２】
また、ストローブ回路２３の第１の部分はライト回路と相互作用し、第２の部分はリード回路と相互作用するので、ストローブ回路２３は、ライト部２３ａとリード部ｂを有するものとして説明する。
【００２３】
したがって、図２には、ストローブ回路２３のライト部２３ｂに接続された２個のライト回路１８ａ、１８ｂしか示してない。しかし、任意の１個のライト回路の動作は任意の他のライト回路の動作と同一であるから、詳細なブロックの形ではライト回路１８ａしか示さず、下ではその動作しか詳細には説明しない。
【００２４】
図２に示すように、ライト回路１８ａは、データ・バス１７中の複数のデータ線のうちの個別の１本を介して制御装置１０に接続されたデータ受信器３０を備えている。このデータ受信器３０は、ライト・バッファ回路３１、遅延回路３２、多重ラッチ回路３３を通じて記憶アレイ２１にも接続されている。
【００２５】
ストローブ回路２３のライト部２３ｂは、ストローブ信号線２２を介して制御装置１０に接続されたストローブ受信器４０を備えている。ストローブ受信器４０は、さらに、ストローブ・バッファ回路４１を通じてワン・ショット回路４２に接続されている。ワン・ショット回路４２は、ストローブ信号線２２に現れるすべてのストローブ信号の先行エッジ（すなわち立ち上がりエッジ）と後行エッジ（立ち下がりエッジ）の双方を検出するように設計されている。このことは、後述するように、ワン・ショット回路４２は２つの出力線４４、４５を備え、その各々が多重ラッチ回路３３の様々な個別のラッチにそれぞれ接続されている必要がある、ということを意味する。
【００２６】
多重ラッチ回路３３は、複数の個々のデータ・ビット・ラッチ３４、３５、３６、３７、３８から成る。これらのデータ・ビット・ラッチ３４、３５、３６、３７、３８は、各々、第１および第２の入力端子と単一の出力端子を備え、当技術分野で公知のように、制御装置１０から記憶アレイ２１へのデータ転送によって（あるいはデータ転送の間に）生じる不一致（あるいは誤り）を均等にするように相互接続されている。
【００２７】
ラッチ３４と３５は、各々、遅延回路３２の出力端子に共通接続された第１の入力端子を備えている。ラッチ３４は、ストローブ信号の先行エッジに起因するワン・ショット回路４２の出力を運ぶ線４４に接続された第２の入力端子を備えている。ラッチ３４の出力端子は、ラッチ３６の第１の入力端子に接続されている。ラッチ３５と３６は、ワン・ショット回路４２から導出された線４５に共通接続された第２の入力端子を備えている。この線４５は、ストローブ信号の後行エッジに起因するワン・ショット回路４２の出力を運んでいる。したがって、ラッチ３５と３６の双方は、ストローブ信号の後行エッジに応答する。ラッチ３５の出力端子はラッチ３８の入力端子に接続されており、ラッチ３６の出力端子はラッチ３７の入力端子に接続されている。
【００２８】
ラッチ３７と３８の第１の入力端子は、内部クロック回路２７の出力端子に共通接続されている。ラッチ３７と３８の出力は、共に、バス２０を介して記憶アレイ２１に供給されている。
【００２９】
次に、特に図３を参照するが、図２も引き続き参照して、記憶アレイ２１にデータを書き込むときに使う従来技術のプロトコルによる書き込み手順を簡潔に説明する。
【００３０】
始めに、システム・クロック１４が走っており、交番周期クロック信号ＣＫを供給している。同時に、システム・クロック１４が駆動する内部クロック２７も走っており、ラッチ３７と３８の第２の入力端子に供給される信号ＩＮＴを供給している。この内部クロック信号ＩＮＴは、複数の正のパルス４６、４７、４８、４９から成る。これらのパルス４６、４７、４８、４９は、各々、交番システム・クロック信号ＣＫの第１のの半分すなわち正の半分の各々と同期している。
【００３１】
上述したように、記憶アレイ２１がＤＤＲデバイスから成る場合、読み書きプロトコルは、記憶アレイ２１からデータを転送する（読み出し動作）または記憶アレイ２１にデータを転送する（書き込み動作）のにデータ信号とストローブ信号を必要とする。ここで、４個のデータ・ワード（ＷＯＲＤ１、ＷＯＲＤ２、ＷＯＲＤ３、ＷＯＲＤ４）から成るデータ・ストリームを記憶アレイ２１に書き込むものと仮定する。さらに、各データ・ワードは２個のデータ・ビットから成り、ＷＯＲＤ２とＷＯＲＤ３は互いに同一である、と仮定する。さらに、これらのデータ・ワードは、各々、各データ・アイ５５、５６、５７、５８の間に転送するものと仮定する。
【００３２】
図２の回路を使って記憶アレイ２１に書き込む場合、制御装置１０は、ストローブ回路２３の出力ＤＱＳ（通常は中性）をプリアンブル状態（すなわち負の状態）にすることにより、ストローブ回路２３のライト部２３ａを駆動する。制御装置１０は、データ・アイ５５の間に第１のデータ・ワードのすべてのビットをデータ・バス１７を介してライト・ブロック１８のすべてのライト回路に同時に転送する。このように、第１のデータ・ワードの第１のビットをライト回路１８ａに供給し、同時に、第１のデータ・ワードの第２のビットをライト回路１８ｂに供給する。ここで、データ・ワードが２を超える数のビットを含んでいる場合、メモリ・ブロックは、データ・ワードのビット数に等しい数のライト回路を備える必要がある、という点を理解すべきである。このような場合、データ・ワードの第３のビットは第３のライト回路に送り、データ・ワードの第４のビットは第４のライト回路に送り、・・・、データ・ワードの最後の（Ｎ番目の）ビットは最後の（Ｎ番目の）ライト回路に送ることになる。
【００３３】
各ライト回路では、制御装置１０が出力する各データ・ビットは、データ受信器３０、バッファ回路３１、遅延回路３２を通過したのち、多重ラッチ回路３３が受け取る。
【００３４】
同時に、第１のデータ・ワード（ＷＯＲＤ１）の各データ・ビットを各ライト回路１８ａ、１８ｂに送るので、制御装置１０は、データ・アイ５５の中央でストローブ線２２を駆動してクロック・サイクルの１／２の間だけ正にする。このことは、図３にストローブ・パルス５０として示してある。
【００３５】
したがって、ストローブ・パルス５０は、データ・アイ５５の中央に位置する先行エッジ５０ａとデータ・アイ５６の中央に位置する後行エッジ５０ｂを備えている。ストローブ・パルス５０はこのように配置されているので、詳細は後述するが、各データ・ワードを転送している間に多重ラッチ回路３３のラッチ３４、３５、３６、３７、３８を様々に切り替えることができる。
【００３６】
上述したように、第２のデータ・ワード（ＷＯＲＤ２）は第１のデータ・ワード（ＷＯＲＤ１）とは異なるので、ここでも状態遷移があるから、上述したサイクルを繰り返す。
【００３７】
このように、記憶アレイ２１に多くのデータ・ワードのデータ・ストリームを書き込む。そして、図４と図５と共に後述する回路を使って記憶アレイ２１から多くのデータ・ワードのデータ・ストリームを読み出すことができる。
【００３８】
図４は、コンピュータのメモリ・バンクに格納されているデータを読み出し、その読み出したデータをコンピュータに転送するのに必要な従来技術によるＤＤＲ回路のブロック図である。
【００３９】
上述したように、リード回路ブロック１９は、図１に示したように、１６個の同一のリード回路１９ａ〜１９ｐから成る。
【００４０】
また、この図４に示すリード回路で使われている回路の構成要素の中には、図１と図２に示した回路要素と同一のものがあり、それらには、図１と図２で使用したのと同じ符号が付してある点に留意されたい。
【００４１】
このようなリード回路は、各々図４に示すように、マルチプレクサ６１とリード・データ駆動回路６３を通じて制御装置１０に記憶アレイ２１から読み出すべきデータを選択するように設計されたポインタ回路６０を備えている。図４には、１６個のリード回路すべての面倒を見ているストローブ回路２３のリード部２３ｂが示してある。リード部２３ｂは、初期化・有効化回路６４、トグル回路６５、ストローブ駆動回路６６から成る。ストローブ駆動回路６６は、線２２を介して制御装置１０に接続されている。ポインタ回路６０には、２つの入力がある。第１のものは、システム・クロックが駆動しているデータ遅延位相調整クロック２６が出力するＤＤＬクロック入力２７である。第２のものは、制御装置１０が出力する外部アドレス供給Ａｏである。ＤＤＬクロック入力２７は、線２４を介してストローブ回路２３のリード部２３ｂの初期化・有効化回路６４に接続されている。線１６上の外部アドレス供給Ａｏは、制御装置１０が供給するものであり、記憶アレイ２１から読み出すべきデータ・ワードの第１のビットを選択するのに使用する。同時に、ＤＤＬクロックは、初期化・有効化回路６４を駆動している。
【００４２】
初期化・有効化回路６４の出力は、トグル６５とストローブ駆動回路６６に供給される。図５には、パルス７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅとして示してある。トグル回路６５の出力は、「１」と「０」の繰り返しである。
【００４３】
ポインタ回路６０が記憶アレイ２１を駆動すると、そこから読み出される特定のデータＤＱＹの各ビットは、リード回路ブロック１９の個別リード回路の個別マルチプレクサを通じてリード・データ駆動回路６３に転送される。当該データは、リード・データ駆動回路６３から制御装置１０に送られる。トグル回路６５は、図５に示すように、ストローブ・パルスがデータ・ストリームＤＱＹの各バーストと位置合わせできるようにストローブ駆動回路６６を駆動する。
【００４４】
まとめると、従来技術のダブル・データ・レート（ＤＤＲ）ＳＤＲＡＭでは、記憶アレイ２１と制御装置１０との間でデータを転送するのにデータとストローブのプロトコルを使う。従来技術のダブル・データ・レート（ＤＤＲ）ＳＤＲＡＭに書き込む場合、制御装置１０は、データ・アイの中央に配置されたストローブ（ＤＱＳ）パルスを使ってデータ・バスを駆動し、データ・ワードを書き込むごとにストローブを切り替える。入来するデータ・ワードをラッチするには、ストローブ（ＤＱＳ）を使うだけでよい。これに対して、従来技術のダブル・データ・レート（ＤＤＲ）ＳＤＲＡＭから読み出す場合には、データ・バスとストローブを共に駆動する必要がある。したがって、リード・バーストが完了するまで、データ・ワードを読み出すごとにＤＤＬクロックによってエッジ位置合わせしたストローブを切り替える。
【００４５】
ここでも、リード回路の数に関係なく、リード回路ブロック１９のすべてのリード回路の面倒を見るのに、ストローブ回路２３のリード部２３ｂは１つしか必要としない、という点に留意すべきである。ストローブ回路２３のこのリード部２３ｂは、初期化・有効化回路６４、トグル回路６５、およびストローブ駆動回路６６から成る。ストローブ駆動回路６６は、線２２を介して制御装置１０に接続されている。
【００４６】
ポインタ回路６０は、２つの入力を有する。第１のものは、システム・クロック１４が駆動するデータ遅延位相調整クロック２６からの入力である。第２のものは、制御装置１０が供給する外部アドレス供給１６である。また、ＤＤＬクロックは、線２４を介して初期化・有効化回路６４、トグル回路６５、マルチプレクサ６１、およびリード・データ駆動回路６３にも接続されている。
【００４７】
次に、特に図５を参照するが、図４も引き続き参照して、記憶アレイ２１からデータを読み出すときに使う従来技術のプロトコルによる読み出し手順を簡潔に説明する。
【００４８】
記憶アレイ２１に以前に書き込んだ４個のデータ・ワード（ＷＯＲＤ１、ＷＯＲＤ２、ＷＯＲＤ３、ＷＯＲＤ４）から成るデータ・ストリームを記憶アレイ２１から読み出すものと仮定する。
【００４９】
始めに、システム・クロックＣＫとデータ遅延クロックＤＤＬの双方が図５に示すように走っている。パルス７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅから分かるように、ＤＤＬクロックは、システム・クロック１４の２倍の速度で走っている。記憶アレイ２１からデータを読み出すべきときには、ストローブＤＱＳを負に駆動してプリアンブル・モードにしたのち、ＤＤＬパルス７０ｃと協働して正に駆動する（パルス６９ａ）。同時に、ポインタ回路６０を駆動して記憶アレイ２１から読み出すべき第１のデータ・ワード（ＷＯＲＤ１）の第１のビットを選択する外部アドレス供給信号が、制御装置１０から線１６を介して送られる。次いで、ＤＤＬパルス７０ｃが、マルチプレクサ６１、リード・データ駆動回路６３、トグル回路６５、および初期化・有効化回路６４を駆動する。
【００５０】
ポインタ回路６０が記憶アレイ２１を駆動しているので、記憶アレイ２１から読み出すように特定されたデータ・ワード（ＷＯＲＤ１）の第１のビットは、データ・アイ７１の間にリード回路１９ａのマルチプレクサ６１を通じてリード・データ駆動回路６３に転送され、そこから制御装置１０に送られる。同様に、上記データ・ワード（ＷＯＲＤ１）の第２のビットは、リード回路１９ｂによって制御装置１０に転送される（読み出される）。
【００５１】
トグル回路６５は、初期化・有効化回路６４が初期化しているので、各ＤＤＬクロック・パルスによって「０」から「１」に切り替わって「１」と「０」の繰り返しを生成する。この「１」と「０」の繰り返しは、ストローブ駆動回路６６に供給される。これにより、ストローブ駆動回路６６は、読み出したデータ・ワードを制御装置１０に転送する状態に設定される。
【００５２】
いったん第１のデータ・ワード（ＷＯＲＤ１）を読み出したら、正のパルス６９ａを終了させて、ストローブＤＱＳを負に駆動する（パルス６９ｂ）。この結果、データ・アイ７２の間に記憶アレイ２１からデータ・ストリームの第２のデータ・ワード（ＷＯＲＤ２）を読み出すことができる。その後、第２のデータ・ワード（ＷＯＲＤ２）を読み出したのち、再びストローブ・パルスを正に駆動し（パルス６９ｃ）、データ・アイ７３の間に第３のデータ・ワード（ＷＯＲＤ３）を読み出す。このサイクルを続けて、データ・ストリーム中のすべてのデータ・ワードが読み出されるようにする。
【００５３】
トグル回路６５が出力する「０」と「１」の繰り返し列がストローブ駆動回路６６を駆動して、必要なときに正と負の繰り返しパルス６９ａ、６９ｂ、６９ｃ、６９ｄを生成する。
【００５４】
まとめると、図２、図３、図４、図５に示した従来技術の回路では、データとストローブのプロトコルを使って、記憶アレイ２１と制御装置１０との間でデータ・ワードを転送すなわち読み書きする。従来技術のプロトコルを使って書き込む場合、制御装置１０は、データ・アイの中央に配置されたストローブ（ＤＱＳ）パルス５０を使ってデータ・バス１７を駆動し、データ・ワードを書き込むごとにストローブを切り替える。入来するデータ・ワードをラッチするのに、ストローブ（ＤＱＳ）を使うだけでよい。これに対して、従来技術のプロトコルを使って読み出す場合には、データ・バスとストローブを共に駆動する。ストローブは、データ・アイを使ってエッジ位置合わせすると共に、読み出しが完了するまでデータ・ワードを読み出すごとに正負を切り替える。
【００５５】
したがって、書き込まれる場所が入来するデータ・ワードをラッチするのにストローブしか使っていないとしても、周波数が増大するのにつれて、データ・アイは小さくなり、ストローブとデータ・アイとの間の関係は厳しくなるので、ストローブとデータ・アイを独立して位置合わせするのがますます困難になる。これらの困難は、同時にスイッチングする出力、基準電圧のノイズ、経路長伝搬遅延不一致、クロストークなどに起因する。これらのすべてによって、システムの速度は制限される。
【００５６】
上述したリード回路、ライト回路、読み出しプロトコル、書き込みプロトコルは従来技術のＤＲＡＭ用には好適であるけれども、それらは、より新しいＤＤＲＤＲＡＭをその潜在能力と速度を完全に生かして使うには動作速度が十分ではない。
【００５７】
本発明は、データ・ワードの変化すなわち状態遷移に基づいてデータ・ビットを自己ラッチすることにより、ストローブＤＱＳとデータ・アイとの位置合わせを緩和して、データの状態遷移がないときにしかストローブを使う必要がなくなるようにするものである。データの状態遷移がない場合、データは２データ・サイクルの間変化しないので、データ・アイは非常に大きくなる。この結果、ストローブとデータ・アイを位置合わせするのが極めて容易になる。これにり、データ転送速度をより速くすることが可能になると共に、それに対応してデータ・アイをより小さくすることが可能になる。
【００５８】
次に、図６、図７、図８、図９、図１０、図１１、図１２を参照して、本発明のライト回路、リード回路、およびプロトコルを下で説明する。本発明は、より新しいＤＤＲ ＤＲＡＭで構成した記憶アレイに対して効率的にデータをやり取りするのに必要なものである。
【００５９】
広義には、本発明によれば、制御装置と記憶装置は、データの状態遷移、すなわち記憶アレイ２１に対して読み書きしているデータの変化を利用して、データ・ビットごとにローカル・ラッチ・ストローブを生成することができる。これは、ストローブ生成器の中で、データ・ワード中のローカル・ラッチ・ストローブをすべて組み合わせて、入来するデータ・ワードをラッチする単一のグローバル・ラッチ・ストローブを生成することにより、実現することができる。しかし、データに状態遷移がない、すなわち受け取るデータ・ワードが先行するデータ・ワードと同一である場合、ストローブＤＱＳは、ストローブ生成器中を通過しグローバル・ラッチ・ストローブのように振る舞う。
【００６０】
このように、本発明によれば、データ・ワードの位置合わせにとってストローブは必要なくなり、装置は自己ラッチするようになるので、データを読み書きし転送する速度が速くなる。このように速度が速くなると、より新しくより速いＤＤＲ ＤＲＡＭをその設計速度で使うことが可能になる。
【００６１】
図６は、本発明の改良したライト回路１１８ａ、１１８ｂを、新しく高速のＤＤＲ ＤＲＡＭを用いた記憶アレイ２１用に設計した改良したストローブ回路１２３のライト部１２３ａと共に示すブロック図である。ここで、本発明は既存の遅いＤＤＲ ＤＲＡＭを扱うこともできる、という点を理解すべきである。
【００６２】
本実施形態の以下の説明において、ここでもライト回路ブロック１１８のライト回路はすべて同一である、という点に留意されたい。したがって、ライト回路１１８ａは、ライト回路１１８ｂと同一である。それ故、以下ではライト回路１１８ａとその動作しか詳細には説明しない。本実施形態で使用する回路のいくつかの構成要素は、図２に示した等価な回路要素と同一である。したがって、図２で用いたのと同じ符号を用いてこれら同一の回路要素を識別する。
【００６３】
ライト回路１１８ａは、データ・バス１７の複数のデータ線の個別の１本に接続されると共に、データ・バッファ回路１３１、遅延回路３２、および多重ラッチ回路３３を通じて記憶アレイ２１に接続されたデータ受信器３０を備えている。データ・バッファ回路１３１は、ワン・ショット回路１４２ａを介してストローブ生成器１４９にも接続されている。同様に、ライト回路１１８ｂも、ワン・ショット回路１４２ｂを介してストローブ生成器１４９に接続されている。ストローブ回路１２３のライト部１２３ａは、ストローブ信号線２２を介して制御装置１０に接続されると共に、ワン・ショット回路１４３を通じてストローブ生成器１４９に接続する信号を出力するストローブ・バッファ回路１４１に接続されたストローブ受信器１４０を備えている。
【００６４】
図８に示すストローブ生成器１４９は、ワン・ショット回路が出力するパルスを組み合わせるように設計されており、ワン・ショット回路１４２ａ、１４２ｂが出力するパルスをすべて取り込み、ラッチ１５０の出力と共に、それらをＯＲ回路１５４で組み合わせて、受信したすべての個々のパルスの状態に基づいて単一の出力パルスを生成する。この出力パルスは、ＯＲ回路１５４からトグル回路１６１と１対２デマルチプレクサ１６２に送られる。また、ストローブ生成器１４９には、ワン・ショット回路１４２ｂを介してライト回路１１８ｂが接続されている。
【００６５】
ここで、２個を超えるライト回路がある場合、各ライト回路は個別のワン・ショット回路を通じてストローブ生成器１４９に接続されている、という点を理解すべきである。すなわち、もし、１６個のライト回路があれば、各ライト回路は個別のワン・ショット回路を通じてストローブ生成器１４９に接続されている。
【００６６】
図８に示すストローブ生成器１４９は、交差接続されたＮＯＲ回路１５１、１５２から成るラッチ１５０を備えている。ＮＯＲ回路１５１は、２入力ＮＯＲであり、第１の入力１５１ａはＮＯＲ回路１５２の出力端子に接続されており、別の入力１５１ｂはストローブ駆動のワン・ショット回路１４３に接続されている。ＮＯＲ回路１５１の出力１５１ｃはＮＯＲ回路１５２の第１の入力に交差接続している。ＮＯＲ回路１５２は、この第１の入力１５１ｃの他に、余分の複数の入力を有する。ここに示す例では、２個のライト回路１１８ａ、１１８ｂしかストローブ生成器１４９に接続しているように示されていない。したがって、図８では、余分の入力１５２ａ、１５２ｂが存在する。入力１５２ａ、１５２ｂは、各々、ワン・ショット回路１４２ａ、１４２ｂの各出力に接続されている。このＮＯＲ回路１５２の入力の数は、ＮＯＲ回路１５２に接続しているワン・ショット回路の数、すなわち転送すべきデータ・ワードのビット数に、図８に示すと共に上述したように、ＮＯＲ回路１５１の出力の数を加えた数と等しくなければならない。例えば、１６ビットのデータ・ワードを記憶アレイ２１に書き込む場合、ＮＯＲ回路１５２は１７個の入力を有することになる。このうち１６個の入力は１６個のライト回路に接続するのに必要であり、１７番目の入力はＮＯＲ回路１５１の出力に接続するのに必要である。
【００６７】
ワン・ショット回路１４２ａ、１４２ｂ、１４３は、すべて、自身を通過する信号の先行エッジと後行エッジの双方を検出するように設計されている。
【００６８】
ラッチ１５０の出力１５３は、ワン・ショット回路１４２ａ、１４２ｂのすべての出力と共にＯＲ回路１５４に供給されている。上述した例に従えば、ＯＲ回路１５４は、１７個の入力を有する必要がある。このうち１６個の入力は１６個のライト回路に接続するのに必要であり、１７番目の入力はＮＯＲ回路１５１の出力に接続するのに必要である。ＯＲ回路１５４は、これらの入力をすべて取り込んで単一のパルスを出力する。この出力パルスは、トグル回路１６１と出力線１４４、１４５を有する１対２デマルチプレクサ１６２に送られる。
【００６９】
このように、ストローブ生成器１４９は、すべてのデータ・ワードが状態遷移すると、すなわち直前に先行したデータ・ワードから変化すると、それを検出する。
【００７０】
これらの状態遷移をこのように検出できるのは、ストローブ生成器１４９がストローブ生成器１４９のすべての入力をストローブ生成器１４９の出力１４４と１４５に多重化するからである。チャネル１４４は、使用する最初のチャネルである。次いで、ストローブ生成器１４９の出力信号が出力線１４４と１４５を交互に使うようにトグル回路１６１が切り替える。
【００７１】
図６に示す、ストローブ生成器１４９の出力に接続された多重ラッチ回路３３は、個別の第１の入力と第２の入力と単一の出力を有する複数の個々のラッチ３４、３５、３６、３７、３８から成る点において、図２に示したものと同一である。
【００７２】
ラッチ３４、３５の第１の入力は、遅延回路３２の出力に共通接続されている。ラッチ３４の第２の入力は、ストローブ生成器１４９の第１の出力１４４に接続されている。ラッチ３４の出力は、ラッチ３６の第１の入力に接続されている。ラッチ３５、３６の第２の入力は、ストローブ生成器１４９の出力１４５に共通接続されている。したがって、ラッチ３５、３６は、線１４５上の信号に応答する。ラッチ３５の出力は、ラッチ３８の第１の入力に接続されている。ラッチ３６の出力は、ラッチ３７の第１の入力に接続されている。ラッチ３７、３８の第２の入力は、制御装置１０の内部クロック回路１４の出力に共通接続されている。ラッチ３７、３８の出力は、両方とも、ライト・バス２０を介して記憶アレイ２１に接続されている。
【００７３】
図７は、制御論理回路から図６に示したライト回路にデータを転送するのに使用する制御装置転送回路１１９のブロック図である。ここで使用しているいくつかの構成要素は図４に示した回路要素と同一であるので、図４で使用したのと同一の符号で識別する、という点に留意する必要がある。
【００７４】
制御装置１０は、図７に示すように、図６のライト回路と同じ複数の同一のデータ・ビット選択・転送回路１１９ａ、１１９ｂを備えている。
【００７５】
説明を簡明にするために、データ・ビット選択・転送回路１１９ａだけを詳細に説明する。したがって、データ・ビット選択・転送回路１１９ａは、図６に示したライト回路１１８ａに書き込むデータ・ストリームの最初のビットを送るべき、制御論理２１１の論理回路を選択するように設計されたポインタ回路６０を備えている。同様に、データ・ビット選択・転送回路１１９ｂは、図６に示したライト回路１１８ｂに書き込むデータ・ストリームの次のビットを送る。したがって、制御論理２２１から受け取った各データ・ビットは、マルチプレクサ６１、リード・データ駆動回路６３、バス１７を通じて図６のライト回路に送られる。また、この制御装置転送回路１１９は、図６のすべてのライト回路の面倒を見るストローブ回路１２３も備えている。
【００７６】
ここでも、複数のデータ・ビット選択・転送回路１１９ａ、１１９ｂがあるけれども、すべてのデータ・ビット選択・転送回路の面倒を見るのに１個のストローブ回路１２３しか必要としない。このことは、データ・ビット選択・転送回路が２個の場合に限らず、上述した例のように１６個ある場合にも当てはまる。
【００７７】
このストローブ回路１２３は、初期化・有効化回路６４、トグル回路６５、および線２２を介して図６のライト回路に接続されたデータ駆動回路６６を備えている。ポインタ回路６０は、２個の入力を有する。第１の入力は、システム・クロック１４が駆動するデータ遅延位相調整クロック２６が出力するＤＤＬクロック入力６７である。第２の入力は、外部アドレス供給１６である。ＤＤＬクロックは、線１２４ａを介して初期化・有効化回路６４とトグル回路６５に、線１２４ｂを介してマルチプレクサ６１とリード・データ駆動回路６３に接続されている。
【００７８】
次に、図６、図７、図８、図９を特に参照して、本発明の書き込みプロトコルを簡明に説明する。
【００７９】
始めに、システム・クロック１４が走っており、周期的なクロック信号ＣＫを供給している。システム・クロック１４が駆動する内部クロック２７も走っており、複数の正のパルス１５６、１５７、１５８、１５９から成る信号ＩＮＴを生成している。これらのパルスは、ラッチ３７、３８の第２の入力に供給されている。各パルスは、交番しているシステム・クロック信号ＣＫの第１の半分すなわち正の半分と同期している。
【００８０】
本発明の書き込みプロトコルは、記憶アレイ２１にデータ・ワードを転送する（すなわち書き込む）のにストローブ信号も必要とする。しかし、本発明では、多重ラッチ回路３３を通ってデータを転送するのに使うローカル・ラッチ信号をストローブ生成器１４９が生成しているので、引き続くデータ・ワードが状態遷移する（すなわち変化する）場合、制御装置１０が出力するストローブ信号を変化させる（すなわち反転させる）必要がない。したがって、本発明では、引き続いて転送するデータ・ワードに状態遷移（すなわち差異）がないときにだけ、ストローブ信号を生成すればよい。
【００８１】
本発明では、ストローブ生成器１４９を使ってこれを実現している。すなわち、ストローブ生成器１４９は、引き続くデータ・ワードの差異をすべて検出し、検出した差異を使ってトグル回路１６１と１対２デマルチプレクサ１６２を駆動して、ストローブ生成器１４９の出力１４４、１４５に適切な信号を交互に生成し、それらを制御する。出力１４４、１４５に交互に現れるこれらの信号は、多重ラッチ回路３３を操作して、受け取ったデータを多重ラッチ回路３３中を転送して記憶アレイ２１に書き込みうるようにする。こうすることにより、制御装置１０は、引き続くデータ・ワードが先行して転送したデータ・ワードと比べて変化していない場合に、ストローブ信号ＤＱＳの状態を変化させるだけでよい。このストローブ生成器１４９の動作は、下で詳細に説明する。
【００８２】
説明目的だけのために、次のように仮定する。すなわち、４個のデータ・ワード（ＷＯＲＤ１、ＷＯＲＤ２、ＷＯＲＤ３、ＷＯＲＤ４）から成るデータ・ストリームを記憶アレイ２１に書き込む。ＷＯＲＤ２とＷＯＲＤ３は、同一である。そして、各データ・ワードは、２個のデータ・ビットから成り、各データ・アイの間に転送する。
【００８３】
図６の回路を使って記憶アレイ２１に書き込む場合、制御装置１０は、線２２を介し、通常は中性のストローブ出力ＤＱＳを負に駆動してプリアンブル・モードにする。この負のプリアンブル・モードは、ストローブ受信器１４０、バッファ回路１４１、ワン・ショット回路１４３を通じてストローブ生成器１４９に至る。同時に、制御装置１０は、バス１２を介してすべて「０」から成るプリアンブル・ワードをライト・ブロック１１８のすべてのライト回路に送信する。このプリアンブル・ワードを形成するビットは、ワン・ショット回路１４２ａ、１４２ｂをストローブ生成器１４９に予調整するのに使う。
【００８４】
このプリアンブル・ワードに続いて、データ・ストリームを初期化したのち、第１のデータ・ワード（ＷＯＲＤ１）のデータ・ビット（２ビット）を制御論理回路からそれぞれのデータ転送回路１１９ａ、１１９ｂを経由してそれぞれのライト回路１１８ａ、１１８ｂに送る。すなわち、データ・ワードの第１のビットを制御装置の転送回路１１９ａからライト回路１１８ａに供給し、データ・ワードの第２のビットを制御装置の転送回路１１９ｂからライト回路１１８ｂに供給する。ここでも、データ・ワードが２ビット超のビット数である場合、メモリ・ブロックは、データ・ワードのビット数と同一の個数のライト回路を備えている必要がある、という点を理解すべきである。このような場合、データ・ワードの第３のビットは第３のライト回路に送り、データ・ワードの第４のビットは第４のライト回路に送り、・・・、データ・ワードの最後の（すなわちＮ番目の）ビットは最後の（すなわちＮ番目の）ライト回路に送る。
【００８５】
各ライト回路では、制御装置１０が出力するデータ・ビットは、それぞれ、ライト受信器３０、バッファ回路１３１、遅延回路３２を通ったのち、多重ラッチ回路３３が受け取る。バッファ回路１３１は、ワン・ショット回路１４２ａを介してストローブ生成器１４９に対する信号の送信も行なう。同時に、ワン・ショット回路１４３を介してストローブ生成器１４９にストローブ信号が送られる。
【００８６】
ストローブ生成器１４９では、ラッチ１５０がすべてのワン・ショット回路１４２ａ、１４２ｂ、１４３が出力するすべての信号を受信したのち、出力１５３を介してＯＲ回路１５４に出力を供給する。ＯＲ回路１５４は、ワン・ショット回路１４２ａ、１４２ｂの出力も受信したのち、これらの信号のＯＲをとって単一のパルスを出力する。この単一のパルスは、トグル回路１６１と出力線１４４、１４５を備えた１対２デマルチプレクサ１６２との双方に送られる。
【００８７】
ＯＲ回路１５４が出力するこの出力信号は、デマルチプレクサ１６２を通ったのち出力線１４４にパルス１７０としてのせられる。パルス１７０は、ラッチ３４をセットして第１のデータ・ビット（ＷＯＲＤ１）を受信したのち、トグル回路１６１を切り替える。この結果、第２のデータ・ワードを受信すると、デマルチプレクサ１６２が出力する次のパルス１７１は、出力線１４５にのせられ、ラッチ３５をセットして次のデータ・ワード（ＷＯＲＤ２）の第１のビットを受信したのち、ラッチ３６をセットしてデータストリーム中のＷＯＲＤ１の第１のビットを受信する。次いで、内部クロック１５８がラッチ３７、３８をセットして始めの２個のデータ・ワード（ＷＯＲＤ１とＷＯＲＤ２）を記憶アレイ２１に書き込む。このように、データ・ビットは、多重ラッチ回路３３を通ったのち、記憶アレイ２１に書き込まれる。次のパルス１７１も、同じ方法で、各データ・ワードが転送されている間に多重ラッチ回路３３のラッチ３４、３５、３６を様々に切り替える。
【００８８】
次いで、ＯＲ回路１５４は、パルスを送ってトグル回路１６１にデマルチプレクサ１６２をリセットさせる。この結果、デマルチプレクサ１６２に送られる次の信号は、始めに出力線１４４に送られる。
【００８９】
ストローブ・パルスＤＱＳは、先行するデータ・ワードと同一のデータ・ワードを受信するまで、このプリアンブル状態では“Ｌ”を維持する。上述したように、ＷＯＲＤ３はＷＯＲＤ２と同一である。この場合、ローカル・ラッチ・ストローブは、上述した回路によって生成されない。したがって、ＷＯＲＤ３を記憶アレイ２１に書き込むことができるようにする前に、ストローブ・パルスＤＱＳを正に駆動する必要がある。
【００９０】
図６の回路を使って記憶アレイ２１に書き込む場合、制御装置１０は、ストローブ回路１２３のライト部１２３ａを駆動してその出力ＤＱＳ（通常は中性）をプリアンブル状態すなわち負の状態に入れる。同時に、第１のデータ・アイ１７５の間に、制御装置１０は、データ・バス１２を介してライト・ブロック１１８のすべてのライト回路にプリアンブル・データ・ワードを送信する。このプリアンブル・データ・ワードは、すべて「０」から成り、データ入力を予調整する。というのは、データ入力は、ワン・ショット回路が機能するように予調整する必要があるからである。
【００９１】
プリアンブル・データ・ワードの第１のビットを転送回路１１９ａを介してライト回路１１８ａに供給する。同時に、プリアンブル・データ・ワードの第２のビットを転送回路１１９ｂを介してライト回路１１８ｂに供給する。ここでも、データ・ワードが２ビット超のビット数である場合、メモリ・ブロックは、データ・ワードのビット数と同一の個数のライト回路を備えている必要がある、という点を理解すべきである。このような場合、データ・ワードの第３のビットは第３のライト回路に送り、データ・ワードの第４のビットは第４のライト回路に送り、・・・、データ・ワードの最後の（すなわちＮ番目の）ビットは最後の（すなわちＮ番目の）ライト回路に送る。
【００９２】
各ライト回路では、制御装置１０が各ライト回路に送ったデータ・ビットは、それぞれ、ライト回路のライト受信器、バッファ回路、および遅延回路を通過してライト回路の多重ラッチ回路に送られる。データ・ビットが各回路のバッファ回路を通過するときに、各バッファ回路は、ストローブ生成器に接続されたそれぞれのワン・ショット回路に信号を送信する。次いで、各ワン・ショット回路は、ストローブ生成器にパルスを転送する。ストローブ生成器では、受信したパルスをすべて組み合わせて、受信したデータ・ワードを記憶アレイ２１に通過させるように、各ライト回路の多重ラッチ回路を制御するのに使う。
【００９３】
より正確に述べると、ライト回路１１８ａが制御装置１０からデータ・ワードＷＯＲＤ１の第１のデータ・ビットを受信すると、受信したデータ・ビットは、ライト受信器３０、バッファ回路１３１、および遅延回路３２を通過してラッチ３４の第１の入力に至る。バッファ回路１３１を通過中のデータ・ビットは、ワン・ショット回路１４２ａに送られ、そこからストローブ生成器１４９に送られる信号を生成する。同時に、ライト回路１１８ｂは、データ・ワードＷＯＲＤ１の第２のデータ・ビットを受信し、そのバッファ回路は、ストローブ生成器１４９に転送される同様の信号をワン・ショット回路１４２ｂに送る。ストローブ生成器１４９では、これらの信号を組み合わせたのち、１対２デマルチプレクサ１６２を介して出力線１４４に送信して、多重ラッチ回路３３のラッチ３４を起動する。
【００９４】
第１のデータ・アイ１７６が終了すると、次のデータ・アイ１７７が始まる。制御装置１０は、ライト・ブロック１１８のすべてのライト回路にデータ・ワードＷＯＲＤ２のすべてのビットを送信する。このように、データ・ワードＷＯＲＤ２の第１のデータ・ビットはライト回路１１８ａに供給される。同時に、データ・ワードＷＯＲＤ２の第２のデータ・ビットはライト回路１１８ｂに供給される。ここでも、ライト回路１１８ａが制御装置１０からデータ・ワードＷＯＲＤ２の第１のデータ・ビットを受信すると、受信したデータ・ビットは、ライト受信器３０、バッファ回路１３１、および遅延回路３２を通過してラッチ３４の第１の入力に至る。バッファ回路１３１を通過中のデータ・ビットは、ワン・ショット回路１４２ａに送られ、そこからストローブ生成器１４９に送られる信号を生成する。同時に、ライト回路１１８ｂは、データ・ワードＷＯＲＤ２の第２のデータ・ビットを受信し、そのバッファ回路は、ストローブ生成器１４９に転送される同様の信号をワン・ショット回路１４２ｂに送る。ここでも、ストローブ生成器１４９では、これらの信号を組み合わせたのち、１対２デマルチプレクサ１６２を介して出力線１４５に送信して、多重ラッチ回路３３のラッチ３５、３６を起動する。
【００９５】
上述したように、第１のデータ・ワード（ＷＯＲＤ１）は第２のデータ・ワード（ＷＯＲＤ２）とは異なっている。ストローブ生成器１４９は、この差異を認識してローカル・ラッチ・パルス１７０、１７１を発する。すなわち、データ・ワードＷＯＲＤ１を送信すると、ストローブ生成器１４９は、ワン・ショット回路１４２ａ、１４２ｂ、１４３が出力するパルスをすべて受信したのち組み合わせて線１４４にローカル・ラッチ・パルス１７０を生成する。これにより、多重ラッチ回路３３のラッチ３４は、データ・ワードを受信することができるようになる。
【００９６】
しかし、ＷＯＲＤ３はＷＯＲＤ２と同一であるから、ストローブ生成器１４９は、ローカル・ラッチ・パルスを生成しない。したがって、制御装置１０がグローバル・ラッチ・ストローブＤＱＳをパルス１７２として送信する必要がある。このグローバル・ラッチ・ストローブＤＱＳの立ち上がりエッジは、ストローブ生成器１４９の出力線１４４にパルス１７３を生成するのに使う。このパルス１７３によって、多重ラッチ回路３３を通じてＷＯＲＤ３をラッチする。
【００９７】
ＷＯＲＤ４はＷＯＲＤ３とは異なるから、ＷＯＲＤ１とＷＯＲＤ２に関連して上述したように、ローカル・ラッチ・パルス１７４を生成する。
【００９８】
図１０、図１１、図１２を参照して、本発明のリード回路とその動作を説明する。図１０は、本発明の改良されたリード回路２１９ａ、２１９ｂを、新しく高速のＤＤＲ ＤＲＡＭを用いたコンピュータと共に使用するように設計されたストローブ回路２２３のリード部２２３ｂと共に示すブロック図である。図１１は、図１０のリード回路が出力するデータをコンピュータに転送するのに使用する、本発明の制御回路を示すブロック図である。図１２は、コンピュータの記憶アレイ２１に格納されているデータ・ワードを読み出すのに必要な様々なクロックやデータのパルスを示す図である。無論、本発明は新しく高速のＤＤＲ ＤＲＡＭの他に古くて遅いＤＤＲ ＤＲＡＭも扱うこともできる、という点を理解すべきである。
【００９９】
本発明の以下の説明では、リード回路２１９ａはリード回路２１９ｂと同一であるから、リード回路２１９ａとその動作しか詳細には説明しない、という点に留意されたい。また、図１０のリード回路に使われているいくつかの回路は図４に示したリード回路と実質的に同一であるから、これら同一の回路要素は、図４で使用した符号によって識別する。
【０１００】
各リード回路は、図１０に示すように、記憶アレイ２１から読み出すべきデータを選択するように設計されたポインタ回路６０を備えている。そのように選択したデータは、記憶アレイ２１がマルチプレクサ６１を通じてリード・データ駆動回路６３に送る。リード・データ駆動回路６３は、読み出したデータをバス１７を介して制御装置１０に供給する。
【０１０１】
ここでも、使用しているリード回路の数に関係なく、回路ブロック２１９のすべてのリード回路の面倒を見るのに必要な、ストローブ回路２２３のリード部２２３ｂは、たった１つしか必要としない。ストローブ回路２２３のリード部２２３ｂは、初期化・有効化回路６４、トグル回路６５、データ比較回路８０、および、線２２を介して制御装置１０に接続されたストローブ駆動回路６６を備えている。ここでも、ポインタ回路６０は、２個の入力を有する。第１の入力は、システム・クロック１４が駆動しているデータ遅延位相調整クロック２６が出力するＤＤＬクロック６７である。第２の入力は、制御装置１０が出力する外部アドレス供給１６である。ＤＤＬクロックは、初期化・有効化回路６４、トグル回路６５、およびデータ比較回路８０にも接続されている。線１６上の外部アドレス供給Ａｏは、制御装置１０が供給するものであり、記憶アレイ２１から読み出すべきデータ・ワードの第１のビットを選択するのに使う。
【０１０２】
図１１は、図１０に示したリード回路が出力するデータを制御論理回路１２に転送するのに使う従来技術の制御装置回路の部分のブロック図である。制御装置１０のこの部分は、図１１に示すように、図１０のリード回路の数と等しい複数の同一の回路２１８ａ、２１８ｂを備えている。図１１は、本発明の改良された制御装置リード転送回路２１８ａ、２１８ｂを、新しく高速のＤＤＲ ＤＲＡＭを用いたシステムと共に使うように設計された、改良されたストローブ回路２２３の部分２２３ａと共に示すブロック図である。ここで、本発明は古くて遅いＤＤＲ ＤＲＡＭをも扱うことができる、という点を理解すべきである。
【０１０３】
本発明の以下の説明では、制御装置リード転送回路ブロック２１８のすべての回路は互いに同一であると共に、図６に示したものと実質的に同一である、という点に留意されたい。したがって、リード転送回路２１８ａはリード転送回路２１８ｂと同一であるから、リード転送回路２１８ａしか詳細には説明しない。図１１に示したリード転送回路の回路要素のうち、図６に示したライト回路で使用した回路要素と同一のものは、図６で使用したのと同じ符号によって識別する。
【０１０４】
リード転送回路２１８ａは、データ・バス１７の複数のデータ線のうちの１本に接続されたデータ受信器３０を備えており、データ・バッファ回路１３１と多重ラッチ回路３３を通じて記憶アレイ２１に接続されている。リード転送回路２１８ａのデータ・バッファ回路１３１は、ワン・ショット回路１４２ａを介してストローブ生成器１４９にも接続されている。同様に、リード転送回路２１８ｂも、ワン・ショット回路１４２ｂを介してストローブ生成器１４９に接続されている。ストローブ回路２２３の部分２２３ａは、ストローブ信号線２２を介して制御装置１０に接続された受信器１４０、ストローブ・バッファ回路１４１を備えている。ストローブ・バッファ回路１４１の出力は、遅延回路１３２とワン・ショット回路１４３を介してストローブ生成器１４９に接続されている。ストローブ生成器１４９の出力は、図６に示したのと同じ方法で、多重ラッチ回路３３に接続されている。
【０１０５】
図１１に示すストローブ生成器１４９は、図８に示したものと同一であり、同一の方法で動作するように設計されている。
【０１０６】
ここで、リード転送回路が３個以上ある場合、各リード転送回路はそれぞれのワン・ショット回路を通じてストローブ生成器１４９に接続する、という点を理解すべきである。すなわち、リード転送回路が１６個あっても、各リード転送回路は、それぞれのワン・ショット回路を通じてストローブ生成器１４９に接続する。
【０１０７】
当業者が容易に理解できるように、図１１に示す回路は、図１０に示したリード回路からデータを転送する点において、図６に示した回路と実質的に同一の方法で動作する。したがって、制御論理回路１２の動作は、これ以上説明しない。
【０１０８】
次に、特に図１２を参照するが、図１０も引き続き参照して、記憶アレイ２１からデータを読み出すのに本発明が使用するプロトコルを簡明に説明する。
【０１０９】
記憶アレイ２１から読み出すべきデータ・ストリームは、以前に記憶アレイ２１に書き込んだプリアンブルと４個のデータ・ワード（ＷＯＲＤ１、ＷＯＲＤ２、ＷＯＲＤ３、ＷＯＲＤ４）から成るものと仮定する。
【０１１０】
始めに、システム・クロックＣＫとデータ遅延クロックＤＤＬの双方が、図１２に示すように走っている。パルス１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅから分かるように、ＤＤＬクロックは、システム・クロック１４の２倍の速度で走っている。記憶アレイ２１からデータを読み出す場合、ＤＤＬパルス１７４ｂを受信するのと同時にストローブＤＱＳを負に駆動してプリアンブル・モードにする。ＤＤＬパルス１７４ｂは、マルチプレクサ６１、データ駆動回路６３、トグル回路６５、初期化・有効化回路６４も駆動すると共に、制御装置１０が線１６を介して送ってくる外部アドレス供給信号Ａｏと一緒にポインタ回路６０を駆動してプリアンブル・ワード（ＷＯＲＤ０）の第１のビットを選択して、データ・アイ１８０の間に記憶アレイ２１からプリアンブル・ワード（ＷＯＲＤ０）を読み出す。同時に、リード回路１１９ｂが、プリアンブル・ワードの第２のビットを同様にして転送する（読み出す）。プリアンブル・ワード（ＷＯＲＤ０）を成すすべてのビットは、比較回路８０に送られ、そこで保持される。
【０１１１】
プリアンブル・ワードの第１のビットは、データ・アイ１８０の間にリード回路２１９ａのマルチプレクサ６１を通じてリード・データ駆動回路６３に転送され、そこから制御装置１０に送られる。
【０１１２】
トグル回路６５は、初期化・有効化回路６４によって初期化されているので、ＤＤＬクロック・パルスによって切り替えられて、「１」と「０」の繰り返しを生成する。この「１」と「０」の繰り返しは、ストローブ駆動回路６６に供給されて、第１のリード・データ・ワード（ＷＯＲＤ１）を制御装置１０に転送する状態にそれをセットする。
【０１１３】
次のＤＤＬパルス１７４ｃが始まると、データ・アイ１８１の間に記憶アレイ２１からデータ・ワードＷＯＲＤ１が読み出される。上述したように、このデータ・ワードＷＯＲＤ１を成すすべてのビットも、比較回路８０に送られ、そこでプリアンブル・ワードと比較される。第１のデータ・ワード（ＷＯＲＤ１）はプリアンブル・ワードとは異なるから、比較回路８０は、トグル回路６５をそのままの状態に維持してトグル回路６５がグローバル・ストローブＤＱＳを駆動していようにする。その結果、グローバル・ストローブＤＱＳは負に維持されたまま、今度はデータ・アイ１８２の間に記憶アレイ２１から第２のデータ・ワード（ＷＯＲＤ２）を読み出す。
【０１１４】
第１のデータ・ワード（ＷＯＲＤ１）が読み出されたので、第１のデータ・ワード（ＷＯＲＤ１）とは異なる、データ・ストリーム中の第２のデータ・ワード（ＷＯＲＤ２）を、ストローブＤＱＳを負の状態に維持したままデータ・アイ１８２の間に記憶アレイ２１から読み出すことができる。その後、第３のデータ・ワード（ＷＯＲＤ３）は先行する第２のデータ・ワード（ＷＯＲＤ２）と同一であるから、ストローブＤＱＳを正に駆動してデータ・アイ１８３の間に第３のデータ・ワード（ＷＯＲＤ３）を読み出すことができるようにする必要がある。
【０１１５】
本発明によれば、データ・ワード中の変化すなわち状態遷移に基づいてデータ・ビットが自己ラッチされるようにすることにより、ストローブとデータ・ワードとの位置合わせにおけるタイミングが緩和される。この結果、ストローブは、データに状態遷移がない場合にしか必要としない。また、実効データ・アイを極めて大きくとることができる（例えばＷＯＲＤ２のデータ・アイ１８２とＷＯＲＤ３のデータ・アイ１８３を１つのデータ・アイとみなすことができる）。これにより、高速のデータ転送速度と、それに対応して小さなデータ・アイを使用することが可能になる。
【０１１６】
以上で、本発明の好適な実施形態の説明を終える。ここで述べた本発明の範囲の内で上述した構成を変更することができるから、上述した説明に含まれる、または添付図面に示されているすべての事項は、説明を目的としたものとして解釈すべきであり、限定を意味するように解釈すべきではない。したがって、他の置換や変更は特許請求の範囲に開示した本発明の本旨と範囲の内のものである、ということは、当業者にとって明らかである。
【０１１７】
まとめとして以下の事項を開示する。
（１）複数のダブル・データ・レートＤＲＡＭを搭載し、制御装置、制御論理回路、システム・クロック、記憶アレイを含む記憶装置、内部クロック、データ遅延クロック、ストローブ回路、前記記憶アレイにデータを書き込む複数のライト回路、前記記憶アレイからデータを読み出す複数のリード回路、および、ライト・ストローブ回路を備えたコンピュータであって、
前記ライト回路は、各々、データ受信回路、ライト・バッファ回路、および、第１のバスを介して前記制御装置に接続された遅延回路を備え、前記制御装置からデータを受け取り、多重ラッチ回路を通じて前記記憶アレイに前記データを書き込み、
前記ライト・ストローブ回路は、複数の入力を有するストローブ生成器を備え、前記入力は各々複数のワン・ショット回路のうちの１つに接続されており、前記複数のワン・ショット回路のうちの第１のものはストローブ受信器に接続されており、残りの複数のワン・ショット回路は各々前記ライト回路のうちの１つのライト・バッファに接続されており、
前記ストローブ生成器はさらに前記多重ラッチ回路に接続された複数の出力を備えている
コンピュータ。
（２）前記多重ラッチ回路が直列に接続された複数のデータ・ビット・ラッチを有する第１および第２の並列経路を備えている、
上記（１）に記載のコンピュータ。
（３）前記ストローブ生成器が、
自身に接続されたすべてのワン・ショット回路の出力を組み合わせ、受信したすべての個別パルスの状態に基づいて単一の出力パルスを生成し、
この単一のパルスを、前記第１の並列経路の１対のデータ・ビット・ラッチ、および、前記第２の並列経路のデータ・ビット・ラッチに送る、
上記（２）に記載のコンピュータ。
（４）前記ストローブ生成器が、
ＯＲ回路の第１の入力に接続された共通の出力を有する１対の交差接続されたＮＯＲ回路から成るストローブ生成ラッチ
を備え、
前記ＯＲ回路は余分の入力を備えており、この余分の入力は前記複数のワン・ショット回路のうちの１つに接続されており、
前記ＯＲ回路はさらにトグル回路および１対２デマルチプレクサに接続された出力を備えている、
上記（１）に記載のコンピュータ。
（５）前記ストローブ生成ラッチが
第１および第２の交差接続されたＮＯＲ回路
を備え、
第１のＮＯＲ回路は、第１および第２の入力ならびに１つの出力を有する２入力ＮＯＲであって、第１の入力はストローブ駆動のワン・ショット回路に接続されており、第２の入力は第２のＮＯＲ回路の出力に接続されており、前記出力は第２のＮＯＲ回路の第１の入力に接続されており、
前記第２のＮＯＲ回路は、前記第１の入力の他に自身に接続されているワン・ショット回路の数に等しい複数個の余分の入力および１つの出力を備えており、前記複数個の余分の入力は各々ワン・ショット回路のそれぞれの出力に接続されており、前記出力は前記第１のＮＯＲ回路の前記第２の入力およびＯＲ回路の入力に接続されている、
上記（３）に記載のコンピュータ。
（６）前記リード回路が、各々、記憶アレイから読み出すべきデータを選択するポインタ回路、マルチプレクサ、読み出したデータを前記第１のバスを介して前記制御装置に配送するリード・データ駆動回路、初期化・有効化回路を備えたリード・ストローブ回路、トグル回路、データ比較回路、および、前記制御装置に接続された駆動回路を備えている、
上記（１）に記載のコンピュータ。
（７）前記ポインタ回路は１対の入力を有し、第１の入力はデータ遅延クロックに接続されており、第２の入力は前記制御装置が出力する外部アドレス供給に接続されており、
前記データ遅延回路は前記初期化・有効化回路、前記トグル回路、および前記データ比較回路に接続されており、
前記外部アドレス供給は前記記憶アレイから読み出すべきデータ・ワードの第１のビットを選択するように前記制御装置が供給する、
上記（６）に記載のコンピュータ。
（８）
前記制御装置はデータ転送回路を複数組備えており、
データ転送回路の第１の組は、１組の制御論理回路から第１のストローブ回路に接続された前記ライト回路にデータを転送し、
データ転送回路の第２の組は、前記リード回路から第２のストローブ回路に接続された前記組の制御論理回路にデータを転送し、
データ転送回路の前記第１の組の各データ転送回路は、
前記ライト回路に書き込むべきデータを受信する論理回路を駆動するように設計されたポインタ回路と、
前記組の制御論理回路に接続されたマルチプレクサと、
前記マルチプレクサに接続されると共に前記第１のバスを介して前記ライト回路に接続された第１のデータ駆動回路と
を備え、
前記組の制御論理回路に接続された前記第１のストローブ回路は、
初期化・有効化回路、トグル回路、および、第２のバスを介してライト回路に接続された第１のストローブ駆動回路と、
前記ストローブに接続されたデータ遅延クロック、前記マルチプレクサ、前記第１の駆動回路、および、前記ポインタ回路と
を備え、
データ転送回路の前記第２の組の各データ転送回路は、
バッファ回路を通じて接続された第１のデータ・バス、および、前記制御装置に接続された複数の個々のラッチを備えた多重ラッチ回路
を備え、
ストローブ回路は第２のストローブ信号線を介して前記リード回路に接続されたストローブ受信器を備え、
前記第２のストローブ信号線は、さらにストローブ・バッファ回路、遅延回路、および、自身に導入されるすべてのストローブ信号の先行エッジすなわち立ち上がりエッジと後行エッジすなわち立ち下がりエッジの双方を検出するように設計されたワン・ショット回路を通じて、ストローブ生成器、前記多重ラッチ回路の様々なラッチに接続されており、
前記多重ラッチ回路は、第１、第２、第３、第４、第５の個別のデータ・ビット・ラッチを備え、これらのデータ・ビット・ラッチは各々第１および第２の入力と単一の出力を有し、前記記憶アレイへのデータの転送の間のすべての不一致やエラーをならすように内部接続されている、
上記（１）に記載のコンピュータ。
（９）前記第１、第２、第３のラッチは第１の経路に直列に配置されており、前記第４、第５のラッチは前記第１の経路と平行な第２の経路に直列に配置されており、
前記第１および第４のラッチは前記第１のバスを介して共通の出力に接続された第１の入力を有し、前記第１のラッチは前記ストローブ生成器の第１の出力に接続された第２の入力を有し、
前記第２および第４のラッチは前記ストローブ生成器の第２の出力に共通接続された第２の入力を有し、
前記第３および第５のラッチは前記内部クロックに共通接続された第２の入力を有する、
上記（８）に記載のコンピュータ。
（１０）複数のＤＲＡＭを搭載し、システム・クロック、ストローブ生成器を内蔵するストローブ回路を備えた制御装置、複数のリード転送回路、複数のライト転送回路、記憶アレイを含む記憶装置、内部クロック、データ遅延クロック、データ・バスを介して前記記憶アレイにデータを書き込む複数のライト回路、および、前記データ・バスを介して前記記憶アレイからデータを読み出す複数のリード回路を備え、前記リード回路および前記ライト回路が前記ストローブ回路に接続されているコンピュータを操作する方法であって、
前記データ・バスにプリアンブル・パルスを供給して前記データ・バスを、選択した電圧レベルに設定したのち、プリアンブル・データ・ワードを供給するステップと、
前記ストローブ生成器で前記記憶アレイに書き込む第１のデータ・ワードのデータ・ビットと前記プリアンブル・データ・ワードのデータ・ビットとを比較し、前記記憶アレイに書き込む第１のデータ・ワードのデータ・ビットと前記プリアンブル・データ・ワードのデータ・ビットとの間に差異が発見された場合に前記ストローブ生成器で入来するデータ・ワードをラッチするローカル・ラッチ・ストローブを生成し、前記記憶アレイに書き込む第１のデータ・ワードのデータ・ビットと前記プリアンブル・データ・ワードのデータ・ビットとの間に差異が発見さなかった場合に前記データ・バスの状態を維持するステップと、
前記ストローブ生成器で前記記憶アレイに書き込む引き続くデータ・ワードのデータ・ビットと前記記憶アレイに直前に先行して書き込んだデータ・ワードのデータ・ビットとを比較し、前記ストローブ生成器で前記記憶アレイに書き込む引き続くデータ・ワードのデータ・ビットと前記記憶アレイに直前に先行して書き込んだデータ・ワードのデータ・ビットとの間に差異が発見された場合に前記ストローブ生成器で入来するデータ・ワードをラッチするローカル・ラッチ・ストローブを生成し、前記ストローブ生成器で前記記憶アレイに書き込む引き続くデータ・ワードのデータ・ビットと前記記憶アレイに直前に先行して書き込んだデータ・ワードのデータ・ビットとの間に差異が発見されなかった場合に前記データ・バスの状態を維持するステップと、
前記記憶アレイから読み出す第１のデータ・ワードのデータ・ビットと直前に読み出したデータ・ワードのデータ・ビットとの間に差異が存在しない場合、または、前記記憶アレイに書き込むデータ・ワードのデータ・ビットと直前に書き込んだデータ・ワードのデータ・ビットとの間に差異が存在しない場合にだけ前記ストローブ生成器でグローバル・ストローブ・パルスを生成することにより、データ転送速度を速めるステップと
を備えた方法。
【図面の簡単な説明】
【図１】 リード回路とライト回路を用いたコンピュータのブロック図である。
【図２】 現在使われている従来技術のＤＤＲライト回路を組み込んだコンピュータのブロック図である。
【図３】 図２の回路を使ってコンピュータのメモリ・バンクにデータを書き込む時の様々なクロックとデータ・パルスを示す図である。
【図４】 現在使われている従来技術のＤＤＲリード回路のブロック図である。
【図５】 図４の回路を使ってコンピュータのメモリ・バンクからデータを読み出す時の様々なクロックとデータ・パルスを示す図である。
【図６】 本発明のＤＤＲライト回路のブロック図である。
【図７】 制御装置から図６のライト回路にデータを転送するのに使う、本発明の制御回路のブロック図である。
【図８】 図６に示すストローブ生成器のブロック図である。
【図９】 図６のライト回路を使ってコンピュータのメモリ・バンクにデータを書き込む時の様々なクロックとデータ・パルスを示す図である。
【図１０】 本発明のＤＤＲリード回路のブロック図である。
【図１１】 図１０のリード回路からコンピュータにデータを転送するのに使う、本発明の制御回路のブロック図である。
【図１２】 図１０のリード回路を使ってコンピュータのメモリ・バンクからデータを読み出す時の様々なクロックとデータ・パルスを示す図である。
【符号の説明】
１０…制御装置、１１…メモリ、１４…システム・クロック、１７…バス、１８…ライト・ブロック、１８ａ…ライト回路、１８ｂ…ライト回路、１９…リード・ブロック、２１…記憶アレイ、２２…ストローブ信号線、２３…ストローブ回路、２３ａ…ライト部、２３ｂ…リード部、２４…線、２５…バス、２６…データ遅延位相調整ブロック、２７…内部クロック、２８…バス、２９…線、３０…データ受信器、３１…ライト・バッファ回路、３２…遅延回路、３３…多重ラッチ回路、３４…データ・ビット・ラッチ、３５…データ・ビット・ラッチ、３６…データ・ビット・ラッチ、３７…データ・ビット・ラッチ、３８…データ・ビット・ラッチ、４０…ストローブ受信器、４１…ストローブ・バッファ回路、４２…ワン・ショット回路、４４…出力線、４５…出力線、４６…パルス、４７…パルス、４８…パルス、４９…パルス、５５…データ・アイ、５６…データ・アイ、５７…データ・アイ、５８…データ・アイ、６０…ポインタ回路、６１…マルチプレクサ回路、６３…リード・データ駆動回路、６４…初期化・有効化回路、６５…トグル回路、６６…ストローブ駆動回路、６９ａ…パルス、６９ｂ…パルス、６９ｃ…パルス、６９ｄ…パルス、７０ａ…パルス、７０ｂ…パルス、７０ｃ…パルス、７０ｄ…パルス、７０ｅ…パルス、８０…データ比較回路、１１８…ライト回路ブロック、１１８ａ…ライト回路、１１８ｂ…ライト回路、１１９…制御装置転送回路、１１９ａ…データ・ビット選択・転送回路、１１９ｂ…データ・ビット選択・転送回路、１２３…ストローブ回路、１２３ａ…ライト部、１３１…データ・バッファ回路、１４０…ストローブ受信器、１４１…ストローブ・バッファ回路、１４２ａ…ワン・ショット回路、１４２ｂ…ワン・ショット回路、１４３…ワン・ショット回路、１４９…ストローブ生成器、１５０…ラッチ、１５１…ＮＯＲ回路、１５１ｃ…出力、１５２…ＮＯＲ回路、１５２ａ…入力、１５２ｂ…入力、１５４…ＯＲ回路、１５６…パルス、１５７…パルス、１５８…パルス、１５９…パルス、１６１…トグル回路、１６２…１対２デマルチプレクサ、２１１…制御論理、２１８ａ…リード転送回路、２１８ｂ…リード転送回路、２１９ａ…リード回路、２１９ｂ…リード回路、２２３…ストローブ回路、２２３ｂ…リード部。
Claims (10)
- 複数のダブル・データ・レートＤＲＡＭを搭載し、制御装置と、前記制御装置に夫々接続された制御論理回路およびシステム・クロックと、前記制御装置および前記システム・クロックに接続された記憶装置とを備え、前記記憶装置が、記憶アレイと、前記システム・クロックに夫々接続された内部クロックおよびデータ遅延クロックと、前記制御装置および前記データ遅延クロックに接続されたストローブ回路と、前記制御装置、前記内部クロックおよび前記ストローブ回路に接続され、前記記憶アレイにデータを書き込む複数のライト回路と、前記制御装置、前記データ遅延クロックおよび前記ストローブ回路に接続され、前記記憶アレイからデータを読み出す複数のリード回路とを含む、コンピュータであって、
前記ライト回路は、各々、データ受信回路、ライト・バッファ回路、および遅延回路を備え、第１のバスを介して前記制御装置に接続され、前記制御装置からデータを受け取り、多重ラッチ回路を通じて前記記憶アレイに前記データを書き込み、
前記ストローブ回路は、複数の入力を有するストローブ生成器を備え、前記入力は各々複数のワン・ショット回路のうちの１つに接続されており、前記複数のワン・ショット回路のうちの第１のものは前記制御装置からのストローブ信号を受信するストローブ受信器に接続されており、残りの複数のワン・ショット回路は各々前記ライト回路のうちの１つのライト・バッファに接続されており、
前記ストローブ生成器はさらに前記多重ラッチ回路に接続された複数の出力を備えている
コンピュータ。 - 前記多重ラッチ回路が直列に接続された複数のデータ・ビット・ラッチを有する第１および第２の並列経路を備えている、
請求項１に記載のコンピュータ。 - 前記ストローブ生成器が、
自身に接続されたすべてのワン・ショット回路の出力を組み合わせ、受信したすべての個別パルスの状態に基づいて単一の出力パルスを生成し、
この単一のパルスを、前記第１の並列経路の１対のデータ・ビット・ラッチ、および、前記第２の並列経路のデータ・ビット・ラッチに送る、
請求項２に記載のコンピュータ。 - 前記ストローブ生成器が、
１対の交差接続されたＮＯＲ回路から成り、この１対のＮＯＲ回路の共通の出力がＯＲ回路の第１の入力に接続されたストローブ生成ラッチを備え、
前記ＯＲ回路は余分の入力を備えており、この余分の入力は、各々、前記複数のワン・ショット回路のうちの１つに接続されており、
前記ＯＲ回路はさらにトグル回路および１対２デマルチプレクサに接続された出力を備えている、
請求項１に記載のコンピュータ。 - 前記ストローブ生成器が
第１および第２の交差接続されたＮＯＲ回路を備え、
第１のＮＯＲ回路は、第１および第２の入力ならびに１つの出力を有する２入力ＮＯＲであって、第１の入力はストローブ駆動のワン・ショット回路に接続されており、第２の入力は第２のＮＯＲ回路の出力に接続されており、前記出力は第２のＮＯＲ回路の第１の入力に接続されており、
前記第２のＮＯＲ回路は、前記第１の入力の他に自身に接続されているワン・ショット回路の数に等しい複数個の余分の入力および１つの出力を備えており、前記複数個の余分の入力は各々ワン・ショット回路のそれぞれの出力に接続されており、前記出力は前記第１のＮＯＲ回路の前記第２の入力およびＯＲ回路の入力に接続されている、
請求項１に記載のコンピュータ。 - 前記リード回路が、各々、記憶アレイから読み出すべきデータを選択するポインタ回路、マルチプレクサ、読み出したデータを前記第１のバスを介して前記制御装置に配送するリード・データ駆動回路を備え、前記ストローブ回路が、初期化・有効化回路、トグル回路、データ比較回路、および、前記制御装置に接続された駆動回路を備えている、
請求項１に記載のコンピュータ。 - 前記ポインタ回路は１対の入力を有し、第１の入力は前記データ遅延クロックに接続されており、第２の入力は前記制御装置が出力する外部アドレス供給に接続されており、
前記データ遅延クロックは前記初期化・有効化回路、前記トグル回路、および前記データ比較回路に接続されており、
前記外部アドレス供給は前記記憶アレイから読み出すべきデータ・ワードの第１のビットを選択するように前記制御装置が供給する、
請求項６に記載のコンピュータ。 - 前記制御装置はデータ転送回路を複数組備えており、
データ転送回路の第１の組は、第１のストローブ回路に接続され、１組の制御論理回路から前記ライト回路にデータを転送し、
データ転送回路の第２の組は、第２のストローブ回路に接続され、前記リード回路から前記組の制御論理回路にデータを転送し、
データ転送回路の前記第１の組の各データ転送回路は、
前記ライト回路に書き込むべきデータを受信する論理回路を駆動するように設計されたポインタ回路と、
前記組の制御論理回路に接続されたマルチプレクサと、
前記マルチプレクサに接続されると共に前記第１のバスを介して前記ライト回路に接続された第１のデータ駆動回路と
を備え、
前記組の制御論理回路に接続された前記第１のストローブ回路は、
初期化・有効化回路、トグル回路、データ比較回路、および、第２のバスを介してライト回路に接続された第１のストローブ駆動回路と、
を備え、
データ転送回路の前記第２の組の各データ転送回路は、
バッファ回路を通じて接続された第１のデータ・バス、および、前記制御装置に接続された複数の個々のラッチを備えた多重ラッチ回路
を備え、
前記第２のストローブ回路は第２のストローブ信号線を介して前記リード回路に接続されたストローブ受信器を備え、前記第２の組の各データ転送回路の前記バッファ回路からの入力を有し、
前記第２のストローブ信号線は、さらにストローブ・バッファ回路、遅延回路、および、自身に導入されるすべてのストローブ信号の先行エッジすなわち立ち上がりエッジと後行エッジすなわち立ち下がりエッジの双方を検出するように設計されたワン・ショット回路を通じて、第２のストローブ生成器、前記第２の組の各データ転送回路の前記多重ラッチ回路の様々なラッチに接続されており、
前記第２の組の各データ転送回路の前記多重ラッチ回路は、第１、第２、第３、第４、第５の個別のデータ・ビット・ラッチを備え、これらのデータ・ビット・ラッチは各々第１および第２の入力と単一の出力を有し、前記記憶アレイへのデータの転送の間のすべての不一致やエラーをならすように内部接続されている、
請求項１に記載のコンピュータ。 - 前記第１、第２、第３のラッチは第１の経路に直列に配置されており、前記第４、第５のラッチは前記第１の経路と平行な第２の経路に直列に配置されており、
前記第１および第４のラッチは前記第１のバスを介して共通の出力に接続された第１の入力を有し、前記第１のラッチは前記第２のストローブ生成器の第１の出力に接続された第２の入力を有し、
前記第２および第４のラッチは前記第２のストローブ生成器の第２の出力に共通接続された第２の入力を有し、
前記第３および第５のラッチは前記内部クロックに共通接続された第２の入力を有する、
請求項８に記載のコンピュータ。 - 複数のＤＲＡＭを搭載し、システム・クロックと、複数のリード転送回路および複数のライト転送回路を備え、前記システム・クロックに接続された制御装置と、記憶アレイ、ストローブ生成器を内蔵し前記制御装置に接続されたストローブ回路、前記システム・クロックに接続された内部クロックおよびデータ遅延クロック、前記制御装置、前記ストローブ回路および前記内部クロックに接続され、データ・バスを介して前記記憶アレイにデータを書き込む複数のライト回路、および、前記制御装置、前記ストローブ回路および前記データ遅延クロックに接続され、前記データ・バスを介して前記記憶アレイからデータを読み出す複数のリード回路を備えた記憶装置と、含むコンピュータを操作する方法であって、
前記データ・バスにプリアンブル・パルスを供給して前記データ・バスを、選択した電圧レベルに設定したのち、プリアンブル・データ・ワードを供給するステップと、
前記ストローブ生成器で前記記憶アレイに書き込む第１のデータ・ワードのデータ・ビットと前記プリアンブル・データ・ワードのデータ・ビットとを比較し、前記記憶アレイに書き込む第１のデータ・ワードのデータ・ビットと前記プリアンブル・データ・ワードのデータ・ビットとの間に差異が発見された場合に前記ストローブ生成器で入来するデータ・ワードをラッチするローカル・ラッチ・ストローブを生成し、前記記憶アレイに書き込む第１のデータ・ワードのデータ・ビットと前記プリアンブル・データ・ワードのデータ・ビットとの間に差異が発見さなかった場合に前記データ・バスの状態を維持するステップと、
前記ストローブ生成器で前記記憶アレイに書き込む引き続くデータ・ワードのデータ・ビットと前記記憶アレイに直前に先行して書き込んだデータ・ワードのデータ・ビットとを比較し、前記ストローブ生成器で前記記憶アレイに書き込む引き続くデータ・ワードのデータ・ビットと前記記憶アレイに直前に先行して書き込んだデータ・ワードのデータ・ビットとの間に差異が発見された場合に前記ストローブ生成器で入来するデータ・ワードをラッチするローカル・ラッチ・ストローブを生成し、前記ストローブ生成器で前記記憶アレイに書き込む引き続くデータ・ワードのデータ・ビットと前記記憶アレイに直前に先行して書き込んだデータ・ワードのデータ・ビットとの間に差異が発見されなかった場合に前記データ・バスの状態を維持するステップと、
前記記憶アレイから読み出す第１のデータ・ワードのデータ・ビットと直前に読み出したデータ・ワードのデータ・ビットとの間に差異が存在しない場合、または、前記記憶アレイに書き込むデータ・ワードのデータ・ビットと直前に書き込んだデータ・ワードのデータ・ビットとの間に差異が存在しない場合にだけ前記ストローブ生成器でグローバル・ストローブ・パルスを生成することにより、データ転送速度を速めるステップと
を備えた方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/689,090 US6529993B1 (en) | 2000-10-12 | 2000-10-12 | Data and data strobe circuits and operating protocol for double data rate memories |
| US09/689090 | 2000-10-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002182974A JP2002182974A (ja) | 2002-06-28 |
| JP3730898B2 true JP3730898B2 (ja) | 2006-01-05 |
Family
ID=24766999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001311731A Expired - Fee Related JP3730898B2 (ja) | 2000-10-12 | 2001-10-09 | データ・ストローブ・プロトコルを使用した主記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6529993B1 (ja) |
| JP (1) | JP3730898B2 (ja) |
| KR (1) | KR100417780B1 (ja) |
| TW (1) | TWI221963B (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6651122B2 (en) * | 2000-12-07 | 2003-11-18 | Micron Technology, Inc. | Method of detecting a source strobe event using change detection |
| US7002378B2 (en) * | 2000-12-29 | 2006-02-21 | Intel Corporation | Valid data strobe detection technique |
| US7062625B1 (en) * | 2001-09-14 | 2006-06-13 | Denali Software, Inc. | Input/output cells for a double data rate (DDR) memory controller |
| DE10146149B4 (de) * | 2001-09-19 | 2004-04-29 | Infineon Technologies Ag | Schaltungsanordnung zum Empfang eines Datensignals |
| US6909315B2 (en) * | 2002-03-20 | 2005-06-21 | International Business Machines Corporation | Data strobe signals (DQS) for high speed dynamic random access memories (DRAMs) |
| US7171574B2 (en) | 2003-02-18 | 2007-01-30 | Marvell Semiconductor Israel Ltd. | DDR clocking |
| JP2004287691A (ja) * | 2003-03-20 | 2004-10-14 | Renesas Technology Corp | 半導体集積回路 |
| US6922367B2 (en) * | 2003-07-09 | 2005-07-26 | Micron Technology, Inc. | Data strobe synchronization circuit and method for double data rate, multi-bit writes |
| JP4450586B2 (ja) * | 2003-09-03 | 2010-04-14 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US7031205B2 (en) * | 2003-09-29 | 2006-04-18 | Infineon Technologies North America Corp. | Random access memory with post-amble data strobe signal noise rejection |
| US20050073901A1 (en) * | 2003-10-06 | 2005-04-07 | Infineon Technologies North America Corp. | Random access memory with data strobe locking circuit |
| US7346095B1 (en) * | 2004-02-20 | 2008-03-18 | Zilog, Inc. | Spread spectrum clock generator with controlled delay elements |
| JP4284527B2 (ja) * | 2004-03-26 | 2009-06-24 | 日本電気株式会社 | メモリインターフェイス制御回路 |
| WO2006058051A2 (en) * | 2004-11-24 | 2006-06-01 | Qualcomm Incorporated | Methods and systems for updating a buffer |
| US7082073B2 (en) * | 2004-12-03 | 2006-07-25 | Micron Technology, Inc. | System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices |
| US7543211B2 (en) * | 2005-01-31 | 2009-06-02 | Everspin Technologies, Inc. | Toggle memory burst |
| US7120067B2 (en) * | 2005-03-14 | 2006-10-10 | Infineon Technologies Ag | Memory with data latching circuit including a selector |
| US7280417B2 (en) * | 2005-04-26 | 2007-10-09 | Micron Technology, Inc. | System and method for capturing data signals using a data strobe signal |
| US7123524B1 (en) | 2005-05-13 | 2006-10-17 | Infineon Technologies Ag | Input circuit having updated output signal synchronized to clock signal |
| KR100660639B1 (ko) * | 2005-12-02 | 2006-12-21 | 삼성전자주식회사 | 더블 데이터 레이트 반도체 장치의 데이터 출력 회로 및이를 구비하는 반도체 장치 |
| JP2008084206A (ja) | 2006-09-28 | 2008-04-10 | Fujitsu Ltd | ストレージ装置およびデータ転送方法 |
| US20100014368A1 (en) * | 2008-07-17 | 2010-01-21 | Peter Schneider | System that increases data eye widths |
| KR102155190B1 (ko) * | 2014-05-12 | 2020-09-11 | 삼성전자주식회사 | 입력 버퍼 및 이를 포함하는 메모리 장치 |
| US9811273B1 (en) * | 2014-12-23 | 2017-11-07 | Cadence Design Systems, Inc. | System and method for reliable high-speed data transfer in multiple data rate nonvolatile memory |
| WO2020176448A1 (en) | 2019-02-27 | 2020-09-03 | Rambus Inc. | Low power memory with on-demand bandwidth boost |
| JP2021149659A (ja) | 2020-03-19 | 2021-09-27 | キオクシア株式会社 | 半導体集積回路、メモリコントローラ、およびメモリシステム |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4712190A (en) | 1985-01-25 | 1987-12-08 | Digital Equipment Corporation | Self-timed random access memory chip |
| US4644185A (en) | 1985-05-03 | 1987-02-17 | National Semiconductor Corporation | Self clocking CMOS latch |
| US5258952A (en) | 1990-12-14 | 1993-11-02 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with separate time-out control for read and write operations |
| US5550533A (en) | 1992-12-30 | 1996-08-27 | Intel Corporation | High bandwidth self-timed data clocking scheme for memory bus implementation |
| KR100223675B1 (ko) | 1996-12-30 | 1999-10-15 | 윤종용 | 고속동작용 반도체 메모리 장치에 적합한 데이터 출력관련 회로 |
| US5877987A (en) | 1997-02-14 | 1999-03-02 | Micron Technology, Inc. | Method and circuit for self-latching data read lines in the data output path of a semiconductor memory device |
| US5940337A (en) | 1997-10-23 | 1999-08-17 | Integrated Silicon Solution, Inc. | Method and apparatus for controlling memory address hold time |
| US6081477A (en) * | 1998-12-03 | 2000-06-27 | Micron Technology, Inc. | Write scheme for a double data rate SDRAM |
| KR100333683B1 (ko) * | 1998-12-30 | 2002-06-20 | 박종섭 | 반도체장치의데이터스트로브신호발생기 |
| US6279073B1 (en) * | 1999-09-30 | 2001-08-21 | Silicon Graphics, Inc. | Configurable synchronizer for double data rate synchronous dynamic random access memory |
-
2000
- 2000-10-12 US US09/689,090 patent/US6529993B1/en not_active Expired - Fee Related
-
2001
- 2001-09-28 KR KR10-2001-0060476A patent/KR100417780B1/ko not_active IP Right Cessation
- 2001-10-09 TW TW090124964A patent/TWI221963B/zh not_active IP Right Cessation
- 2001-10-09 JP JP2001311731A patent/JP3730898B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TWI221963B (en) | 2004-10-11 |
| US6529993B1 (en) | 2003-03-04 |
| KR100417780B1 (ko) | 2004-02-05 |
| KR20020029303A (ko) | 2002-04-18 |
| JP2002182974A (ja) | 2002-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3730898B2 (ja) | データ・ストローブ・プロトコルを使用した主記憶装置 | |
| JP4159415B2 (ja) | メモリモジュール及びメモリシステム | |
| US8654864B2 (en) | System and method for selectively performing single-ended and differential signaling | |
| US6658509B1 (en) | Multi-tier point-to-point ring memory interface | |
| KR100567065B1 (ko) | 메모리 장치용 입력 회로 | |
| US8467486B2 (en) | Memory controller with flexible data alignment to clock | |
| KR100512895B1 (ko) | 고속메모리시스템 | |
| US6987704B2 (en) | Synchronous semiconductor memory device with input-data controller advantageous to low power and high frequency | |
| KR100311334B1 (ko) | 복수의 메모리 모듈과 제어기를 구비한 데이터 고속 전송 시스템 | |
| US6324119B1 (en) | Data input circuit of semiconductor memory device | |
| TW201142867A (en) | Semiconductor memory device and method for operating the same | |
| KR100753421B1 (ko) | 반도체 메모리 장치의 어드레스 래치 회로 | |
| JP2004021409A (ja) | メモリシステム及びその制御方法 | |
| KR100362193B1 (ko) | 디디알 동기식 메모리 장치의 데이터 출력 장치 | |
| KR20050010704A (ko) | 고주파로 동작하는 반도체 메모리 장치 및 모듈 | |
| KR20030009032A (ko) | 입출력 인터페이스 및 반도체 집적 회로 | |
| KR20210034219A (ko) | 신호 생성 회로 및 이를 이용하는 반도체 장치 | |
| KR100933667B1 (ko) | 버스 반전 기술을 적용한 반도체 메모리 장치 | |
| KR100224718B1 (ko) | 동기식 메모리장치의 내부 클락 발생기 | |
| CN113870914A (zh) | 存储装置、包括其的半导体系统及其操作方法 | |
| KR100190373B1 (ko) | 리드 패스를 위한 고속 동기식 메모리 장치 | |
| JP3719865B2 (ja) | データ高速転送システム | |
| KR100389038B1 (ko) | 레이트 라이트 기능을 갖는 동기형 에스램 장치 | |
| KR100486199B1 (ko) | 반도체메모리장치의하이임피던스제어신호발생회로 | |
| JP3090104B2 (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040901 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040928 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041215 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041220 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050328 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050812 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050818 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050831 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050920 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051007 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081014 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101014 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |