TWI221963B - Data and data strobe circuits and operating protocol for double data rate memories - Google Patents

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TWI221963B
TWI221963B TW090124964A TW90124964A TWI221963B TW I221963 B TWI221963 B TW I221963B TW 090124964 A TW090124964 A TW 090124964A TW 90124964 A TW90124964 A TW 90124964A TW I221963 B TWI221963 B TW I221963B
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circuit
data
strobe
coupled
circuits
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Jim L Rogers
Timothy E Fiscus
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Ibm
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Description

1221963 A7 B7 五、發明説明（1 ) 發明範疇 本發明大致上係關於電腦，尤其有關一種使用一資料選 通協定於電腦主記憶體與控制器間傳輸資料的電腦主記憶 sub 體0 發明背景 電腦主記憶體係由像是動態隨機存取記憶體單元（DRAM) 等供資料儲存用的多個個別記憶體單元組成。這類電腦 中，通常根據一預先定義的計時方案，將資料傳輸進入及 傳輸離開個別DRAM，而至控制器。例如，將資料傳輸進 入及傳輸離開DRAM而至一資料控制器，亦即寫入或讀 取，通常包括以下步驟··產生一適當資料信號，將其從控 制器傳送至一或更多選定的DRAM，然後將資料從控制器. 寫入選定的DRAM，或者從選定的DRAM讀出資料並將資 料轉回控制器。 現今，改良式DRAM爲雙資料率DRAM類型，目前工業 上稱爲DDR裝置。 此等雙資料率DRAM使用一資料及選通協定於記憶體與 控制器間傳輸資料。將資料傳輸進入或傳輸離開電腦記憶 體，即寫入或讀取的期間等於一記憶體系統時脈週期的一 半。當從一 DDR裝置讀取資料時，該裝置同時間驅動資料 匯流排和選通。選通必須根據從DDR讀取的每一資料字進 行正反器，直到所有資料均讀出爲止，因爲控制器使用選 通鎖存進來的資料字，直到完成讀取爲止。選通爲邊緣對 齊，表示：其轉移與資料重合。因此，接收資料的控制器 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公---------
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1221963 A7 B7 五、發明説明 必須令選通相移，以便鎖存進來的資料字。 當寫入-DDR裝置時，控制器以相對於資料集中的選通 驅動資料匯流排，表示：選通於資料有效時間的中間轉 移。控制器根據傳送至接收資料之DDR裝置的每一資料字 將選通正反器，因此DDR裝置僅需使用選通鎖存進來的資 於資料讀取時控制器上所有資料輸入均有效，或者於資 料寫入時DDR裝置上所有資料輸入均有效期間稱爲“資料 眼，’。當電腦中的記憶體時脈頻率繼續增加時，此資料眼 的期間變得較短，而選通與資料眼間的關係變得較緊，造 成因爲同時間交換輸出，參考電壓的雜訊，路徑長度與傳 播延遲不匹配，串音，及其他這類影響所導致的時間變 化’使選通與資料眼兩獨立信號的對齊益發困難。 因此，目前DDR裝置的協定係根據每次讀取/寫入資料的 傳輸而將選通正反器，而且選通和資料傳輸時間具有時序 約束’當頻率變高時，選通和資料的約束變得很嚴格，很 快到達限制，而不再將資料傳輸進入或傳輸離開ddr 置。 因此’目前使用的協定於對齊資料選通與資料眼方面有 問題’當資料率持續增加而具有較快資料率時，此項對齊 問題變得更嚴重。因此此項問題阻礙DDR裝置發揮其全部 潛能。 、w 發明概要 本發明允許放寬有關讀取及寫入時選通與資料眼的關 -5- 本紙張尺度適用中國國家標準(CNS) A4规格(210 X 297公釐)
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你，進而可吾用衮直_____ 一 | /曰月已-q >υ g^：j 用較高頻率的記憶體時脈，形成較小的資料眼 2 資料率。 个罕又阿的 本發明#由放寬對齊選通與每—資料眼所需的時序 允許所有DDR裝置作最完全的利用。本發明藉由在資^ 有轉移時使資料自我鎖存而實現。一資料字即在一單—子 脈邊緣上傳輸進入或者傳輸離開一 DDR裝置的所有^料^ 元彙總。轉移即像是從‘M，，改變爲“〇”或者反向作業等一= 料位元上的任何改變。此種自我鎖存程序係指：僅於資料 字中沒有改變的情況下才需使用選通。 以此方式，本發明可放寬先前技藝協定中發現的選通與 資料眼的對齊問題，進而使用較小的資料眼造成較高的資 料傳輸率。 本發明藉由改變先前技藝中D D R的寫入和讀取電路以及 1己憶體控制器的寫入和讀取電路而達成希望的結果。尤 其，先則技藝之DDR裝置其寫入電路和控制器讀取電路藉 由增加一選通產生器並將此產生器耦合至選通和資料輸入 而予以修正。該DDR裝置的讀取電路和控制器寫入電路修 正爲·包括一資料比較電路，其以某種初始化及致能電路 控制輸出鎖存器和晶片驅動器電路。此等改變允許本發明 根據資料轉移而自我鎖存，排除使用資料選通，除非當沒 有資料轉移時。 因此’本發明的一目的爲：排除讀取和寫入時選通與資 料的關係，除非當沒有資料轉移時。 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ 297公釐) A7 B7 五、發明説明（4 本發明的進—+ V目的爲：排除資料改變時選通與資料眼 的對齊，允許資扭阳、 针眼變得較小，進而增加電腦中的資料傳 輸率。 從以下的詳細說明 白本發明的此等目的 結合附圖，熟習此項技藝者可更明 特性及優點，其中·· 圖1係使用讀取窝入 圖2係併入目前使用 一方塊圖； 凰式簡簞説明 電路之電腦的一方塊圖； 之先前技藝DDR寫入電路之電腦的 圖3舉例説月§使用圖2的電路將資料寫入電腦記憶體記 憶庫時的各種時脈和資料脈衝； 圖4係目前使用之先前技藝DDR讀取電路的一方塊圖； 圖5舉例説明當使用圖4的電路將資料從電腦記憶體記憶 庫中讀出時的各種時脈和資料脈衝； 圖6A係本發明之⑽汉寫人電路的一方塊圖； 圖6B係用以將資料從電腦傳輸至圖6a的以電路之 發明其控制器電路的一方塊圖； 圖7係圖6A中所示之選通產生器的一方塊圖； 圖8舉例説明當使用圖从之寫入電路將資料寫入電腦記 憶體記憶庫時的各種時脈和資料脈衝； 方塊圖； 電路傳輸至電腦之本 圖9A係本發明之DDR讀取電路的一 圖9B係用以將資料從圖的讀取 發明控制器電路的一方塊圖；以及 圖 10舉例説明當使用圖9A之讀取 屯路將資料從電腦記憶
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體圮憶庫中讀出時的各種時脈和資料脈衝。 墼體實施|説明 圖1中顯示一典型電腦的-方塊圖，該電腦包含—㈣ 器邏輯區塊12,其耦合至控制器1G，控制器1()接著經^ 線匯流排17和22核合至-記憶體u。—系統時脈14^時: 由一線路29耦合至控制器1〇。記憶體u包含—寫入區= 18; —讀取區塊19; _選通電路乃；一資料延遲相位調整 時脈26; -儲存陣列21，其中包含像是ddrdram的大^ 之儲存裝置；以及一内部時脈27。 尤其，控制器ίο藉由一多線雙向資料匯流排17耦合至寫 入區塊18和讀取區塊19，該寫入區塊包含複數個寫入電 路，而且該讀取區塊包含複數個讀取電路。 每一區塊18中的寫入電路和區塊19中的讀取電路各自經 由多線雙向匯流排20中的各別線路進一步耦合至儲存陣列 21。讀取區塊19中的讀取電路經由一單線單向匯流排“進 一步耦合至控制器10，該單線單向匯流排承載來自控制器 10的一外部位址控制信號。 雖然讀取和寫入區塊中具有複數個讀取和窝入電路，但 僅需要一個選通電路23，其經由一多線匯流排25耦合至寫 入區塊18中複數個寫入電路的每一電路，以及經由線路以 耦合至區塊19中的每一讀取電路。選通電路23進一步耦合 至由系統時脈14驅動的一資料延遲相位調整時脈 26(DDL)。系統時脈14同時驅動一内部時脈27，該内部時 脈經由一單線匯流排28耦合至區塊1 8中的每一寫入電路。 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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1221963 A7 B7 五 發明説明 電腦中當然尚包括許多著名的其他電 而’由於這類電腦其大致電路以及作業π: 藝中很著名…不認爲有必要進一步顯：途=法二 :::: 關但爲這類電腦作業所需的各種特性， 作業和其他電路。 ^ j在參照圖2和圖3，其中説明使用已知電路和協定將 訊寫入一先前技藝的儲存陣列21
一應二解，通常電腦的寫入區塊18中具有複數個寫入電路 (一般爲16個），而且於讀取區塊19中具有複數個讀取電路 (同樣一般爲16個）。然而，爲了簡化本發明的說明，將假 設：寫入區塊18中僅包含兩個寫入電路，而且讀取區塊19 中僅包含兩個讀取電路。 同時，因爲選通電路23的一部分與寫入電路互動，而且 第一部分與讀取電路互動，所以選通電路23將描述爲具 有一寫入部分23a和一讀取部分23b。 因此圖2中顯示：只有兩個寫入電路18a和18b耦合至選 通電路23的寫入部分23a。然而，因爲其中一寫入電路的 作業與另一寫入電路的作業一樣，所以只有寫入電路l8a 以詳細區塊的形式顯示，而且以下僅詳述其作業。 如所示，寫入電路1 8a包含一資料接收器30，其經由資 料匯流排17中複數個資料線的各別資料線耦合至控制器 10。此資料接收器30同時透過一寫入緩衝電路31，一延遲 電路32和一多重鎖存器電路33耦合至儲存陣列21。 選通電路23的寫入部分23a包含一選通接收器40，其經 -9- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
装 訂
1221963 A7 _______ B7______ 五、發明説明（7 ) 由選通信號線22耦合至控制器12。接收器4〇透過一選通緩 衝電路41進一步耦合至一單發電路42，其係設計用來偵測 線路22上出現之任何選通信號的前導或上升邊緣以及尾隨 或下降邊緣。此表示單發電路42必須具有兩輸出線44和 45，各自分別連接至以下將進一步說明之多重鎖存器電路 33中的多個各別鎖存器。 多重鎖存器電路33係由複數個個別資料位元鎖存器34， 35’ 36’ 37和38組成。資料位元鎖存器34，35, 36，37和 38各自分別具有第一和第二輸入以及一單一輸出，且其互 I相耦合’以逐次減除如技藝中已知因為將資料從丨〇傳輸至 錯存陣列21或者其間的任何不匹配或錯誤。 鎖存器34和35各自具有共同耦合至延遲電路32其輸出的 第一輸入。鎖存器34其第二輸入連接至線路44 ,該線路44 承載由選通信號其前導邊緣所導致的單發電路42輸出。鎖 存器34的輸出耦合至鎖存器36的第一輸入。鎖存器35和36 的第二輸入共同耦合至線路45，其前導為單發電路42。此 線路45承載由選通信號其尾隨邊緣所導致的單發電路42輸 出。因此，鎖存器35和36響應選通信號的尾隨邊緣。鎖存 器35的輸出耦合至鎖存器38的第一輸入，而且鎖存器“的 輸出耦合至鎖存器37的第一輸入。 鎖存器37和38的第二輸入共同耦合至内部時脈電路27的 輪出。鎖存器37和38的輸出經由匯流排20饋送至儲存陣列 21。 現在特別參照圖3，同時繼續參照圖2，簡單說明將資料 -10- 本紙張尺度適用中國國家標準(CNS) A4规格(210X 297公釐)
1221963 A7 _______ B7 五、發明説明（8 ) 寫入儲存陣列21時使用之先前技藝協定的寫入順序。 初始時’系統時脈14運轉並且提供一交替的週期時脈信 號C K。同時間，由系統時脈丨4所驅動的内部時脈27同時 運轉且輸出一信號1NT，並饋送至鎖存器37和38的第二輸 入。此時脈信號INT係由複數個正脈衝46，47，48和49組 成’各自與交替之系統時脈信號C K其各別的一第一或正 半時脈同步。 如前面所注意，當電腦陣列21以DDr裝置殖入時，寫入 讀取協定要求資料與選通信號將一資料字傳輸進入（寫入 作業）或者傳輸離開（讀取作業）儲存陣列21。現在假設將四 資料字（W0RD1，W0RD2，W0RD3，W0RD4)所形成的一 資料流寫入儲存陣列2 1。進一步假設：每一各別資料字係 由兩資料位元形成，而且W0RD2和W0RD3彼此相同。又 進一步假設：此等資料字各自於各別的資料眼55，56，57 和58期間傳輸。 當使用圖2的電路寫入儲存陣列21時，控制器1〇藉由強 迫正常爲中性的輸出DQS進入前文或者一負狀態，而驅動 資料選通23的寫入部分23a。控制器10於資料眼55期間， 經由資料匯流排17，將第一資料字的所有位元同時間傳輸 至寫入區塊1 8中的所有寫入電路。以此方式，將資料字的 第一位元饋送至寫入電路18a，而且同時將資料字的第二 位元饋送至寫入電路18b。應了解，如果資料字中包含超 過所説明的兩位元以上，則記憶體區塊必須包含與資料字 其位元數相同數目的寫入電路。此情況下，資料字的第三 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公着) 1221963 A7 ______ B7 五、發明説明（9 ) 位元將傳送至一第三寫入電路，資料字的第四位元將傳送 至一第四寫入電路等，而且資料字的最後或者第N位元將 傳送至最後或者第N寫入電路。 於每一寫入電路中，各別資料位元來自控制器1〇，於通 過一寫入接收器30，一緩衝電路31和一延遲電路32後由一 多重鎖存器電路33加以接收。 同時，隨著第一資料字（WORD1)的各別資料位元傳送至 各別寫入電路18a和18b，控制器10於資料眼55中心在選通 線22上驅動正半時脈週期。如圖3的選通脈衝$〇所顯示。 因此’選通脈衝5 0的前導邊緣5 0 a在資料眼5 5中心，而 且其尾隨邊緣50b在資料眼56中心。因此如以下的詳細討 論，於傳輸每一資料字期間，將定位脈衝5〇，以便正反器 多重鎖存器電路33之鎖存器34，35，36，37和38中的多個 鎖存器。 如以上所注意，第二資料字（WORD2)與第一資料字 (WORD1)不同，因此再度有一轉移，所以重覆以上說明的 週期。 以此方式，可將具有許多資料字的一資料流寫入陣列 21，而且現在可以以下結合圖4和5所說明的電路從陣列21 讀出。 圖4以區塊形式顯示先前技藝ddR電路，其必需從電腦 元憶體記憶庫中讀出儲存的資料，並將讀取的資料傳輸至 電腦。 如前面所注意，如圖1中所示，讀取電路區塊丨9包含工6 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 1221963 五、發明説明（1〇 個一樣的讀取電路19a至19P。 此同：：：意，此圖4所示之讀取電路中使用的電路其某 =:的1Γ2所示的電路元件-樣，而且將以圖二 圖2中使用的相同號碼加以識別。 如圖4所π，每一這類讀取電路包含一指標電路，農 係設計用來選擇資料’進而透過一多工器電路“和一讀取 驅，63將該資料從陣列21讀出，並經由流排17送達控 制器10。圖4中同時顯示供服務全部16個讀取電路用之選 通電路23的讀取部分23b，其係由一初始化及致能電路 64, -正反器電路65，和一選通驅動器66組成。該讀取部 分同時經由線路22耦合至控制器1〇。指標電路⑼具有—對 輸入，第一個爲一DDL時脈輸入27，其來自由系統時脈Μ 所驅動的資料延遲相位調整時脈26，第二個爲來自控制器 ίο的一外部位址饋送16。DDL時脈再次經由線路24耦合^ 選通讀取電路23中的初始化及致能電路64。線路16上的外 部位址饋送AO係由控制器10提供，而且用以選擇將從記 隐aa儲存陣列2 1讀出之資料字的第一位元。同時間，ddl 時脈啓動初始化及致能電路64。 初始化及致能電路64的輸出饋送至正反器電路65和選通 驅動器66，並且以脈衝70a，70b，70c，和70d顯示。正反 器電路65的輸出爲交替的“ 1”和“〇，，。 如圖5所示，當陣列2 1由指標電路60加以刺激時，從其 中讀取的識別資料D Q Y其每一位元將透過讀取電路區塊19 中一各別讀取電路的一各別多工器傳輸至讀取資料驅動器 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 裝 訂 線 1221963 A7 B7 五、發明説明（11 ) 63，之後將資料傳送至控制器1 0，而當正反器65刺激選通 驅動器66，使選通脈衝對齊資料流DQY的每一叢發。 總之，先前技藝的雙資料率（DDRI )SDRAM使用一資料 與選通協定於陣列2 1與控制器間傳輸資料字。當寫入先前 技藝的雙資料率（DDRI )SDRAM時，控制器以位於資料眼 中心的選通（DQS)脈衝驅動資料匯流排，並且根據寫入的 每一資料字將選通正反器，所以僅需使用選通（DQS)鎖存 進來的資料字。另一方面，當從先前技藝雙資料率 (DDRI )SDRAM讀取時，資料匯流排和選通為一起驅動。 因此，藉由DDL時脈進行邊緣對齊的選通係根據驅動出來 的每一資料字加以正反器，直到完成讀取叢發為止。 再次回憶，不管讀取電路的數目多少，僅需以一個選通 電路23的讀取部分23b服務電路區塊19中的所有讀取電 路。選通電路23的此讀取部分23b係由一初始化及致能電 路64，一正反器電路65，和一選通驅動器電路66組成。驅 動器電路66經由線路22耦合至控制器10。 指標電路60具有一對輸入，第一個為來自系統時脈14所 驅動之資料延遲相位調整時脈26的一輸入，而第二個為來 自控制器1 0的外部位址饋送16。DDL時脈經由線路24同時 耦合至初始化及致能電路64，正反器電路65，多工器61和 讀取資料驅動器63。 現在特別參照圖5，連同繼續參照圖4，簡單說明當從儲 存陣列2 1讀取資料時所使用之先前技藝協定的讀取順序。 假設：現在將從陣列2 1中讀取由四資料字（WORD 1， -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1221963 A7 B7 五、發明説明（12 ) W0RD2，W0RD3，W0RD4)所組成先前寫入陣列21的資料 流。 初始時，系統時脈c K和資料延遲時脈DDL將如圖5所示 運轉。如由脈衝70a，70b，70c，70d和70e所看見，DDL 時脈係以系統時脈14的兩倍速度運轉。當從陣列2 1中讀出 資料時，選通23b將驅動爲負，以進入其前文模式，然後 驅動爲正脈衝69a，同時接受後來的DDL脈衝70c。同時 間，經由線路16，從控制器1 〇傳送一外部位址饋送信號， 用以啓動指標60，以選擇將從儲存陣列21讀出的第一資料 字（WORD 1)其第一位元，然後DDL脈衝70c啓動多工器 61，驅動器63，正反器65和初始化及致能電路64。 隨著以指標電路6 0刺激儲存陣列2 1，於資料眼71期間， 透過讀取電路19a中的多工器61，將所讀取之識別資料字 (WORD1)的第一位元傳輸至讀取資料驅動器〇，然後將該 位元傳送至控制器10。資料字（WORD 1)中的第二位元同樣 藉由讀取電路19b傳輸（讀取）至控制器1〇。 因爲正反器電路65已經由初始化及致能電路64加以初始 化，接著每一 DDL時脈脈衝從“〇，，正反器爲“ 1”，以產生交 替的“1”和“0”，並且饋送至選通驅動器66，以便設定將讀 取的資料字驅動至控制器10的條件。 一旦將第一資料字（WORD1)讀出後，正脈衝69a將終 止’而且選通DQS將驅動爲負脈衝69b，使資料流中的第 二資料字（WORD2)可於資料眼72期間從陣列21讀出。接 著，於第二資料字讀出後，選通脈衝再度成爲正脈衝 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1221963 A7 B7 五、發明説明（13 ) 69c，而且於資料眼73期間讀出第三資料字（w〇rd3)。此 週期繼續，直到資料流中的所有資料字均讀出爲止。 來自正反器65的X替“ 〇”和“ 1”字串刺激選通驅動器66， 以便依需要提供交替的正和負脈衝69a，69b，69c和69d。 總之，圖2，3，4和5中所示的先前技藝電路使用一資料 與選通協定於儲存陣列2 1與控制器丨〇間傳輸，亦即讀取或 寫入一資料字。當使用先前技藝協定寫入時，控制器丨〇以 位於資料眼中心的選通（DqS)脈衝5〇驅動資料匯流排17， 並且根據窝入的每一資料字將選通正反器，因此僅需使用 選通（DQS)鎖存進來的資料字。另一方面，當使用先前技 藝協定讀取時，資料匯流排和選通係一起驅動，而且選通 與資料眼爲邊緣對齊，並且根據每一讀出的資料字加以正 反器，直到完成讀取爲止。 因此’即使寫入的一側僅使用選通鎖存進來的資料字， 但當頻率增咖時，資料眼對應變得較小，而且選通與資料 眼2的關係變得較緊，造成獨立之選通與資料信號的對齊 變得益發難以達成。此等困難之所以發生係因爲同時間交 換輸出，參考電壓的雜訊，路徑長度傳播延遲不匹配，串 音等所有限制系統速度的因素產生的時間變化。 雖然上述讀取寫入電路和協定適合用於先前技藝的 DRAM，但其作業仍未快得足以允許較新的DDR DRAM發 揮其完全的潛能和速度。 本發明藉由根據資料字中的改變或轉移，造成資料位元 自我鎖存，使資料選通僅需用於沒有資料轉移的時候，而 -16- 國國家標準(CNS) A4規格(210 X 297公爱) 1221963 A7
=寬選通DQS與資料眼的對齊。當沒有轉移時，資料眼非 常大，因爲持續兩資料週期資料沒有改變，使選通與資料 眼的對齊更容易。如此允許使用較高的資料傳輸率及對鹿 使用較小的資料眼。 〜 現在參照圖6A，6B，7，8，9A，叩和丨❹，以下說明有 效率地將資料傳輸進入或者傳輸離開殖入較新〇1311 dram 的一儲存陣列之本發明其寫入及讀取電路和協定。 廣義言之，本發明允許控制器及記憶體裝置使用於儲存 陣列21寫入或讀取之資料中的一資料轉移，亦即改變，產 生每一資料位元的一區域鎖存選通，而且其係藉由在一選 通產生器中組合資料字中的所有區域鎖存選通，以提供一 單一全域鎖存選通，用以鎖存進來的資料字而完成。然 而，當資料中沒有轉移時，亦即接收的資料字與前一字相 同時，資料選通DQS將通過選通產生器，而當作全域鎖存 選通。 以此方式，本發明排除需要耐選通與資料字對齊，而是 造成裝置自我鎖存，藉此形成一較高的讀取寫入資料傳輸 率。此較高速率允許較新較快的DDR DRAM以其設計速率 加以使用。 圖6A以方塊圖形式顯示本發明的改良式寫入電路118&和 118b，連同一改良式選通電路123的寫入部分123a，其係 設計用來與使用較新較快之DDR DRAM的一儲存降列21連 用。應了解，本發明同樣可以較舊較慢的DDR DRAM作 業0 -17- 本紙張尺度適用中國國家樣準(CNS) A4規格(210X 297公釐) 1221963 A7 —___B7 五、發明説明（15 ) 於以下本發明之説明中，應再次記得，寫入電路118中 的所有寫入電路均相同。因此，寫入電路i i 8a與寫入電路 118b —樣。因此，僅需詳細説明寫入電路i丨8a及其作業。 同時應/主意’本發明所使用的某些電路元件與圖2所示的 等效電路元件一樣。因此，相同的電路元件將以圖2中的 相同號碼加以識別。 寫入電路118a包含一資料線接收器30，其耦合至資料匯 流排17中之複數個資料線的一各別資料線，並透過一資料 緩衝電路131，一延遲電路32和一多重鎖存器電路33,連 至儲存陣列21。寫入電路丨18&的資料緩衝電路131同時經 由單發電路142a鶴合至一選通產生器149。類似地，寫 入電路118b經由單發電路142b耦合至選通產生器][49。選 通私路123的寫入部分123a包含一接收器140，其經由選通 信號線22耦合至控制器10，而且耦合至一選通緩衝電路 141，該選通緩衝電路的輸出透過一單發電路143耦合至一 選通產生器149。 圖7中所示的選通產生器149設計用來組合來自資料單發 電路的脈衝，而且其係藉由取得來自資料單發電路142a和 142b的所有脈衝，連同鎖存器15〇的輸出，並根據所接收 的所有個別脈衝其狀態，於OR電路154中加以組合，以建 立一單一輸出脈衝而完成。此輸出脈衝從〇11電路154傳送 至正反器161及1對2多工解訊器162。寫入電路丨18b同時經 由單發電路142b耦合至選通產生器149。 應了解，如果有兩個以上的寫入電路，則每一這類寫入 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 1221963 A7 一 _ B7 五、發明説明（16 ) 電路將透過各別的一單發電路耦合至選通產生器149。亦 即，如果有十六個寫入電路，則各自透過各別的一單發電 路耦合至選通產生器149。 圖7中所示的選通產生器149包含由交叉耦合的NOR電路 151和152所形成的一鎖存器15〇。n〇R電路151爲一雙輸入 NOR，其一第一輸入151a耦合至n〇r電路152的輸出，而 且另一輸入151b耦合至選通驅動的單發電路143。n〇R電 路151的輸出i5ic與N〇R電路152的一第一輸入交又耦合。 NOR輸出152除了第一輸入i51c外，尚有額外的多重輸 入。於例子中，僅顯示兩寫入電路118a*118b耦合至選通 產生器149。因此’於圖7中顯示額外的輸入152a*152b， 分別耦合至寫入單發電路142a*142b的各別輸出。如以上 所討論及圖7中所示，此NOR輸出的輸入數目必須等於其 镇&的單發電路數目，亦即，所傳輸之資料字的位元數 目，而且同時具有一額外輸入，其耦合至N〇R電路i 5 i的 輸出。例如，如果將一十六位元的資料字寫入儲存陣列Η 中，則NOR電路152將具有十七個輸入，其中十六個耦合 至十Ο個必疡的寫入電路，而第十七個镇合至電路 1 5 1的輸出。 =發電路142a，142b和143均設計爲同時偵測所通過的 一信號其前導邊緣和尾隨邊緣。 鎖存器150的輸出153饋入〇R電路154, _連同資料單 發電路1423和14213的所有輸出一起饋入。〇R電路154同樣 必須具有十七個輸入，其中十六個將轉合至必需的十六個 -19-
1221963 17 A7 B7 五、發明説明（ 寫入電路，而第十七個耦合至NOR電路1 5 1的輸出。0 R閘 154取得所有此等輸入，然後放射一單一脈衝，其將傳送 至一正反器電路161以及具有輸出線144和145的一 1對2多 工解訊器電路162。 以此方式，選通產生器電路149偵測何時資料字與其前 一資料字間存在轉移，亦即改變。 當選通產生器149將所有選通產生器輸入多工傳輸至選 通產生器輸出144和145時，則完成此等轉移的偵測。通道 144為第一個使用的通道，然後由正反器電路161將選通產 生器輸出加以正反器，於輸出線144與145間交替信號。 圖6A中耦合至選通產生器149其輸出的多重鎖存器電路 33與圖2所示的一樣，其係由複數個個別鎖存器34，35， 36，3 7和38組成，各自具有各別的第一和第二輸入及一單 一輸出。 鎖存器34和35的第一輸入共同耦合至延遲電路32的輸 出。鎖存器34其第二輸入連接選通產生器149的第一輸出 144，而且其輸出耦合至鎖存器36的第一輸入。鎖存器35 和36其第二輸入共同耦合至選通產生器149的輸出145，因 此鎖存器35和36同時響應線路45上的信號。鎖存器35的輸 出耦合至鎖存器38的第一輸入，而且鎖存器36的輸出耦合 至鎖存器37的第一輸入。鎖存器37和38的第二輸入共同耦 合至控制器10中之内部時脈電路14的輸出，而且其輸出同 時經由寫入匯流排20耦合至儲存陣列2 1。 圖6B係用以將資料從控制器邏輯電路傳輸至圖6A中所 20 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公爱)
1221963 A7 B7 五、發明説明（18 示寫入電路的一控制器傳輸電路之方塊圖。同時應注意， 此處所使用的某些元件與圖4中所示的電路元件—樣，因 而將以圖4所使用的相同號碼加以識別。 如圖6B中所示，控制器1〇包含複數個一樣的資料位元選 擇，以及傳輸電路119a和119b，其數目等於圖6八中的寫 爲了舉例說明，將僅詳細説明電路丨19a。因此，電路 119a包含一指標電路6〇，其係設計用來選擇控制器^輯 211中的邏輯電路，用以傳送將寫入圖6A中所示之寫入電 路118a的資料流的第一位元。類似地，電路11 %傳送將寫 入圖6A中所示之寫入電路n8b的資料流的次一資料位 元。因此，每一接收的資料位元將從控制器邏輯21丨，透 過各別的一多工器電路61，讀取資料驅動器電路〇和匯流 排Π，傳送至圖6八的寫入電路。此控制器傳輸電路同時具 有一選通電路123，用以服務圖6A中的所有寫入電路。 又/人，雖然具有複數個資料位元選擇及傳輸電路丨丨9a 和119b，但僅需要一個選通電路123服務所有資料位元選 擇及傳輸電路，不管其爲兩個電路或者十六個電路。 此選通電路包含一初始化及致能電路64，一正反器電路 65,和經由線路22耦合至圖6八之寫入電路的一選通驅動器 電路66。指標電路6〇具有一對輸入，第一個爲一ddl時脈 輸入67,其係來自由系統時脈14所驅動的 整時㈣，而第：個爲-外部位址饋人65。舰=經；； 線路124a耦合至初始化及致能電路64和正反器電路65，而 -21 - 本紙張尺度適用中國國家標準(CMS) A4規格(210 X 297公釐)
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1221963 A7 _ _ B7 五、發明説明（19 ) 且經由線路124b耦合至多工器電路61和讀取資料驅動器電 路63。 現在，特別參照圖6A，6B，7和8，簡單説明本發明的 寫入協定。 初始時’系統時脈14運轉並且提供一交替週期的時脈信 號C K。同時，由系統時脈14所驅動的内部時脈27運轉並 且輸出一信號INT，由複數個正脈衝156，157，158和159 組成。此等脈衝饋入鎖存器37和38的第二輸入，而且每一 脈衝與交替之系統時脈信號C K其各別的一第一或者正半 時脈信號同步。 本發明的寫入協定同時要求資料與選通信號，用以將一 資料字傳輸進入（寫入）儲存陣.列21，然而，於本發明中， 當順序字轉移亦即改變時，來自控制器的選通信號不必改 變或者變化’因爲選通產生器149將提供區域鎖存信號， 以便透過鎖存器33傳輸資料。因此，於本發明中，僅於順 序傳輸的字中沒有轉移亦即差異時才需產生選通信號。 於本發明中，將藉由使用選通產生器偵測順序字中的任 何差異，並且使用此等差異驅動正反器161和1對2多工解 訊器電路162，以便交替提供及引導適當信號到達選通產 生器輸出144和145而達成。此等信號交替出現於輸出144 和145上，用以操作鎖存器33,以便透過鎖存器33傳輸接 收的資料，將其寫入陣列21。藉由如此進行，控制器1〇僅 需於隨後或者後續的字並未從前面傳輸的資料字改變時改 變選通信號DQS的狀態。以下將更完整說明此種選^產生 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1221963 A7 B7 五、發明説明（2〇 ) 器的作業。 爲了舉例説明，再次假設：將由四資料字（WORD 1， WORD2，WORD3和WORD4)所形成的一資料流寫入儲存陣 列21，而且WORD2和W0RD3—樣，並且每一各別資料字 再次由兩資料位元形成，而且將於一各別的資料眼期間傳 輸0 當使用圖6 A的電路寫入儲存陣列2 1時，控制器1 〇經由線 路22將正常爲中性的選通輸出DQS強迫爲負，以進入前文 模式。同時間，控制器10同時於匯流排丨2上將由全“ 〇，，組 成的一前文字傳輸至寫入區塊118中的所有寫入電路。形 成該前文字的位元用以設定單發電路142a*142b，使其俱 備選通產生器149的先決條件。 於該前文字之後，資料流將初始化 (W0RD1)的資料位元將經由各別資料傳輸電路119&和 "9b ’從控制器邏輯電路傳送至各別的寫入電路和 ⑽。亦即，資料字的第_位元將從控制器傳輸電路心 饋入寫入電路118a，而且資料字的第二位元將從控制器傳 :電路傳送至寫入電路118b。又一次，應了解：如果資料 字包含超過所説明的兩位元以上，則記憶體區塊必須包本 與資料字的位元數目-樣的寫入電路數目。於此一情； 下二資料字的第三位元將傳送至—第三寫入電路，資料字 的第四位元將傳送至一第 宜 ^ …册寻足主#四寫入電路等，而且資料字的最 後或弟N位元將傳送至最後或㈣個寫入電路。 於每一寫人電路中，各別的資料位元係來自控制器⑺， * 23 '
1221963 A7 _____B7 五、發明説明（21 ) 於通過一寫入接收器30，一緩衝電路31和一延遲電路32 後，由一多重鎖存器電路33加以接收。隨著經由單發電路 143，將選通信號傳送至選通產生器149，同時間，緩衝電 路131同時經由單發產生器142a，將一信號傳輸至選通產 生器149。 於選通產生器149中，鎖存器150接收來自所有單發電路 142a，142b，和143的所有信號，並且經由輸出153將其輸 出饋入OR電路154。OR電路同時接收單發電路14以和 142b的輸出，並將此等信號進行〇R運算，以放射一單一 脈衝，而且將其傳送至正反器電路161和具有輸出線144和 145的1對2多工解訊器電路162。 此輸出信號從OR電路154通過多工解訊器電路162，到 達其輸出線144，如脈衝170。脈衝170設定鎖存器34接收 第資料位元（WORD 1 )，並且切換正反器161，以便當接 收第二字（WORD2)時，將進入多工解訊器電路162的次一 脈衝171導引至其輸出線14 5，用以設定鎖存器3 5接收次一 字（WORD2)的第一位元，以便設定鎖存器36接收資料流中 之（WORD1)的第一位元，而且次一内部脈衝158設定鎖存 器37和38將前二字（W0RD1和w〇RD2)寫入陣列21。以此方 式’資料位元將通過鎖存器33，並且寫入陣列21。於以相 同方式傳輸每一資料字期間，其後的脈衝161同時將多重 鎖存器電路33中的多個鎖存器34，35和36加以正反器。 接著’ OR電路154傳送一信號，引發正反器，以重置多 工解訊器電路162，使傳送至多工解訊器電路162的次一信 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公釐)
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I22l963 A7 ____B7 五、發明説明（22 ) 號先傳送至其輸出線144。 選通脈衝DQS保持爲低，於前文狀態中，直到所接收的 字與前一字一樣爲止。如前面所注意，W〇rD3與w〇RD2 一樣。現在，於此情況下，一區域鎖存選通將不由所説明 的電路建JL，而且於將W〇RD3窝入陣列21之前，選通dqs 必須驅動爲正，如脈衝172。 當使用圖6A的電路寫入儲存陣列21時，控制器1〇驅動資 料選通123的寫入部分123a，強迫正常爲中性的輸出dqs 進入觔文或者負狀怨。同時間，前一第一資料眼17 5期 間，控制器經由資料匯流排12，將包含全“〇，，的一前文資 料孚傳輸至寫入區塊11 8中的所有寫入電路。該前文係由 全0組成，用以設定資料輸入的先決條件。亦即，資料 輸入必4舄先決條件，以利單發電路作業。 前文字的第一位元經由傳輸電路U9a饋入寫入電路 118a而且同時，削文字的第二位元經由傳輸電路丨丨9b饋 入寫^電路118b。應了解’如果資料字包含超過所説明的 兩位以上，則記憶體區塊必須包含與資料字之位元數目 一樣的寫入電路數目。於此一情況下，資料字的第三位元 二傳送至-第三寫入電路，資料字的第四位元將傳：至一 第四寫入電路等，而且資料字的最後或第N位元將傳送至 最後或第N個寫入電路。 於每各別寫入電路中，由控制器1 〇傳送至每一寫入電 路的各別資料位元通過電路的寫入接收器，緩衝電路和延 遲電路’到達電路的多重鎖存器電路。當資料位元通過每 -25- 本紙張尺度適用巾S S家標準(CNS) Μ规格(加χ撕公爱) A7 B7 五、發明説明（23 )
接收器30，緩衝電路131， 5a接收來自控制器1〇的資料字 時，所接收的資料位元通過寫入 ，和延遲電路32，到達鎖存器34 的第一輸入。通過緩衝電路13丨的資料位元產生一信號， 並將其傳送至單發電路142&，之後將其傳送至選通產生器 149。同時，電路118b接收資料字（w〇rdi)的第二位元， 而且其緩衝電路將一類似信號傳送至單發電路142b，同時 轉寄至選通產生器丨49。於選通產生器149中，此等信號將 加以組合，並且經甴1對2多工解訊器電路ι62傳輸至輸出 線144，用以觸發多重鎖存器33中的鎖存器34。 當第一資料眼176結束時，次一資料眼177開始，而且控 制器10將資料字（WORD2)的所有位元傳輸至寫入區塊n8 中的所有寫入電路。以此方式，將資料字（W〇rd2)的第一 位元饋入寫入電路118a，而且同時，將資料字（w〇RD2)的 第二位元饋入寫入電路118b。又一次，當寫入電路1183接 收來自控制器10的資料字（WORD2)其第一資料位元時，所 接收的資料位元通過電路的寫入接收器30，緩衝電路131 和延遲電路32，到達鎖存器34的第一輸入。通過緩衝電路 13 1的資料位元產生一信號，並將其傳送至單發電路 本紙張尺度適用中囷國家標準(CNS) A4規格(210 X 297公釐) 1221963 A7 B7 五、發明説明（24 ) 142a，之後將其傳送至選通產生器149。同時，電路η化 接收資料字（W0RD2)的$二位元，而且其緩衝電路將一類 似的信號傳送至單發電路142b，同時轉寄至選通產生器 149。又一次，於選通產生器149中，此等信號將加以: 合，並且經由1對2多工解訊器電路162傳輸至輸出線145， 用以觸發多重鎖存器33中的鎖存器35和36。 如以上所注意，第一資料字（w〇RD1)與第二資料字 (W0RD2)不同，而且此等差異係由發佈一區域鎖存脈衝 170和171的選通產生器加以辨識。亦即，當傳輸資料字 (WORD1)時，由所有單發電路142a，142b和143傳送的脈 衝全邵於選通產生器中接收及組合，並且於線路144上產 生區域鎖存選通脈衝170，以允許多重鎖存器電路33中的 鎖存器34接收該資料字。 然而，WORD3與WORD2—樣，因此，選通產生器149不 產生一區域鎖存選通，而且必須由控制器丨〇傳輸一全域鎖 存選通DQS，如脈衝172所示。此選通脈衝172的上升邊緣 於選通產生器輸出線144上產生一脈衝173，用以鎖存通過 多重鎖存器33的WORD3。 由於WORD4與WORD3不同，所以如以上所説明，結合 資料字（WORD1)和（WORD2)產生區域鎖存脈衝173。 現在轉至圖9A，9B和10，將説明本發明的讀取電路及 其作業。圖9A以方塊形式顯tf本發明的改良式讀取電路 219a和219b，連同一選通電路223的讀取部分，其係設計 用來與使用較新較快之DDR DRAM的一電腦併用，圖9B係 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐)
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1221963 五、發明説明（25
益電路的一方塊圖，其用以將資料從圖9A 列;1中二、輸至電腦，而圖1〇舉例說明讀出電腦儲存陣 =子<資料字所需的各種時脈和資料脈衝。當炊應 了解，本發明同時可以較舊較慢的職DRAM以及較新車; 快的DDR DRAM作業。 *於本發月的以下説明中，應記得：讀取電路2㈡&和讀取 電路219b一樣，因此，僅需詳細説明讀取電路η%及其作 業。同時應注意，本發明之讀取電路中所使用的某些電路 基本上與圖4所示的讀取電路一樣，而且此等一樣的電路 疋件將以圖4中使用的相同號碼加以識別。 i圖9 A中所示，母_這類讀取電路包含一指標電路6〇， 其係設計用來選擇將從儲存陣列21中讀出的資料。如此所 選擇的資料由儲存陣列21透過一多工器電路61傳送至一讀 取驅動器63，並經由匯流排17將讀取的資料遞送至控制器 10 〇 又一次’應記得：無論讀取電路的數目多少，僅需使用 一個選通電路223的讀取部分223b服務電路區塊19中的所 有讀取電路。選通電路2D的此讀取部分223b係由一初始 化及致能電路64，一正反器電路65，一資料比較電路8〇， 和經由線路22耦合至控制器10的一選通驅動器66組成。又 一次，指標電路60具有一對輸入，第一個爲一 DDL時脈輸 入67 ’其係來自由系統時脈14所驅動的資料延遲相位調整 時脈26，而第二個係來自控制器1〇的一外部位址饋入16。 DDL時脈同時耦合至初始化及致能電路64，正反器電路65 -28 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1221963 A7
和資2比較電路80。於線路16上的外部位址饋入a〇係由 控制器10提供，而且用以選擇將從儲存陣列21中讀出之資 料字的第一位元。 / 圖9B係先前技藝控制器電路中用以將資料從圖9a所示 的凟取電路傳輸至控制器邏輯電路丨2之該部分的一方塊 圖。如圖9B所示，控制器丨〇的此部分包含複數個一樣的電 路218a和218b，其數目等於圖9A中之讀取電路數目。圖 9B以万塊圖形式顯示本發明的改良式控制器讀取傳輸電路 218&和2181)，連同一改良式選通電路223的部分223&，其 係設計用來與使用較新較快之Ddr DRAM的一系統併用。 應了解’本發明同時可以較舊較慢的DI)r dram作業。 於本發明的以下説明中，應注意：控制器讀取傳輸電路 區塊218中的所有電路彼此相同，而且基本上與圖6a中所 示的一樣。因此，因爲讀取傳輸電路218a與讀取傳輸電路 2 1 8b 一樣’所以僅詳細説明讀取傳輸電路21 8，而且圖9B 之讀取傳輸電路中與圖6A所示之寫入電路元件所使用一 樣的元件將以圖6 A使用的相同號碼加以識別。 讀取傳輸電路218a包含一資料線接收器30，其耦合至資 料匯流排17中複數個資料線的一各別資料線，而且透過一 資料緩衝電路131，和一多重鎖存器電路33連至儲存陣列 21。電路讀取傳輸2 1 8a的資料緩衝電路13 1同時經由一單 發電路142a耦合至一選通產生器149。類似地，電路讀取 傳輸218b經由單發電路i42b耦合至選通產生器149。以圖 6A中所示的一樣方式，選通電路223的部分223a包含一接 -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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1221963 五、發明説明（27 A7 B7
收器14〇，其經由選通信號線22耦合 垃本 利态1 〇，而且連 按主一選通緩衝電路141，其輸出透過一延遲兩 _ 心电路1 3 2和一 早發電路143輕合至—選通產生器149，其輸出輕 鎖存器電路33。 。夕重 圖9B中所示的選通產生器149同樣與圖7所CT ，ι , Μ 银’而 且权·计為以一樣的方式作業。 應了解··如果具有兩個以上的讀取傳輸電路，則每一這 類讀取傳輸電路將透過一各別的單發電路耦合至選通產^ 态149。亦即，如果有十六個讀取傳輸電路，則各自透過 一各別的單發電路耦合至選通產生器149。 如同熟習此項技藝者很快將可了解，此電路9β係以基本 上與圖6Α所示電路一樣的方式作業，從圖9Α所示的讀取 電路傳輸資料，因此，控制器邏輯電路12的作業將不進一 步說明。 現在特別參照圖10，連同繼續參照圖9Α，將簡單說明本 發明用以從儲存陣列2 1中讀取資料的協定。 將假設：從陣列中讀出的資料流係由前文及先前寫入陣 列 21 的四個資料字（w〇rd1，WORD2，WORD3 和 WORD4) 所組成。 初始時’系統時脈c Κ和資料延遲時脈DDL同時如圖10 所示運轉。如從脈衝174a，174b，174c，174d和174e所見 到，DDL時脈係以系統時脈14的兩倍速度運轉。當資料從 陣列21中讀出時，於接受DDL脈衝174b的同時將選通123b 驅動為負，以進入其前文模式。DDL脈衝174同時啟動多 •30- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公董)
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k 1221963 A7 ______B7 五、發明説明（28 ) 工器61，驅動器63，正反器65，初始化及致能電路料和比 較電路80，同時傳送自控制器10，經由線路16的一外部位 址饋入信號AO啓動指標6〇選擇前文字（W〇RJDO)的第一位 元，以便於資料眼180期間將前文字（W〇R]D0)從儲存陣列 2 1讀出。同時，類似地，前文字中的第二位元由讀取電路 119b加以傳輸（讀取）。形成前文字（W〇RD〇)的所有位元同 時饋入比較器電路80，並且保留於其中。 於資料眼180期間’透過讀取電路i9a中之多工器61將前 文的第一位元傳輸至讀取資料驅動器63，之後將該位元傳 送至控制器10。 因爲正反器電路65已經由初始化及致能電路65加以初始 化，所以已經由每一 DDL時脈脈衝加以正反器，以產生交 替的“ 1”和並且饋入選通驅動器66，藉此設定爲將第 一讀取資料字（WORD1)驅動至控制器1〇的條件。 隨著次一 DDL脈衝174c開始，於資料眼181期間，從陣 列21讀取資料流中的次一字（WORD1)。如以上所説明，同 時將形成此字（WORD 1)的所有位元饋入比較電路8〇，與前 文字相比較。因爲第一資料字（WORD 1)與前文字不同，比 較器電路保留正反器65，並且防止其啓動全域選通dqs， 所以選通DQS仍然爲負，而且於資料眼182期間，從陣列 21讀出第二資料字（WORD2)。 隨著第一資料字（WORD1)讀出後，與第一資料字 (WORD 1)不同的資料流之第二資料字（WORD2)可於資料眼 182期間從陣列21讀出，同時選通DQS維持於其負狀態。 -31 - 本紙張尺度適用中國國家標準(CNS) A4规格(210X 297公爱）
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前一資料字（WORD2) — 以便於資料眼1 83期間 接著，因爲第三資料字(％〇&〇3)與 樣’所以選通DQS必須驅動爲正， 讀出資料字（W0RD3)。 MW U 成資料位元根據資料字巾的改變或 轉和而自我鎖存，使資料選通僅需用於沒有資料轉移及資 料眼很大時，進而放寬對齊選通與資料字的時序。如此允 許使用較鬲的資料傳輸率，以及對應較小的資料眼。 現在已完成本發明其較佳具體實施例的說明。於不偏離 此處所述之本發明範圍下，可改變以上構造。以上説明或 附圖中所示的所有事項應解釋爲舉例而非限制。因此，熟 習此項技#者可明白不偏離以下申請專利範圍中陳述的本 發明其精神和範圍的其他替代和修正。 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）

Claims (1)

1221963 弟090124964·號專利申請案 As 中文申請專利範圍替換本(92年4月） S _ D8 六、申請專利範圍 「--- - | Υ::-·. .Λ，-叫 I_ 1. 一種殖入複數個f資科单DRAM之電腦，包含一控制 器’控制器邏輯電路，一系統時脈，和一記憶體，該記 憶體包含一儲存陣列，一内部時脈，一資料延遲時脈， 一選通電路和用以在該儲存陣列中寫入資料及讀出資料 的複數個寫入及讀取電路，其中： 每一寫入電路包含一資料接收器電路、一窝入緩衝電 路和一延遲電路，該寫入電路經由一第一匯流排耦合至 該控制器，用以接收來自該控制器的資料，並透過一多 重鎖存器電路將資料寫入該儲存陣列，以及 一寫入選通電路，包含具有大量輸入的一選通產生器 裝置，每一該等輸入耦合至大量單發電路中的一各別單 發電路’該等大量單發電路中的第一單發電路耦合至一 選通接收器，而該等大量單發電路中的其餘單發電路各 別耦合至一各別寫入電路中的一窝入緩衝器； 該選通產生器進一步具有耦合至該多重鎖存器電路的 複數個輸出。 2. 如申請專利範圍第1項之電腦，其中該多重鎖存器電路 包含第一和第二平行路徑，每一路徑包含複數個串列安 排的資料位元鎖存器。 3. 如申凊專利範圍第2項之電腦，其中該選通產生器包含 一裝置，該裝置用以組合所有耦合至該選通產生器之單 發电路之輸出以根據接收的所有個別脈衝的狀態創造一 單一輸出脈衝，並且將該單一輸出脈衝交替傳送至該第 一平仃路徑上的一對資料位元鎖存器，和該第二平行路 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 一一一.............一...............-.................. 六、申請專利範園 仏上的一資料位元鎖存器。 4·如申請專利範圍第i項之 -選通產生器鎖存器，其係由具有中產生… 又耦合的NOR電路形成’該 ^二：父 的-第—輸入； J出镇合至-OR電路 該OR電路具有額外輸 ^ ^ A ^ 呼頭外輸入耦合至大量 早發電路中的—各別單發電路； 大里 該⑽電路進_步具有耦合至—正反器和叫對2多工 解訊器電路的一輸出。 5·如申請專利範圍第3項 其中孩選通產生器鎖存 "5 和罘一义互耦合的NOR電路； =NOR包路係為_雙輸人N⑽，其具有—第一輸入 隸口至選通驅動的單發電路，一第二輸入搞合至第二 電路的輸出’而且_輸出摘合至第二麵電路的一 第一輸入，· 除了該第-輸入外’該第二N0R電路進一步具有大量 ^外輸入’其數目等於輕合的單發電路的數目，該等大 I額外輸入中的每—輸入耦合至各別窝入單發電路的輸 出而且冑出麵合至該第一N0R電路的該第二輸入和 一 OR電路的一輸入。 6.如申請專利範圍第】項之電腦，其中每一該等讀取電路 係^以下各项組成·· _指標電路，用以選擇從—餘存陣 列項出的資料，·一多工器電路；一讀取驅動器電路，用 以經由第一匯流排將讀取資料遞送至控制器；和一讀取 -2 -本纸張尺度適用中@ S家標準(ci^74規格(21GX297：^ 、申請專利範園 二資：：#、丨含一初始化及致能電路，-正反器電路， :枓比軚电路和耦合至控制器的_驅動器電路。 •=請專利範圍第6項之電腦，其中該指標電路具有一 第：二：：輸入第一個耦合至一資料延遲時脈，而且 罘—個耦合至從控制器饋入的一外部位址： 時脈進一步韓合至初始化及致能電路，正 反态电路和資料比較電路； 该外邵位址饋入係由控制器提供 >陣列讀出之資料字的第一位元。 選擇將從儲存 請，圍第Η之電腦，其中該控制器電路包括 複數組資料傳輸電路； 電 路傳傳輸電路’用以將資料從—組控制器邏輯 一J至窝入電路’而且其耦合至—第一選通電路； 電 -第二組傳輸電路，用以將資料傳輸離開讀取電路 :至1组控制器邏輯電路’而且其輕合至—第二選通 電 至 合 電 該第-組資料傳輸電路中的每一資料傳輸電路包本 -指:電路’其係設計用來啟動供接收將= 入 路I貝料用的該等邏輯電路；一多工器電路，其核合 I 组控制器邏輯電路；和一第一資科驅動電路 :菽多工器電路’而且經由第一匯流排耦合至寫入 包 該第一選通電路耦合至該組控制器邏輯電路，並且 含一初始化及致能電路，—正反器電路和選㈣ -3- 本紙張尺度適财國國家標準(CNS) A4規格(210 X 297公釐) 々、申請專利範固 動電路，而且其經由— 及 由弟—匯流排耦合至窝入電路；以 一資料延遲時脈連接至該選通， -驅動器電路，及該指標電路； …和該第 該第二組資料傳輸電路中 有達至枘剎哭母貝料傳輸電路包含具 有連至控制恭邏輯的複數個個別鎖存器； 遥通€路包含經由一篚- 路的一選通接收器； 號、㈣合至讀取電 该第二選通信號線一 -延遲電路和-單發電路u過-選通緩衝電路， 二器電路之多個各別鎖存器的任何選通 仏或其則導或上升逢緣及尾隨或下降邊緣； 該多重鎖存器電路係由第―，第二 五個別資料位元鎖存器纟达.— 一罘和弟 各別的第一和第二輸入，及 久如π — '.成’母—資料位元鎖存器具有 〜 單一輸出，而且相互耦 & ’以逐Μ除將資㈣輸至儲存㈣期間的任何不匹 配或錯誤。 9.如申！專利範圍第8項之電腦，其中第__，第二和第三 鎖存备串列*排於—第—路徑上，而且第四和第五鎖存 器串列安料與第—路徑多f的-第二路徑上； 該第一和該第四鎖存器其第—輸入共同耦合至該第一 匯’虎排的輸出’而且第—鎖存器其第二輸人連接至該選 通產生器的一第一輸出； 茲第二和該第四鎖存器其第二輸入共同耦合至該選通 -4 - 本紙張尺歧财®目家標準(CNS) A4規格(21〇χ297公董) 1221963
產生器的一第二輸出；以及 該第三和該第五鎖存器其第二輸入共同耦合至該内部 時脈。 10. —種用以操作殖入複數個DRAM的一電腦之方法，其中 省私腦包括一系統時脈；一控制器，該控制器内包含具 有選通產生器的一選通電路；和複數個讀取與寫入傳 輸電路；和一記憶體，該記憶體包含一儲存陣列；一内 部時脈；一資料延遲時脈；複數個寫入電路，用以經由 '貝料匯流排將資料寫入儲存陣列；和複數個讀取電 路用以t由該:具料匯流排從儲存陣列讀出資料；該讀 取與寫入電路耦合至該選通電路；該方法包含以下步 驟： 將一前文脈衝提供至該資料匯流排，以便將該匯流排 設定於一選定的電壓位準，並且提供一前文資料字； 於該選通產生器中比較將寫入該儲存陣列的一第一資 料字中之資料位元與前文字中之資料位元間的差異，並 且當將窝入該儲存陣列的第一資料字中之資料位元與前 又字中之資料位元間發現差異時，於該選通產生器中產 生一區域鎖存選通，用以鎖存進來的資料字，而且當將 寫入該儲存陣列之第一資料字與前文字之資料位元間並 未偵測任何差異時，維持該資料匯流排的狀態； 於該選通產生器中比較將寫入該儲存陣列的後續資料 丰中之資料位元與已寫入儲存陣列的前一字中之資料位 元間的任何差異，並且於該選通產生器中產生一區域鎖 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1221963 A8 B8 C8 D8 六、申請專利範圍 存選通^將寫入該儲存陣列的一資料字中之資料位元 與已寫入該儲存陣列的前一字中之資料位元間發現差= 時，用以鎖存進來的資料字，而且當將寫入該儲存陣列 的資料字與前一字的資料位元間並未偵測任何差異時， 維持該資料匯流排的狀態；以及 僅‘從該儲存陣列謂出的一第一資料字中之資料位元 與前文字中之資料位元間不存在差異時，或者當將寫入 該儲存陣列的第一資料字中之資料位元與前一字中之資 料位元間不存在差異時，才於該選通產生器中產生全域 選通脈衝，藉此提供一較高的資料傳輸率。 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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