JP2002182974A - データ・ストローブ・プロトコルを使用した主記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ストローブとデータ・アイの関係を緩和した
回路とプロトコルを実現することにより、ストローブと
データのプロトコルを使用する既知の全回路よりも速い
データ転送速度でダブル・データ・レート（ＤＤＲ）Ｄ
ＲＡＭを読み書きできるようにする。 【解決手段】 ライト回路１１８の多重ラッチ回路３３
を制御するように、データ入力とストローブ入力の双方
に接続されたストローブ生成器１４９を付加して従来技
術のライト回路を変更し、かつ、ストローブを制御する
ように、初期化・有効化回路をデータ駆動回路に接続す
ると共に記憶アレイ２１とトグル回路との間に接続され
たデータ比較回路を付加して従来技術のリード回路を変
更する。本発明では、データの状態遷移がない場合にし
か読み書き用のストローブを生成しないので、ストロー
ブとデータ・アイとを位置合わせする必要がなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般にコンピュー
タに関し、特にデータ・ストローブ・プロトコルを使用
してコンピュータの主記憶装置と制御装置との間でデー
タを転送するコンピュータの主記憶装置に関する。

【０００２】

【従来の技術】コンピュータの主記憶装置（メインメモ
リ）は、データ格納用のＤＲＡＭ（Dynamic Random Acc
ess Memory）など多くの個別のメモリから構成されてい
る。このようなコンピュータでは、通常、適切なクロッ
ク方式に従って個別のＤＲＡＭと制御装置（コントロー
ラ）との間でデータをやり取りする。例えば、ＤＲＡＭ
と制御装置との間のデータのやり取り、すなわち読み書
きには、通常、制御装置から少なくとも１つの選択した
ＤＲＡＭに送るデータ信号を生成するステップと、制御
装置から選択したＤＲＡＭにデータを書き込む、また
は、選択したＤＲＡＭからデータを読み出して制御装置
に返すステップとが含まれている。

【０００３】今日の改良されたＤＲＡＭは、業界でＤＤ
Ｒデバイスと呼ばれているダブル・データ・レート（Do
uble Data Rate）ＤＲＡＭ級のものである。

【０００４】これらダブル・データ・レートＤＲＡＭで
は、データとストローブのプロトコルを使って、メモリ
と制御装置との間におけるデータ転送を行なう。コンピ
ュータのメモリに対してデータ・ワードを転送すなわち
読み書きしうる期間は、メモリ・システム・クロックの
１サイクルの１／２に等しい。ＤＤＲデバイスからデー
タを読み出すとき、ＤＤＲデバイスは、データ・バスと
ストローブを同時に駆動する。制御装置はストローブを
使って読み出しが完了するまで入来するデータをラッチ
しているので、すべてのデータが読み出されるまで、Ｄ
ＤＲデバイスからデータを読み出すごとにストローブを
切り替える必要がある。ストローブは、エッジで位置合
わせされている。すなわち、ストローブは、データと同
期して状態遷移する。したがって、データを受け取って
いる制御装置は、ストローブを使って入来するデータ・
ワードをラッチするために、ストローブの位相をシフト
させる必要がある。

【０００５】ＤＤＲデバイスにデータを書き込むとき、
制御装置は、データに対してストローブを中央に配置し
てデータ・バスを駆動する。すなわち、ストローブは、
データ有効期間の中央で状態遷移する。制御装置は、デ
ータを受け取っているＤＤＲデバイスにデータを送るご
とにストローブを切り替える。したがって、ＤＤＲデバ
イスは、入来するデータ・ワードをラッチするためにし
かストローブを使う必要がない（すなわちＤＤＲデバイ
スがストローブを使うのは、入来するデータ・ワードを
ラッチするときだけである）。

【０００６】データを読み出している制御装置、また
は、データを書き込んでいるＤＤＲデバイスにおいてす
べてのデータ入力が有効である期間は、「データ・アイ
（dataeye）」と呼ばれている。コンピュータのメモリ
・クロック周波数が増大し続けるのにつれて、このデー
タ・アイ期間はますます短くなり、ストローブとデータ
・アイとの間の関係はますます窮屈になってきている。
この結果、出力を同時にスイッチングすることに起因す
る時間の変動、基準電圧のノイズ、経路長と伝搬遅延の
不整合、クロストークなどの影響により、これら独立の
信号すなわちストローブとデータ・アイを位置合わせす
るのがますます困難になってきている。

【０００７】以上のように、ＤＤＲデバイスの現在のプ
ロトコルは、リード／ライト・データの転送ごとにスト
ローブを切り替えるものであり、ストローブとデータ転
送の回数に制約を設けるものである。周波数が高くなる
のにつれて、ストローブとデータに対するこれらの制約
は非常に厳しくなるので、すぐに限界に到達し、ＤＤＲ
デバイスに対してもはやデータを読み書きすることがで
きなくなる。

【０００８】したがって、現在使われているプロトコル
には、データ・アイを使ってストローブを位置合わせす
る点に問題がある。データ転送速度が増大し続けるのに
つれて、この位置合わせの問題は、ますます厳しくな
る。それ故、この問題によって、ＤＤＲデバイスは、そ
の潜在能力を十分に活用することができない状態にあ
る。

【０００９】

【発明が解決しようとする課題】本発明の目的は、デー
タの状態遷移がない場合を除いて読み書き用のストロー
ブとデータ・アイの関係を必要なくすることである。

【００１０】本発明の別の目的は、データが変化してい
る場合にストローブとデータ・アイとの位置合わせの必
要をなくして、データ・アイをより小さくすると共に、
コンピュータのデータ転送速度をより早くすることであ
る。

【００１１】

【課題を解決するための手段】本発明によれば、読み書
き用のストローブとデータ・アイとの関係を緩和するこ
とができるので、潜在能力を完全に引き出した形でＤＤ
Ｒデバイスを使うことが可能になる。したがって、本発
明によれば、より高い周波数のメモリ・クロックを使う
ことができるので、データ・アイを小さくすることがで
きると共に、データ転送速度を速くすることができる。

【００１２】本発明によれば、ストローブとデータ・ア
イとを位置合わせするのに必要なタイミング要件を緩和
させることにより、ＤＤＲデバイスをその潜在能力一杯
に使うことが可能になる。本発明では、データ・ワード
に状態遷移がある場合にデータを自己ラッチさせること
により、このことを実現している。データ・ワードと
は、単一のクロック・エッジでＤＤＲデバイスに対して
やり取り（読み書き）するすべてのデータ・ビットのま
とまりのことである。状態遷移とは、データ・ワードの
ビットの変化、例えば「１」から「０」へ（またはこの
逆）の変化のことである。この自己ラッチ手順は、デー
タ・ワードに変化がない場合にしかストローブを必要と
しない、ということを意味している。

【００１３】このように、本発明によれば、従来技術の
プロトコルで見い出されていたストローブとデータ・ア
イとの位置合わせ問題を緩和させることができるので、
より小さなデータ・アイを使うことが可能になる結果、
データ転送速度を速めることができる。

【００１４】本発明では、メモリ制御装置のライト回路
とリード回路の他に、従来技術のＤＤＲデバイスのライ
ト回路とリード回路を変更することにより、これらの好
適な結果を実現している。具体的には、従来技術のＤＤ
Ｒデバイスのライト回路と制御装置のリード回路を、ス
トローブ生成器を付加し、ストローブとデータ入力の双
方にこのストローブ生成器を接続することにより変更し
ている。また、ＤＤＲデバイスのリード回路と制御装置
のライト回路を、出力ラッチとチップ駆動回路を初期化
・有効化回路を使って制御するデータ比較回路を備える
ように変更している。これらの変更によって、本発明で
は、データの状態遷移に基づいてデータを自己ラッチさ
せることができると共に、データの状態遷移がない場合
を除いてストローブを使う必要がなくなる。

【００１５】

【発明の実施の形態】図１は、典型的なコンピュータの
ブロック図である。制御装置１０には、制御論理ブロッ
ク１２が接続されている。制御装置１０は、複数線のバ
ス１７、２２を介してメモリ１１に接続されている。制
御装置１０には、システム・クロック１４も線２９を介
して接続されている。メモリ１１は、ライト・ブロック
１８、リード・ブロック１９、ストローブ回路２３、デ
ータ遅延位相調整ブロック２６、記憶アレイ２１、およ
び内部クロック２７から成る。記憶アレイ２１は、ＤＤ
Ｒ ＤＲＡＭなどの記憶デバイスを複数個備えている。

【００１６】特に、制御装置１０は、複数の双方向デー
タ・バス１７によって複数のライト回路を備えたライト
・ブロック１８に接続されていると共に、複数のリード
回路を備えたリード・ブロック１９に接続されている。

【００１７】各ライト・ブロック１８のライト回路と各
リード・ブロック１９のリード回路は、各々さらに、複
数の双方向バス２０のそれぞれの線を介して記憶アレイ
２１に接続されている。リード・ブロック１９のリード
回路は、さらに、制御装置１０が出力する外部アドレス
制御信号を配送する単線の一方向バス１６を介して制御
装置１０に接続されている。

【００１８】ライト・ブロック１８とリード・ブロック
１９には複数のライト回路とリード回路があるけれど
も、複数線バス２５を介してライト・ブロック１８の複
数のライト回路の各々に接続し、線２４を介してリード
・ブロック１９の複数のリード回路の各々に接続してい
るストローブ回路２３は、１個しか必要としない。スト
ローブ回路２３は、さらに、システム・クロック１４が
駆動しているデータ遅延調整クロック（ＤＤＬ）２６に
接続されている。システム・クロック１４は、単線バス
２８を介してライト・ブロック１８の各ライト回路に接
続されている内部クロック２７も駆動している。

【００１９】無論、コンピュータは他の多くの回路（図
示せず）を備えていることは周知である。しかし、この
ようなコンピュータの一般的な回路、動作方法、使用方
法は当技術分野で周知であるので、このようなコンピュ
ータの動作に必要な機能、動作、回路であっても、本発
明の核心に関連しないものをこれ以上示して説明する必
要はないと考える。

【００２０】次に、図２と図３を参照して、従来技術の
記憶アレイ２１への公知の回路とプロトコルを使った情
報の書き込みを説明する。

【００２１】コンピュータは、通常、ライト・ブロック
１８に複数の（普通は１６個の）ライト回路を、リード
・ブロック１９に複数の（やはり普通は１６個の）リー
ド回路を備えている。しかし、本発明の説明を簡単にす
るために、ライト・ブロック１８は２個のライト回路し
か備えておらず、リード・ブロック１９は２個のリード
回路しか備えていないものと仮定する。

【００２２】また、ストローブ回路２３の第１の部分は
ライト回路と相互作用し、第２の部分はリード回路と相
互作用するので、ストローブ回路２３は、ライト部２３
ａとリード部ｂを有するものとして説明する。

【００２３】したがって、図２には、ストローブ回路２
３のライト部２３ｂに接続された２個のライト回路１８
ａ、１８ｂしか示してない。しかし、任意の１個のライ
ト回路の動作は任意の他のライト回路の動作と同一であ
るから、詳細なブロックの形ではライト回路１８ａしか
示さず、下ではその動作しか詳細には説明しない。

【００２４】図２に示すように、ライト回路１８ａは、
データ・バス１７中の複数のデータ線のうちの個別の１
本を介して制御装置１０に接続されたデータ受信器３０
を備えている。このデータ受信器３０は、ライト・バッ
ファ回路３１、遅延回路３２、多重ラッチ回路３３を通
じて記憶アレイ２１にも接続されている。

【００２５】ストローブ回路２３のライト部２３ｂは、
ストローブ信号線２２を介して制御装置１０に接続され
たストローブ受信器４０を備えている。ストローブ受信
器４０は、さらに、ストローブ・バッファ回路４１を通
じてワン・ショット回路４２に接続されている。ワン・
ショット回路４２は、ストローブ信号線２２に現れるす
べてのストローブ信号の先行エッジ（すなわち立ち上が
りエッジ）と後行エッジ（立ち下がりエッジ）の双方を
検出するように設計されている。このことは、後述する
ように、ワン・ショット回路４２は２つの出力線４４、
４５を備え、その各々が多重ラッチ回路３３の様々な個
別のラッチにそれぞれ接続されている必要がある、とい
うことを意味する。

【００２６】多重ラッチ回路３３は、複数の個々のデー
タ・ビット・ラッチ３４、３５、３６、３７、３８から
成る。これらのデータ・ビット・ラッチ３４、３５、３
６、３７、３８は、各々、第１および第２の入力端子と
単一の出力端子を備え、当技術分野で公知のように、制
御装置１０から記憶アレイ２１へのデータ転送によって
（あるいはデータ転送の間に）生じる不一致（あるいは
誤り）を均等にするように相互接続されている。

【００２７】ラッチ３４と３５は、各々、遅延回路３２
の出力端子に共通接続された第１の入力端子を備えてい
る。ラッチ３４は、ストローブ信号の先行エッジに起因
するワン・ショット回路４２の出力を運ぶ線４４に接続
された第２の入力端子を備えている。ラッチ３４の出力
端子は、ラッチ３６の第１の入力端子に接続されてい
る。ラッチ３５と３６は、ワン・ショット回路４２から
導出された線４５に共通接続された第２の入力端子を備
えている。この線４５は、ストローブ信号の後行エッジ
に起因するワン・ショット回路４２の出力を運んでい
る。したがって、ラッチ３５と３６の双方は、ストロー
ブ信号の後行エッジに応答する。ラッチ３５の出力端子
はラッチ３８の入力端子に接続されており、ラッチ３６
の出力端子はラッチ３７の入力端子に接続されている。

【００２８】ラッチ３７と３８の第１の入力端子は、内
部クロック回路２７の出力端子に共通接続されている。
ラッチ３７と３８の出力は、共に、バス２０を介して記
憶アレイ２１に供給されている。

【００２９】次に、特に図３を参照するが、図２も引き
続き参照して、記憶アレイ２１にデータを書き込むとき
に使う従来技術のプロトコルによる書き込み手順を簡潔
に説明する。

【００３０】始めに、システム・クロック１４が走って
おり、交番周期クロック信号ＣＫを供給している。同時
に、システム・クロック１４が駆動する内部クロック２
７も走っており、ラッチ３７と３８の第２の入力端子に
供給される信号ＩＮＴを供給している。この内部クロッ
ク信号ＩＮＴは、複数の正のパルス４６、４７、４８、
４９から成る。これらのパルス４６、４７、４８、４９
は、各々、交番システム・クロック信号ＣＫの第１のの
半分すなわち正の半分の各々と同期している。

【００３１】上述したように、記憶アレイ２１がＤＤＲ
デバイスから成る場合、読み書きプロトコルは、記憶ア
レイ２１からデータを転送する（読み出し動作）または
記憶アレイ２１にデータを転送する（書き込み動作）の
にデータ信号とストローブ信号を必要とする。ここで、
４個のデータ・ワード（ＷＯＲＤ１、ＷＯＲＤ２、ＷＯ
ＲＤ３、ＷＯＲＤ４）から成るデータ・ストリームを記
憶アレイ２１に書き込むものと仮定する。さらに、各デ
ータ・ワードは２個のデータ・ビットから成り、ＷＯＲ
Ｄ２とＷＯＲＤ３は互いに同一である、と仮定する。さ
らに、これらのデータ・ワードは、各々、各データ・ア
イ５５、５６、５７、５８の間に転送するものと仮定す
る。

【００３２】図２の回路を使って記憶アレイ２１に書き
込む場合、制御装置１０は、ストローブ回路２３の出力
ＤＱＳ（通常は中性）をプリアンブル状態（すなわち負
の状態）にすることにより、ストローブ回路２３のライ
ト部２３ａを駆動する。制御装置１０は、データ・アイ
５５の間に第１のデータ・ワードのすべてのビットをデ
ータ・バス１７を介してライト・ブロック１８のすべて
のライト回路に同時に転送する。このように、第１のデ
ータ・ワードの第１のビットをライト回路１８ａに供給
し、同時に、第１のデータ・ワードの第２のビットをラ
イト回路１８ｂに供給する。ここで、データ・ワードが
２を超える数のビットを含んでいる場合、メモリ・ブロ
ックは、データ・ワードのビット数に等しい数のライト
回路を備える必要がある、という点を理解すべきであ
る。このような場合、データ・ワードの第３のビットは
第３のライト回路に送り、データ・ワードの第４のビッ
トは第４のライト回路に送り、・・・、データ・ワード
の最後の（Ｎ番目の）ビットは最後の（Ｎ番目の）ライ
ト回路に送ることになる。

【００３３】各ライト回路では、制御装置１０が出力す
る各データ・ビットは、データ受信器３０、バッファ回
路３１、遅延回路３２を通過したのち、多重ラッチ回路
３３が受け取る。

【００３４】同時に、第１のデータ・ワード（ＷＯＲＤ
１）の各データ・ビットを各ライト回路１８ａ、１８ｂ
に送るので、制御装置１０は、データ・アイ５５の中央
でストローブ線２２を駆動してクロック・サイクルの１
／２の間だけ正にする。このことは、図３にストローブ
・パルス５０として示してある。

【００３５】したがって、ストローブ・パルス５０は、
データ・アイ５５の中央に位置する先行エッジ５０ａと
データ・アイ５６の中央に位置する後行エッジ５０ｂを
備えている。ストローブ・パルス５０はこのように配置
されているので、詳細は後述するが、各データ・ワード
を転送している間に多重ラッチ回路３３のラッチ３４、
３５、３６、３７、３８を様々に切り替えることができ
る。

【００３６】上述したように、第２のデータ・ワード
（ＷＯＲＤ２）は第１のデータ・ワード（ＷＯＲＤ１）
とは異なるので、ここでも状態遷移があるから、上述し
たサイクルを繰り返す。

【００３７】このように、記憶アレイ２１に多くのデー
タ・ワードのデータ・ストリームを書き込む。そして、
図４と図５と共に後述する回路を使って記憶アレイ２１
から多くのデータ・ワードのデータ・ストリームを読み
出すことができる。

【００３８】図４は、コンピュータのメモリ・バンクに
格納されているデータを読み出し、その読み出したデー
タをコンピュータに転送するのに必要な従来技術による
ＤＤＲ回路のブロック図である。

【００３９】上述したように、リード回路ブロック１９
は、図１に示したように、１６個の同一のリード回路１
９ａ〜１９ｐから成る。

【００４０】また、この図４に示すリード回路で使われ
ている回路の構成要素の中には、図１と図２に示した回
路要素と同一のものがあり、それらには、図１と図２で
使用したのと同じ符号が付してある点に留意されたい。

【００４１】このようなリード回路は、各々図４に示す
ように、マルチプレクサ６１とリード・データ駆動回路
６３を通じて制御装置１０に記憶アレイ２１から読み出
すべきデータを選択するように設計されたポインタ回路
６０を備えている。図４には、１６個のリード回路すべ
ての面倒を見ているストローブ回路２３のリード部２３
ｂが示してある。リード部２３ｂは、初期化・有効化回
路６４、トグル回路６５、ストローブ駆動回路６６から
成る。ストローブ駆動回路６６は、線２２を介して制御
装置１０に接続されている。ポインタ回路６０には、２
つの入力がある。第１のものは、システム・クロックが
駆動しているデータ遅延位相調整クロック２６が出力す
るＤＤＬクロック入力２７である。第２のものは、制御
装置１０が出力する外部アドレス供給Ａｏである。ＤＤ
Ｌクロック入力２７は、線２４を介してストローブ回路
２３のリード部２３ｂの初期化・有効化回路６４に接続
されている。線１６上の外部アドレス供給Ａｏは、制御
装置１０が供給するものであり、記憶アレイ２１から読
み出すべきデータ・ワードの第１のビットを選択するの
に使用する。同時に、ＤＤＬクロックは、初期化・有効
化回路６４を駆動している。

【００４２】初期化・有効化回路６４の出力は、トグル
６５とストローブ駆動回路６６に供給される。図５に
は、パルス７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅと
して示してある。トグル回路６５の出力は、「１」と
「０」の繰り返しである。

【００４３】ポインタ回路６０が記憶アレイ２１を駆動
すると、そこから読み出される特定のデータＤＱＹの各
ビットは、リード回路ブロック１９の個別リード回路の
個別マルチプレクサを通じてリード・データ駆動回路６
３に転送される。当該データは、リード・データ駆動回
路６３から制御装置１０に送られる。トグル回路６５
は、図５に示すように、ストローブ・パルスがデータ・
ストリームＤＱＹの各バーストと位置合わせできるよう
にストローブ駆動回路６６を駆動する。

【００４４】まとめると、従来技術のダブル・データ・
レート（ＤＤＲ）ＳＤＲＡＭでは、記憶アレイ２１と制
御装置１０との間でデータを転送するのにデータとスト
ローブのプロトコルを使う。従来技術のダブル・データ
・レート（ＤＤＲ）ＳＤＲＡＭに書き込む場合、制御装
置１０は、データ・アイの中央に配置されたストローブ
（ＤＱＳ）パルスを使ってデータ・バスを駆動し、デー
タ・ワードを書き込むごとにストローブを切り替える。
入来するデータ・ワードをラッチするには、ストローブ
（ＤＱＳ）を使うだけでよい。これに対して、従来技術
のダブル・データ・レート（ＤＤＲ）ＳＤＲＡＭから読
み出す場合には、データ・バスとストローブを共に駆動
する必要がある。したがって、リード・バーストが完了
するまで、データ・ワードを読み出すごとにＤＤＬクロ
ックによってエッジ位置合わせしたストローブを切り替
える。

【００４５】ここでも、リード回路の数に関係なく、リ
ード回路ブロック１９のすべてのリード回路の面倒を見
るのに、ストローブ回路２３のリード部２３ｂは１つし
か必要としない、という点に留意すべきである。ストロ
ーブ回路２３のこのリード部２３ｂは、初期化・有効化
回路６４、トグル回路６５、およびストローブ駆動回路
６６から成る。ストローブ駆動回路６６は、線２２を介
して制御装置１０に接続されている。

【００４６】ポインタ回路６０は、２つの入力を有す
る。第１のものは、システム・クロック１４が駆動する
データ遅延位相調整クロック２６からの入力である。第
２のものは、制御装置１０が供給する外部アドレス供給
１６である。また、ＤＤＬクロックは、線２４を介して
初期化・有効化回路６４、トグル回路６５、マルチプレ
クサ６１、およびリード・データ駆動回路６３にも接続
されている。

【００４７】次に、特に図５を参照するが、図４も引き
続き参照して、記憶アレイ２１からデータを読み出すと
きに使う従来技術のプロトコルによる読み出し手順を簡
潔に説明する。

【００４８】記憶アレイ２１に以前に書き込んだ４個の
データ・ワード（ＷＯＲＤ１、ＷＯＲＤ２、ＷＯＲＤ
３、ＷＯＲＤ４）から成るデータ・ストリームを記憶ア
レイ２１から読み出すものと仮定する。

【００４９】始めに、システム・クロックＣＫとデータ
遅延クロックＤＤＬの双方が図５に示すように走ってい
る。パルス７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅか
ら分かるように、ＤＤＬクロックは、システム・クロッ
ク１４の２倍の速度で走っている。記憶アレイ２１から
データを読み出すべきときには、ストローブＤＱＳを負
に駆動してプリアンブル・モードにしたのち、ＤＤＬパ
ルス７０ｃと協働して正に駆動する（パルス６９ａ）。
同時に、ポインタ回路６０を駆動して記憶アレイ２１か
ら読み出すべき第１のデータ・ワード（ＷＯＲＤ１）の
第１のビットを選択する外部アドレス供給信号が、制御
装置１０から線１６を介して送られる。次いで、ＤＤＬ
パルス７０ｃが、マルチプレクサ６１、リード・データ
駆動回路６３、トグル回路６５、および初期化・有効化
回路６４を駆動する。

【００５０】ポインタ回路６０が記憶アレイ２１を駆動
しているので、記憶アレイ２１から読み出すように特定
されたデータ・ワード（ＷＯＲＤ１）の第１のビット
は、データ・アイ７１の間にリード回路１９ａのマルチ
プレクサ６１を通じてリード・データ駆動回路６３に転
送され、そこから制御装置１０に送られる。同様に、上
記データ・ワード（ＷＯＲＤ１）の第２のビットは、リ
ード回路１９ｂによって制御装置１０に転送される（読
み出される）。

【００５１】トグル回路６５は、初期化・有効化回路６
４が初期化しているので、各ＤＤＬクロック・パルスに
よって「０」から「１」に切り替わって「１」と「０」
の繰り返しを生成する。この「１」と「０」の繰り返し
は、ストローブ駆動回路６６に供給される。これによ
り、ストローブ駆動回路６６は、読み出したデータ・ワ
ードを制御装置１０に転送する状態に設定される。

【００５２】いったん第１のデータ・ワード（ＷＯＲＤ
１）を読み出したら、正のパルス６９ａを終了させて、
ストローブＤＱＳを負に駆動する（パルス６９ｂ）。こ
の結果、データ・アイ７２の間に記憶アレイ２１からデ
ータ・ストリームの第２のデータ・ワード（ＷＯＲＤ
２）を読み出すことができる。その後、第２のデータ・
ワード（ＷＯＲＤ２）を読み出したのち、再びストロー
ブ・パルスを正に駆動し（パルス６９ｃ）、データ・ア
イ７３の間に第３のデータ・ワード（ＷＯＲＤ３）を読
み出す。このサイクルを続けて、データ・ストリーム中
のすべてのデータ・ワードが読み出されるようにする。

【００５３】トグル回路６５が出力する「０」と「１」
の繰り返し列がストローブ駆動回路６６を駆動して、必
要なときに正と負の繰り返しパルス６９ａ、６９ｂ、６
９ｃ、６９ｄを生成する。

【００５４】まとめると、図２、図３、図４、図５に示
した従来技術の回路では、データとストローブのプロト
コルを使って、記憶アレイ２１と制御装置１０との間で
データ・ワードを転送すなわち読み書きする。従来技術
のプロトコルを使って書き込む場合、制御装置１０は、
データ・アイの中央に配置されたストローブ（ＤＱＳ）
パルス５０を使ってデータ・バス１７を駆動し、データ
・ワードを書き込むごとにストローブを切り替える。入
来するデータ・ワードをラッチするのに、ストローブ
（ＤＱＳ）を使うだけでよい。これに対して、従来技術
のプロトコルを使って読み出す場合には、データ・バス
とストローブを共に駆動する。ストローブは、データ・
アイを使ってエッジ位置合わせすると共に、読み出しが
完了するまでデータ・ワードを読み出すごとに正負を切
り替える。

【００５５】したがって、書き込まれる場所が入来する
データ・ワードをラッチするのにストローブしか使って
いないとしても、周波数が増大するのにつれて、データ
・アイは小さくなり、ストローブとデータ・アイとの間
の関係は厳しくなるので、ストローブとデータ・アイを
独立して位置合わせするのがますます困難になる。これ
らの困難は、同時にスイッチングする出力、基準電圧の
ノイズ、経路長伝搬遅延不一致、クロストークなどに起
因する。これらのすべてによって、システムの速度は制
限される。

【００５６】上述したリード回路、ライト回路、読み出
しプロトコル、書き込みプロトコルは従来技術のＤＲＡ
Ｍ用には好適であるけれども、それらは、より新しいＤ
ＤＲＤＲＡＭをその潜在能力と速度を完全に生かして使
うには動作速度が十分ではない。

【００５７】本発明は、データ・ワードの変化すなわち
状態遷移に基づいてデータ・ビットを自己ラッチするこ
とにより、ストローブＤＱＳとデータ・アイとの位置合
わせを緩和して、データの状態遷移がないときにしかス
トローブを使う必要がなくなるようにするものである。
データの状態遷移がない場合、データは２データ・サイ
クルの間変化しないので、データ・アイは非常に大きく
なる。この結果、ストローブとデータ・アイを位置合わ
せするのが極めて容易になる。これにり、データ転送速
度をより速くすることが可能になると共に、それに対応
してデータ・アイをより小さくすることが可能になる。

【００５８】次に、図６、図７、図８、図９、図１０、
図１１、図１２を参照して、本発明のライト回路、リー
ド回路、およびプロトコルを下で説明する。本発明は、
より新しいＤＤＲ ＤＲＡＭで構成した記憶アレイに対
して効率的にデータをやり取りするのに必要なものであ
る。

【００５９】広義には、本発明によれば、制御装置と記
憶装置は、データの状態遷移、すなわち記憶アレイ２１
に対して読み書きしているデータの変化を利用して、デ
ータ・ビットごとにローカル・ラッチ・ストローブを生
成することができる。これは、ストローブ生成器の中
で、データ・ワード中のローカル・ラッチ・ストローブ
をすべて組み合わせて、入来するデータ・ワードをラッ
チする単一のグローバル・ラッチ・ストローブを生成す
ることにより、実現することができる。しかし、データ
に状態遷移がない、すなわち受け取るデータ・ワードが
先行するデータ・ワードと同一である場合、ストローブ
ＤＱＳは、ストローブ生成器中を通過しグローバル・ラ
ッチ・ストローブのように振る舞う。

【００６０】このように、本発明によれば、データ・ワ
ードの位置合わせにとってストローブは必要なくなり、
装置は自己ラッチするようになるので、データを読み書
きし転送する速度が速くなる。このように速度が速くな
ると、より新しくより速いＤＤＲ ＤＲＡＭをその設計
速度で使うことが可能になる。

【００６１】図６は、本発明の改良したライト回路１１
８ａ、１１８ｂを、新しく高速のＤＤＲ ＤＲＡＭを用
いた記憶アレイ２１用に設計した改良したストローブ回
路１２３のライト部１２３ａと共に示すブロック図であ
る。ここで、本発明は既存の遅いＤＤＲ ＤＲＡＭを扱
うこともできる、という点を理解すべきである。

【００６２】本実施形態の以下の説明において、ここで
もライト回路ブロック１１８のライト回路はすべて同一
である、という点に留意されたい。したがって、ライト
回路１１８ａは、ライト回路１１８ｂと同一である。そ
れ故、以下ではライト回路１１８ａとその動作しか詳細
には説明しない。本実施形態で使用する回路のいくつか
の構成要素は、図２に示した等価な回路要素と同一であ
る。したがって、図２で用いたのと同じ符号を用いてこ
れら同一の回路要素を識別する。

【００６３】ライト回路１１８ａは、データ・バス１７
の複数のデータ線の個別の１本に接続されると共に、デ
ータ・バッファ回路１３１、遅延回路３２、および多重
ラッチ回路３３を通じて記憶アレイ２１に接続されたデ
ータ受信器３０を備えている。データ・バッファ回路１
３１は、ワン・ショット回路１４２ａを介してストロー
ブ生成器１４９にも接続されている。同様に、ライト回
路１１８ｂも、ワン・ショット回路１４２ｂを介してス
トローブ生成器１４９に接続されている。ストローブ回
路１２３のライト部１２３ａは、ストローブ信号線２２
を介して制御装置１０に接続されると共に、ワン・ショ
ット回路１４３を通じてストローブ生成器１４９に接続
する信号を出力するストローブ・バッファ回路１４１に
接続されたストローブ受信器１４０を備えている。

【００６４】図８に示すストローブ生成器１４９は、ワ
ン・ショット回路が出力するパルスを組み合わせるよう
に設計されており、ワン・ショット回路１４２ａ、１４
２ｂが出力するパルスをすべて取り込み、ラッチ１５０
の出力と共に、それらをＯＲ回路１５４で組み合わせ
て、受信したすべての個々のパルスの状態に基づいて単
一の出力パルスを生成する。この出力パルスは、ＯＲ回
路１５４からトグル回路１６１と１対２デマルチプレク
サ１６２に送られる。また、ストローブ生成器１４９に
は、ワン・ショット回路１４２ｂを介してライト回路１
１８ｂが接続されている。

【００６５】ここで、２個を超えるライト回路がある場
合、各ライト回路は個別のワン・ショット回路を通じて
ストローブ生成器１４９に接続されている、という点を
理解すべきである。すなわち、もし、１６個のライト回
路があれば、各ライト回路は個別のワン・ショット回路
を通じてストローブ生成器１４９に接続されている。

【００６６】図８に示すストローブ生成器１４９は、交
差接続されたＮＯＲ回路１５１、１５２から成るラッチ
１５０を備えている。ＮＯＲ回路１５１は、２入力ＮＯ
Ｒであり、第１の入力１５１ａはＮＯＲ回路１５２の出
力端子に接続されており、別の入力１５１ｂはストロー
ブ駆動のワン・ショット回路１４３に接続されている。
ＮＯＲ回路１５１の出力１５１ｃはＮＯＲ回路１５２の
第１の入力に交差接続している。ＮＯＲ回路１５２は、
この第１の入力１５１ｃの他に、余分の複数の入力を有
する。ここに示す例では、２個のライト回路１１８ａ、
１１８ｂしかストローブ生成器１４９に接続しているよ
うに示されていない。したがって、図８では、余分の入
力１５２ａ、１５２ｂが存在する。入力１５２ａ、１５
２ｂは、各々、ワン・ショット回路１４２ａ、１４２ｂ
の各出力に接続されている。このＮＯＲ回路１５２の入
力の数は、ＮＯＲ回路１５２に接続しているワン・ショ
ット回路の数、すなわち転送すべきデータ・ワードのビ
ット数に、図８に示すと共に上述したように、ＮＯＲ回
路１５１の出力の数を加えた数と等しくなければならな
い。例えば、１６ビットのデータ・ワードを記憶アレイ
２１に書き込む場合、ＮＯＲ回路１５２は１７個の入力
を有することになる。このうち１６個の入力は１６個の
ライト回路に接続するのに必要であり、１７番目の入力
はＮＯＲ回路１５１の出力に接続するのに必要である。

【００６７】ワン・ショット回路１４２ａ、１４２ｂ、
１４３は、すべて、自身を通過する信号の先行エッジと
後行エッジの双方を検出するように設計されている。

【００６８】ラッチ１５０の出力１５３は、ワン・ショ
ット回路１４２ａ、１４２ｂのすべての出力と共にＯＲ
回路１５４に供給されている。上述した例に従えば、Ｏ
Ｒ回路１５４は、１７個の入力を有する必要がある。こ
のうち１６個の入力は１６個のライト回路に接続するの
に必要であり、１７番目の入力はＮＯＲ回路１５１の出
力に接続するのに必要である。ＯＲ回路１５４は、これ
らの入力をすべて取り込んで単一のパルスを出力する。
この出力パルスは、トグル回路１６１と出力線１４４、
１４５を有する１対２デマルチプレクサ１６２に送られ
る。

【００６９】このように、ストローブ生成器１４９は、
すべてのデータ・ワードが状態遷移すると、すなわち直
前に先行したデータ・ワードから変化すると、それを検
出する。

【００７０】これらの状態遷移をこのように検出できる
のは、ストローブ生成器１４９がストローブ生成器１４
９のすべての入力をストローブ生成器１４９の出力１４
４と１４５に多重化するからである。チャネル１４４
は、使用する最初のチャネルである。次いで、ストロー
ブ生成器１４９の出力信号が出力線１４４と１４５を交
互に使うようにトグル回路１６１が切り替える。

【００７１】図６に示す、ストローブ生成器１４９の出
力に接続された多重ラッチ回路３３は、個別の第１の入
力と第２の入力と単一の出力を有する複数の個々のラッ
チ３４、３５、３６、３７、３８から成る点において、
図２に示したものと同一である。

【００７２】ラッチ３４、３５の第１の入力は、遅延回
路３２の出力に共通接続されている。ラッチ３４の第２
の入力は、ストローブ生成器１４９の第１の出力１４４
に接続されている。ラッチ３４の出力は、ラッチ３６の
第１の入力に接続されている。ラッチ３５、３６の第２
の入力は、ストローブ生成器１４９の出力１４５に共通
接続されている。したがって、ラッチ３５、３６は、線
１４５上の信号に応答する。ラッチ３５の出力は、ラッ
チ３８の第１の入力に接続されている。ラッチ３６の出
力は、ラッチ３７の第１の入力に接続されている。ラッ
チ３７、３８の第２の入力は、制御装置１０の内部クロ
ック回路１４の出力に共通接続されている。ラッチ３
７、３８の出力は、両方とも、ライト・バス２０を介し
て記憶アレイ２１に接続されている。

【００７３】図７は、制御論理回路から図６に示したラ
イト回路にデータを転送するのに使用する制御装置転送
回路１１９のブロック図である。ここで使用しているい
くつかの構成要素は図４に示した回路要素と同一である
ので、図４で使用したのと同一の符号で識別する、とい
う点に留意する必要がある。

【００７４】制御装置１０は、図７に示すように、図６
のライト回路と同じ複数の同一のデータ・ビット選択・
転送回路１１９ａ、１１９ｂを備えている。

【００７５】説明を簡明にするために、データ・ビット
選択・転送回路１１９ａだけを詳細に説明する。したが
って、データ・ビット選択・転送回路１１９ａは、図６
に示したライト回路１１８ａに書き込むデータ・ストリ
ームの最初のビットを送るべき、制御論理２１１の論理
回路を選択するように設計されたポインタ回路６０を備
えている。同様に、データ・ビット選択・転送回路１１
９ｂは、図６に示したライト回路１１８ｂに書き込むデ
ータ・ストリームの次のビットを送る。したがって、制
御論理２２１から受け取った各データ・ビットは、マル
チプレクサ６１、リード・データ駆動回路６３、バス１
７を通じて図６のライト回路に送られる。また、この制
御装置転送回路１１９は、図６のすべてのライト回路の
面倒を見るストローブ回路１２３も備えている。

【００７６】ここでも、複数のデータ・ビット選択・転
送回路１１９ａ、１１９ｂがあるけれども、すべてのデ
ータ・ビット選択・転送回路の面倒を見るのに１個のス
トローブ回路１２３しか必要としない。このことは、デ
ータ・ビット選択・転送回路が２個の場合に限らず、上
述した例のように１６個ある場合にも当てはまる。

【００７７】このストローブ回路１２３は、初期化・有
効化回路６４、トグル回路６５、および線２２を介して
図６のライト回路に接続されたデータ駆動回路６６を備
えている。ポインタ回路６０は、２個の入力を有する。
第１の入力は、システム・クロック１４が駆動するデー
タ遅延位相調整クロック２６が出力するＤＤＬクロック
入力６７である。第２の入力は、外部アドレス供給１６
である。ＤＤＬクロックは、線１２４ａを介して初期化
・有効化回路６４とトグル回路６５に、線１２４ｂを介
してマルチプレクサ６１とリード・データ駆動回路６３
に接続されている。

【００７８】次に、図６、図７、図８、図９を特に参照
して、本発明の書き込みプロトコルを簡明に説明する。

【００７９】始めに、システム・クロック１４が走って
おり、周期的なクロック信号ＣＫを供給している。シス
テム・クロック１４が駆動する内部クロック２７も走っ
ており、複数の正のパルス１５６、１５７、１５８、１
５９から成る信号ＩＮＴを生成している。これらのパル
スは、ラッチ３７、３８の第２の入力に供給されてい
る。各パルスは、交番しているシステム・クロック信号
ＣＫの第１の半分すなわち正の半分と同期している。

【００８０】本発明の書き込みプロトコルは、記憶アレ
イ２１にデータ・ワードを転送する（すなわち書き込
む）のにストローブ信号も必要とする。しかし、本発明
では、多重ラッチ回路３３を通ってデータを転送するの
に使うローカル・ラッチ信号をストローブ生成器１４９
が生成しているので、引き続くデータ・ワードが状態遷
移する（すなわち変化する）場合、制御装置１０が出力
するストローブ信号を変化させる（すなわち反転させ
る）必要がない。したがって、本発明では、引き続いて
転送するデータ・ワードに状態遷移（すなわち差異）が
ないときにだけ、ストローブ信号を生成すればよい。

【００８１】本発明では、ストローブ生成器１４９を使
ってこれを実現している。すなわち、ストローブ生成器
１４９は、引き続くデータ・ワードの差異をすべて検出
し、検出した差異を使ってトグル回路１６１と１対２デ
マルチプレクサ１６２を駆動して、ストローブ生成器１
４９の出力１４４、１４５に適切な信号を交互に生成
し、それらを制御する。出力１４４、１４５に交互に現
れるこれらの信号は、多重ラッチ回路３３を操作して、
受け取ったデータを多重ラッチ回路３３中を転送して記
憶アレイ２１に書き込みうるようにする。こうすること
により、制御装置１０は、引き続くデータ・ワードが先
行して転送したデータ・ワードと比べて変化していない
場合に、ストローブ信号ＤＱＳの状態を変化させるだけ
でよい。このストローブ生成器１４９の動作は、下で詳
細に説明する。

【００８２】説明目的だけのために、次のように仮定す
る。すなわち、４個のデータ・ワード（ＷＯＲＤ１、Ｗ
ＯＲＤ２、ＷＯＲＤ３、ＷＯＲＤ４）から成るデータ・
ストリームを記憶アレイ２１に書き込む。ＷＯＲＤ２と
ＷＯＲＤ３は、同一である。そして、各データ・ワード
は、２個のデータ・ビットから成り、各データ・アイの
間に転送する。

【００８３】図６の回路を使って記憶アレイ２１に書き
込む場合、制御装置１０は、線２２を介し、通常は中性
のストローブ出力ＤＱＳを負に駆動してプリアンブル・
モードにする。この負のプリアンブル・モードは、スト
ローブ受信器１４０、バッファ回路１４１、ワン・ショ
ット回路１４３を通じてストローブ生成器１４９に至
る。同時に、制御装置１０は、バス１２を介してすべて
「０」から成るプリアンブル・ワードをライト・ブロッ
ク１１８のすべてのライト回路に送信する。このプリア
ンブル・ワードを形成するビットは、ワン・ショット回
路１４２ａ、１４２ｂをストローブ生成器１４９に予調
整するのに使う。

【００８４】このプリアンブル・ワードに続いて、デー
タ・ストリームを初期化したのち、第１のデータ・ワー
ド（ＷＯＲＤ１）のデータ・ビット（２ビット）を制御
論理回路からそれぞれのデータ転送回路１１９ａ、１１
９ｂを経由してそれぞれのライト回路１１８ａ、１１８
ｂに送る。すなわち、データ・ワードの第１のビットを
制御装置の転送回路１１９ａからライト回路１１８ａに
供給し、データ・ワードの第２のビットを制御装置の転
送回路１１９ｂからライト回路１１８ｂに供給する。こ
こでも、データ・ワードが２ビット超のビット数である
場合、メモリ・ブロックは、データ・ワードのビット数
と同一の個数のライト回路を備えている必要がある、と
いう点を理解すべきである。このような場合、データ・
ワードの第３のビットは第３のライト回路に送り、デー
タ・ワードの第４のビットは第４のライト回路に送り、
・・・、データ・ワードの最後の（すなわちＮ番目の）
ビットは最後の（すなわちＮ番目の）ライト回路に送
る。

【００８５】各ライト回路では、制御装置１０が出力す
るデータ・ビットは、それぞれ、ライト受信器３０、バ
ッファ回路１３１、遅延回路３２を通ったのち、多重ラ
ッチ回路３３が受け取る。バッファ回路１３１は、ワン
・ショット回路１４２ａを介してストローブ生成器１４
９に対する信号の送信も行なう。同時に、ワン・ショッ
ト回路１４３を介してストローブ生成器１４９にストロ
ーブ信号が送られる。

【００８６】ストローブ生成器１４９では、ラッチ１５
０がすべてのワン・ショット回路１４２ａ、１４２ｂ、
１４３が出力するすべての信号を受信したのち、出力１
５３を介してＯＲ回路１５４に出力を供給する。ＯＲ回
路１５４は、ワン・ショット回路１４２ａ、１４２ｂの
出力も受信したのち、これらの信号のＯＲをとって単一
のパルスを出力する。この単一のパルスは、トグル回路
１６１と出力線１４４、１４５を備えた１対２デマルチ
プレクサ１６２との双方に送られる。

【００８７】ＯＲ回路１５４が出力するこの出力信号
は、デマルチプレクサ１６２を通ったのち出力線１４４
にパルス１７０としてのせられる。パルス１７０は、ラ
ッチ３４をセットして第１のデータ・ビット（ＷＯＲＤ
１）を受信したのち、トグル回路１６１を切り替える。
この結果、第２のデータ・ワードを受信すると、デマル
チプレクサ１６２が出力する次のパルス１７１は、出力
線１４５にのせられ、ラッチ３５をセットして次のデー
タ・ワード（ＷＯＲＤ２）の第１のビットを受信したの
ち、ラッチ３６をセットしてデータストリーム中のＷＯ
ＲＤ１の第１のビットを受信する。次いで、内部クロッ
ク１５８がラッチ３７、３８をセットして始めの２個の
データ・ワード（ＷＯＲＤ１とＷＯＲＤ２）を記憶アレ
イ２１に書き込む。このように、データ・ビットは、多
重ラッチ回路３３を通ったのち、記憶アレイ２１に書き
込まれる。次のパルス１７１も、同じ方法で、各データ
・ワードが転送されている間に多重ラッチ回路３３のラ
ッチ３４、３５、３６を様々に切り替える。

【００８８】次いで、ＯＲ回路１５４は、パルスを送っ
てトグル回路１６１にデマルチプレクサ１６２をリセッ
トさせる。この結果、デマルチプレクサ１６２に送られ
る次の信号は、始めに出力線１４４に送られる。

【００８９】ストローブ・パルスＤＱＳは、先行するデ
ータ・ワードと同一のデータ・ワードを受信するまで、
このプリアンブル状態では“Ｌ”を維持する。上述した
ように、ＷＯＲＤ３はＷＯＲＤ２と同一である。この場
合、ローカル・ラッチ・ストローブは、上述した回路に
よって生成されない。したがって、ＷＯＲＤ３を記憶ア
レイ２１に書き込むことができるようにする前に、スト
ローブ・パルスＤＱＳを正に駆動する必要がある。

【００９０】図６の回路を使って記憶アレイ２１に書き
込む場合、制御装置１０は、ストローブ回路１２３のラ
イト部１２３ａを駆動してその出力ＤＱＳ（通常は中
性）をプリアンブル状態すなわち負の状態に入れる。同
時に、第１のデータ・アイ１７５の間に、制御装置１０
は、データ・バス１２を介してライト・ブロック１１８
のすべてのライト回路にプリアンブル・データ・ワード
を送信する。このプリアンブル・データ・ワードは、す
べて「０」から成り、データ入力を予調整する。という
のは、データ入力は、ワン・ショット回路が機能するよ
うに予調整する必要があるからである。

【００９１】プリアンブル・データ・ワードの第１のビ
ットを転送回路１１９ａを介してライト回路１１８ａに
供給する。同時に、プリアンブル・データ・ワードの第
２のビットを転送回路１１９ｂを介してライト回路１１
８ｂに供給する。ここでも、データ・ワードが２ビット
超のビット数である場合、メモリ・ブロックは、データ
・ワードのビット数と同一の個数のライト回路を備えて
いる必要がある、という点を理解すべきである。このよ
うな場合、データ・ワードの第３のビットは第３のライ
ト回路に送り、データ・ワードの第４のビットは第４の
ライト回路に送り、・・・、データ・ワードの最後の
（すなわちＮ番目の）ビットは最後の（すなわちＮ番目
の）ライト回路に送る。

【００９２】各ライト回路では、制御装置１０が各ライ
ト回路に送ったデータ・ビットは、それぞれ、ライト回
路のライト受信器、バッファ回路、および遅延回路を通
過してライト回路の多重ラッチ回路に送られる。データ
・ビットが各回路のバッファ回路を通過するときに、各
バッファ回路は、ストローブ生成器に接続されたそれぞ
れのワン・ショット回路に信号を送信する。次いで、各
ワン・ショット回路は、ストローブ生成器にパルスを転
送する。ストローブ生成器では、受信したパルスをすべ
て組み合わせて、受信したデータ・ワードを記憶アレイ
２１に通過させるように、各ライト回路の多重ラッチ回
路を制御するのに使う。

【００９３】より正確に述べると、ライト回路１１８ａ
が制御装置１０からデータ・ワードＷＯＲＤ１の第１の
データ・ビットを受信すると、受信したデータ・ビット
は、ライト受信器３０、バッファ回路１３１、および遅
延回路３２を通過してラッチ３４の第１の入力に至る。
バッファ回路１３１を通過中のデータ・ビットは、ワン
・ショット回路１４２ａに送られ、そこからストローブ
生成器１４９に送られる信号を生成する。同時に、ライ
ト回路１１８ｂは、データ・ワードＷＯＲＤ１の第２の
データ・ビットを受信し、そのバッファ回路は、ストロ
ーブ生成器１４９に転送される同様の信号をワン・ショ
ット回路１４２ｂに送る。ストローブ生成器１４９で
は、これらの信号を組み合わせたのち、１対２デマルチ
プレクサ１６２を介して出力線１４４に送信して、多重
ラッチ回路３３のラッチ３４を起動する。

【００９４】第１のデータ・アイ１７６が終了すると、
次のデータ・アイ１７７が始まる。制御装置１０は、ラ
イト・ブロック１１８のすべてのライト回路にデータ・
ワードＷＯＲＤ２のすべてのビットを送信する。このよ
うに、データ・ワードＷＯＲＤ２の第１のデータ・ビッ
トはライト回路１１８ａに供給される。同時に、データ
・ワードＷＯＲＤ２の第２のデータ・ビットはライト回
路１１８ｂに供給される。ここでも、ライト回路１１８
ａが制御装置１０からデータ・ワードＷＯＲＤ２の第１
のデータ・ビットを受信すると、受信したデータ・ビッ
トは、ライト受信器３０、バッファ回路１３１、および
遅延回路３２を通過してラッチ３４の第１の入力に至
る。バッファ回路１３１を通過中のデータ・ビットは、
ワン・ショット回路１４２ａに送られ、そこからストロ
ーブ生成器１４９に送られる信号を生成する。同時に、
ライト回路１１８ｂは、データ・ワードＷＯＲＤ２の第
２のデータ・ビットを受信し、そのバッファ回路は、ス
トローブ生成器１４９に転送される同様の信号をワン・
ショット回路１４２ｂに送る。ここでも、ストローブ生
成器１４９では、これらの信号を組み合わせたのち、１
対２デマルチプレクサ１６２を介して出力線１４５に送
信して、多重ラッチ回路３３のラッチ３５、３６を起動
する。

【００９５】上述したように、第１のデータ・ワード
（ＷＯＲＤ１）は第２のデータ・ワード（ＷＯＲＤ２）
とは異なっている。ストローブ生成器１４９は、この差
異を認識してローカル・ラッチ・パルス１７０、１７１
を発する。すなわち、データ・ワードＷＯＲＤ１を送信
すると、ストローブ生成器１４９は、ワン・ショット回
路１４２ａ、１４２ｂ、１４３が出力するパルスをすべ
て受信したのち組み合わせて線１４４にローカル・ラッ
チ・パルス１７０を生成する。これにより、多重ラッチ
回路３３のラッチ３４は、データ・ワードを受信するこ
とができるようになる。

【００９６】しかし、ＷＯＲＤ３はＷＯＲＤ２と同一で
あるから、ストローブ生成器１４９は、ローカル・ラッ
チ・パルスを生成しない。したがって、制御装置１０が
グローバル・ラッチ・ストローブＤＱＳをパルス１７２
として送信する必要がある。このグローバル・ラッチ・
ストローブＤＱＳの立ち上がりエッジは、ストローブ生
成器１４９の出力線１４４にパルス１７３を生成するの
に使う。このパルス１７３によって、多重ラッチ回路３
３を通じてＷＯＲＤ３をラッチする。

【００９７】ＷＯＲＤ４はＷＯＲＤ３とは異なるから、
ＷＯＲＤ１とＷＯＲＤ２に関連して上述したように、ロ
ーカル・ラッチ・パルス１７４を生成する。

【００９８】図１０、図１１、図１２を参照して、本発
明のリード回路とその動作を説明する。図１０は、本発
明の改良されたリード回路２１９ａ、２１９ｂを、新し
く高速のＤＤＲ ＤＲＡＭを用いたコンピュータと共に
使用するように設計されたストローブ回路２２３のリー
ド部２２３ｂと共に示すブロック図である。図１１は、
図１０のリード回路が出力するデータをコンピュータに
転送するのに使用する、本発明の制御回路を示すブロッ
ク図である。図１２は、コンピュータの記憶アレイ２１
に格納されているデータ・ワードを読み出すのに必要な
様々なクロックやデータのパルスを示す図である。無
論、本発明は新しく高速のＤＤＲ ＤＲＡＭの他に古く
て遅いＤＤＲ ＤＲＡＭも扱うこともできる、という点
を理解すべきである。

【００９９】本発明の以下の説明では、リード回路２１
９ａはリード回路２１９ｂと同一であるから、リード回
路２１９ａとその動作しか詳細には説明しない、という
点に留意されたい。また、図１０のリード回路に使われ
ているいくつかの回路は図４に示したリード回路と実質
的に同一であるから、これら同一の回路要素は、図４で
使用した符号によって識別する。

【０１００】各リード回路は、図１０に示すように、記
憶アレイ２１から読み出すべきデータを選択するように
設計されたポインタ回路６０を備えている。そのように
選択したデータは、記憶アレイ２１がマルチプレクサ６
１を通じてリード・データ駆動回路６３に送る。リード
・データ駆動回路６３は、読み出したデータをバス１７
を介して制御装置１０に供給する。

【０１０１】ここでも、使用しているリード回路の数に
関係なく、回路ブロック２１９のすべてのリード回路の
面倒を見るのに必要な、ストローブ回路２２３のリード
部２２３ｂは、たった１つしか必要としない。ストロー
ブ回路２２３のリード部２２３ｂは、初期化・有効化回
路６４、トグル回路６５、データ比較回路８０、およ
び、線２２を介して制御装置１０に接続されたストロー
ブ駆動回路６６を備えている。ここでも、ポインタ回路
６０は、２個の入力を有する。第１の入力は、システム
・クロック１４が駆動しているデータ遅延位相調整クロ
ック２６が出力するＤＤＬクロック６７である。第２の
入力は、制御装置１０が出力する外部アドレス供給１６
である。ＤＤＬクロックは、初期化・有効化回路６４、
トグル回路６５、およびデータ比較回路８０にも接続さ
れている。線１６上の外部アドレス供給Ａｏは、制御装
置１０が供給するものであり、記憶アレイ２１から読み
出すべきデータ・ワードの第１のビットを選択するのに
使う。

【０１０２】図１１は、図１０に示したリード回路が出
力するデータを制御論理回路１２に転送するのに使う従
来技術の制御装置回路の部分のブロック図である。制御
装置１０のこの部分は、図１１に示すように、図１０の
リード回路の数と等しい複数の同一の回路２１８ａ、２
１８ｂを備えている。図１１は、本発明の改良された制
御装置リード転送回路２１８ａ、２１８ｂを、新しく高
速のＤＤＲ ＤＲＡＭを用いたシステムと共に使うよう
に設計された、改良されたストローブ回路２２３の部分
２２３ａと共に示すブロック図である。ここで、本発明
は古くて遅いＤＤＲ ＤＲＡＭをも扱うことができる、
という点を理解すべきである。

【０１０３】本発明の以下の説明では、制御装置リード
転送回路ブロック２１８のすべての回路は互いに同一で
あると共に、図６に示したものと実質的に同一である、
という点に留意されたい。したがって、リード転送回路
２１８ａはリード転送回路２１８ｂと同一であるから、
リード転送回路２１８ａしか詳細には説明しない。図１
１に示したリード転送回路の回路要素のうち、図６に示
したライト回路で使用した回路要素と同一のものは、図
６で使用したのと同じ符号によって識別する。

【０１０４】リード転送回路２１８ａは、データ・バス
１７の複数のデータ線のうちの１本に接続されたデータ
受信器３０を備えており、データ・バッファ回路１３１
と多重ラッチ回路３３を通じて記憶アレイ２１に接続さ
れている。リード転送回路２１８ａのデータ・バッファ
回路１３１は、ワン・ショット回路１４２ａを介してス
トローブ生成器１４９にも接続されている。同様に、リ
ード転送回路２１８ｂも、ワン・ショット回路１４２ｂ
を介してストローブ生成器１４９に接続されている。ス
トローブ回路２２３の部分２２３ａは、ストローブ信号
線２２を介して制御装置１０に接続された受信器１４
０、ストローブ・バッファ回路１４１を備えている。ス
トローブ・バッファ回路１４１の出力は、遅延回路１３
２とワン・ショット回路１４３を介してストローブ生成
器１４９に接続されている。ストローブ生成器１４９の
出力は、図６に示したのと同じ方法で、多重ラッチ回路
３３に接続されている。

【０１０５】図１１に示すストローブ生成器１４９は、
図８に示したものと同一であり、同一の方法で動作する
ように設計されている。

【０１０６】ここで、リード転送回路が３個以上ある場
合、各リード転送回路はそれぞれのワン・ショット回路
を通じてストローブ生成器１４９に接続する、という点
を理解すべきである。すなわち、リード転送回路が１６
個あっても、各リード転送回路は、それぞれのワン・シ
ョット回路を通じてストローブ生成器１４９に接続す
る。

【０１０７】当業者が容易に理解できるように、図１１
に示す回路は、図１０に示したリード回路からデータを
転送する点において、図６に示した回路と実質的に同一
の方法で動作する。したがって、制御論理回路１２の動
作は、これ以上説明しない。

【０１０８】次に、特に図１２を参照するが、図１０も
引き続き参照して、記憶アレイ２１からデータを読み出
すのに本発明が使用するプロトコルを簡明に説明する。

【０１０９】記憶アレイ２１から読み出すべきデータ・
ストリームは、以前に記憶アレイ２１に書き込んだプリ
アンブルと４個のデータ・ワード（ＷＯＲＤ１、ＷＯＲ
Ｄ２、ＷＯＲＤ３、ＷＯＲＤ４）から成るものと仮定す
る。

【０１１０】始めに、システム・クロックＣＫとデータ
遅延クロックＤＤＬの双方が、図１２に示すように走っ
ている。パルス１７ａ、１７ｂ、１７ｃ、１７ｄ、１７
ｅから分かるように、ＤＤＬクロックは、システム・ク
ロック１４の２倍の速度で走っている。記憶アレイ２１
からデータを読み出す場合、ＤＤＬパルス１７４ｂを受
信するのと同時にストローブＤＱＳを負に駆動してプリ
アンブル・モードにする。ＤＤＬパルス１７４ｂは、マ
ルチプレクサ６１、データ駆動回路６３、トグル回路６
５、初期化・有効化回路６４も駆動すると共に、制御装
置１０が線１６を介して送ってくる外部アドレス供給信
号Ａｏと一緒にポインタ回路６０を駆動してプリアンブ
ル・ワード（ＷＯＲＤ０）の第１のビットを選択して、
データ・アイ１８０の間に記憶アレイ２１からプリアン
ブル・ワード（ＷＯＲＤ０）を読み出す。同時に、リー
ド回路１１９ｂが、プリアンブル・ワードの第２のビッ
トを同様にして転送する（読み出す）。プリアンブル・
ワード（ＷＯＲＤ０）を成すすべてのビットは、比較回
路８０に送られ、そこで保持される。

【０１１１】プリアンブル・ワードの第１のビットは、
データ・アイ１８０の間にリード回路２１９ａのマルチ
プレクサ６１を通じてリード・データ駆動回路６３に転
送され、そこから制御装置１０に送られる。

【０１１２】トグル回路６５は、初期化・有効化回路６
４によって初期化されているので、ＤＤＬクロック・パ
ルスによって切り替えられて、「１」と「０」の繰り返
しを生成する。この「１」と「０」の繰り返しは、スト
ローブ駆動回路６６に供給されて、第１のリード・デー
タ・ワード（ＷＯＲＤ１）を制御装置１０に転送する状
態にそれをセットする。

【０１１３】次のＤＤＬパルス１７４ｃが始まると、デ
ータ・アイ１８１の間に記憶アレイ２１からデータ・ワ
ードＷＯＲＤ１が読み出される。上述したように、この
データ・ワードＷＯＲＤ１を成すすべてのビットも、比
較回路８０に送られ、そこでプリアンブル・ワードと比
較される。第１のデータ・ワード（ＷＯＲＤ１）はプリ
アンブル・ワードとは異なるから、比較回路８０は、ト
グル回路６５をそのままの状態に維持してトグル回路６
５がグローバル・ストローブＤＱＳを駆動していように
する。その結果、グローバル・ストローブＤＱＳは負に
維持されたまま、今度はデータ・アイ１８２の間に記憶
アレイ２１から第２のデータ・ワード（ＷＯＲＤ２）を
読み出す。

【０１１４】第１のデータ・ワード（ＷＯＲＤ１）が読
み出されたので、第１のデータ・ワード（ＷＯＲＤ１）
とは異なる、データ・ストリーム中の第２のデータ・ワ
ード（ＷＯＲＤ２）を、ストローブＤＱＳを負の状態に
維持したままデータ・アイ１８２の間に記憶アレイ２１
から読み出すことができる。その後、第３のデータ・ワ
ード（ＷＯＲＤ３）は先行する第２のデータ・ワード
（ＷＯＲＤ２）と同一であるから、ストローブＤＱＳを
正に駆動してデータ・アイ１８３の間に第３のデータ・
ワード（ＷＯＲＤ３）を読み出すことができるようにす
る必要がある。

【０１１５】本発明によれば、データ・ワード中の変化
すなわち状態遷移に基づいてデータ・ビットが自己ラッ
チされるようにすることにより、ストローブとデータ・
ワードとの位置合わせにおけるタイミングが緩和され
る。この結果、ストローブは、データに状態遷移がない
場合にしか必要としない。また、実効データ・アイを極
めて大きくとることができる（例えばＷＯＲＤ２のデー
タ・アイ１８２とＷＯＲＤ３のデータ・アイ１８３を１
つのデータ・アイとみなすことができる）。これによ
り、高速のデータ転送速度と、それに対応して小さなデ
ータ・アイを使用することが可能になる。

【０１１６】以上で、本発明の好適な実施形態の説明を
終える。ここで述べた本発明の範囲の内で上述した構成
を変更することができるから、上述した説明に含まれ
る、または添付図面に示されているすべての事項は、説
明を目的としたものとして解釈すべきであり、限定を意
味するように解釈すべきではない。したがって、他の置
換や変更は特許請求の範囲に開示した本発明の本旨と範
囲の内のものである、ということは、当業者にとって明
らかである。

【０１１７】まとめとして以下の事項を開示する。 （１）複数のダブル・データ・レートＤＲＡＭを搭載
し、制御装置、制御論理回路、システム・クロック、記
憶アレイを含む記憶装置、内部クロック、データ遅延ク
ロック、ストローブ回路、前記記憶アレイにデータを書
き込む複数のライト回路、前記記憶アレイからデータを
読み出す複数のリード回路、および、ライト・ストロー
ブ回路を備えたコンピュータであって、前記ライト回路
は、各々、データ受信回路、ライト・バッファ回路、お
よび、第１のバスを介して前記制御装置に接続された遅
延回路を備え、前記制御装置からデータを受け取り、多
重ラッチ回路を通じて前記記憶アレイに前記データを書
き込み、前記ライト・ストローブ回路は、複数の入力を
有するストローブ生成器を備え、前記入力は各々複数の
ワン・ショット回路のうちの１つに接続されており、前
記複数のワン・ショット回路のうちの第１のものはスト
ローブ受信器に接続されており、残りの複数のワン・シ
ョット回路は各々前記ライト回路のうちの１つのライト
・バッファに接続されており、前記ストローブ生成器は
さらに前記多重ラッチ回路に接続された複数の出力を備
えているコンピュータ。 （２）前記多重ラッチ回路が直列に接続された複数のデ
ータ・ビット・ラッチを有する第１および第２の並列経
路を備えている、上記（１）に記載のコンピュータ。 （３）前記ストローブ生成器が、自身に接続されたすべ
てのワン・ショット回路の出力を組み合わせ、受信した
すべての個別パルスの状態に基づいて単一の出力パルス
を生成し、この単一のパルスを、前記第１の並列経路の
１対のデータ・ビット・ラッチ、および、前記第２の並
列経路のデータ・ビット・ラッチに送る、上記（２）に
記載のコンピュータ。 （４）前記ストローブ生成器が、ＯＲ回路の第１の入力
に接続された共通の出力を有する１対の交差接続された
ＮＯＲ回路から成るストローブ生成ラッチを備え、前記
ＯＲ回路は余分の入力を備えており、この余分の入力は
前記複数のワン・ショット回路のうちの１つに接続され
ており、前記ＯＲ回路はさらにトグル回路および１対２
デマルチプレクサに接続された出力を備えている、上記
（１）に記載のコンピュータ。 （５）前記ストローブ生成ラッチが第１および第２の交
差接続されたＮＯＲ回路を備え、第１のＮＯＲ回路は、
第１および第２の入力ならびに１つの出力を有する２入
力ＮＯＲであって、第１の入力はストローブ駆動のワン
・ショット回路に接続されており、第２の入力は第２の
ＮＯＲ回路の出力に接続されており、前記出力は第２の
ＮＯＲ回路の第１の入力に接続されており、前記第２の
ＮＯＲ回路は、前記第１の入力の他に自身に接続されて
いるワン・ショット回路の数に等しい複数個の余分の入
力および１つの出力を備えており、前記複数個の余分の
入力は各々ワン・ショット回路のそれぞれの出力に接続
されており、前記出力は前記第１のＮＯＲ回路の前記第
２の入力およびＯＲ回路の入力に接続されている、上記
（３）に記載のコンピュータ。 （６）前記リード回路が、各々、記憶アレイから読み出
すべきデータを選択するポインタ回路、マルチプレク
サ、読み出したデータを前記第１のバスを介して前記制
御装置に配送するリード・データ駆動回路、初期化・有
効化回路を備えたリード・ストローブ回路、トグル回
路、データ比較回路、および、前記制御装置に接続され
た駆動回路を備えている、上記（１）に記載のコンピュ
ータ。 （７）前記ポインタ回路は１対の入力を有し、第１の入
力はデータ遅延クロックに接続されており、第２の入力
は前記制御装置が出力する外部アドレス供給に接続され
ており、前記データ遅延回路は前記初期化・有効化回
路、前記トグル回路、および前記データ比較回路に接続
されており、前記外部アドレス供給は前記記憶アレイか
ら読み出すべきデータ・ワードの第１のビットを選択す
るように前記制御装置が供給する、上記（６）に記載の
コンピュータ。 （８）前記制御装置はデータ転送回路を複数組備えてお
り、データ転送回路の第１の組は、１組の制御論理回路
から第１のストローブ回路に接続された前記ライト回路
にデータを転送し、データ転送回路の第２の組は、前記
リード回路から第２のストローブ回路に接続された前記
組の制御論理回路にデータを転送し、データ転送回路の
前記第１の組の各データ転送回路は、前記ライト回路に
書き込むべきデータを受信する論理回路を駆動するよう
に設計されたポインタ回路と、前記組の制御論理回路に
接続されたマルチプレクサと、前記マルチプレクサに接
続されると共に前記第１のバスを介して前記ライト回路
に接続された第１のデータ駆動回路とを備え、前記組の
制御論理回路に接続された前記第１のストローブ回路
は、初期化・有効化回路、トグル回路、および、第２の
バスを介してライト回路に接続された第１のストローブ
駆動回路と、前記ストローブに接続されたデータ遅延ク
ロック、前記マルチプレクサ、前記第１の駆動回路、お
よび、前記ポインタ回路とを備え、データ転送回路の前
記第２の組の各データ転送回路は、バッファ回路を通じ
て接続された第１のデータ・バス、および、前記制御装
置に接続された複数の個々のラッチを備えた多重ラッチ
回路を備え、ストローブ回路は第２のストローブ信号線
を介して前記リード回路に接続されたストローブ受信器
を備え、前記第２のストローブ信号線は、さらにストロ
ーブ・バッファ回路、遅延回路、および、自身に導入さ
れるすべてのストローブ信号の先行エッジすなわち立ち
上がりエッジと後行エッジすなわち立ち下がりエッジの
双方を検出するように設計されたワン・ショット回路を
通じて、ストローブ生成器、前記多重ラッチ回路の様々
なラッチに接続されており、前記多重ラッチ回路は、第
１、第２、第３、第４、第５の個別のデータ・ビット・
ラッチを備え、これらのデータ・ビット・ラッチは各々
第１および第２の入力と単一の出力を有し、前記記憶ア
レイへのデータの転送の間のすべての不一致やエラーを
ならすように内部接続されている、上記（１）に記載の
コンピュータ。 （９）前記第１、第２、第３のラッチは第１の経路に直
列に配置されており、前記第４、第５のラッチは前記第
１の経路と平行な第２の経路に直列に配置されており、
前記第１および第４のラッチは前記第１のバスを介して
共通の出力に接続された第１の入力を有し、前記第１の
ラッチは前記ストローブ生成器の第１の出力に接続され
た第２の入力を有し、前記第２および第４のラッチは前
記ストローブ生成器の第２の出力に共通接続された第２
の入力を有し、前記第３および第５のラッチは前記内部
クロックに共通接続された第２の入力を有する、上記
（８）に記載のコンピュータ。 （１０）複数のＤＲＡＭを搭載し、システム・クロッ
ク、ストローブ生成器を内蔵するストローブ回路を備え
た制御装置、複数のリード転送回路、複数のライト転送
回路、記憶アレイを含む記憶装置、内部クロック、デー
タ遅延クロック、データ・バスを介して前記記憶アレイ
にデータを書き込む複数のライト回路、および、前記デ
ータ・バスを介して前記記憶アレイからデータを読み出
す複数のリード回路を備え、前記リード回路および前記
ライト回路が前記ストローブ回路に接続されているコン
ピュータを操作する方法であって、前記データ・バスに
プリアンブル・パルスを供給して前記データ・バスを、
選択した電圧レベルに設定したのち、プリアンブル・デ
ータ・ワードを供給するステップと、前記ストローブ生
成器で前記記憶アレイに書き込む第１のデータ・ワード
のデータ・ビットと前記プリアンブル・データ・ワード
のデータ・ビットとを比較し、前記記憶アレイに書き込
む第１のデータ・ワードのデータ・ビットと前記プリア
ンブル・データ・ワードのデータ・ビットとの間に差異
が発見された場合に前記ストローブ生成器で入来するデ
ータ・ワードをラッチするローカル・ラッチ・ストロー
ブを生成し、前記記憶アレイに書き込む第１のデータ・
ワードのデータ・ビットと前記プリアンブル・データ・
ワードのデータ・ビットとの間に差異が発見さなかった
場合に前記データ・バスの状態を維持するステップと、
前記ストローブ生成器で前記記憶アレイに書き込む引き
続くデータ・ワードのデータ・ビットと前記記憶アレイ
に直前に先行して書き込んだデータ・ワードのデータ・
ビットとを比較し、前記ストローブ生成器で前記記憶ア
レイに書き込む引き続くデータ・ワードのデータ・ビッ
トと前記記憶アレイに直前に先行して書き込んだデータ
・ワードのデータ・ビットとの間に差異が発見された場
合に前記ストローブ生成器で入来するデータ・ワードを
ラッチするローカル・ラッチ・ストローブを生成し、前
記ストローブ生成器で前記記憶アレイに書き込む引き続
くデータ・ワードのデータ・ビットと前記記憶アレイに
直前に先行して書き込んだデータ・ワードのデータ・ビ
ットとの間に差異が発見されなかった場合に前記データ
・バスの状態を維持するステップと、前記記憶アレイか
ら読み出す第１のデータ・ワードのデータ・ビットと直
前に読み出したデータ・ワードのデータ・ビットとの間
に差異が存在しない場合、または、前記記憶アレイに書
き込むデータ・ワードのデータ・ビットと直前に書き込
んだデータ・ワードのデータ・ビットとの間に差異が存
在しない場合にだけ前記ストローブ生成器でグローバル
・ストローブ・パルスを生成することにより、データ転
送速度を速めるステップとを備えた方法。

【図面の簡単な説明】

【図１】 リード回路とライト回路を用いたコンピュー
タのブロック図である。

【図２】 現在使われている従来技術のＤＤＲライト回
路を組み込んだコンピュータのブロック図である。

【図３】 図２の回路を使ってコンピュータのメモリ・
バンクにデータを書き込む時の様々なクロックとデータ
・パルスを示す図である。

【図４】 現在使われている従来技術のＤＤＲリード回
路のブロック図である。

【図５】 図４の回路を使ってコンピュータのメモリ・
バンクからデータを読み出す時の様々なクロックとデー
タ・パルスを示す図である。

【図６】 本発明のＤＤＲライト回路のブロック図であ
る。

【図７】 制御装置から図６のライト回路にデータを転
送するのに使う、本発明の制御回路のブロック図であ
る。

【図８】 図６に示すストローブ生成器のブロック図で
ある。

【図９】 図６のライト回路を使ってコンピュータのメ
モリ・バンクにデータを書き込む時の様々なクロックと
データ・パルスを示す図である。

【図１０】 本発明のＤＤＲリード回路のブロック図で
ある。

【図１１】 図１０のリード回路からコンピュータにデ
ータを転送するのに使う、本発明の制御回路のブロック
図である。

【図１２】 図１０のリード回路を使ってコンピュータ
のメモリ・バンクからデータを読み出す時の様々なクロ
ックとデータ・パルスを示す図である。

【符号の説明】

１０…制御装置、１１…メモリ、１４…システム・クロ
ック、１７…バス、１８…ライト・ブロック、１８ａ…
ライト回路、１８ｂ…ライト回路、１９…リード・ブロ
ック、２１…記憶アレイ、２２…ストローブ信号線、２
３…ストローブ回路、２３ａ…ライト部、２３ｂ…リー
ド部、２４…線、２５…バス、２６…データ遅延位相調
整ブロック、２７…内部クロック、２８…バス、２９…
線、３０…データ受信器、３１…ライト・バッファ回
路、３２…遅延回路、３３…多重ラッチ回路、３４…デ
ータ・ビット・ラッチ、３５…データ・ビット・ラッ
チ、３６…データ・ビット・ラッチ、３７…データ・ビ
ット・ラッチ、３８…データ・ビット・ラッチ、４０…
ストローブ受信器、４１…ストローブ・バッファ回路、
４２…ワン・ショット回路、４４…出力線、４５…出力
線、４６…パルス、４７…パルス、４８…パルス、４９
…パルス、５５…データ・アイ、５６…データ・アイ、
５７…データ・アイ、５８…データ・アイ、６０…ポイ
ンタ回路、６１…マルチプレクサ回路、６３…リード・
データ駆動回路、６４…初期化・有効化回路、６５…ト
グル回路、６６…ストローブ駆動回路、６９ａ…パル
ス、６９ｂ…パルス、６９ｃ…パルス、６９ｄ…パル
ス、７０ａ…パルス、７０ｂ…パルス、７０ｃ…パル
ス、７０ｄ…パルス、７０ｅ…パルス、８０…データ比
較回路、１１８…ライト回路ブロック、１１８ａ…ライ
ト回路、１１８ｂ…ライト回路、１１９…制御装置転送
回路、１１９ａ…データ・ビット選択・転送回路、１１
９ｂ…データ・ビット選択・転送回路、１２３…ストロ
ーブ回路、１２３ａ…ライト部、１３１…データ・バッ
ファ回路、１４０…ストローブ受信器、１４１…ストロ
ーブ・バッファ回路、１４２ａ…ワン・ショット回路、
１４２ｂ…ワン・ショット回路、１４３…ワン・ショッ
ト回路、１４９…ストローブ生成器、１５０…ラッチ、
１５１…ＮＯＲ回路、１５１ｃ…出力、１５２…ＮＯＲ
回路、１５２ａ…入力、１５２ｂ…入力、１５４…ＯＲ
回路、１５６…パルス、１５７…パルス、１５８…パル
ス、１５９…パルス、１６１…トグル回路、１６２…１
対２デマルチプレクサ、２１１…制御論理、２１８ａ…
リード転送回路、２１８ｂ…リード転送回路、２１９ａ
…リード回路、２１９ｂ…リード回路、２２３…ストロ
ーブ回路、２２３ｂ…リード部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティモシィ・イー・フィスカス アメリカ合衆国 バーモント州 05403、 サウス バーリントン、フォックス ラン レーン 20 Ｆターム(参考） 5B060 CC01

Claims (10)

【特許請求の範囲】
1. 【請求項１】複数のダブル・データ・レートＤＲＡＭを
   搭載し、制御装置、制御論理回路、システム・クロッ
   ク、記憶アレイを含む記憶装置、内部クロック、データ
   遅延クロック、ストローブ回路、前記記憶アレイにデー
   タを書き込む複数のライト回路、前記記憶アレイからデ
   ータを読み出す複数のリード回路、および、ライト・ス
   トローブ回路を備えたコンピュータであって、 前記ライト回路は、各々、データ受信回路、ライト・バ
   ッファ回路、および、第１のバスを介して前記制御装置
   に接続された遅延回路を備え、前記制御装置からデータ
   を受け取り、多重ラッチ回路を通じて前記記憶アレイに
   前記データを書き込み、 前記ライト・ストローブ回路は、複数の入力を有するス
   トローブ生成器を備え、前記入力は各々複数のワン・シ
   ョット回路のうちの１つに接続されており、前記複数の
   ワン・ショット回路のうちの第１のものはストローブ受
   信器に接続されており、残りの複数のワン・ショット回
   路は各々前記ライト回路のうちの１つのライト・バッフ
   ァに接続されており、 前記ストローブ生成器はさらに前記多重ラッチ回路に接
   続された複数の出力を備えているコンピュータ。
2. 【請求項２】前記多重ラッチ回路が直列に接続された複
   数のデータ・ビット・ラッチを有する第１および第２の
   並列経路を備えている、請求項１に記載のコンピュー
   タ。
3. 【請求項３】前記ストローブ生成器が、 自身に接続されたすべてのワン・ショット回路の出力を
   組み合わせ、受信したすべての個別パルスの状態に基づ
   いて単一の出力パルスを生成し、 この単一のパルスを、前記第１の並列経路の１対のデー
   タ・ビット・ラッチ、および、前記第２の並列経路のデ
   ータ・ビット・ラッチに送る、請求項２に記載のコンピ
   ュータ。
4. 【請求項４】前記ストローブ生成器が、 ＯＲ回路の第１の入力に接続された共通の出力を有する
   １対の交差接続されたＮＯＲ回路から成るストローブ生
   成ラッチを備え、 前記ＯＲ回路は余分の入力を備えており、この余分の入
   力は前記複数のワン・ショット回路のうちの１つに接続
   されており、 前記ＯＲ回路はさらにトグル回路および１対２デマルチ
   プレクサに接続された出力を備えている、請求項１に記
   載のコンピュータ。
5. 【請求項５】前記ストローブ生成ラッチが 第１および第２の交差接続されたＮＯＲ回路を備え、 第１のＮＯＲ回路は、第１および第２の入力ならびに１
   つの出力を有する２入力ＮＯＲであって、第１の入力は
   ストローブ駆動のワン・ショット回路に接続されてお
   り、第２の入力は第２のＮＯＲ回路の出力に接続されて
   おり、前記出力は第２のＮＯＲ回路の第１の入力に接続
   されており、 前記第２のＮＯＲ回路は、前記第１の入力の他に自身に
   接続されているワン・ショット回路の数に等しい複数個
   の余分の入力および１つの出力を備えており、前記複数
   個の余分の入力は各々ワン・ショット回路のそれぞれの
   出力に接続されており、前記出力は前記第１のＮＯＲ回
   路の前記第２の入力およびＯＲ回路の入力に接続されて
   いる、請求項３に記載のコンピュータ。
6. 【請求項６】前記リード回路が、各々、記憶アレイから
   読み出すべきデータを選択するポインタ回路、マルチプ
   レクサ、読み出したデータを前記第１のバスを介して前
   記制御装置に配送するリード・データ駆動回路、初期化
   ・有効化回路を備えたリード・ストローブ回路、トグル
   回路、データ比較回路、および、前記制御装置に接続さ
   れた駆動回路を備えている、請求項１に記載のコンピュ
   ータ。
7. 【請求項７】前記ポインタ回路は１対の入力を有し、第
   １の入力はデータ遅延クロックに接続されており、第２
   の入力は前記制御装置が出力する外部アドレス供給に接
   続されており、 前記データ遅延回路は前記初期化・有効化回路、前記ト
   グル回路、および前記データ比較回路に接続されてお
   り、 前記外部アドレス供給は前記記憶アレイから読み出すべ
   きデータ・ワードの第１のビットを選択するように前記
   制御装置が供給する、請求項６に記載のコンピュータ。
8. 【請求項８】前記制御装置はデータ転送回路を複数組備
   えており、 データ転送回路の第１の組は、１組の制御論理回路から
   第１のストローブ回路に接続された前記ライト回路にデ
   ータを転送し、 データ転送回路の第２の組は、前記リード回路から第２
   のストローブ回路に接続された前記組の制御論理回路に
   データを転送し、 データ転送回路の前記第１の組の各データ転送回路は、 前記ライト回路に書き込むべきデータを受信する論理回
   路を駆動するように設計されたポインタ回路と、 前記組の制御論理回路に接続されたマルチプレクサと、 前記マルチプレクサに接続されると共に前記第１のバス
   を介して前記ライト回路に接続された第１のデータ駆動
   回路とを備え、 前記組の制御論理回路に接続された前記第１のストロー
   ブ回路は、 初期化・有効化回路、トグル回路、および、第２のバス
   を介してライト回路に接続された第１のストローブ駆動
   回路と、 前記ストローブに接続されたデータ遅延クロック、前記
   マルチプレクサ、前記第１の駆動回路、および、前記ポ
   インタ回路とを備え、 データ転送回路の前記第２の組の各データ転送回路は、 バッファ回路を通じて接続された第１のデータ・バス、
   および、前記制御装置に接続された複数の個々のラッチ
   を備えた多重ラッチ回路を備え、 ストローブ回路は第２のストローブ信号線を介して前記
   リード回路に接続されたストローブ受信器を備え、 前記第２のストローブ信号線は、さらにストローブ・バ
   ッファ回路、遅延回路、および、自身に導入されるすべ
   てのストローブ信号の先行エッジすなわち立ち上がりエ
   ッジと後行エッジすなわち立ち下がりエッジの双方を検
   出するように設計されたワン・ショット回路を通じて、
   ストローブ生成器、前記多重ラッチ回路の様々なラッチ
   に接続されており、 前記多重ラッチ回路は、第１、第２、第３、第４、第５
   の個別のデータ・ビット・ラッチを備え、これらのデー
   タ・ビット・ラッチは各々第１および第２の入力と単一
   の出力を有し、前記記憶アレイへのデータの転送の間の
   すべての不一致やエラーをならすように内部接続されて
   いる、請求項１に記載のコンピュータ。
9. 【請求項９】前記第１、第２、第３のラッチは第１の経
   路に直列に配置されており、前記第４、第５のラッチは
   前記第１の経路と平行な第２の経路に直列に配置されて
   おり、 前記第１および第４のラッチは前記第１のバスを介して
   共通の出力に接続された第１の入力を有し、前記第１の
   ラッチは前記ストローブ生成器の第１の出力に接続され
   た第２の入力を有し、 前記第２および第４のラッチは前記ストローブ生成器の
   第２の出力に共通接続された第２の入力を有し、 前記第３および第５のラッチは前記内部クロックに共通
   接続された第２の入力を有する、請求項８に記載のコン
   ピュータ。
10. 【請求項１０】複数のＤＲＡＭを搭載し、システム・ク
    ロック、ストローブ生成器を内蔵するストローブ回路を
    備えた制御装置、複数のリード転送回路、複数のライト
    転送回路、記憶アレイを含む記憶装置、内部クロック、
    データ遅延クロック、データ・バスを介して前記記憶ア
    レイにデータを書き込む複数のライト回路、および、前
    記データ・バスを介して前記記憶アレイからデータを読
    み出す複数のリード回路を備え、前記リード回路および
    前記ライト回路が前記ストローブ回路に接続されている
    コンピュータを操作する方法であって、 前記データ・バスにプリアンブル・パルスを供給して前
    記データ・バスを、選択した電圧レベルに設定したの
    ち、プリアンブル・データ・ワードを供給するステップ
    と、 前記ストローブ生成器で前記記憶アレイに書き込む第１
    のデータ・ワードのデータ・ビットと前記プリアンブル
    ・データ・ワードのデータ・ビットとを比較し、前記記
    憶アレイに書き込む第１のデータ・ワードのデータ・ビ
    ットと前記プリアンブル・データ・ワードのデータ・ビ
    ットとの間に差異が発見された場合に前記ストローブ生
    成器で入来するデータ・ワードをラッチするローカル・
    ラッチ・ストローブを生成し、前記記憶アレイに書き込
    む第１のデータ・ワードのデータ・ビットと前記プリア
    ンブル・データ・ワードのデータ・ビットとの間に差異
    が発見さなかった場合に前記データ・バスの状態を維持
    するステップと、 前記ストローブ生成器で前記記憶アレイに書き込む引き
    続くデータ・ワードのデータ・ビットと前記記憶アレイ
    に直前に先行して書き込んだデータ・ワードのデータ・
    ビットとを比較し、前記ストローブ生成器で前記記憶ア
    レイに書き込む引き続くデータ・ワードのデータ・ビッ
    トと前記記憶アレイに直前に先行して書き込んだデータ
    ・ワードのデータ・ビットとの間に差異が発見された場
    合に前記ストローブ生成器で入来するデータ・ワードを
    ラッチするローカル・ラッチ・ストローブを生成し、前
    記ストローブ生成器で前記記憶アレイに書き込む引き続
    くデータ・ワードのデータ・ビットと前記記憶アレイに
    直前に先行して書き込んだデータ・ワードのデータ・ビ
    ットとの間に差異が発見されなかった場合に前記データ
    ・バスの状態を維持するステップと、 前記記憶アレイから読み出す第１のデータ・ワードのデ
    ータ・ビットと直前に読み出したデータ・ワードのデー
    タ・ビットとの間に差異が存在しない場合、または、前
    記記憶アレイに書き込むデータ・ワードのデータ・ビッ
    トと直前に書き込んだデータ・ワードのデータ・ビット
    との間に差異が存在しない場合にだけ前記ストローブ生
    成器でグローバル・ストローブ・パルスを生成すること
    により、データ転送速度を速めるステップとを備えた方
    法。