KR100335455B1 - 멀티-포트 반도체 메모리 장치 - Google Patents
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Abstract
듀얼-포트 SRAM 이 단일 클럭 사이클 내에서 판독 및 기입 동작을 수행한다. 상기 SRAM 은 판독 어드레스와 기입 어드레스를 비교하여 그들 사이의 일치를 검출하는 비교기 (17) 를 갖는다. 바이패스 회로 (19) 는 일치가 검출될 경우 판독 데이터로서 기입 데이터를 바이패스하는 반면, 타이밍 회로 (22) 는 불일치가 검출될 경우 판독 제어 신호 (106) 에 대하여 기입 제어 신호 (102) 를 지연시킨다. 판독 동작과 기입 동작 사이의 타이밍 제어는 기입 데이터와 판독 데이터 사이의 신호 간섭을 감소시켜, 컴퓨터 시스템이 보다 고속으로 동작할 수 있게 한다.
Description
본 발명은 멀티-포트 반도체 메모리 장치에 관한 것이며, 보다 구체적으로는, 예를 들어, 입력 포트와 출력 포트를 통해 한 쌍의 데이터가 동시에 메모리 셀 어레이로부터 판독되고 메모리 셀 어레이에 기입되는 멀티-포트 반도체 메모리 장치에 관한 것이다. 본 발명은 또한 이러한 멀티-포트 반도체 메모리 장치를 제어하는 방법에 관한 것이다.
통상적으로 듀얼-포트 SRAM 으로 알려진, 멀티-포트 SRAM 은 일반적으로 LSI 내에 코어 매크로-블럭으로서 탑재된다. 일반적인 듀얼-포트 SRAM 에서, 하나의 메모리 셀 (즉 동일한 어드레스) 로부터 데이터가 판독되고 기입되어야 할 경우, 판독과 기입의 동작 모두는 상이한 어드레스의 경우에서와 같이 동시에 수행된다. 이러한 경우, 판독 동작이 수행되는 동안, 판독 데이터는 기입 동작 전 메모리 셀에 저장되어 있던 구 데이터로부터 기입 동작 후 메모리 셀에 기입된 신 데이터로 바뀌게 된다. 판독 타이밍에 따라 판독되는 데이터가 결정되어서는 안되므로, 이것은 바람직하지 않다.
상술된 문제를 해결하기 위하여, 우선 기입 데이터를 메모리 셀에 저장한 다음 그 다음부터 판독 데이터로서 판독하는 다른 구성을 사용하기도 한다. 그러나, 이러한 동작은 SRAM 에서의 통상적인 판독 동작에 비해 보다 증가된 판독 시간을 소요한다. 듀얼-포트 SRAM 에서, 판독와 기입 동작이 서로 독립적으로, 그 중에서도 판독 동작이 보다 고속으로 수행되는 것이 바람직하다.
상기 요청에 응하기 위하여, 일본 특개평 1-285088 호에는 도 1 에 도시된 것과 같은 듀얼-포트 메모리 장치가 개시되어 있다. 개시된 장치에서, 판독 어드레스 및 기입 어드레스가 서로 일치하는 하나의 메모리 셀에 대해 판독 및 기입 동작이 수행되어야 할 경우, 입력 포트를 통해 공급된 기입 데이터 (101) 는 바이패스 회로 (19) 를 통해 출력 포트로 바이패스된다. 이러한 구성은, SRAM 에서의 통상적인 판독 동작을 위한 판독 시간에 필적하는, 고속의 판독 동작을 실현한다.
그 동안, 메모리 매크로-블럭으로 사용된 전류 듀얼-포트 메모리 장치 중 어떤 것은, 메모리 셀 어레이를 사이에 두고 서로 반대편에 위치한, 기입 데이터를 위한 입력 포트와 판독 데이터를 위한 출력 포트를 포함한다. 이러한 구성은 비트 수의 증가를 위한 요청에 부응하거나, 또는 칩 설계 측면에서의 시스템-온-칩 (system-on-chip) LSI 구조에 적합하다. 시스템-온-칩 LSI 에서는, 메모리 매크로-블럭의 데이터 단자들이 그 입력측과 출력측의 사이에서 분리되는 것이 바람직하다. 도 1 에 도시된 바이패스 회로가 이러한 형태의 듀얼-포트 메모리 장치 내에 탑재된다면, 회로 구성이 도 2 에 도시된 것과 같이 될 수도 있다. 도 3 은 도 2 의 듀얼-포트 SRAM 의 타이밍도를 나타낸다.
도 3 에서, 도 2 의 타이밍부 (22) 는, 입력부 (16) 와 출력부 (18) 를 제어하기 위한 판독 제어 신호 (106) 와 기입 제어 신호 (102) 를 시스템 클럭 신호 (108) 와 동기하여 발생한다. 비교기 (즉 일치 검출부 ; 17) 가 기입 어드레스와 판독 어드레스 사이의 일치를 검출하여 일치 신호 (107) 를 발생할 경우, 기입 데이터 (101) 를 그 클럭 사이클에서의 판독 데이터로서 출력 포트로 바이패스하는 바이패스 회로 (19) 로 상기 일치 신호 (107) 가 전달된다. 이 경우, 통상적인 판독 동작의 속도에 비교되는 속도로 판독 동작이 수행된다.
반면에, 기입 어드레스와 판독 어드레스가 서로 일치하지 않을 경우, 판독과 기입 동작은 상이한 메모리 셀에 대하여 서로 독립적으로 수행된다. 일반적으로, 메모리 셀 어레이는, 비-반전 기입 비트 라인과 반전 판독 비트 라인이 서로나란히 위치하며 반전 기입 비트 라인과 비-반전 판독 라인이 서로 나란히 위치하도록 배열된, 한 쌍의 상보적인 판독 비트 라인들 (20) 과 한 쌍의 상보적인 기입 비트 라인들 (21) 을 갖는다. 이러한 구성에서는, 판독 비트 라인들 (20) 과 기입 비트 라인들 (21) 각각 상에 동시에 나타나는 기입 데이터와 판독 데이터 사이에 신호 간섭이 발생한다는 문제가 관련된다. 신호 간섭은 판독 비트 라인들 (20) 을 통해 공급된 판독 데이터를 SRAM 에서의 통상적인 판독 동작에 비해 지연시킨다. 상기 전류 듀얼-포트 SRAM 에서의 라인 간격이 감소함에 따라 인접한 비트 라인들 사이의 커플링 커패시턴스가 더욱 증가되어, 이러한 문제는 더욱 심각해진다.
상술된 문제는 특별히, 메모리 셀 어레이 (11) 를 사이에 두고 입력 포트와 출력 포트가 서로 반대편에 위치한, 도 2 에 도시된 배열에 관계된 것이다. 도 1 의 종래 SRAM 에서는, 도 4 에 도시된 대로, 판독 제어 신호 (106) 가 기입 제어 신호 (102) 에 선행되어 판독 동작과 기입 동작 사이에 타이밍 차가 제공되기 때문에 문제가 되지 않는다.
상술된 관점에서, 본 발명의 목적은, 입력 포트와 출력 포트가 메모리 셀 어레이를 사이에 두고 서로 반대편에 위치한 경우라 할지라도, 기입 어드레스와 판독 어드레스의 일치 유무에 관계없이 보다 고속의 판독 동작을 실현할 수 있는 멀티-포트 SRAM 을 제공하는 것이다.
도 1 은 특허 공보에 의해 개시된 기능을 갖는 종래 듀얼-포트 SRAM 의 블럭도;
도 2 는 상기 공보에 의해 개시된 통상적인 구조 및 기능을 갖는 듀얼-포트 SRAM 의 블럭도;
도 3 은 도 2 의 듀얼-포트 SRAM 의 타이밍도;
도 4 는 도 1 의 듀얼-포트 SRAM 의 타이밍도;
도 5 는 본 발명에 따른 멀티-포트 SRAM 의 일례로서의 듀얼-포트 SRAM 의 블럭도;
도 6 은 도 5 에 도시된 메모리 셀들 중 하나의 상세 회로도;
도 7 은 도 5 에 도시된 타이밍부의 제 1 예의 회로도;
도 8a 및 8b 는, 각각 기입 어드레스와 판독 어드레스 양자가 서로 일치하는 경우와 일치하지 않는 경우에 해당되는, 도 7 의 타이밍부를 가진 SRAM 의 타이밍도;
도 9 는 도 5 에 도시된 타이밍부의 제 2 예의 회로도;
도 10a 및 10b 는, 각각 도 8a 및 8b 의 경우와 유사한 경우들을 나타내는, 도 9 의 타이밍부를 가진 SRAM 의 타이밍도;
도 11 은 도 5 에 도시된 타이밍부의 제 3 예의 회로도;
도 12a 및 12b 는, 각각 도 8a 및 8b 의 경우와 유사한 경우들을 나타내는, 도 11 의 타이밍부를 가진 SRAM 의 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 메모리 셀 어레이 12 : 입력 포트 어드레스 버스
13 : 기입 어드레스 디코더 14 : 출력 포트 어드레스 버스
15 : 판독 어드레스 디코더 16 : 입력부
17 : 일치 검출 18 : 출력부
19 : 바이패스 회로 22 : 타이밍부
34, 53, 75 : 지연 회로
101 ; 기입 데이터 102 : 기입 제어 신호
105 : 판독 데이터 106 : 판독 제어 신호
107 : 일치 신호 108 : 시스템 클럭
본 발명은, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 시스템 클럭 신호의 한 클럭 사이클 동안, 기입 제어 신호에 응답하여 기입 어드레스에 의해 특정된 메모리 셀들 중의 하나에 기입 데이터를 저장하는 입력 회로, 동일한 클럭 사이클 동안, 판독 제어 신호에 응답하여 판독 어드레스에 의해 특정된 메모리 셀들 중의 하나로부터 데이터를 판독하는 출력 회로, 판독 어드레스와 기입 어드레스 사이의 일치에 따라 일치 신호를 발생하는 일치 검출부, 상기 일치 신호에 응답하여 기입 데이터를 출력부로 바이패스하는 바이패스 회로 및, 상기 일치 신호에 응답하여, 상기 일치 신호가 존재하지 않을 경우 판독 제어 신호가 기입 제어 신호를 선행하며, 그리고 상기 일치 신호가 존재할 경우 판독 제어 신호와 기입 제어 신호가 거의 동시에 발생하도록, 기입 제어 신호와 판독 제어 신호 사이의 타이밍을 특정하는 타이밍 회로를 구비한 멀티-포트 메모리 장치를 제공한다.
본 발명의 멀티-포트 SRAM 에 따르면, 일치 신호의 발생에 따른 판독 제어 신호와 기입 제어 신호 사이의 동시 타이밍은, 바이패스 회로로 하여금 입력부로부터 공급된 기입 데이터를 출력부로 바이패스하도록 하여, 판독 데이터로서 기입 데이터를 전달한다. 게다가, 기입 제어 신호의 지연은, 비트 라인들 상의 판독 데이터와 출력 데이터 사이의 간섭없이, 판독 어드레스에 의해 지정된 메모리 셀로부터 출력부가 데이터를 판독할 수 있도록 한다. 일치 신호가 존재하지 않는 경우의 기입 데이터 저장 지연은, 데이터의 저장이 그 클럭 사이클 내에 완결되기만 하면 컴퓨터 시스템의 속도에 영향을 미치지 않는다. 고속 판독 동작은 듀얼-포트 메모리 장치를 가진 컴퓨터 시스템이 보다 고속으로 동작할 수 있도록 한다. 일치 신호에 근거한, 판독 제어 신호와 기입 제어 신호 사이의 타이밍 제어는 업계에 공지되어 있지 않다.
본 발명의 바람직한 실시예들
이하에서는, 도면들을 참조하여 본 발명이 보다 구체적으로 설명된다.
도 5 를 참조하면, 본 발명의 실시예에 따른 듀얼-포트 SRAM 은, 행렬로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 (11), 입력 포트 어드레스 버스 (12) 를 통해 기입 어드레스를 수신하는 기입 어드레스 디코더 (13), 출력 포트 어드레스 버스 (14) 를 통해 판독 어드레스를 수신하는 판독 어드레스 디코더 (15), 기입 데이터 (101) 를 수신하여 메모리 셀 어레이 (11) 에 저장하는 입력부 (16), 메모리 셀 어레이 (11) 로부터 판독된 판독 데이터 (105) 를 전달하는 출력부 (18), 기입 어드레스와 판독 어드레스를 비교하여, 그들 사이의 일치가 검출될 경우 활성화되는 일치 신호 (107) 를 전달하는 일치 검출부 (비교기 ; 17), 일치 신호 (107) 가 비활성 레벨인 경우 한 쌍의 판독 비트 라인들 (20) 을 통해 메모리 셀 어레이 (11) 로부터 판독 데이터를 수신하여 상기 판독 데이터를 출력부 (18) 로 전달하며, 일치 신호 (107) 의 활성 레벨에 응답하여 한 쌍의 기입 비트 라인 들 (21) 로부터 공급된 기입 데이터를 출력부 (18) 로 바이패스하는 바이패스부 (19) 및, 시스템 클럭 신호 (108) 및 일치 신호 (107) 를 수신하여 상기 일치 신호 (107) 에 따라, 시스템 클럭 신호 (108) 에 대해 특정된 타이밍으로 기입 제어 신호 (102) 및 판독 제어 신호 (106) 를 전달하는 타이밍부 (22) 를 포함한다. 기입 데이터 (101) 를 수신하는 입력 포트와 판독 데이터 (105) 를 전달하는 출력 포트는 메모리 셀 어레이 (11) 를 사이에 두고 서로 반대편에 위치한다.
메모리 셀 어레이 (11) 의 일부를 상세하게 보여주는 도 6 을 참조하면, 상기 메모리 셀 어레이 (11) 는, 그 중의 하나가 도시된, 복수의 메모리 셀들 (11a), 메모리 셀들 (11a) 의 각 행에 대해 배치된 한 쌍의 워드 라인들 (23) 및, 메모리 셀들 (11a) 의 각 열에 대해 배치된 비트 라인들의 세트를 포함한다. 비트 라인들의 세트는 한 쌍의 상보적인 판독 비트 라인들 (20A 및 20B) 과 한 쌍의 상보적인 기입 비트 라인들 (21A 및 21B) 을 포함한다. 각각의 메모리 셀 (11a) 은, 하나의 셀 데이터를 저장하기 위한 래치 루프가 형성되도록 함께 접속된 한 쌍의 인버터들 (41 및 42) 로 구성된 래치부, 래치부로의 기입 데이터 저장을 위해 기입 비트 라인들 (21A 및 21B) 의 해당되는 하나로부터 각각 기입 데이터를 수신하는 한 쌍의 기입 트랜스퍼 트랜지스터들 (43 및 44) 및, 래치부에 저장된 데이터를 판독 비트 라인들 (20A 및 20B) 의 해당되는 하나로 각각 전달하는 한 쌍의 판독 트랜스퍼 트랜지스터들 (45 및 46) 을 포함한다.
비-반전 기입 비트 라인 (21A) 과 반전 판독 라인 (20B) 은 서로 인접하게 위치하여 그들 사이에 큰 커플링 커패시턴스를 가지며, 한편 반전 기입 비트 라인 (21B) 과 비-반전 판독 비트 라인 (20A) 은 서로 인접하게 위치하여 그들 사이에 큰 커플링 커패시턴스를 갖는다. 기입 비트 라인 쌍 (21) 과 판독 비트 라인 쌍 (20) 이 동시에 해당되는 데이터를 전달할 경우, 큰 커플링 커패시턴스로 인해 고속의 신호 전송이 늦어지게 된다.
도 7 을 참조하면, 타이밍부 (22) 의 제 1 예는, 시스템 클럭 신호 (108) 와일치 신호 (107) 를 그 입력에서 수신하는 제 1 NAND 게이트 (31), 시스템 클럭 신호 (108) 를 반전하는 인버터 (33), 인버터 (33) 로부터 출력을 수신하여 지연된 출력 신호를 전달하는 지연 회로 (34), 제 1 NAND 게이트 (31) 와 지연 회로 (34) 로부터의 출력을 그 입력에서 수신하여 기입 제어 신호 (102) 를 전달하는 제 2 NAND 게이트 (32) 및, 시스템 클럭 신호 (108) 를 수신하여 판독 제어 신호 (106) 를 전달하는 버퍼 (35) 를 포함한다.
도 8a 및 8b 를 참조하면, 판독 어드레스와 기입 어드레스 양자 사이의 일치가 존재하는 경우 및 존재하지 않는 경우 각각에 대한 타이밍부 (22) 의 타이밍도가 도시되어 있다.
도 8a 에서, 일치 신호가 "1" 로 설정된 상태에서 클럭 신호 (108) 가 하이 레벨로 상승할 경우, 노드 36 과 노드 37 은 동시에 로우 레벨로 하강하고 버퍼 (35) 의 출력은 하이 레벨로 상승하며, 그에 의해 기입 제어 신호 (102) 및 판독 제어 신호 (106) 는 동시에 활성 하이 레벨로 상승한다. 노드 37 이 로우 레벨로 하강하기 때문에, 특정된 지연 시간이 지난 후 노드 38 은 로우 레벨로 하강한다.
시스템 클럭 신호 (108) 에 동기되어 전달된 기입 제어 신호 (102) 및 판독 제어 신호 (106) 는 입력부 (16), 출력부 (18) 및 바이패스부 (19) 가 관련하여 클럭 사이클의 초기 단계에서 동작하도록 하며, 그에 의해 바이패스부 (19) 는 입력부(16) 로부터의 기입 데이터를 출력부 (18) 로 전달하며 따라서 출력부 (18) 는 클럭 사이클의 초기 단계에서 판독 데이터로서 기입 데이터를 전달할 수 있다.
반면, 도 8b 에 도시된 대로, 일치 신호가 "0" 으로 설정된 상태에서 클럭 신호 (108) 가 하이 레벨로 상승할 경우, 노드 36 은 하이 레벨을 유지하며 버퍼 (35) 의 출력은 로우 레벨로 하강한다. 따라서, 판독 제어 신호 (106) 는 시스템 클럭 신호 (108) 에 동기하여 활성 하이 레벨로 상승한다. 노드 37 의 하강으로 인해, 노드 38 은 특정된 시간 지연이 지난 후 로우 레벨로 하강하며, 그에 의해 기입 제어 신호 (102) 는 특정된 시간 지연이 지난 후 활성 하이 레벨로 상승한다.
보다 구체적으로, 기입 어드레스와 판독 어드레스가 서로 일치하지 않을 경우, 타이밍부 (22) 는 우선 판독 제어 신호 (106) 를 전달한 다음, 특정된 시간 지연을 가진 기입 제어 신호 (102) 를 전달한다. 이런 경우, 바이패스부 (19) 는 비활성 레벨의 일치 신호를 수신하여 판독 비트 라인들 (20) 을 통해 메모리 셀 어레이 (11) 로부터 판독된 판독 데이터를 선택하며, 그에 의해 판독 데이터를 출력부 (18) 로 전달한다. 따라서, 출력부 (18) 는 메모리 셀 어레이로부터 판독된 데이터를 판독 데이터로서 전달한다. 기입 제어 신호 (102) 의 지연으로 인해, 기입 동작은 판독 동작이 완료된 후 입력부 (16) 에 의해 수행된다. 이런 경우, 판독과 기입 동작이 분리되어 수행되기 때문에, 판독 동작은 커플링 지연없이 고속으로 수행된다.
상술된 동작에서, 판독/기입 동작 동안 판독 데이터는 본질적으로 LSI 에서의 연속-단계 매크로-블럭으로 전달되는 것임에 주목해야 한다. 그 클럭 사이클의 나머지 내에서 연속적인 매크로-블럭에 의한 신호의 전송 및 판독 데이터의안전한 수신을 보장하기 위해, 판독 동작은 그 클럭 사이클의 초기 단계에서 수행되어야 한다. 이러한 관점에서, 메모리 매크로-블럭은 다른 매크로-블럭에 의한 어떠한 동작에도 관계되지 않는, 기입 데이터를 위한 최종점이므로 그 클럭 사이클이 끝나기 전까지 기입 동작이 완료되기만 하면 된다.
상술된 실시예에서, 일치 신호 (107) 에 근거하여 타이밍부 (22) 에 의해 수행되는 타이밍 제어는, 일치 신호 (107) 의 활성 또는 비활성 레벨에 관계없이 판독 데이터의 보다 빠른 전송을 가능하게 한다.
도 9 를 참조하면, 도 5 에 도시된 타이밍부의 제 2 예는, 도 7 에서의 인버터를 대신하여 제 3 NAND 게이트가 제공된다는 점에서 제 1 예와 상이하다. 보다 구체적으로, 타이밍부 (22A) 는, 시스템 클럭 신호 (108) 및 일치 신호 (107) 를 그 입력에서 수신하는 제 1 NAND 게이트 (51), 제 1 NAND 게이트 (51) 및 제 3 NAND 게이트 (54) 로부터의 출력을 그 입력에서 수신하는 제 2 NAND 게이트 (52), 시스템 클럭 신호 (108) 를 수신하여 지연된 클럭 신호를 전달하는 지연 회로 (53), 시스템 클럭 신호 (108) 및 지연된 클럭 신호를 그 입력에서 수신하는 제 3 NAND 게이트 (54) 및, 시스템 클럭 신호 (108) 를 수신하여 판독 제어 신호 (106) 를 전달하는 버퍼 (55) 를 포함한다.
도 10a 및 10b 를 참조하면, 다른 동작들은 제 1 예의 동작들과 실질적인 차이가 없지만, 도 10a 및 10b 모두에서 시스템 클럭 신호 (108) 가 로우 레벨로 하강한 직후 기입 제어 신호 (102) 가 로우 레벨로 하강한다는 점에서, 도 9 의 타이밍부는 개선된 기입 제어 신호 (102) 를 전달한다. 이는 기입부 (22A) 가 좀더고속으로 동작할 수 있도록 하며, 그에 의해 시스템 클럭 신호의 주파수를 높일 수 있게 한다.
도 11 을 참조하면, 타이밍부 (22B) 의 제 3 예는, 시스템 클럭 신호 (108) 를 수신하여 기입 제어 신호 (102) 를 전달하는 버퍼 (71), 일치 신호 (107) 를 수신하는 인버터 (72), 버퍼 (71) 및 인버터 (72) 로부터의 출력을 그 입력에서 수신하는 제 1 NAND 게이트 (73), 시스템 클럭 신호 (108) 를 수신하여 지연된 클럭 신호를 전달하는 지연 회로 (75), 버퍼 (71) 로부터의 출력 및 지연된 클럭 신호를 그 입력에서 수신하는 제 2 NAND 게이트 (76) 및, 제 1 NAND 게이트 (73) 및 제 2 NAND 게이트 (76) 로부터의 출력을 그 입력에서 수신하여 판독 제어 신호 (106) 를 전달하는 제 3 NAND 게이트 (74) 를 포함한다.
도 12a 및 12b 를 참조하면, 타이밍부의 제 3 예는, 두 어드레스 신호의 일치 유무에 관계없이 시스템 클럭 신호 (108) 의 상승 에지로부터 지연된 특정 타이밍에서 기입 제어 신호 (102) 를 전달하며, 일치와 비-일치의 경우에 따라 상이한 타이밍에서 판독 제어 신호 (106) 를 전달한다. 즉, 판독 제어 신호 (106) 는, 두 어드레스 신호가 일치하지 않을 경우 시스템 클럭 신호 (108) 의 상승 에지의 타이밍에서 전달되며, 어드레스 신호들이 일치할 경우 시스템 클럭 신호 (108) 의 상승 에지로부터 지연된 타이밍에서 기입 제어 신호 (102) 와 동시에 전달된다.
상술된 실시예들에서의 판독 시간은, 두 어드레스 신호가 일치할 경우 21 ㎲ 그리고 두 어드레스 신호가 일치하지 않을 경우 22 ㎲ 임이 확인되었다. 반면, 종래의 듀얼-포트 SRAM 에서의 판독 시간은 각각의 경우에 대해 21 ㎲ 와 27 ㎲ 였다.
상술된 실시예들은 단지 예를 들기 위해 설명된 것이므로, 본 발명은 상술된 실시예들에 한정되지 않으며, 그로부터 다양한 변경 및 변화가 본 발명의 범위를 벗어나지 않으면서 당업자에 의해 손쉽게 만들어 질 수 있다. 예를 들어, 본 발명의 듀얼-포트 메모리 장치는 SRAM 으로 한정되지 않으며, 메모리 장치가 듀얼-포트를 갖기만 한다면 DRAM 또는 어떠한 메모리 장치도 될 수 있다. 게다가, 도면들에 도시된 회로 구성들도 그로부터 변경될 수 있다.
상술된 본 발명에 의해, 입력 포트와 출력 포트가 메모리 셀 어레이를 사이에 두고 서로 반대편에 위치한 경우라 할지라도, 기입 어드레스와 판독 어드레스의 일치 유무에 상관없이 보다 고속의 판독 동작을 실현할 수 있는 멀티-포트 SRAM 을 구현할 수 있다.
본 발명의 멀티-포트 SRAM 에 따르면, 일치 신호의 발생에 따른 판독 제어 신호와 기입 제어 신호 사이의 동시 타이밍은, 바이패스 회로로 하여금 입력 회로로부터 공급된 기입 데이터를 출력 회로로 바이패스시켜, 기입 데이터가 판독 데이터로서 전달되게 한다. 게다가, 판독 제어 신호의 지연을 통해, 출력 회로가 비트 라인들 상의 판독 데이터와 출력 데이터 사이의 간섭없이 판독 어드레스에 의해 지정된 메모리 셀로부터 데이터를 읽을 수 있도록 한다. 어드레스의 일치에 따른 기입 데이터 저장의 지연은, 데이터의 저장이 그 클럭 사이클 내에 완결되기만 하면 컴퓨터 시스템의 속도에 영향을 미치지 않으므로 듀얼-포트 메모리 장치를 가진 컴퓨터 시스템이 보다 고속으로 동작할 수 있도록 한다.
Claims (8)
- 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 (11), 시스템 클럭 신호 (108) 의 한 클럭 사이클 동안, 기입 제어 신호 (102) 에 응답하여 기입 어드레스에 의해 특정된 상기 메모리 셀들 중의 하나에 기입 데이터를 저장하는 입력 회로 (16), 동일한 클럭 사이클 동안, 판독 제어 신호 (106) 에 응답하여 판독 어드레스에 의해 특정된 상기 메모리 셀들 중의 하나로부터 데이터를 판독하는 출력 회로 (18), 상기 판독 어드레스와 상기 기입 어드레스 사이의 일치에 따라 일치 신호 (107) 를 발생하는 일치 검출부 (17), 상기 일치 신호에 응답하여 상기 기입 데이터를 상기 출력부 (18) 로 바이패스하는 바이패스 회로 (19) 및, 상기 일치 신호에 응답하여 상기 기입 제어 신호 (102) 와 상기 판독 제어 신호 (106) 사이의 타이밍을 특정하는 타이밍 회로 (22) 를 구비한 멀티-포트 메모리 장치에 있어서,상기 타이밍은, 상기 일치 신호 (107) 가 존재하지 않을 경우, 상기 판독 제어 신호 (106) 가 상기 기입 제어 신호 (102) 를 선행하도록, 그리고 상기 일치 신호 (107) 가 존재할 경우, 상기 판독 제어 신호 (106) 및 상기 기입 제어 신호 (102) 가 거의 동시에 발생되도록 하는 것을 특징으로 하는 멀티-포트 메모리 장치.
- 제 1 항에 있어서, 상기 판독 제어 신호 (106) 가 상기 일치 유무에 관계없이 상기 시스템 클럭 신호 (108) 에 대해 고정된 타이밍으로 전달되는 것을 특징으로 하는 멀티-포트 메모리 장치.
- 제 1 항에 있어서, 상기 기입 제어 신호 (102) 가 상기 일치 유무에 관계없이 상기 시스템 클럭 신호 (108) 에 대해 고정된 타이밍으로 전달되는 것을 특징으로 하는 멀티-포트 메모리 장치.
- 제 1 항에 있어서, 상기 입력 회로 (6) 및 상기 출력 회로 (18) 는 그들 사이에 상기 메모리 셀 어레이 (11) 를 샌드위치하는 것을 특징으로 하는 멀티-포트 메모리 장치.
- 제 1 항에 있어서, 상기 멀티-포트 메모리 장치가 듀얼-포트 메모리 장치인 것을 특징으로 하는 멀티-포트 메모리 장치.
- 판독 어드레스, 기입 어드레스 및 기입 데이터를 입력하는 단계, 시스템 클럭 신호의 한 클력 사이클 내에서, 판독 제어 신호 (106) 에 응답하여 상기 판독 어드레스에 의해 특정된 메모리 셀로부터 데이터를 판독하고 기입 제어 신호 (102) 에 응답하여 상기 기입 어드레스에 의해 특정된 메모리 셀에 상기 기입 데이터를 저장하는 단계 및, 상기 판독 어드레스와 상기 기입 어드레스를 비교하여 그들 사이의 일치를 검출하는 단계를 구비하는, 멀티-포트 메모리 장치를 제어하는 방법에 있어서,상기 일치의 존재 유무에 근거하여, 상기 일치가 존재할 경우 상기 기입 제어 신호 (102) 및 상기 판독 제어 신호 (106) 가 동시에 전달되도록 그리고 상기 일치가 존재하지 않을 경우 상기 기입 제어 신호 (102) 가 상기 판독 제어 신호 (106) 에 대해 지연되도록, 상기 기입 제어 신호 (102) 와 상기 판독 제어 신호 (106) 사이의 타이밍을 제어하는 것을 특징으로 하는 방법.
- 제 6 항에 있어서, 상기 판독 제어 신호 (106) 는 상기 일치 유무에 관계없이 상기 시스템 클럭 신호 (108) 에 대해 고정된 타이밍으로 전달되는 것을 특징으로 하는 방법.
- 제 6 항에 있어서, 상기 기입 제어 신호 (102) 는 상기 일치 유무에 관계없이 상기 시스템 클럭 신호 (108) 에 대해 고정된 타이밍으로 전달되는 것을 특징으로 하는 방법.
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