JPH01285088A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01285088A JPH01285088A JP63114271A JP11427188A JPH01285088A JP H01285088 A JPH01285088 A JP H01285088A JP 63114271 A JP63114271 A JP 63114271A JP 11427188 A JP11427188 A JP 11427188A JP H01285088 A JPH01285088 A JP H01285088A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000001514 detection method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に１組のメモリセル
に対して同じ期間に任意のアドレスに対してデータの書
き込みおよび読み出しを独立に実行することができる半
導体記憶装置に関する。
に対して同じ期間に任意のアドレスに対してデータの書
き込みおよび読み出しを独立に実行することができる半
導体記憶装置に関する。
従来の１組のメモリセルに対して同じ期間に任意のアド
レスに書き込みおよび読み出しを実行することができる
半導体記憶装置は、第３図に示すように、１組のメモリ
セル１に対して書き込み回路３と書き込みを行うアドレ
スを指定するアドレスデコーダ６ａおよび書き込み動作
を制御するタイミング回路７ａ、また、読み出し回路４
と読み出しを行うアドレスを指定するアドレスデコーダ
６ｂおよび読み出し動作を制御するタイミング回路７ｂ
を備えている。
レスに書き込みおよび読み出しを実行することができる
半導体記憶装置は、第３図に示すように、１組のメモリ
セル１に対して書き込み回路３と書き込みを行うアドレ
スを指定するアドレスデコーダ６ａおよび書き込み動作
を制御するタイミング回路７ａ、また、読み出し回路４
と読み出しを行うアドレスを指定するアドレスデコーダ
６ｂおよび読み出し動作を制御するタイミング回路７ｂ
を備えている。
ここで、１組のメモリセルは第４図（ａ＞に示すような
構造をしており、書き込み動作の場合には、アドレスデ
コーダ６ａからの信号により、ワ−ド線ＷＩＬにゲート
が接続されているｎ形ＭＯＳトランジスタ１８−ｏ、１
８．！をＯＮ状態にし、ビット線Ｂａｏ、Ｂａ□からの
データをメモリセルに書き込む。また、読み出し動作の
場合は、アドレスデコーダ６ｂからの信号により、ワー
ド線Ｗｂにゲートが接続されているｎ形ＭＯＳトランジ
スタ１８ｂｏ、１８ｂ＋を○Ｎ状態にし、ビット線Ｂ６
０＋Ｂｂｌへ出力を行う、このように、書き込み動作と
読み出し動作を独立に行うことができるようになってい
る。
構造をしており、書き込み動作の場合には、アドレスデ
コーダ６ａからの信号により、ワ−ド線ＷＩＬにゲート
が接続されているｎ形ＭＯＳトランジスタ１８−ｏ、１
８．！をＯＮ状態にし、ビット線Ｂａｏ、Ｂａ□からの
データをメモリセルに書き込む。また、読み出し動作の
場合は、アドレスデコーダ６ｂからの信号により、ワー
ド線Ｗｂにゲートが接続されているｎ形ＭＯＳトランジ
スタ１８ｂｏ、１８ｂ＋を○Ｎ状態にし、ビット線Ｂ６
０＋Ｂｂｌへ出力を行う、このように、書き込み動作と
読み出し動作を独立に行うことができるようになってい
る。
このような従来の半導体記憶装置では、書き込みと読み
出しが、同じ期間に同一のアドレスに対して行われる時
、メモリセルに記憶されている値と書き込まれる値とが
異なる場合には、読み出される値がメモリセル内に記憶
されていた値であるのか、あるいは新たに書き込まれた
値であるのがは、時刻によって異ってくる。
出しが、同じ期間に同一のアドレスに対して行われる時
、メモリセルに記憶されている値と書き込まれる値とが
異なる場合には、読み出される値がメモリセル内に記憶
されていた値であるのか、あるいは新たに書き込まれた
値であるのがは、時刻によって異ってくる。
一例として、メモリセルに０が記憶されていて、新たに
１を書き込み、同時に読み出しを行う時のメモリセル内
の信号波形を第４図（ｂ）に示す。時刻Ｔｏでセレクタ
が動作し、わずかに遅れてビット線Ｂ、。が１となる（
この時、ビット線Ｂａ、の値は、Ｂ８！＝丁π＝０であ
る）。
１を書き込み、同時に読み出しを行う時のメモリセル内
の信号波形を第４図（ｂ）に示す。時刻Ｔｏでセレクタ
が動作し、わずかに遅れてビット線Ｂ、。が１となる（
この時、ビット線Ｂａ、の値は、Ｂ８！＝丁π＝０であ
る）。
次に、ワード線Ｗ、、Ｗｂの信号により、ｎ形ＭＯＳト
ランジスタ１８−ｏ、 １８−ｔ、 １８ｂｏ。
ランジスタ１８−ｏ、 １８−ｔ、 １８ｂｏ。
１８ｂ１が時刻ＴｌでＯＮ状態となると、Ｍｏの電位は
ビット線ＢａＯの電位により時刻Ｔ２より電位が上昇し
て、やがて１となる。Ｍ１側では、逆に、電位が０とな
る。この時、読み出し側のビット線Ｂｂｏでは、Ｍ、よ
り信号がｎ形ＭＯＳトランジスタ１個を通過する時間だ
け遅れて値が変化するのに対して、ビット線Ｂｂｌでは
、Ｍｌ、つまり、ＭＯと同じタイミングで、しかも、メ
モリセル内に残っていた値に従って変化が生じる。
ビット線ＢａＯの電位により時刻Ｔ２より電位が上昇し
て、やがて１となる。Ｍ１側では、逆に、電位が０とな
る。この時、読み出し側のビット線Ｂｂｏでは、Ｍ、よ
り信号がｎ形ＭＯＳトランジスタ１個を通過する時間だ
け遅れて値が変化するのに対して、ビット線Ｂｂｌでは
、Ｍｌ、つまり、ＭＯと同じタイミングで、しかも、メ
モリセル内に残っていた値に従って変化が生じる。
時刻Ｔ２からメモリセル内の値が書き換えられた値の出
力される時刻Ｔ３までの間は、メモリセル内に残ってい
た古い値が出力されている事になり、時刻Ｔ３以降は、
新たに書き込まれた値が出力される。このように、読み
出される値は、読み出しの途中で変化してしまうという
事態が生じる。
力される時刻Ｔ３までの間は、メモリセル内に残ってい
た古い値が出力されている事になり、時刻Ｔ３以降は、
新たに書き込まれた値が出力される。このように、読み
出される値は、読み出しの途中で変化してしまうという
事態が生じる。
これを防ぐには、読み出し側のワード線Ｗｂに送る信号
を遅延させて、メモリセル内の値の変化が終了してから
出力する方法があるが、これでは、アクセス時間がこの
分だけ増加し、読み出しが送れてしまう。
を遅延させて、メモリセル内の値の変化が終了してから
出力する方法があるが、これでは、アクセス時間がこの
分だけ増加し、読み出しが送れてしまう。
上述したように従来の半導体記憶装置では、メモリセル
から読み出される値がメモリセル内に記憶されていた値
であるのか、新たに書込まれた値であるのか不確定であ
るという欠点がある。
から読み出される値がメモリセル内に記憶されていた値
であるのか、新たに書込まれた値であるのか不確定であ
るという欠点がある。
本発明の半導体記憶装置は、１組のメモリセルに対して
書き込みおよび読み出しを同じ期間に任意のアドレスに
対して独立に実行することができる半導体記憶装置にお
いて、前記同じ期間に同一アドレスに対して書き込みお
よび読み出しが行われようとする状態を検出する検出回
路と、書き込みを行う回路の出力と読み出しを行う回路
の入力とを結ぶ開閉回路を有し、前記検出回路が書き込
みおよび読み出しが同一アドレスに対して行われる時を
検出した時は、前記開閉回路により書き込みデータを直
接前記読み出しを行なう回路へ伝達し、通常の読み出し
タイミングより遅れる事なく読み出しを行なう事が出来
るようにした事を特徴とする。
書き込みおよび読み出しを同じ期間に任意のアドレスに
対して独立に実行することができる半導体記憶装置にお
いて、前記同じ期間に同一アドレスに対して書き込みお
よび読み出しが行われようとする状態を検出する検出回
路と、書き込みを行う回路の出力と読み出しを行う回路
の入力とを結ぶ開閉回路を有し、前記検出回路が書き込
みおよび読み出しが同一アドレスに対して行われる時を
検出した時は、前記開閉回路により書き込みデータを直
接前記読み出しを行なう回路へ伝達し、通常の読み出し
タイミングより遅れる事なく読み出しを行なう事が出来
るようにした事を特徴とする。
次に、本発明について図面を参照して説明する。
第１−図は本発明の第１の実施例のブロック図である。
ブロック動作クロック信号ＢＥ、が１で、書き込み可信
号ＷＥ、が書き込み可の時、データは書き込み回路３．
セレクタ２を通してアドレスデコーダ６ａで指定された
メモリセル１上のアドレスに書き込まれる。
号ＷＥ、が書き込み可の時、データは書き込み回路３．
セレクタ２を通してアドレスデコーダ６ａで指定された
メモリセル１上のアドレスに書き込まれる。
また、ブロック動作可クロック信号ＷＥｂが１で、読み
出し可信号ＲＥ、が読み出し可の時、アドレスデコーダ
６ｂで指定されたメモリセル１のアドレスのデータがセ
レクタ２、読み出し回路４を通して読み出される。
出し可信号ＲＥ、が読み出し可の時、アドレスデコーダ
６ｂで指定されたメモリセル１のアドレスのデータがセ
レクタ２、読み出し回路４を通して読み出される。
ここで、同じ期間にブロック動作可信号ＢＥ、。
ＢＥｂが１となり、かつ、アドレスデコーダ６ａ＋６ｂ
が同一アドレスを指定し、書き込み可信号ＷＥ、が書き
込み可および読み出し可信号ＲＥ、が読み出し可となり
、同一のアドレスに対して書き込みと読み出しが行われ
る状況になった場合には、２人力ＥＸＮＯＲ素子１２お
よびｎ ＋１人力ＡＮＤ素子１１によりアドレスの一致
を検出し、さらに、３人力ＡＮＤ素子１５ａにより書き
込みおよび読み出しが同時に行われようとする状態であ
る事を検出する。
が同一アドレスを指定し、書き込み可信号ＷＥ、が書き
込み可および読み出し可信号ＲＥ、が読み出し可となり
、同一のアドレスに対して書き込みと読み出しが行われ
る状況になった場合には、２人力ＥＸＮＯＲ素子１２お
よびｎ ＋１人力ＡＮＤ素子１１によりアドレスの一致
を検出し、さらに、３人力ＡＮＤ素子１５ａにより書き
込みおよび読み出しが同時に行われようとする状態であ
る事を検出する。
３人力ＡＮＤ素子１５ａの出力はタイミング回路７ａ、
７ｂからの信号のＡＮＤを取ることにより、書き込みお
よび読み出しが開始される瞬間をとらえ、書き込み回路
３と読み出し回路４とをＰ型ＭＯＳトランジスタ１７お
よびｎ形ＭＯＳトランジスタ１８より成る回路で接続し
、書き込みデータを直接読み出し回路４へ送り、データ
の読み出しが遅れるのを防止する。
７ｂからの信号のＡＮＤを取ることにより、書き込みお
よび読み出しが開始される瞬間をとらえ、書き込み回路
３と読み出し回路４とをＰ型ＭＯＳトランジスタ１７お
よびｎ形ＭＯＳトランジスタ１８より成る回路で接続し
、書き込みデータを直接読み出し回路４へ送り、データ
の読み出しが遅れるのを防止する。
書き込みおよび読み出しのアドレスが異なる場合や、書
き込みあるいは読み出しの一方が行われる場合には、書
き込み回路３と読み出し回路４との間は遮断されて、通
常の書き込み、読み出しが行われる。
き込みあるいは読み出しの一方が行われる場合には、書
き込み回路３と読み出し回路４との間は遮断されて、通
常の書き込み、読み出しが行われる。
第２図は本発明の第２の実施例のブロック図である。こ
こでは、書き込みおよび読み出しの両方の動作を行う書
き込み・読み出し回路を２つ備えた半導体記憶装置につ
いて示す。
こでは、書き込みおよび読み出しの両方の動作を行う書
き込み・読み出し回路を２つ備えた半導体記憶装置につ
いて示す。
この場合には、ブロック動作クロック信号ＢＥ、、ＢＥ
ｂが１で、書き込み可信号ＷＥ、。
ｂが１で、書き込み可信号ＷＥ、。
ＷＥｂが書き込み可の時、書き込みデータは書き込み・
読み出し回路５ａ、５ｂセレクタ２を通してアドレスデ
コーダ６ａ、６ｂで指定されたメモリセル１のアドレス
に書き込まれる。
読み出し回路５ａ、５ｂセレクタ２を通してアドレスデ
コーダ６ａ、６ｂで指定されたメモリセル１のアドレス
に書き込まれる。
また、ブロック動作クロック信号ＢＥ、、ＢＥｂが書き
込み付加のときは、指定されたアドレスからデータが読
み出される。
込み付加のときは、指定されたアドレスからデータが読
み出される。
さらに、書き込み可信号Ｗ Ｅ −、Ｗ Ｅ ｂのうち
一方が書き込み可、他方が書き込み不可の場合は、書き
込み耳側では書き込みが、書き込み不可側では読み出し
が行われる。
一方が書き込み可、他方が書き込み不可の場合は、書き
込み耳側では書き込みが、書き込み不可側では読み出し
が行われる。
このように、書き込み・読み出し回路を２つ備えた半導
体記憶装置では、どちらの書き込み・読み出し回路から
も書き込み、読み出しが行われるため、第４図（ａ）に
示すワード線Ｗａ、Ｗｂのうち、読み出しとなる側の信
号を遅延させるためには、余分な回路を用いて制御しな
ければならない。これに対して、本発明を用いれば、第
１図に示した場合と同様な手法により簡単に遅延を防止
して確定した出力を得ることができる。
体記憶装置では、どちらの書き込み・読み出し回路から
も書き込み、読み出しが行われるため、第４図（ａ）に
示すワード線Ｗａ、Ｗｂのうち、読み出しとなる側の信
号を遅延させるためには、余分な回路を用いて制御しな
ければならない。これに対して、本発明を用いれば、第
１図に示した場合と同様な手法により簡単に遅延を防止
して確定した出力を得ることができる。
すなわち、２人力ＥＸＮＯＲ素子１２およびｎ ＋１人
力ＡＮＤ素子１１によりアドレスの一致を検出し、２人
力ＥＸＯＲ素子１３によって書き込み・読み出し回路５
ａ、５ｂのうち一方が書き込み、他方が読み出しとなっ
ている状態を検出し、その後、タイミング回路からの情
報を取り入れて書き込みを行う回路と読み出しを行う回
路、つまり２つの書き込み・読み出し回路の間を接続し
て遅延を防いで確定した出力を得ることができる。
力ＡＮＤ素子１１によりアドレスの一致を検出し、２人
力ＥＸＯＲ素子１３によって書き込み・読み出し回路５
ａ、５ｂのうち一方が書き込み、他方が読み出しとなっ
ている状態を検出し、その後、タイミング回路からの情
報を取り入れて書き込みを行う回路と読み出しを行う回
路、つまり２つの書き込み・読み出し回路の間を接続し
て遅延を防いで確定した出力を得ることができる。
以上説明したように、本発明は１組のメモリセルに対し
、書き込みおよび読み出しを同じ期間に任意のアドレス
に対して独立に実行することができる半導体記憶装置に
おいて、同じ期間に同一のアドレスに対して書き込みお
よび読み出しが行われる場合に、書き込みを行う回路と
読み出しを行う回路との間を接続して通常の読み出し動
作に送れることなく確定した値を読み出すことができる
効果がある。
、書き込みおよび読み出しを同じ期間に任意のアドレス
に対して独立に実行することができる半導体記憶装置に
おいて、同じ期間に同一のアドレスに対して書き込みお
よび読み出しが行われる場合に、書き込みを行う回路と
読み出しを行う回路との間を接続して通常の読み出し動
作に送れることなく確定した値を読み出すことができる
効果がある。
第１図および第２図は本発明の半導体記憶装置の第１お
よび第２の実施例のブロック図、第３図は従来の半導体
記憶装置のブロック図、第４図（ａ）は１個のメモリセ
ルの回路図、第４図（ｂ）は第４図（ａ）が動作する時
の各部の電位を示した図である。 Ａｏ 、ＡＩ 、Ａｎ、Ｂｏ 、Ｂｌ 、Ｂ、−・アド
レス信号、Ｂ ａＯ＋ Ｂ ａｌ＋ Ｂ ｔａｌｌ Ｂ
ｂｔ−ビット線、ＢＥ、、ＢＥｂ・・・ブロック動作
クロック信号、Ｉｏ、Ｉ−−人力データ信号、Ｉ Ｏ，
０，Ｉ Ｏ，、。 Ｉ Ｏｂｏ、 Ｉ Ｏｂ−”’入出力データ信号、Ｍ、
、Ｍ。 ・・・メモリセル内の電位観測点、Ｏｏ、Ｏ−・・・出
力データ信号、ＲＥ ｂ・・・読み出し可信号、Ｔｏ・
・・セレクタが動作を始める時刻、Ｔ１・・・ｎ形ＭＯ
Ｓ）ランジスタ１８−ｏ、 １８−＊、 １８ｂｏ
、 １８ｂｔがＯＮとなる時刻、Ｔ２・・・メモリセ
ル内の電位が変化し始める時刻、Ｔ３・・・ビット線の
出力が反転する時刻、ｗ、、Ｗｂ・・・ワード線、ＷＥ
、、ＷＥｂ・・・書き込み可信号、１・・・メモリセル
、２・・・セレクタ、３・・・書き込み回路、４・・・
読み出し回路、５ａ、５ｂ・・・書き込み・読み出し回
路、６ａ、６ｂ・・・アドレスデコーダ、７ａ、７ｂ・
・・タイミング回路、１１・・・ｎ＋１人力ＡＮＤ素子
、１２・・・２人力ＥＸＮＯＲ素子、１３・・・２人力
ＥＸＯＲ素子、１４−２人力ＡＮＤ素子、１５．１５ａ
−・・３人力ＡＮＤ素子、１６・・・インバータ、１７
・・・Ｐ型ＭＯＳ）ランジスタ、１８．１８−０．１８
．１゜１８ｂｏ、 １８ｂｌ・・・ｎ型ＭＯ３）−ラ
ンジスタ。
よび第２の実施例のブロック図、第３図は従来の半導体
記憶装置のブロック図、第４図（ａ）は１個のメモリセ
ルの回路図、第４図（ｂ）は第４図（ａ）が動作する時
の各部の電位を示した図である。 Ａｏ 、ＡＩ 、Ａｎ、Ｂｏ 、Ｂｌ 、Ｂ、−・アド
レス信号、Ｂ ａＯ＋ Ｂ ａｌ＋ Ｂ ｔａｌｌ Ｂ
ｂｔ−ビット線、ＢＥ、、ＢＥｂ・・・ブロック動作
クロック信号、Ｉｏ、Ｉ−−人力データ信号、Ｉ Ｏ，
０，Ｉ Ｏ，、。 Ｉ Ｏｂｏ、 Ｉ Ｏｂ−”’入出力データ信号、Ｍ、
、Ｍ。 ・・・メモリセル内の電位観測点、Ｏｏ、Ｏ−・・・出
力データ信号、ＲＥ ｂ・・・読み出し可信号、Ｔｏ・
・・セレクタが動作を始める時刻、Ｔ１・・・ｎ形ＭＯ
Ｓ）ランジスタ１８−ｏ、 １８−＊、 １８ｂｏ
、 １８ｂｔがＯＮとなる時刻、Ｔ２・・・メモリセ
ル内の電位が変化し始める時刻、Ｔ３・・・ビット線の
出力が反転する時刻、ｗ、、Ｗｂ・・・ワード線、ＷＥ
、、ＷＥｂ・・・書き込み可信号、１・・・メモリセル
、２・・・セレクタ、３・・・書き込み回路、４・・・
読み出し回路、５ａ、５ｂ・・・書き込み・読み出し回
路、６ａ、６ｂ・・・アドレスデコーダ、７ａ、７ｂ・
・・タイミング回路、１１・・・ｎ＋１人力ＡＮＤ素子
、１２・・・２人力ＥＸＮＯＲ素子、１３・・・２人力
ＥＸＯＲ素子、１４−２人力ＡＮＤ素子、１５．１５ａ
−・・３人力ＡＮＤ素子、１６・・・インバータ、１７
・・・Ｐ型ＭＯＳ）ランジスタ、１８．１８−０．１８
．１゜１８ｂｏ、 １８ｂｌ・・・ｎ型ＭＯ３）−ラ
ンジスタ。
Claims (1)
- １組のメモリセルに対して書き込みおよび読み出しを
同じ期間に任意のアドレスに対して独立に実行すること
ができる半導体記憶装置において、前記同じ期間に同一
アドレスに対して書き込みおよび読み出しが行われよう
とする状態を検出する検出回路と、書き込みを行う回路
の出力と読み出しを行う回路の入力とを結ぶ開閉回路を
有し、前記検出回路が書き込みおよび読み出しが同一ア
ドレスに対して行われる時を検出した時は、前記開閉回
路により書き込みデータを直接前記読み出しを行なう回
路へ伝達し、通常の読み出しタイミングより遅れる事な
く読み出しを行なう事が出来るようにした事を特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114271A JPH01285088A (ja) | 1988-05-10 | 1988-05-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114271A JPH01285088A (ja) | 1988-05-10 | 1988-05-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01285088A true JPH01285088A (ja) | 1989-11-16 |
Family
ID=14633634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63114271A Pending JPH01285088A (ja) | 1988-05-10 | 1988-05-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01285088A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296486A (ja) * | 1988-05-24 | 1989-11-29 | Hitachi Ltd | 多ポートｒａｍ |
| US5287323A (en) * | 1990-06-27 | 1994-02-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US6181634B1 (en) | 1999-01-29 | 2001-01-30 | Nec Corporation | Multiple-port semiconductor memory device |
| US6816955B1 (en) * | 2000-09-29 | 2004-11-09 | Cypress Semiconductor Corp. | Logic for providing arbitration for synchronous dual-port memory |
| JP2006040403A (ja) * | 2004-07-27 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 多ポートメモリ |
| US7738496B1 (en) | 2002-12-31 | 2010-06-15 | Cypress Semiconductor Corporation | Device that provides the functionality of dual-ported memory using single-ported memory for multiple clock domains |
| US7934057B1 (en) | 2003-12-24 | 2011-04-26 | Cypress Semiconductor Corporation | Logic for implementing a dual clock domain read access with predictable timing for bi-directional inputs/outputs |
| US8145809B1 (en) | 2007-03-09 | 2012-03-27 | Cypress Semiconductor Corporation | Busy detection logic for asynchronous communication port |
| USRE44589E1 (en) | 1994-06-02 | 2013-11-12 | Mosaid Technologies Incorporated | Single chip frame buffer and graphics accelerator |
-
1988
- 1988-05-10 JP JP63114271A patent/JPH01285088A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296486A (ja) * | 1988-05-24 | 1989-11-29 | Hitachi Ltd | 多ポートｒａｍ |
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| US8370543B1 (en) | 2007-03-09 | 2013-02-05 | Cypress Semiconductor Corporation | Busy detection logic for asynchronous communication port |
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