JP2781370B2 - 半導体メモリ装置のテスト制御方法及びその回路 - Google Patents
半導体メモリ装置のテスト制御方法及びその回路Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31719—Security aspects, e.g. preventing unauthorised access during test
-
- G—PHYSICS
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
のテスト制御方法とその回路に関する。
のテスト制御方法とその回路に関する。
【０００２】
【従来の技術】一般的に、半導体メモリの各機能保証の
ために半導体メーカーでは、製造時にウェーハ状態又は
パッケージ状態で多様なテストを実行している。これら
テストのほとんどは、集積度が増すに従ってそのテスト
に要する時間も増加する。その結果、テストに投入され
る設備や時間、入力条件等の増加でテスト費用も上が
り、また製品のＴＡＴも長くなってしまう。これに対処
するためにＪＥＤＥＣ(Joint Electron Device Enginee
ring Council) では、通常のダイナミックメモリに対す
るテスト方式を標準化して勧告しているが、その代表的
なものに並列テスト方式がある。これは、図１に示すよ
うにＷＣＢＲモードのタイミングによるテスト実行であ
る。
ために半導体メーカーでは、製造時にウェーハ状態又は
パッケージ状態で多様なテストを実行している。これら
テストのほとんどは、集積度が増すに従ってそのテスト
に要する時間も増加する。その結果、テストに投入され
る設備や時間、入力条件等の増加でテスト費用も上が
り、また製品のＴＡＴも長くなってしまう。これに対処
するためにＪＥＤＥＣ(Joint Electron Device Enginee
ring Council) では、通常のダイナミックメモリに対す
るテスト方式を標準化して勧告しているが、その代表的
なものに並列テスト方式がある。これは、図１に示すよ
うにＷＣＢＲモードのタイミングによるテスト実行であ
る。
【０００３】このテスト方式は、時間Ｔ１の間にバーＷ
＆バーＣＡＳ Before バーＲＡＳ（即ち頭文字をとって
ＷＣＢＲ）のタイミングを設定し、時間Ｔ２の間に行わ
れるノーマルサイクルでメモリセルに対する読出又は書
込を多数ビット同時に行うようにすることにより、テス
ト時間を短縮させるものである。図１中に示す信号バー
Ｒは通常のバーＲＡＳ、信号バーＣは通常のバーＣＡＳ
を意味し、バーＷは通常の書込信号である。また、信号
φＲ，φＣ，φＷは、各バッファを介して遅延させたバ
ーＲＡＳ，バーＣＡＳ，バーＷの各反転信号、信号φＦ
ＴＥはテストエネーブル信号である。
＆バーＣＡＳ Before バーＲＡＳ（即ち頭文字をとって
ＷＣＢＲ）のタイミングを設定し、時間Ｔ２の間に行わ
れるノーマルサイクルでメモリセルに対する読出又は書
込を多数ビット同時に行うようにすることにより、テス
ト時間を短縮させるものである。図１中に示す信号バー
Ｒは通常のバーＲＡＳ、信号バーＣは通常のバーＣＡＳ
を意味し、バーＷは通常の書込信号である。また、信号
φＲ，φＣ，φＷは、各バッファを介して遅延させたバ
ーＲＡＳ，バーＣＡＳ，バーＷの各反転信号、信号φＦ
ＴＥはテストエネーブル信号である。
【０００４】このような並列テスト方法については、例
えば、“1985 IEEE INTERNATIONALSOLID-STATE CIRCUIT
S CONFERENCE DIGEST of TECHNICAL PAPERS”の２４０
〜２４１頁にあるMasaki Kumanoya 等による論文“A 90
ns 1Mb DRAM with Multi-bitTest Mode”等がよく知ら
れている。
えば、“1985 IEEE INTERNATIONALSOLID-STATE CIRCUIT
S CONFERENCE DIGEST of TECHNICAL PAPERS”の２４０
〜２４１頁にあるMasaki Kumanoya 等による論文“A 90
ns 1Mb DRAM with Multi-bitTest Mode”等がよく知ら
れている。
【０００５】
【発明が解決しようとする課題】上記のようなタイミン
グを並列テスト進入(enter) タイミングとして使用でき
る半導体メモリ装置は、国際標準化に従う製品にのみ限
定されている。従って、例えば１６のマルチビット入出
力（Ｉ／Ｏ）構造を有する１６ＭのＤＲＡＭ等では、Ｗ
ＣＢＲのようなタイミング条件が並列テスト進入タイミ
ングとして国際標準化されていない。並列テスト以外の
方法によるテストは所要時間の長さから避けるべきであ
るので、このようなメモリでは、特定のタイミングで並
列テストを実行するようにしなければならないが、この
タイミングに標準化されたものはなくまちまちになるた
め、そのテスト用に設定した特定のタイミングを誤って
ユーザーが設定してしまうと故障の原因となる。従っ
て、メモリを制御するメモリコントローラに制約を与え
ることになり設計し難い。
グを並列テスト進入(enter) タイミングとして使用でき
る半導体メモリ装置は、国際標準化に従う製品にのみ限
定されている。従って、例えば１６のマルチビット入出
力（Ｉ／Ｏ）構造を有する１６ＭのＤＲＡＭ等では、Ｗ
ＣＢＲのようなタイミング条件が並列テスト進入タイミ
ングとして国際標準化されていない。並列テスト以外の
方法によるテストは所要時間の長さから避けるべきであ
るので、このようなメモリでは、特定のタイミングで並
列テストを実行するようにしなければならないが、この
タイミングに標準化されたものはなくまちまちになるた
め、そのテスト用に設定した特定のタイミングを誤って
ユーザーが設定してしまうと故障の原因となる。従っ
て、メモリを制御するメモリコントローラに制約を与え
ることになり設計し難い。
【０００６】そこで本発明は、従来、並列テスト進入タ
イミングに所定の基準のなかった半導体メモリについて
これを改善し、メモリコントローラに制約を与えずにす
むようなメモリのテスト制御方法及びその回路を提供す
る。即ち例えば、上述のＷＣＢＲのような特定モードの
タイミングを並列テスト進入の標準としていないような
メモリ製品でも、特定モードで並列テストを実行した後
には、ユーザーサイドで誤って並列テストへ進行するこ
とのないようなテスト制御方法とその回路を提供し、安
全性、信頼性を高めるものである。
イミングに所定の基準のなかった半導体メモリについて
これを改善し、メモリコントローラに制約を与えずにす
むようなメモリのテスト制御方法及びその回路を提供す
る。即ち例えば、上述のＷＣＢＲのような特定モードの
タイミングを並列テスト進入の標準としていないような
メモリ製品でも、特定モードで並列テストを実行した後
には、ユーザーサイドで誤って並列テストへ進行するこ
とのないようなテスト制御方法とその回路を提供し、安
全性、信頼性を高めるものである。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明は、入力制御信号を利用した半導体メモ
リ装置の並列テスト制御方法において、入力制御信号の
論理組合せからテストエネーブル信号を発生してテスト
を実行すると共に、テスト終了後にはスイッチ手段の切
り換えによりブロッキング信号を発生して前記テストエ
ネーブル信号の発生を抑止し、これ以降は前記テストエ
ネーブル信号を発生する入力制御信号の論理組合せが設
定されてもテスト進行を防止することを特徴とする。こ
の場合のスイッチ手段としては、ヒューズを用いるのが
最も簡単でよい。
るために本発明は、入力制御信号を利用した半導体メモ
リ装置の並列テスト制御方法において、入力制御信号の
論理組合せからテストエネーブル信号を発生してテスト
を実行すると共に、テスト終了後にはスイッチ手段の切
り換えによりブロッキング信号を発生して前記テストエ
ネーブル信号の発生を抑止し、これ以降は前記テストエ
ネーブル信号を発生する入力制御信号の論理組合せが設
定されてもテスト進行を防止することを特徴とする。こ
の場合のスイッチ手段としては、ヒューズを用いるのが
最も簡単でよい。
【０００８】即ち、本発明によれば、ウェーハ状態又は
パッケージ状態で並列テストを実行するためのダイナミ
ックメモリのテスト制御方法であって、第１のタイミン
グで入力制御信号を与えることでテストを実行し、そし
て、テスト終了時に第２のタイミングで入力制御信号を
与えてメモリ内に設けたスイッチ手段を切り換えること
により、この後に前記第１のタイミングで入力制御信号
を与えてもテストに移らないようにすることを特徴とし
たテスト制御方法が提供される。
パッケージ状態で並列テストを実行するためのダイナミ
ックメモリのテスト制御方法であって、第１のタイミン
グで入力制御信号を与えることでテストを実行し、そし
て、テスト終了時に第２のタイミングで入力制御信号を
与えてメモリ内に設けたスイッチ手段を切り換えること
により、この後に前記第１のタイミングで入力制御信号
を与えてもテストに移らないようにすることを特徴とし
たテスト制御方法が提供される。
【０００９】そして本発明では、入力制御信号に応じて
所定動作を行うようになった半導体メモリ装置のテスト
制御回路として、入力制御信号の特定タイミングを感知
してモード信号を出力するモード感知回路と、該モード
信号に基づいて切換信号を出力するテスト終了感知回路
と、該切変信号に応じて切り換えられるスイッチ手段を
用いて構成され、このスイッチ手段の切り換え前には第
１論理レベルでブロッキング信号を継続出力すると共に
前記スイッチ手段の切り変え後には第２論理レベルでブ
ロッキング信号を継続出力するテスト抑止回路と、前記
ブロッキング信号が第１論理レベルであれば入力制御信
号の他の特定タイミングに従ってテストエネーブル信号
を発生し、前記ブロッキング信号が第２論理レベルであ
れば前記入力制御信号の他の特定タイミングに従うテス
トエネーブル信号の発生を抑止するテストエネーブル回
路と、を備えた構成としたテスト制御回路を提供する。
所定動作を行うようになった半導体メモリ装置のテスト
制御回路として、入力制御信号の特定タイミングを感知
してモード信号を出力するモード感知回路と、該モード
信号に基づいて切換信号を出力するテスト終了感知回路
と、該切変信号に応じて切り換えられるスイッチ手段を
用いて構成され、このスイッチ手段の切り換え前には第
１論理レベルでブロッキング信号を継続出力すると共に
前記スイッチ手段の切り変え後には第２論理レベルでブ
ロッキング信号を継続出力するテスト抑止回路と、前記
ブロッキング信号が第１論理レベルであれば入力制御信
号の他の特定タイミングに従ってテストエネーブル信号
を発生し、前記ブロッキング信号が第２論理レベルであ
れば前記入力制御信号の他の特定タイミングに従うテス
トエネーブル信号の発生を抑止するテストエネーブル回
路と、を備えた構成としたテスト制御回路を提供する。
【００１０】また、上記のようなテスト制御方法の応用
として本発明によれば、マルチビット入出力型の半導体
メモリ装置の並列テスト制御方法において、ウェーハ状
態又はパッケージ状態で第１のタイミングで入力制御信
号を与えることにより全入出力中の一部での読出又は書
込を可能としてテストを実行し、そして、テスト終了時
に第２のタイミングで入力制御信号を与えてメモリ内に
設けたスイッチ手段を切り換えることにより、これ以降
は前記第１のタイミングで入力制御信号を与えると全入
出力で読出又は書込を行えることを特徴とした並列テス
ト制御方法が提供される。
として本発明によれば、マルチビット入出力型の半導体
メモリ装置の並列テスト制御方法において、ウェーハ状
態又はパッケージ状態で第１のタイミングで入力制御信
号を与えることにより全入出力中の一部での読出又は書
込を可能としてテストを実行し、そして、テスト終了時
に第２のタイミングで入力制御信号を与えてメモリ内に
設けたスイッチ手段を切り換えることにより、これ以降
は前記第１のタイミングで入力制御信号を与えると全入
出力で読出又は書込を行えることを特徴とした並列テス
ト制御方法が提供される。
【００１１】
【発明の実施の形態】以下、本発明によるテスト制御方
法とその回路の実施形態について添付の図面を参照し説
明する。尚、当該技術分野における通常の知識を有する
者であれば、本発明は下記特定事項に限られるものでな
いことは明白に理解できるであろう。以下の説明では、
既によく知られているものについては適宜説明を省略す
る。
法とその回路の実施形態について添付の図面を参照し説
明する。尚、当該技術分野における通常の知識を有する
者であれば、本発明は下記特定事項に限られるものでな
いことは明白に理解できるであろう。以下の説明では、
既によく知られているものについては適宜説明を省略す
る。
【００１２】まず、図２に示すのは本発明によるテスト
制御回路のブロック図である。このテスト制御回路は、
モード感知回路１００、テスト終了感知回路２００、テ
スト抑止回路３００、テストエネーブル回路４００を備
えている。テストエネーブル回路４００によるテストエ
ネーブル信号φＦＴＥは、読出／書込制御回路５００へ
入力されて該回路をテスト状態にする。この読出／書込
制御回路５００は、テスト時にテストエネーブル信号φ
ＦＴＥを受信して例えば×１６方式でメモリセルに対す
るテスト動作を実行する。
制御回路のブロック図である。このテスト制御回路は、
モード感知回路１００、テスト終了感知回路２００、テ
スト抑止回路３００、テストエネーブル回路４００を備
えている。テストエネーブル回路４００によるテストエ
ネーブル信号φＦＴＥは、読出／書込制御回路５００へ
入力されて該回路をテスト状態にする。この読出／書込
制御回路５００は、テスト時にテストエネーブル信号φ
ＦＴＥを受信して例えば×１６方式でメモリセルに対す
るテスト動作を実行する。
【００１３】よく知られているように、実質的な並列テ
スト方式はＪＥＤＥＣの規格で定められており、動作種
類別（×１、×４、×８、…）に使用されないアドレス
とカラムアドレス中のＬＳＢ(Least Significant Bits)
に該当するアドレスを無視することにより、×１６、×
３２、…等の定められた方式でセルデータを比較検査す
る。一例として、１６ＭのＤＲＡＭでは読出／書込動作
で一度に入出力するデータ入出力数により×１、×４、
×８等が定められるが、並列テストでは×１６方式を使
用する。その理由は、不良セルに対する情報と冗長のた
めのアドレス情報とが１対１で一致しないからである。
スト方式はＪＥＤＥＣの規格で定められており、動作種
類別（×１、×４、×８、…）に使用されないアドレス
とカラムアドレス中のＬＳＢ(Least Significant Bits)
に該当するアドレスを無視することにより、×１６、×
３２、…等の定められた方式でセルデータを比較検査す
る。一例として、１６ＭのＤＲＡＭでは読出／書込動作
で一度に入出力するデータ入出力数により×１、×４、
×８等が定められるが、並列テストでは×１６方式を使
用する。その理由は、不良セルに対する情報と冗長のた
めのアドレス情報とが１対１で一致しないからである。
【００１４】モード感知回路１００は、入力制御信号バ
ーＲ，バーＣ，バーＷ（図１参照）を受信して組合せ、
テスト終了感知回路２００にどのモードでこれら入力制
御信号が入力されたかを知らせるモード信号φＷＢＣを
提供する。テスト終了感知回路２００は、モード信号φ
ＷＢＣ及び更なる入力制御信号としてアドレス信号Ａ１
を受信し、これらに従って、テスト終了後に通常動作へ
進行することになると切換信号をテスト抑止回路３００
へ出力する。テスト抑止回路３００は、内部にスイッチ
手段として電気的切断可能なヒューズを備えており、テ
スト終了感知回路２００による切変信号に従って、テス
ト終了前であれば第１論理でブロッキング信号φＭＳＫ
を出力し、テストが終了すると前記スイッチ手段の切り
換えにより第２論理のブロッキング信号φＭＳＫを出力
する。テストエネーブル回路４００は、ブロッキング信
号φＭＳＫが第１論理を示していれば入力制御信号バー
Ｒ，バーＣ，バーＷの論理組合せによりテストエネーブ
ル信号φＦＴＥを発生して並列テストを進行させ、ブロ
ッキング信号φＭＳＫが第２論理を示していれば恒久的
にテストエネーブル信号φＦＥＴを抑止にする。
ーＲ，バーＣ，バーＷ（図１参照）を受信して組合せ、
テスト終了感知回路２００にどのモードでこれら入力制
御信号が入力されたかを知らせるモード信号φＷＢＣを
提供する。テスト終了感知回路２００は、モード信号φ
ＷＢＣ及び更なる入力制御信号としてアドレス信号Ａ１
を受信し、これらに従って、テスト終了後に通常動作へ
進行することになると切換信号をテスト抑止回路３００
へ出力する。テスト抑止回路３００は、内部にスイッチ
手段として電気的切断可能なヒューズを備えており、テ
スト終了感知回路２００による切変信号に従って、テス
ト終了前であれば第１論理でブロッキング信号φＭＳＫ
を出力し、テストが終了すると前記スイッチ手段の切り
換えにより第２論理のブロッキング信号φＭＳＫを出力
する。テストエネーブル回路４００は、ブロッキング信
号φＭＳＫが第１論理を示していれば入力制御信号バー
Ｒ，バーＣ，バーＷの論理組合せによりテストエネーブ
ル信号φＦＴＥを発生して並列テストを進行させ、ブロ
ッキング信号φＭＳＫが第２論理を示していれば恒久的
にテストエネーブル信号φＦＥＴを抑止にする。
【００１５】図３にモード感知回路１００、テスト終了
感知回路２００、及びテスト抑止回路３００の具体的回
路例を示し、また図４に、テストエネーブル回路４００
の具体回路例を示している。
感知回路２００、及びテスト抑止回路３００の具体的回
路例を示し、また図４に、テストエネーブル回路４００
の具体回路例を示している。
【００１６】図３に示すモード感知回路１００は、イン
バータ１１、ＮＡＮＤゲート１２，１３から構成され
る。インバータ１１は信号φＲ（図１参照）を入力と
し、これを反転させてＮＡＮＤゲート１２へ出力する。
このＮＡＮＤゲート１２のもう一方の入力は信号φＷ
（図１参照）とされる。ＮＡＮＤゲート１２の出力はＮ
ＡＮＤゲート１３の入力になり、このＮＡＮＤゲート１
３のもう一方の入力は信号φＣ（図１参照）とされる。
ＮＡＮＤゲート１３の出力は信号φＷと共にＮＡＮＤゲ
ート１２の一入力になっている。そして、ＮＡＮＤゲー
ト１３の出力がモード信号φＷＢＣとなる。
バータ１１、ＮＡＮＤゲート１２，１３から構成され
る。インバータ１１は信号φＲ（図１参照）を入力と
し、これを反転させてＮＡＮＤゲート１２へ出力する。
このＮＡＮＤゲート１２のもう一方の入力は信号φＷ
（図１参照）とされる。ＮＡＮＤゲート１２の出力はＮ
ＡＮＤゲート１３の入力になり、このＮＡＮＤゲート１
３のもう一方の入力は信号φＣ（図１参照）とされる。
ＮＡＮＤゲート１３の出力は信号φＷと共にＮＡＮＤゲ
ート１２の一入力になっている。そして、ＮＡＮＤゲー
ト１３の出力がモード信号φＷＢＣとなる。
【００１７】テスト終了感知回路２００は、ＮＡＮＤゲ
ート２１及びインバータ２２から構成される。ＮＡＮＤ
ゲート２１はモード信号φＷＢＣ及びアドレス信号Ａ１
を演算し、この出力をインバータ２２で反転駆動してテ
スト抑止回路３００へ提供する。アドレス信号Ａ１はメ
モリのアドレス端子を通じて提供される信号である。即
ち本実施形態ではＡ１端子を通じて印加される信号を使
用するようにしており、テスト遂行者は、当該信号を組
合せ論理に合うレベルで印加すればよい。これはブロッ
キング信号φＭＳＫの発生を確実にテスト終了後に行う
ための追加保証措置で、テスト中に誤って信号φＲ，φ
Ｗ，φＣが特定タイミングで提供された場合に対処する
ためであり、必要に応じて設けておけばよい。インバー
タ２２はテスト時には論理“ロウ”レベルを出力し、テ
スト終了で入力信号の論理条件が整ったときには論理
“ハイ”レベルを出力する。
ート２１及びインバータ２２から構成される。ＮＡＮＤ
ゲート２１はモード信号φＷＢＣ及びアドレス信号Ａ１
を演算し、この出力をインバータ２２で反転駆動してテ
スト抑止回路３００へ提供する。アドレス信号Ａ１はメ
モリのアドレス端子を通じて提供される信号である。即
ち本実施形態ではＡ１端子を通じて印加される信号を使
用するようにしており、テスト遂行者は、当該信号を組
合せ論理に合うレベルで印加すればよい。これはブロッ
キング信号φＭＳＫの発生を確実にテスト終了後に行う
ための追加保証措置で、テスト中に誤って信号φＲ，φ
Ｗ，φＣが特定タイミングで提供された場合に対処する
ためであり、必要に応じて設けておけばよい。インバー
タ２２はテスト時には論理“ロウ”レベルを出力し、テ
スト終了で入力信号の論理条件が整ったときには論理
“ハイ”レベルを出力する。
【００１８】テスト抑止回路３００は、ヒューズＦ、Ｎ
ＭＯＳトランジスタＭ１，Ｍ２、及びインバータＩ１か
ら構成される。ヒューズＦの一端は電源電圧Ｖｃｃへつ
なぎ、その他端はノードＮ１へ接続してある。該ノード
Ｎ１にはトランジスタＭ１，Ｍ２の各ドレインが接続さ
れ、その電位状態に応じてインバータＩ１が動作する。
トランジスタＭ１のゲートにはインバータ２２の出力
（切変信号）が印加され、そのソースは接地されてい
る。トランジスタＭ２のゲートはインバータＩ１の出力
を受け、そのソースは接地される。即ち、トランジスタ
Ｍ２及びインバータＩ１でラッチが構成されている。そ
して、インバータ１１の出力がブロッキング信号φＭＳ
Ｋになる。
ＭＯＳトランジスタＭ１，Ｍ２、及びインバータＩ１か
ら構成される。ヒューズＦの一端は電源電圧Ｖｃｃへつ
なぎ、その他端はノードＮ１へ接続してある。該ノード
Ｎ１にはトランジスタＭ１，Ｍ２の各ドレインが接続さ
れ、その電位状態に応じてインバータＩ１が動作する。
トランジスタＭ１のゲートにはインバータ２２の出力
（切変信号）が印加され、そのソースは接地されてい
る。トランジスタＭ２のゲートはインバータＩ１の出力
を受け、そのソースは接地される。即ち、トランジスタ
Ｍ２及びインバータＩ１でラッチが構成されている。そ
して、インバータ１１の出力がブロッキング信号φＭＳ
Ｋになる。
【００１９】このテスト抑止回路３００内にスイッチ手
段として設けたヒューズＦは、既存のメモリ工程で工程
を追加せずともポリシリコンで容易に作られるもので一
定以上の電流を流すことにより切断可能であり、従って
パッケージ状態（封止後）でも切断可能である。即ち、
国際標準化されていないＷＢＣ（バーＷ before バー
Ｃ）モードのような特定のタイミングで各制御信号を印
加し、所定の論理レベルでアドレス信号Ａ１を印加する
ことで容易にスイッチ切り換えつまり切断される。この
ようなスイッチ手段としては、切り換え状態を継続維持
できる素子であれば利用可能で、トランジスタ等を用い
ても構成できる。
段として設けたヒューズＦは、既存のメモリ工程で工程
を追加せずともポリシリコンで容易に作られるもので一
定以上の電流を流すことにより切断可能であり、従って
パッケージ状態（封止後）でも切断可能である。即ち、
国際標準化されていないＷＢＣ（バーＷ before バー
Ｃ）モードのような特定のタイミングで各制御信号を印
加し、所定の論理レベルでアドレス信号Ａ１を印加する
ことで容易にスイッチ切り換えつまり切断される。この
ようなスイッチ手段としては、切り換え状態を継続維持
できる素子であれば利用可能で、トランジスタ等を用い
ても構成できる。
【００２０】図４に示すテストエネーブル回路４００
は、次のように構成される。ＮＡＮＤゲート４１は信号
φＲを一入力とし、その出力はＮＡＮＤゲート４２及び
ＮＡＮＤゲート４９の入力になる。ＮＡＮＤゲート４２
は信号φＣとＮＡＮＤゲート４１の出力を演算し、その
出力はＮＡＮＤゲート４１の入力となる。これらＮＡＮ
Ｄゲート４１，４２でラッチが構成されている。インバ
ータ４３は信号φＲを入力して反転し、ＣＭＯＳトラン
スファゲート４４を制御する。ＣＭＯＳトランスファゲ
ート４４は、インバータ４３の出力をＮＭＯＳゲートに
受け且つ信号φＲをＰＭＯＳゲートに受けて制御され、
これに応じて信号φＷを伝送する。このＣＭＯＳトラン
スファゲート４４にはインバータチェーン４５，４６が
接続され、その出力がＮＡＮＤゲート４８へ入力され
る。ＮＡＮＤゲート４８は、信号φＲを入力とするＮＡ
ＮＤゲート４７と共にラッチを構成している。ＮＡＮＤ
ゲート４７の出力は、ＮＡＮＤゲート４１の出力及び信
号φＲと共に３入力のＮＡＮＤゲート４９の入力とな
る。このＮＡＮＤゲート４９の出力はＮＡＮＤゲート５
０へ入力され、該ＮＡＮＤゲート５０は、インバータ５
２を介してブロッキング信号φＭＳＫを入力するＮＡＮ
Ｄゲート５１と共にラッチを構成している。そして、Ｎ
ＡＮＤゲート５１の出力は、インバータ５３で反転駆動
されてテストエネーブル信号φＦＥＴとして出力され
る。
は、次のように構成される。ＮＡＮＤゲート４１は信号
φＲを一入力とし、その出力はＮＡＮＤゲート４２及び
ＮＡＮＤゲート４９の入力になる。ＮＡＮＤゲート４２
は信号φＣとＮＡＮＤゲート４１の出力を演算し、その
出力はＮＡＮＤゲート４１の入力となる。これらＮＡＮ
Ｄゲート４１，４２でラッチが構成されている。インバ
ータ４３は信号φＲを入力して反転し、ＣＭＯＳトラン
スファゲート４４を制御する。ＣＭＯＳトランスファゲ
ート４４は、インバータ４３の出力をＮＭＯＳゲートに
受け且つ信号φＲをＰＭＯＳゲートに受けて制御され、
これに応じて信号φＷを伝送する。このＣＭＯＳトラン
スファゲート４４にはインバータチェーン４５，４６が
接続され、その出力がＮＡＮＤゲート４８へ入力され
る。ＮＡＮＤゲート４８は、信号φＲを入力とするＮＡ
ＮＤゲート４７と共にラッチを構成している。ＮＡＮＤ
ゲート４７の出力は、ＮＡＮＤゲート４１の出力及び信
号φＲと共に３入力のＮＡＮＤゲート４９の入力とな
る。このＮＡＮＤゲート４９の出力はＮＡＮＤゲート５
０へ入力され、該ＮＡＮＤゲート５０は、インバータ５
２を介してブロッキング信号φＭＳＫを入力するＮＡＮ
Ｄゲート５１と共にラッチを構成している。そして、Ｎ
ＡＮＤゲート５１の出力は、インバータ５３で反転駆動
されてテストエネーブル信号φＦＥＴとして出力され
る。
【００２１】この実施形態では、ＷＣＢＲ等の特定タイ
ミングによりウェーハ状態又はパッケージ状態でテスト
を進行させることができ、そして、最終テスト後に他の
特定なタイミング条件（この例ではＷＢＣモード）を設
定することでブロッキング信号φＭＳＫを発生し、それ
以降は二度とテストが実行されないようにテストエネー
ブル信号φＦＴＥを継続抑止するようになっている。こ
れにより、もし使用者により並列テスト用の特定タイミ
ングが設定されたとしても、並列テストへの進行は確実
に止められるようになっている。これについて順を追っ
て説明する。
ミングによりウェーハ状態又はパッケージ状態でテスト
を進行させることができ、そして、最終テスト後に他の
特定なタイミング条件（この例ではＷＢＣモード）を設
定することでブロッキング信号φＭＳＫを発生し、それ
以降は二度とテストが実行されないようにテストエネー
ブル信号φＦＴＥを継続抑止するようになっている。こ
れにより、もし使用者により並列テスト用の特定タイミ
ングが設定されたとしても、並列テストへの進行は確実
に止められるようになっている。これについて順を追っ
て説明する。
【００２２】まずテスト前であれば、テスト抑止回路３
００によるブロッキング信号φＭＳＫは論理“ロウ”レ
ベルを維持する。従って、外部端子から入力される信号
バーＲ，バーＣ，バーＷのタイミングがＷＣＢＲの条件
になれば、テストエネーブル回路４００からテストエネ
ーブル信号φＦＴＥが論理“ハイ”レベルへ遷移して出
力される。これに従う読出／書込制御回路５００により
並列テストが実行に移され、実質的なテスト動作が行わ
れる次のサイクルで同一データが並列読出又は書込され
る。
００によるブロッキング信号φＭＳＫは論理“ロウ”レ
ベルを維持する。従って、外部端子から入力される信号
バーＲ，バーＣ，バーＷのタイミングがＷＣＢＲの条件
になれば、テストエネーブル回路４００からテストエネ
ーブル信号φＦＴＥが論理“ハイ”レベルへ遷移して出
力される。これに従う読出／書込制御回路５００により
並列テストが実行に移され、実質的なテスト動作が行わ
れる次のサイクルで同一データが並列読出又は書込され
る。
【００２３】このようなＷＣＢＲのタイミングを使用し
てウェーハ又はパッケージ状態で最終のテストを行った
後は、最終段階、例えば製品出荷段階で、ＷＢＣモード
と論理“ハイ”レベルのアドレス信号Ａ１との組合せに
より、ブロッキング信号φＭＳＫを第２論理にセットす
る。
てウェーハ又はパッケージ状態で最終のテストを行った
後は、最終段階、例えば製品出荷段階で、ＷＢＣモード
と論理“ハイ”レベルのアドレス信号Ａ１との組合せに
より、ブロッキング信号φＭＳＫを第２論理にセットす
る。
【００２４】即ち、ＷＢＣモードでモード感知回路１０
０によるモード信号φＷＢＣを論理“ハイ”レベルで出
力させ且つアドレス信号Ａ１を論理“ハイ”レベルで印
加することによりテスト終了感知回路２００から論理
“ハイ”レベルを出力し、テスト抑止回路３００のＮＭ
ＯＳトランジスタＭ１をＯＮさせることでヒューズＦを
通じて数十ｍＡの電流を流し、該ヒューズＡを切断す
る。その結果、テスト抑止回路３００内のノードＮ１の
電位は論理“ロウ”へ設定され、これがインバータＩ１
及びトランジスタＭ２でラッチされ、論理“ハイ”レベ
ルにエネーブルされたブロッキング信号φＭＳＫが発生
される。
０によるモード信号φＷＢＣを論理“ハイ”レベルで出
力させ且つアドレス信号Ａ１を論理“ハイ”レベルで印
加することによりテスト終了感知回路２００から論理
“ハイ”レベルを出力し、テスト抑止回路３００のＮＭ
ＯＳトランジスタＭ１をＯＮさせることでヒューズＦを
通じて数十ｍＡの電流を流し、該ヒューズＡを切断す
る。その結果、テスト抑止回路３００内のノードＮ１の
電位は論理“ロウ”へ設定され、これがインバータＩ１
及びトランジスタＭ２でラッチされ、論理“ハイ”レベ
ルにエネーブルされたブロッキング信号φＭＳＫが発生
される。
【００２５】この第２論理のブロッキング信号φＭＳＫ
がテストエネーブル回路４００のインバータ５２で反転
されてＮＡＮＤゲート５１へ印加されるので、テストエ
ネーブル信号φＦＴＥは恒常的に論理“ロウ”へ抑止さ
れる。従ってこの後には、もしＷＣＢＲの条件がテスト
エネーブル回路４００へ提供されたとしても、テストエ
ネーブル信号φＦＴＥが論理“ハイ”レベルへ遷移する
可能性はなくなる。即ち、特定のタイミングの入力制御
信号の提供でヒューズを切断することで、それ以前に使
用した並列テスト機能は確実にブロッキングされ、ユー
ザーによるテスト進入は不可能となる。従って、メモリ
コントローラの制約条件がなくなり、より使いやすくで
きる。
がテストエネーブル回路４００のインバータ５２で反転
されてＮＡＮＤゲート５１へ印加されるので、テストエ
ネーブル信号φＦＴＥは恒常的に論理“ロウ”へ抑止さ
れる。従ってこの後には、もしＷＣＢＲの条件がテスト
エネーブル回路４００へ提供されたとしても、テストエ
ネーブル信号φＦＴＥが論理“ハイ”レベルへ遷移する
可能性はなくなる。即ち、特定のタイミングの入力制御
信号の提供でヒューズを切断することで、それ以前に使
用した並列テスト機能は確実にブロッキングされ、ユー
ザーによるテスト進入は不可能となる。従って、メモリ
コントローラの制約条件がなくなり、より使いやすくで
きる。
【００２６】上記実施形態における技術は、マルチビッ
トＩ／Ｏ構造を有するメモリに応用すると、データ出力
する出力端子数を１／４や１／８に減少させることがで
きるようになり、これによれば、同時にテストできるＩ
Ｃチップの個数を増加させることが可能となる。即ち、
並列テスト時に、チップの全データ出力端子を通じてデ
ータが出力されるようになっているダイナミックメモリ
について、テストするデータ出力端子数を減少さられる
ような回路が提供される。勿論、この場合もウェーハ又
はパッケージ状態の主要テストを遂行した後、最終段階
でヒューズを切断することにより、それ以降は全Ｉ／Ｏ
を通じて正常出力を実行することができる。具体的に
は、ＷＣＢＲのような特定タイミングを与えることでテ
ストエネーブル信号φＦＴＥが発生された場合には、読
出／書込制御回路５００に出力ビット数を減じるように
動作させる。これは周知回路を組み込むことで容易に実
施できる。一方、テスト終了でブロッキング信号φＭＳ
Ｋが発生すればテストエネーブル信号φＦＴＥは抑止さ
れるので、これ以降は、前記テスト用の特定タイミング
が提供されても通常通りのマルチビット出力が実行され
る。
トＩ／Ｏ構造を有するメモリに応用すると、データ出力
する出力端子数を１／４や１／８に減少させることがで
きるようになり、これによれば、同時にテストできるＩ
Ｃチップの個数を増加させることが可能となる。即ち、
並列テスト時に、チップの全データ出力端子を通じてデ
ータが出力されるようになっているダイナミックメモリ
について、テストするデータ出力端子数を減少さられる
ような回路が提供される。勿論、この場合もウェーハ又
はパッケージ状態の主要テストを遂行した後、最終段階
でヒューズを切断することにより、それ以降は全Ｉ／Ｏ
を通じて正常出力を実行することができる。具体的に
は、ＷＣＢＲのような特定タイミングを与えることでテ
ストエネーブル信号φＦＴＥが発生された場合には、読
出／書込制御回路５００に出力ビット数を減じるように
動作させる。これは周知回路を組み込むことで容易に実
施できる。一方、テスト終了でブロッキング信号φＭＳ
Ｋが発生すればテストエネーブル信号φＦＴＥは抑止さ
れるので、これ以降は、前記テスト用の特定タイミング
が提供されても通常通りのマルチビット出力が実行され
る。
【００２７】
【発明の効果】以上述べてきたように本発明によれば、
例えばＷＣＢＲのような特定タイミングによる並列テス
ト進行ができなかったメモリ製品でもＷＣＢＲ等の特定
のタイミングを与えることでテスト実行が可能になり、
並列テストによるテスト時間短縮を実現することがで
き、そして、並列テスト終了後にはユーザーによる並列
テスト誤進行を確実に防止することができるので、安全
性や信頼性が高まり、またコントローラに対する制約が
なく設計しやすくなる。
例えばＷＣＢＲのような特定タイミングによる並列テス
ト進行ができなかったメモリ製品でもＷＣＢＲ等の特定
のタイミングを与えることでテスト実行が可能になり、
並列テストによるテスト時間短縮を実現することがで
き、そして、並列テスト終了後にはユーザーによる並列
テスト誤進行を確実に防止することができるので、安全
性や信頼性が高まり、またコントローラに対する制約が
なく設計しやすくなる。
【図１】ＷＣＢＲ（バーＷ＆バーＣ before バーＲ）の
タイミングを説明する信号波形図。
タイミングを説明する信号波形図。
【図２】本発明よるテスト制御回路の実施形態を示すブ
ロック図。
ロック図。
【図３】図２中のモード感知回路１００、テスト終了感
知回路２００、テスト抑止回路３００の構成例を示す回
路図。
知回路２００、テスト抑止回路３００の構成例を示す回
路図。
【図４】図２中のテストエネーブル回路４００の構成例
を示す回路図。
を示す回路図。
１００ モード感知回路 ２００ テスト終了感知回路 ３００ テスト抑止回路 ４００ テストエネーブル回路 φＷＢＣ モード信号 Ａ１ アドレス信号 φＭＳＫ ブロッキング信号 φＦＴＥ テストエネーブル信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00
Claims (1)
- 【請求項１】 入力制御信号に応じて所定動作を行うよ
うになった半導体メモリ装置のテスト制御回路であっ
て、 入力制御信号の特定タイミングを感知してモード信号を
出力するモード感知回路と、該モード信号及びアドレス
信号に基づいて切換信号を出力するテスト終了感知回路
と、該切変信号に応じて切り換えられるスイッチ手段を
用いて構成され、このスイッチ手段の切り換え前には第
１論理レベルでブロッキング信号を継続出力すると共に
前記スイッチ手段の切り変え後には第２論理レベルでブ
ロッキング信号を継続出力するテスト抑止回路と、前記
ブロッキング信号が第１論理レベルであれば入力制御信
号の他の特定タイミングに従ってテストエネーブル信号
を発生し、前記ブロッキング信号が第２論理レベルであ
れば前記入力制御信号の他の特定タイミングに従うテス
トエネーブル信号の発生を抑止するテストエネーブル回
路と、を備えて構成されることを特徴とするテスト制御
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P33913 | 1994-12-13 | ||
| KR1019940033913A KR0144711B1 (ko) | 1994-12-13 | 1994-12-13 | 반도체 메모리장치의 테스트 제어회로 및 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08235897A JPH08235897A (ja) | 1996-09-13 |
| JP2781370B2 true JP2781370B2 (ja) | 1998-07-30 |
Family
ID=19401198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7324786A Expired - Lifetime JP2781370B2 (ja) | 1994-12-13 | 1995-12-13 | 半導体メモリ装置のテスト制御方法及びその回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5617366A (ja) |
| JP (1) | JP2781370B2 (ja) |
| KR (1) | KR0144711B1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0149259B1 (ko) * | 1995-06-30 | 1998-10-15 | 김광호 | 반도체 메모리 장치의 퓨즈 시그너쳐 회로 |
| US6194738B1 (en) | 1996-06-13 | 2001-02-27 | Micron Technology, Inc. | Method and apparatus for storage of test results within an integrated circuit |
| JPH10125742A (ja) * | 1996-10-22 | 1998-05-15 | Mitsubishi Electric Corp | 半導体集積回路の良否判定方法及び半導体集積回路 |
| US5927512A (en) * | 1997-01-17 | 1999-07-27 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US6100486A (en) | 1998-08-13 | 2000-08-08 | Micron Technology, Inc. | Method for sorting integrated circuit devices |
| US5844803A (en) * | 1997-02-17 | 1998-12-01 | Micron Technology, Inc. | Method of sorting a group of integrated circuit devices for those devices requiring special testing |
| US5915231A (en) * | 1997-02-26 | 1999-06-22 | Micron Technology, Inc. | Method in an integrated circuit (IC) manufacturing process for identifying and redirecting IC's mis-processed during their manufacture |
| US5856923A (en) * | 1997-03-24 | 1999-01-05 | Micron Technology, Inc. | Method for continuous, non lot-based integrated circuit manufacturing |
| US5907492A (en) * | 1997-06-06 | 1999-05-25 | Micron Technology, Inc. | Method for using data regarding manufacturing procedures integrated circuits (IC's) have undergone, such as repairs, to select procedures the IC's will undergo, such as additional repairs |
| US7120513B1 (en) | 1997-06-06 | 2006-10-10 | Micron Technology, Inc. | Method for using data regarding manufacturing procedures integrated circuits (ICS) have undergone, such as repairs, to select procedures the ICS will undergo, such as additional repairs |
| US6154851A (en) * | 1997-08-05 | 2000-11-28 | Micron Technology, Inc. | Memory repair |
| US6041007A (en) * | 1998-02-02 | 2000-03-21 | Motorola, Inc. | Device with programmable memory and method of programming |
| US6049624A (en) * | 1998-02-20 | 2000-04-11 | Micron Technology, Inc. | Non-lot based method for assembling integrated circuit devices |
| JP2000200497A (ja) * | 1998-11-05 | 2000-07-18 | Nec Corp | ヒュ―ズ判定回路およびメモリの冗長設定回路 |
| KR100365562B1 (ko) | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | 반도체 기억소자의 테스트회로 |
| US6479310B1 (en) | 2000-01-03 | 2002-11-12 | Motorola, Inc. | Method for testing a semiconductor integrated circuit device |
| DE50010098D1 (de) * | 2000-01-18 | 2005-05-25 | Infineon Technologies Ag | Chipkartenschaltung mit überwachtem Zugang zum Testmodus |
| DE10018013A1 (de) * | 2000-04-11 | 2001-10-18 | Infineon Technologies Ag | Integrierte Halbleiterschaltung, insbesondere Halbleiter-speicheranordnung und Verfahren zum Betrieb derselben |
| US6400208B1 (en) * | 2000-08-09 | 2002-06-04 | Agere Systems Guardian Corp. | On-chip trim link sensing and latching circuit for fuse links |
| US6829737B1 (en) * | 2000-08-30 | 2004-12-07 | Micron Technology, Inc. | Method and system for storing device test information on a semiconductor device using on-device logic for determination of test results |
| KR100378198B1 (ko) * | 2001-05-08 | 2003-03-29 | 삼성전자주식회사 | 반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체메모리 장치 |
| US6943575B2 (en) * | 2002-07-29 | 2005-09-13 | Micron Technology, Inc. | Method, circuit and system for determining burn-in reliability from wafer level burn-in |
| US6799133B2 (en) | 2002-09-24 | 2004-09-28 | Analog Devices, Inc. | Test mode control circuit for reconfiguring a device pin of an integrated circuit chip |
| US20110134707A1 (en) * | 2007-11-02 | 2011-06-09 | Saeng Hwan Kim | Block isolation control circuit |
| KR101069681B1 (ko) * | 2009-07-30 | 2011-10-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5228000A (en) * | 1990-08-02 | 1993-07-13 | Mitsubishi Denki Kabushiki Kaisha | Test circuit of semiconductor memory device |
| US5140554A (en) * | 1990-08-30 | 1992-08-18 | Texas Instruments Incorporated | Integrated circuit fuse-link tester and test method |
| US5270983A (en) * | 1990-09-13 | 1993-12-14 | Ncr Corporation | Single element security fusible link |
| JPH04256145A (ja) * | 1991-02-08 | 1992-09-10 | Sharp Corp | 集積回路装置 |
| JPH0612878A (ja) * | 1992-06-25 | 1994-01-21 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1994
- 1994-12-13 KR KR1019940033913A patent/KR0144711B1/ko not_active IP Right Cessation
-
1995
- 1995-12-12 US US08/570,868 patent/US5617366A/en not_active Expired - Lifetime
- 1995-12-13 JP JP7324786A patent/JP2781370B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5617366A (en) | 1997-04-01 |
| JPH08235897A (ja) | 1996-09-13 |
| KR960024421A (ko) | 1996-07-20 |
| KR0144711B1 (ko) | 1998-08-17 |
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