JPH03283197A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH03283197A JPH03283197A JP2084042A JP8404290A JPH03283197A JP H03283197 A JPH03283197 A JP H03283197A JP 2084042 A JP2084042 A JP 2084042A JP 8404290 A JP8404290 A JP 8404290A JP H03283197 A JPH03283197 A JP H03283197A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- address
- defective
- changeover switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000002950 deficient Effects 0.000 claims abstract description 40
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 9
- 230000004913 activation Effects 0.000 claims description 5
- 230000015654 memory Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は冗長ビットを有する半導体メモリに関する。
半導体メモリは、近年ますます大容量化の傾向にあるが
、チップ面積の増大に伴い、チップ内に収容される素子
のチップ内における欠陥の発生率が高くなってきている
。このためチップ内に正規のメモリセルの他に予備のメ
モリセル（以下冗長ビットと称する）を予め形成してお
きチップ内に欠陥をもつ正規のメモリセル（以下不良ビ
ットと称する）が存在した場合その不良ビットを冗長ビ
ットに置換することにより不良ビットを救済するという
冗長ビットを有する半導体メモリが一般的となっている
。
、チップ面積の増大に伴い、チップ内に収容される素子
のチップ内における欠陥の発生率が高くなってきている
。このためチップ内に正規のメモリセルの他に予備のメ
モリセル（以下冗長ビットと称する）を予め形成してお
きチップ内に欠陥をもつ正規のメモリセル（以下不良ビ
ットと称する）が存在した場合その不良ビットを冗長ビ
ットに置換することにより不良ビットを救済するという
冗長ビットを有する半導体メモリが一般的となっている
。
この様な冗長ビットによって救済された半導体メモリは
あくまで不良ビットを内在させているために、これによ
り半導体メモリの信頼度を低下させてしまうことがある
。したかって、冗長ビットによって救済された不良ビッ
トの位置を予め知っておくことは冗長ビットによフて救
済された半導体メモリの信頼度を検査する上できわめて
有効である。
あくまで不良ビットを内在させているために、これによ
り半導体メモリの信頼度を低下させてしまうことがある
。したかって、冗長ビットによって救済された不良ビッ
トの位置を予め知っておくことは冗長ビットによフて救
済された半導体メモリの信頼度を検査する上できわめて
有効である。
そこでメモリ内に冗長メモリセルが不良メモリセルの置
換に用いられたか否かを示す固定記憶素子を設け、この
固定記憶素子の状態を読出すことによって、このメモリ
が冗長ビットを機能的に用いたか否かを知る技術が提案
されている（米国特許第４，４８０，１９９号明細書）
。
換に用いられたか否かを示す固定記憶素子を設け、この
固定記憶素子の状態を読出すことによって、このメモリ
が冗長ビットを機能的に用いたか否かを知る技術が提案
されている（米国特許第４，４８０，１９９号明細書）
。
しかしながら、メモリでは商品企画上外部端子の数が制
限されている。このため、上記提案されている技術では
電源端子と一つの外部端子との間に固定記憶素子として
ヒユーズと電圧スイッチ素子を直列に接続し、外部端子
に通常の電源電圧を印加して電圧スイッチ素子をオンす
ることによってヒユーズの状態を外部端子から流入する
電流の有無によって判定している。このため判定時には
電源電圧以上の特別な電圧を必要とし、またこの特別な
電圧のためこの外部端子に接続される内部回路素子が損
なわれたり、あるいは異常電流が生じたり、メモリの信
頼性を低下させるという問題を有していた。
限されている。このため、上記提案されている技術では
電源端子と一つの外部端子との間に固定記憶素子として
ヒユーズと電圧スイッチ素子を直列に接続し、外部端子
に通常の電源電圧を印加して電圧スイッチ素子をオンす
ることによってヒユーズの状態を外部端子から流入する
電流の有無によって判定している。このため判定時には
電源電圧以上の特別な電圧を必要とし、またこの特別な
電圧のためこの外部端子に接続される内部回路素子が損
なわれたり、あるいは異常電流が生じたり、メモリの信
頼性を低下させるという問題を有していた。
第５図は冗長ビット使用検出回路の従来例を示す回路図
である。
である。
冗長ビット使用検出回路１６は電源端子Ｖｃｃと内部回
路１７に接続された外部端子１８との間に固定記憶素子
としてのヒユーズＦとダイオード接続されたＮチャンネ
ル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと
称する） Ｑ−７，ＱＮａを直列接続して構成されてい
る。
路１７に接続された外部端子１８との間に固定記憶素子
としてのヒユーズＦとダイオード接続されたＮチャンネ
ル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと
称する） Ｑ−７，ＱＮａを直列接続して構成されてい
る。
冗長メモリセルが正規のメモリセルアレイの不良メモリ
セルの機能的置換に用いられている場合はヒユーズＦを
切断し、そうでない場合はヒユーズＦを非切断とする。
セルの機能的置換に用いられている場合はヒユーズＦを
切断し、そうでない場合はヒユーズＦを非切断とする。
このヒユーズ切断はメモリのテスト後に行われる。通常
の動作では外部端子１８の電圧はＶｃｃ−接地電圧の範
囲内であり、ＮＭＯＳトランジスタＱＮ７１ ＱＮａは
オフとなり、ヒユーズＦを外部端子１８から電気的に分
離する。このためヒユーズＦは通常動作には全く影響を
与えない。
の動作では外部端子１８の電圧はＶｃｃ−接地電圧の範
囲内であり、ＮＭＯＳトランジスタＱＮ７１ ＱＮａは
オフとなり、ヒユーズＦを外部端子１８から電気的に分
離する。このためヒユーズＦは通常動作には全く影響を
与えない。
メモリが冗長メモリセルを用いているか否かをチエツク
するときは、外部端子１８に電源ＶｃｃよりもＮＭＯＳ
トランジスタＱＮ７１ Ｑｎａの閾値の和よりも高い電
圧を印加することによってＮＭＯＳトランジスタＱ Ｎ
７１ ＱＮＩ３をオンとし、ヒユーズＦの切断、非切断
状態を外部端子１８からＶｃｃに至る電流の有無によっ
て判定できる。
するときは、外部端子１８に電源ＶｃｃよりもＮＭＯＳ
トランジスタＱＮ７１ Ｑｎａの閾値の和よりも高い電
圧を印加することによってＮＭＯＳトランジスタＱ Ｎ
７１ ＱＮＩ３をオンとし、ヒユーズＦの切断、非切断
状態を外部端子１８からＶｃｃに至る電流の有無によっ
て判定できる。
上述した従来の方法は、判定時に外部端子１８に通常範
囲以上の高電圧を印加しなければならず操作が複雑であ
り、また高電圧の外部端子１８への印加によフて内部回
路１５の状態が通常の動作状態と異なり、異常電流が流
れるという場合も生じ、信頼性に欠けるという欠点があ
る。
囲以上の高電圧を印加しなければならず操作が複雑であ
り、また高電圧の外部端子１８への印加によフて内部回
路１５の状態が通常の動作状態と異なり、異常電流が流
れるという場合も生じ、信頼性に欠けるという欠点があ
る。
本発明の目的は、冗長ビットで救済された不良ビットの
位置を短時間に、かつデバイスにダメージを与えること
なく検出することができる半導体メモリを提供すること
にある。
位置を短時間に、かつデバイスにダメージを与えること
なく検出することができる半導体メモリを提供すること
にある。
〔課題を解決するための手段］
本発明の半導体メモリは、
冗長ビットにより救済される不良ビットのアドレスが登
録され、アドレス入力と該アドレスの一致／不一致に応
じて一致／不一致信号を出力する不良アドレス登録回路
と、 書込み制御回路の出力に応じて相異なる論理レベルの切
換スイッチ信号を発生する切換スイッチ信号発生回路と
、 前記切換スイッチ信号によって制御され、書込み制御回
路の出力が最初の書込み動作が始める前の状態のとき、
不良アドレス登録回路の出力信号を出力し、その後書込
み制御回路の出力が最初の書込み動作が始まったことを
示すと、通常動作の読出し信号を出力する切換スイッチ
回路と、出力活性化信号により切換スイッチ回路の出力
を外部出力端子に出力する出力回路とを有している。
録され、アドレス入力と該アドレスの一致／不一致に応
じて一致／不一致信号を出力する不良アドレス登録回路
と、 書込み制御回路の出力に応じて相異なる論理レベルの切
換スイッチ信号を発生する切換スイッチ信号発生回路と
、 前記切換スイッチ信号によって制御され、書込み制御回
路の出力が最初の書込み動作が始める前の状態のとき、
不良アドレス登録回路の出力信号を出力し、その後書込
み制御回路の出力が最初の書込み動作が始まったことを
示すと、通常動作の読出し信号を出力する切換スイッチ
回路と、出力活性化信号により切換スイッチ回路の出力
を外部出力端子に出力する出力回路とを有している。
［作 用］
本発明は、電源投入後最初の書込み動作が始まる前の読
出し動作で冗長ビットにより救済された不良ビットのア
ドレスと外部入力アドレスとの一致信号を外部出力端子
に伝達して該不良ビットのアドレスを検出するもので、
最初の書込み動作が実行されると以後通常の書込みおよ
び読出し動作が可能となる。
出し動作で冗長ビットにより救済された不良ビットのア
ドレスと外部入力アドレスとの一致信号を外部出力端子
に伝達して該不良ビットのアドレスを検出するもので、
最初の書込み動作が実行されると以後通常の書込みおよ
び読出し動作が可能となる。
［実 施 例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の半導体メモリの要部の
回路図、第２図は不良アドレス登録回路１の詳細な回路
図、第３図は本実施例の各部の信号の波形図である。
回路図、第２図は不良アドレス登録回路１の詳細な回路
図、第３図は本実施例の各部の信号の波形図である。
本実施例の半導体メモリは、不良アドレス登録回路１と
、切換スイッチ回路２と、出力回路３と、切換スイッチ
信号発生回路４と、外部出力端子５を有している。
、切換スイッチ回路２と、出力回路３と、切換スイッチ
信号発生回路４と、外部出力端子５を有している。
不良アドレス登録回路ｌは、第２図に示すように、ソー
スが電源に、ゲートが接地に接続されるＰＭＯＳ）ラン
ジスタＱ Ｆ４と、ＰＭＯＳトランジスタＱＰ４のドレ
イン（節点Ｎ５）に一端が接続されたヒユーズＦ Ｉ、
Ｆ２ 、 ” ” ・、 Ｆ２ｎ−１＋ Ｆ２゜と
、ソースが接地され、トレインがそれぞれヒユーズＦ
１． Ｆ２ 、 ・・・、 Ｆ２ｎ−＋、 Ｆ２ｎ
の他端に接続され、ゲートにそれぞわアドレスバッファ
出力信号Ａ。Ａｏ、・・・、Ａｎ、Ａ、が入力されたＮ
ＭＯＳトランジスタＱ ＮＩＬ Ｉ ＱＮ１２ ＋・・
・、ＱＮ２ｏ−１，ＱＮ２ｏと節点Ｎ５に人力が接続さ
れ、出力ＲＥＤを切換スイッチ回路２に出力するバッフ
ァ６で構成されており、不良アドレス登録回路１には救
済される不良ビットのアドレスに対応してヒユーズＦ１
〜Ｆ２ｎにプログラムされる。つまり救済された不良ビ
ットのアドレスがＡ、・・・Ａｎ＝１０・・・０の場合
はアドレスバッファ出力信号Ａ。が入力されるＮＭＯＳ
トランジスタＱＮＩ＋のトレインに接続されたヒユーズ
Ｆ１が切断され、他のヒユーズは非切断のままとなる。
スが電源に、ゲートが接地に接続されるＰＭＯＳ）ラン
ジスタＱ Ｆ４と、ＰＭＯＳトランジスタＱＰ４のドレ
イン（節点Ｎ５）に一端が接続されたヒユーズＦ Ｉ、
Ｆ２ 、 ” ” ・、 Ｆ２ｎ−１＋ Ｆ２゜と
、ソースが接地され、トレインがそれぞれヒユーズＦ
１． Ｆ２ 、 ・・・、 Ｆ２ｎ−＋、 Ｆ２ｎ
の他端に接続され、ゲートにそれぞわアドレスバッファ
出力信号Ａ。Ａｏ、・・・、Ａｎ、Ａ、が入力されたＮ
ＭＯＳトランジスタＱ ＮＩＬ Ｉ ＱＮ１２ ＋・・
・、ＱＮ２ｏ−１，ＱＮ２ｏと節点Ｎ５に人力が接続さ
れ、出力ＲＥＤを切換スイッチ回路２に出力するバッフ
ァ６で構成されており、不良アドレス登録回路１には救
済される不良ビットのアドレスに対応してヒユーズＦ１
〜Ｆ２ｎにプログラムされる。つまり救済された不良ビ
ットのアドレスがＡ、・・・Ａｎ＝１０・・・０の場合
はアドレスバッファ出力信号Ａ。が入力されるＮＭＯＳ
トランジスタＱＮＩ＋のトレインに接続されたヒユーズ
Ｆ１が切断され、他のヒユーズは非切断のままとなる。
したがって、アドレス人力がＡｏ ・・・Ａｎ＝１０・
・・０になり、救済された不良ビットと致すると不良ア
ドレス登録回路１内のヒユーズを流れる電流はなくなり
、その出力ＲＥＤは“Ｈ”（ハイレベル）となる。一方
、アドレス入力が救済された不良ビットに一致しない場
合は不良アドレス登録回路１の中のＮＭＯＳトランジス
タＱ Ｎ Ｉ ｌ〜Ｑ Ｎ２ｎのいずれかがオンしてお
り節点Ｎ５はロウレベル近辺の電位となり、その出力Ｒ
ＥＤは完全に“０”が出力される。切換スイッチ信号発
生回路４は、書込み制御回路（図示せず）の出力ＷＥＩ
によって制御され、出力ＷＥＩか“０”のとき電源投入
後出力Ｎ４が必ず“１”となるように、フリップフロッ
プを構成するインバータ８．９のトランジスタサイズが
調整され、容量Ｃ，，Ｃ２が挿入され、−力出力ＷＥＩ
が“１”になると、ＮＭＯＳトランジスタＱＮ４がオン
してフリップフロップの出力を反転させ、出力Ｎ４は一
〇”となる。切換スイッチ回路２は、出力Ｎ４を反転す
るインバータ７と、出力Ｎ４によってゲートが制御され
るＰＭＯＳ）ランジスタＱ ｐ＋およびＮＭＯ３Ｉ−ラ
ンジスタＱＮ２と、インへ′−夕７の出力によってゲー
トが制御されるＰＭＯＳトランジスタＱＰ２およびＮＭ
ＯＳトランジスタＱＮ＋で構成され、出力Ｎ４が“１”
のとき不良アドレス登録回路１の出力ＲＥＤを出力し、
出力Ｎ４が“０”のとき通常動作の読出し信号ＲＢを出
力する。出力回路３は、ソースが電源に、ドレインが外
部出力端子５に接続されたＰＭＯＳトランジスタＱ Ｆ
３と、ドレインが外部出力端子５に接続され、ソースが
接地されたＮＭＯＳトランジスタＱ Ｎ３と、出力活性
化信号ＤＯＥを反転するインバータ１０と、出力活性化
信号ＤＯＥと切換スイッチ回路２の出力である節点Ｎ１
の信号を人力としＰＭＯＳトランジスタＱＰ３のゲート
である節点Ｎ２に出力が接続されたナンド回路１１と、
インバータ１０の出力と節点Ｎ１の信号を入力とし、Ｎ
ＭＯＳトランジスタＱＮ３のゲートである節点Ｎ３に出
力が接続されたノア回路１２で構成されている。
・・０になり、救済された不良ビットと致すると不良ア
ドレス登録回路１内のヒユーズを流れる電流はなくなり
、その出力ＲＥＤは“Ｈ”（ハイレベル）となる。一方
、アドレス入力が救済された不良ビットに一致しない場
合は不良アドレス登録回路１の中のＮＭＯＳトランジス
タＱ Ｎ Ｉ ｌ〜Ｑ Ｎ２ｎのいずれかがオンしてお
り節点Ｎ５はロウレベル近辺の電位となり、その出力Ｒ
ＥＤは完全に“０”が出力される。切換スイッチ信号発
生回路４は、書込み制御回路（図示せず）の出力ＷＥＩ
によって制御され、出力ＷＥＩか“０”のとき電源投入
後出力Ｎ４が必ず“１”となるように、フリップフロッ
プを構成するインバータ８．９のトランジスタサイズが
調整され、容量Ｃ，，Ｃ２が挿入され、−力出力ＷＥＩ
が“１”になると、ＮＭＯＳトランジスタＱＮ４がオン
してフリップフロップの出力を反転させ、出力Ｎ４は一
〇”となる。切換スイッチ回路２は、出力Ｎ４を反転す
るインバータ７と、出力Ｎ４によってゲートが制御され
るＰＭＯＳ）ランジスタＱ ｐ＋およびＮＭＯ３Ｉ−ラ
ンジスタＱＮ２と、インへ′−夕７の出力によってゲー
トが制御されるＰＭＯＳトランジスタＱＰ２およびＮＭ
ＯＳトランジスタＱＮ＋で構成され、出力Ｎ４が“１”
のとき不良アドレス登録回路１の出力ＲＥＤを出力し、
出力Ｎ４が“０”のとき通常動作の読出し信号ＲＢを出
力する。出力回路３は、ソースが電源に、ドレインが外
部出力端子５に接続されたＰＭＯＳトランジスタＱ Ｆ
３と、ドレインが外部出力端子５に接続され、ソースが
接地されたＮＭＯＳトランジスタＱ Ｎ３と、出力活性
化信号ＤＯＥを反転するインバータ１０と、出力活性化
信号ＤＯＥと切換スイッチ回路２の出力である節点Ｎ１
の信号を人力としＰＭＯＳトランジスタＱＰ３のゲート
である節点Ｎ２に出力が接続されたナンド回路１１と、
インバータ１０の出力と節点Ｎ１の信号を入力とし、Ｎ
ＭＯＳトランジスタＱＮ３のゲートである節点Ｎ３に出
力が接続されたノア回路１２で構成されている。
次に、第１図の回路動作を第３図の波形図を参照して説
明する。
明する。
書込み制御端子ＷＥ（図示せず）を“１”の状態にして
電源Ｖｃｃを投入すると、書込み制御回路の出力ＷＥＩ
は“０”のままであるから切換スイッチ信号発生回路４
の出力Ｎ４は“１”となり切換スイッチ回路２は不良ア
ドレス登録回路１の出力ＲＥＤを出力回路３に伝達する
。この状態で外部アドレスをスキャンさせると救済され
た不良ビットのアドレスと外部入力アドレスが一致する
と外部出力端子５に“１”が出力される。一方、アドレ
スが一致しないときは外部出力端子５に“０”が出力さ
れることになる。このようにして救済された不良ビット
のアドレスを検知することができる。
電源Ｖｃｃを投入すると、書込み制御回路の出力ＷＥＩ
は“０”のままであるから切換スイッチ信号発生回路４
の出力Ｎ４は“１”となり切換スイッチ回路２は不良ア
ドレス登録回路１の出力ＲＥＤを出力回路３に伝達する
。この状態で外部アドレスをスキャンさせると救済され
た不良ビットのアドレスと外部入力アドレスが一致する
と外部出力端子５に“１”が出力される。一方、アドレ
スが一致しないときは外部出力端子５に“０”が出力さ
れることになる。このようにして救済された不良ビット
のアドレスを検知することができる。
その後、書込み制御外部端子ＷＥが“０”となり最初の
書込み動作が始まると、切換スイッチ信号発生回路４内
に入力される信号ＷＥＩが“１”となり、該回路４の出
力Ｎ４は“０”となるので通常動作の読出し信号である
ＲＢが出力回路３に伝達される。以後切換スイッチ信号
発生回路４の出力Ｎ４は“０”状態を維持し続けるので
通常の読出し動作が可能となる。
書込み動作が始まると、切換スイッチ信号発生回路４内
に入力される信号ＷＥＩが“１”となり、該回路４の出
力Ｎ４は“０”となるので通常動作の読出し信号である
ＲＢが出力回路３に伝達される。以後切換スイッチ信号
発生回路４の出力Ｎ４は“０”状態を維持し続けるので
通常の読出し動作が可能となる。
第４図は本発明の第２の実施例の半導体メモリの回路で
ある。
ある。
本実施例の第１の実施例との相違点は切換スイッチ回路
２を、ＰＭＯＳトランジスタＱ ｐ Ｉ＋ＱＰ２．ＱＰ
５． Ｑｐｓ、 Ｎ Ｍ ＯＳ トランジスタＱ Ｎ＋
＋Ｑ Ｎ２１ Ｑ ＮＩｉ＋ Ｑ ｓｓからなるクロ
ック制御インバータで構成した点にある。
２を、ＰＭＯＳトランジスタＱ ｐ Ｉ＋ＱＰ２．ＱＰ
５． Ｑｐｓ、 Ｎ Ｍ ＯＳ トランジスタＱ Ｎ＋
＋Ｑ Ｎ２１ Ｑ ＮＩｉ＋ Ｑ ｓｓからなるクロ
ック制御インバータで構成した点にある。
クロック制御インバータの動作は一般的で、また救済さ
れた不良ビットのアドレスの検知方法は第１図と全く同
じなのでここでの詳述は省略する。なお、切換スイッチ
回路２を制御するクロックφ、Ｊは切換スイッチ信号発
生回路４で発生され、このためにインバータ１３が新た
に設けられている。また、不良アドレス登録回路１の出
力を反転するインバータ１５と、通常の読出し信号ＲＢ
を反転するインバータ１４が新たに設けられている。
れた不良ビットのアドレスの検知方法は第１図と全く同
じなのでここでの詳述は省略する。なお、切換スイッチ
回路２を制御するクロックφ、Ｊは切換スイッチ信号発
生回路４で発生され、このためにインバータ１３が新た
に設けられている。また、不良アドレス登録回路１の出
力を反転するインバータ１５と、通常の読出し信号ＲＢ
を反転するインバータ１４が新たに設けられている。
以上説明したように本発明は、冗長ビットで救済された
不良ビットの位置を電源投入後最初の書込み動作が始ま
る前に読出し動作をさせて検出することにより、短時間
でデバイスにダメージを与えることなく容易に救済され
た不良ビットの位置を検出できる効果がある。
不良ビットの位置を電源投入後最初の書込み動作が始ま
る前に読出し動作をさせて検出することにより、短時間
でデバイスにダメージを与えることなく容易に救済され
た不良ビットの位置を検出できる効果がある。
第１図は本発明の第１の実施例の半導体メモリの要部の
回路図、第２図は第１の実施例の不良アドレス登録回路
１の詳細な回路図、第３図は第１の実施例の動作を説明
するための波形図、第４図は本発明の第２の実施例の半
導体メモリの要部の回路図、第５図は従来例の回路図で
ある。 １・・・不良アドレス登録回路、 ２・・・切換スイッチ回路、 ３・・・出力回路、 ４・・・切換スイッチ信号発生回路、 ５・・・外部出力端子、 ６・・・バッファ回路、７
〜１０． １３，１５−・・インバータ、１１−・・ナ
ンド回路、 １２−・・ノア回路、ＱＮＩ〜ＱＮ８．
ＱＮＩＩ ＮＱＮ２ｎ ・” Ｎ Ｍ ＯＳトラ
ンジスタ、 Ｑｐ＋〜Ｑｐｓ・・・・ＰＭＯＳトランジスタ、Ｆ、Ｆ
、、〜＋Ｆ２ｎ”・・ヒユーズ、Ｎ１〜Ｎ ５−・・節
点、 ＷＥＩ・・・書込み制御回路の出力、 トランジスタ、ドレス登録回路１の出力信号、ＲＢ−・
・通常動作の読出し信号、 Ｄ ＯＥ−・・出力活性化信号。
回路図、第２図は第１の実施例の不良アドレス登録回路
１の詳細な回路図、第３図は第１の実施例の動作を説明
するための波形図、第４図は本発明の第２の実施例の半
導体メモリの要部の回路図、第５図は従来例の回路図で
ある。 １・・・不良アドレス登録回路、 ２・・・切換スイッチ回路、 ３・・・出力回路、 ４・・・切換スイッチ信号発生回路、 ５・・・外部出力端子、 ６・・・バッファ回路、７
〜１０． １３，１５−・・インバータ、１１−・・ナ
ンド回路、 １２−・・ノア回路、ＱＮＩ〜ＱＮ８．
ＱＮＩＩ ＮＱＮ２ｎ ・” Ｎ Ｍ ＯＳトラ
ンジスタ、 Ｑｐ＋〜Ｑｐｓ・・・・ＰＭＯＳトランジスタ、Ｆ、Ｆ
、、〜＋Ｆ２ｎ”・・ヒユーズ、Ｎ１〜Ｎ ５−・・節
点、 ＷＥＩ・・・書込み制御回路の出力、 トランジスタ、ドレス登録回路１の出力信号、ＲＢ−・
・通常動作の読出し信号、 Ｄ ＯＥ−・・出力活性化信号。
Claims (1)
- 【特許請求の範囲】 １、冗長ビットを有する半導体メモリにおいて、冗長ビ
ットにより救済される不良ビットのアドレスが登録され
、アドレス入力と該アドレスの一致／不一致に応じて一
致／不一致信号を出力する不良アドレス登録回路と、 書込み制御回路の出力に応じて相異なる論理レベルの切
換スイッチ信号を発生する切換スイッチ信号発生回路と
、 前記切換スイッチ信号によって制御され、書込み制御回
路の出力が最初の書込み動作が始める前の状態のとき、
不良アドレス登録回路の出力信号を出力し、その後書込
み制御回路の出力が最初の書込み動作が始まったことを
示すと、通常動作の読出し信号を出力する切換スイッチ
回路と、出力活性化信号により切換スイッチ回路の出力
を外部出力端子に出力する出力回路とを有することを特
徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084042A JPH03283197A (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084042A JPH03283197A (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283197A true JPH03283197A (ja) | 1991-12-13 |
Family
ID=13819459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084042A Pending JPH03283197A (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03283197A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0765595A (ja) * | 1993-08-26 | 1995-03-10 | Nec Corp | ロールコール回路 |
| US5623451A (en) * | 1995-10-04 | 1997-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5680354A (en) * | 1995-07-14 | 1997-10-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of reading information stored in a non-volatile manner in a particular operation mode |
-
1990
- 1990-03-30 JP JP2084042A patent/JPH03283197A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0765595A (ja) * | 1993-08-26 | 1995-03-10 | Nec Corp | ロールコール回路 |
| US5680354A (en) * | 1995-07-14 | 1997-10-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of reading information stored in a non-volatile manner in a particular operation mode |
| US5623451A (en) * | 1995-10-04 | 1997-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2781370B2 (ja) | 半導体メモリ装置のテスト制御方法及びその回路 | |
| US6400632B1 (en) | Semiconductor device including a fuse circuit in which the electric current is cut off after blowing so as to prevent voltage fall | |
| US5576999A (en) | Redundancy circuit of a semiconductor memory device | |
| KR100321654B1 (ko) | 퓨즈 회로 및 용장 디코더 | |
| US20020060934A1 (en) | Semiconductor memory device and method of identifying programmed defective address thereof | |
| JP3645296B2 (ja) | 半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法 | |
| KR100462877B1 (ko) | 반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스프로그램 회로 및 방법 | |
| US8477553B2 (en) | Fuse circuit and semiconductor device having the same | |
| US6501691B2 (en) | Word-line deficiency detection method for semiconductor memory device | |
| JPH01245497A (ja) | 半導体メモリ | |
| US5825698A (en) | Redundancy decoding circuit for a semiconductor memory device | |
| US6535447B2 (en) | Semiconductor memory device and voltage level control method thereof | |
| JPH0638320B2 (ja) | メモリ回路 | |
| JPH03283197A (ja) | 半導体メモリ | |
| JPH05209942A (ja) | 半導体集積回路 | |
| US5444666A (en) | Data output equipment for a semiconductor memory device | |
| US7760566B2 (en) | Semiconductor memory device for preventing supply of excess specific stress item and test method thereof | |
| US7495472B2 (en) | Circuits/methods for electrically isolating fuses in integrated circuits | |
| US6972612B2 (en) | Semiconductor device with malfunction control circuit and controlling method thereof | |
| US6400620B1 (en) | Semiconductor memory device with burn-in test function | |
| KR100196515B1 (ko) | 반도체 메모리 장치의 리던던시 회로 | |
| KR100780687B1 (ko) | 스탠바이 전류의 불량을 구제할 수 있는 칼럼 복구 회로및 이를 이용하는 반도체 메모리 장치 | |
| JP2002245795A (ja) | 半導体装置 | |
| JP3084715B2 (ja) | 半導体メモリ | |
| KR100532394B1 (ko) | 반도체 메모리를 위한 결함 복구 제어장치 및 방법 |