KR100532394B1 - 반도체 메모리를 위한 결함 복구 제어장치 및 방법 - Google Patents

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Abstract

반도체 메모리를 위한 결함 복구 제어 장치 및 방법이 개시된다. 반도체 메모리를 위한 결함 복구 셀(들)을 제어하기 위한 이 장치는, 메모리를 셋 업하기 위한 셋 업 신호를 발생하는 신호 발생 수단과, 외부로부터 입력한 메모리를 위한 디코딩 어드레스들을 제1 제어 신호에 응답하여 제2 제어 신호로서 출력하는 제1 제어 수단 및 신호 발생 수단으로부터 입력한 셋 업 신호 및 셋 업 신호를 반전시켜 생성한 반전된 셋 업 신호를 반전 논리합하고, 반전 논리합한 결과를 제1 제어 신호로서 제1 제어 수단으로 출력하는 제2 제어 수단을 구비하고, 제1 제어 수단으로부터 발생되는 제2 제어 신호는 결함 복구 셀(들)을 제어하기 위한 어드레스를 인에이블시키는데 사용되는 것을 특징으로 한다.

Description

반도체 메모리를 위한 결함 복구 제어 장치 및 방법{Fail recovery controlling apparatus and method in semiconductor memory}
본 발명은 반도체 메모리에 관한 것으로서, 특히, 반도체 메모리에서 결함을 갖는 셀(들)을 대신하는 셀(들)을 제어하는 신호를 발생하는 결함 복구 제어 장치 및 방법에 관한 것이다.
반도체 메모리 예를 들면, 다이나믹 램(DRAM:Dynamic RAM)의 가장 기본적인 동작들은 셀(cell)에 저장된 데이타를 독출하거나 특정 셀에 데이타를 기입하는 것이다. 이러한 동작들은 X 어드레스에 의해서 선택되는 워드 라인(W/L:Word Line)과 Y 어드레스에 의해서 선택되는 비트 라인(B/L:Bit Line) 쌍에 의해 실현된다.
DRAM의 외부로부터 디코더(미도시)로 입력되는 어드레스에 의해서 임의의 컬럼(Column) 어드레스와 로우(Row) 어드레스가 선택되고, 선택된 어드레스들에 의해서 임의의 셀이 선택되며, 선택된 셀에 대한 독출/기입 동작들이 수행된다. 이 때, 수십 Mbit 이상으로 구성되는 DRAM의 모든 셀들이 정상적이기는 어렵다. 그러므로, 패일(fail)난 셀을 대체해 주기 위한 잉여(redundancy) 셀을 추가하게 된다. 이러한 잉여 셀은 패일난 셀을 셀 단위로 대체하는 것이 아니고, 로우 또는 컬럼 방향의 줄 단위로 대체하게 된다. 즉, 임의의 패일난 셀은, 그 셀을 선택하기 위해 인에이블되는 워드 라인 또는 비트 라인 단위로 대체되어야 한다. 이러한 동작을 위해서는 패일난 셀이 선택되었을 때, 선택된 셀에 할당된 워드 라인 또는 비트 라인 대신에 잉여 워드 라인 또는 잉여 비트 라인을 인에이블시켜야 한다. 이러한 잉여 워드 라인 또는 잉여 비트 라인이 인에이블되도록 제어하는 신호를 발생하는 회로를 잉여 셀 제어 장치(또는, 후술되는 결함 복구 제어 장치)라 한다.
종래의 잉여 셀 제어 장치의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 살펴본다.
도 1은 종래의 잉여 셀 제어 장치의 회로도로서, 퓨즈들(10, 12, 14, 16 및 18), NMOS 트랜지스터들(MN1, MN2, MN3, MN4, MN5, MN6 및 MN7), PMOS 트랜지스터(MP1) 및 인버터(I)로 구성된다. 여기서, VCCHB는 DRAM에 일정한 전원(또는, 공급 전압)(Vcc)이 인가될 경우, 인에이블되어 DRAM 인에이블 신호로서 사용되는 VCCH의 반전된 신호로서, 상승하는 전원의 레벨을 추종하다가 전원의 레벨이 일정 레벨 이상이 되면, Vss레벨로 전이되는 신호이다. 또한, 출력단자 OUT를 통해 출력되는 신호는 잉여 워드 라인을 인에이블시키기 위해 사용되는 신호이다.
도 1에 도시된 종래의 잉여 셀 제어 장치는 전원이 인가되어 소정 레벨이 도달하기 전까지 신호(VCCHB)가 "고" 논리 레벨로 발생될 때, DRAij에 연결된 모든 NMOS 트랜지스터들(MN4, MN5, MN6 및 MN7)이 턴 온된다. 이 때, DRAij간의 경로가 단락(short)되므로, DRAij간의 다른 레벨의 정보가 인가될 경우, 직류 경로가 형성될 수 있다. 이로 인해, 내부 노드에서 출력단자 OUT를 통해 출력되는 잉여 인에이블 신호(FD)의 레벨이 불안정하게 되므로, 전원이 인가되어 그 레벨이 상승될 때 순간적인 전류 피크를 유발시킬 수 있는 문제점이 있으며, 트랜지스터들의 오동작을 유발시킬 수 있는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 전원이 인가되었을 때, 안정적으로 FD신호를 발생할 수 있는 반도체 메모리를 위한 결함 복구 제어 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 결함 복구 제어 장치에서 수행되는 반도체 메모리를 위한 결함 복구 제어 방법을 제공하는 데 있다.
상기 과제를 이루기 위해, 반도체 메모리를 위한 결함 복구 셀(들)을 제어하기 위한 본 발명에 의한 결함 복구 제어 장치는, 상기 메모리를 셋 업하기 위한 셋 업 신호를 발생하는 신호 발생 수단과, 외부로부터 입력한 상기 메모리를 위한 디코딩 어드레스들을 제1 제어 신호에 응답하여 제2 제어 신호로서 출력하는 제1 제어 수단 및 상기 신호 발생 수단으로부터 입력한 상기 셋 업 신호 및 상기 셋 업 신호를 반전시켜 생성한 반전된 셋 업 신호를 반전 논리합하고, 반전 논리합한 결과를 상기 제1 제어 신호로서 상기 제1 제어 수단으로 출력하는 제2 제어 수단으로 이루어지고, 상기 제1 제어 수단으로부터 발생되는 상기 제2 제어 신호는 상기 결함 복구 셀(들)을 제어하기 위한 어드레스를 인에이블시키는데 사용되는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 반도체 메모리를 위한 결함 복구 셀(들)을 제어하기 위한 본 발명에 의한 결함 복구 제어 방법은, 상기 메모리를 셋 업하기 위한 셋 업 신호가 소정 레벨 이하인가를 판단하는 단계와, 상기 셋 업 신호가 상기 소정 레벨 이하이면, 상기 셋 업 신호 및 반전된 셋 업 신호를 이용하여 상기 결함 복구 셀(들)의 워드 라인 또는 비트 라인이 디스에이블되도록 제어하는 단계 및 상기 셋 업 신호가 상기 소정 레벨보다 크면, 상기 셋 업 신호 및 상기 반전된 셋 업 신호를 이용하여 상기 워드 라인 또는 상기 비트 라인이 인에이블되도록 제어하는 단계로 이루어지는 것이 바람직하다.
이하, 본 발명에 의한 반도체 메모리를 위한 결함 복구 제어 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2는 본 발명에 의한 결함 복구 제어 장치의 개략적인 블럭도로서, 신호 발생부(40), 제1 및 제2 제어부들(44 및 42)로 구성된다.
도 2에 도시된 결함 복구 제어 장치는 반도체 메모리에서 결함있는 셀(들)을 복구하기 위한 전술한 잉여 셀 즉, 결함 복구 셀(들)을 제어하기 위한 신호를 발생하는 역할을 한다. 이를 위해, 결함 복구 제어 장치의 신호 발생부(40)는 메모리(미도시)를 셋 업하기 위한 셋 업 신호를 발생하여 제2 제어부(42)로 출력한다. 이 때, 제2 제어부(42)는 신호 발생부(40)로부터 입력한 셋 업 신호 및 셋 업 신호를 반전한 신호에 응답하여 제1 제어 신호(C1)를 발생하고, 발생된 제1 제어 신호(C1)를 제1 제어부(44)로 출력한다.
한편, 제1 제어부(44)는 메모리(미도시)를 위해 예를 들면, 프리 디코더(미도시) 따위로부터 입력단자 IN을 통해 입력될 수 있는 디코딩 어드레스들(DRAij)을 제1 제어 신호(C1)에 응답하여 제2 제어 신호로서 출력단자 OUT를 통해 출력한다.
여기서, 제2 제어 신호(C2)는 결함 복구 셀(들)을 제어하기 위한 어드레스를 인에이블시키는데 사용되는 신호이다. 즉, 출력단자 OUT를 통해 출력되는 제2 제어 신호에 응답하여 결함 복구 셀(들)을 제어하는 잉여 워드 라인 또는 잉여 비트 라인을 인에이블시키는 회로(미도시)가 제1 제어부(44)의 뒷단과 결함 복구 셀(들)[또는 잉여 셀(들)] 사이에 마련될 수 있다.
도 3은 도 2에 도시된 장치의 본 발명에 의한 바람직한 일실시예의 회로도로서, 신호 발생부(40)에 해당하는 전원 검사부(60), 제1 및 제2 제어부들(64 및 62)로 구성된다.
도 4 (a) ∼ (c)들은 도 3에 도시된 전원 검사부(60)로부터 출력되는 셋 업 신호를 설명하기 위한 파형도들로서, 도 4 (a)는 공급 전원(Vcc)의 파형도를 나타내고, 도 4 (b)는 반전된 셋 업 신호의 파형도를 나타내고, 도 4 (c)는 셋 업 신호의 파형도를 각각 나타낸다. 여기서, 셋 업 신호는 도 1에 도시된 VCCHB에 해당될 수 있고, 반전된 셋 업 신호는 VCCH에 해당될 수 있다.
도 3에 도시된 전원 검사부(60)는 도 2에 도시된 신호 발생부(40)에 해당하고, 반도체 메모리로 공급되는 도 4 (a)에 도시된 공급 전원(Vcc)의 레벨을 검사하고, 검사된 결과에 상응하여 발생한 도 4 (c)에 도시된 셋 업 신호를 제2 제어부(62)로 출력한다.
도 2에 도시된 제2 제어부(42)에 해당하며 동일한 기능을 수행하는 제2 제어부(62)는 트랜지스터들(T1 및 T2)로 구성되는 인버터(72), 퓨즈(70), 트랜지스터(T3) 및 NOR 게이트(74)로 구성된다. 여기서, CMOS 형태의 인버터(72)는 전원 검사부(60)로부터 출력되는 도 4 (c)에 도시된 셋 업 신호를 반전하고, 반전된 셋 업 신호를 NOR 게이트(74)로 출력한다. 이 때, 퓨즈(70)는 제3 제어 신호(C3)에 응답하여 인버터(72)로의 전원(Vcc)공급을 차단시키고, 반도체 메모리에서 결함을 갖는 셀들이 존재하는가에 따라 발생된다. 즉, 반도체 메모리에서 결함을 갖는 셀이 존재하면, 제3 제어 신호(C3)에 응답하여 퓨즈(70)는 컷팅(cutting)되지만, 그렇지 않은 경우 퓨즈(70)는 컷팅되지 않는다.
이 때, NOR 게이트(74)는 CMOS형태의 인버터(72)로부터 입력한 반전된 셋 업 신호와 전원 검사부(60)로부터 직접 입력한 셋 업 신호를 반전 논리합하고, 반전 논리합한 결과를 제1 제어 신호(C1)로서 제1 제어부(64)로 출력한다. 여기서, 트랜지스터(T3)는 제1 제어 신호(C1)에 연결되는 게이트, 인버터(72)의 출력과 기준 전압 즉, 접지 사이에 연결되는 드레인 및 소스를 갖으며, 퓨즈(70)가 컷팅된 후 인버터(72)의 출력이 순간적으로 플로팅될 때 NOR 게이트(74) 입력에 플로팅된 신호 대신에 기준 전원 즉, 접지 전압을 연결시키는 역할을 한다.
한편, 도 2에 도시된 제1 제어부(44)에 해당하며 동일한 기능을 수행하는 제1 제어부(64)는 트랜지스터들(T5, T6, T7, ... 및 T4+2N), 퓨즈들(80, 82, 84, ... 및 86) 및 트랜지스터(T4)로 구성된다. 여기서, 각 트랜지스터(T5, T6, T7, ... 또는 T4+2N)의 드레인은 입력단자 IN을 통해 입력되는 N비트의 디코딩된 어드레스들에 연결되고, 소스는 해당하는 퓨즈(80, 82, 84, ... 또는 86)에 연결된다. 각 퓨즈는 해당하는 트랜지스터의 소스와 제2 제어 신호(C2)의 연결을 각 제어 신호(C4, C5, C6, ... 또는 C2N+3)에 응답하여 차단시키는 기능을 한다. 예컨데, 퓨즈(80)는 제어 신호(C4)에 응답하여 트랜지스터(T5)의 소스와 제2 제어 신호(C2)의 연결을 차단시킨다.
한편, 트랜지스터(T4)는 인버터(72)로부터 출력되는 반전된 셋 업 신호와 연결되는 게이트, 제2 제어 신호(C2)와 기준 전압 또는 접지 사이에 연결되는 드레인 및 소스를 갖으며, 트랜지스터(T3)가 턴 온되었거나 공급 전원(Vcc)이 소정 레벨에 도달하지 않았을 때, 제1 제어부(64)에서 소모되는 전류를 제거하는 역할을 한다.
도 3에 도시된 장치는 입력단자 IN을 통해 디코더(미도시)로부터 디코딩된 로우 어드레스가 입력될 경우, 결함 복구 셀(들)의 워드 라인을 인에이블시키는데 사용되는 제2 제어 신호(C2)(또는, 전술한 FD)를 출력단자 OUT를 통해 출력하고, 입력단자 IN을 통해 디코딩된 컬럼 어드레스가 입력될 경우, 결함 복구 셀(들)의 비트 라인을 인에이블시키는데 사용되는 제2 제어 신호(C2)를 출력단자 OUT를 통해 출력한다.
이하, 본 발명에 의한 반도체 메모리를 위한 결함 복구 제어 방법을 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 5는 도 3에 도시된 장치에서 수행되는 본 발명에 의한 결함 복구 제어 방법을 설명하기 위한 플로우차트로서, 셋 업 신호의 레벨에 따라 결함 셀(들)을 제어하는 단계들(제100 ∼ 제104 단계)로 이루어진다.
도 3에 도시된 장치가 결함 복구 셀(들)을 제어하기 위해서, 먼저, 도 3에 도시된 전원 검사부(60)는 반도체 메모리를 셋 업하기 위한 셋 업 신호가 소정 레벨 이하인가를 판단한다(제100 단계). 즉, 도 4 (c)에 도시된 셋 업 신호가 "고" 논리 레벨에서 "저" 논리 레벨로 전이되었는가를 판단한다. 만일, 셋 업 신호가 소정 레벨 이하이면, 즉, 도 4 (c)에 도시된 셋 업 신호가 "고" 논리 레벨로 발생되면 결함 복구 셀(들)을 제어하기 위한 라인들이 디스에이블되도록 제2 제어 신호가 도 3에 도시된 장치로부터 발생된다(제102 단계). 이를 위해, 도 3에 도시된 인버터(72)는 "고" 논리 레벨의 셋 업 신호를 입력하여, "저" 논리 레벨의 반전된 셋 업 신호를 발생하고, NOR 게이트(74)는 인버터(72)의 출력과 무관하게 "고" 논리 레벨의 셋 업 신호에 응답하여 "저" 논리 레벨의 제1 제어 신호(C1)를 발생한다. 따라서, 제1 제어부(64)의 각 트랜지스터들(T4, T5, T6, T7, ... 및 T4+2N)은 "저" 논리 레벨의 제1 제어 신호(C1)에 응답하여 턴 오프되므로, 전류 경로가 형성되지 않아, 잉여 워드 라인 및 잉여 비트 라인들은 항상 "저" 논리 레벨을 유지할 수 있게 된다.
그러나, 셋 업 신호가 소정 레벨보다 크면, 즉, 셋 업 신호가 도 4 (c)에 도시된 바와 같이 "저" 논리 레벨로 발생되면, 결함 복구 셀(들)을 제어하기 위한 라인들이 인에이블되도록 제2 제어 신호(C2)가 도 3에 도시된 장치로부터 발생된다(제104 단계). 이를 위해, 제2 제어부(62)는 "고" 논리 레벨의 제1 제어 신호(C1)를 발생시키고, 제1 제어부(64)의 각 트랜지스터들(T5, T6, T7, ... 및 T4+2N)은 제1 제어 신호(C1)에 응답하여 턴 온된다. 그러므로, 컷 팅되지 않은 퓨즈를 통해 발생된 제2 제어 신호(C2)가 출력단자 OUT를 통해 출력되어 잉여 워드 라인 및 잉여 비트 라인들은 항상 "고" 논리 레벨을 유지시킬 수 있게 된다.
이 때, 제2 제어부(62)의 동작을 살펴보면, 셋 업 신호가 "고" 논리 레벨에서 "저" 논리 레벨로 전이하면, NOR 게이트(74)의 출력은 인버터(72)의 출력에 좌우된다. 그러나, 인버터(72)의 출력은 셋 업 신호의 레벨이 변할 때 순간적으로 플로팅(floating)될 수 있다. 이러한 플로팅에 의해 NOR 게이트(74)의 출력이 영향을 받는 것을 방지하기 위해 존재하는 트랜지스터(T3)는, NOR 게이트(74)로부터 이전에 출력된 "고" 논리 레벨의 제1 제어 신호(C1)에 응답하여 턴 온되어, NOR 게이트(74)로 플로팅된 결과 대신에 "저" 논리 레벨의 접지 전압을 인가시킨다. 따라서, NOR 게이트(74)로부터 "고" 논리 레벨의 제1 제어 신호(C1)가 계속해서 발생될 수 있게 된다. 이 때, 인버터(72)로부터 출력되는 "고" 논리 레벨의 신호에 응답하여 트랜지스터(T4)는 턴 온되어 제1 제어부(64)는 전류 경로를 형성한다.
한편, 입력단자 IN을 통해 입력되는 디코딩된 어드레스에서 선택된 경로를 제외한 신호선들에 존재하는 퓨즈들은 모두 컷팅된다. 예를 들어, 입력단자 IN을 통해 입력되는 디코딩된 N비트의 어드레스가 트랜지스터(T5)만을 선택하였을 경우, 퓨즈(80)를 제외한 퓨즈들(82, 84, ... 및 86)은 모두 컷팅되도록 제어신호들(C5, C6, ... 및 C2N+3)이 발생되고, 퓨즈(80)를 통해 하나의 신호만이 해당하는 잉여 라인 인에이블시키기 위해서 출력단자 OUT를 통해 발생된다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리를 위한 결함 복구 제어 장치 및 방법은 종래의 인버터 대신에 NOR 게이트를 사용하기 때문에, 제1 제어부(44)의 불필요한 전류 소비를 줄일 수 있고, 트랜지스터들(T5, T6, T7, ... 및 T4+2N)의 오 동작을 방지할 수 있도록 하는 효과가 있다.
도 1은 종래의 잉여 셀 제어 장치의 회로도이다.
도 2는 본 발명에 의한 결함 복구 제어 장치의 개략적인 블럭도이다.
도 3은 도 2에 도시된 장치의 본 발명에 의한 바람직한 일실시예의 회로도이다.
도 4 (a) ∼ (c)들은 도 3에 도시된 전원 검사부로부터 출력되는 셋 업 신호를 설명하기 위한 파형도들이다.
도 5는 도 3에 도시된 장치에서 수행되는 본 발명에 의한 결함 복구 제어 방법을 설명하기 위한 플로우차트이다.

Claims (9)

  1. 반도체 메모리를 위한 결함 복구 셀(들)을 제어하기 위한 결함 복구 제어 장치에 있어서,
    상기 메모리를 셋 업하기 위한 셋 업 신호를 발생하는 신호 발생 수단;
    외부로부터 입력한 상기 메모리를 위한 디코딩 어드레스들을 제1 제어 신호에 응답하여 제2 제어 신호로서 출력하는 제1 제어 수단; 및
    상기 신호 발생 수단으로부터 입력한 상기 셋 업 신호 및 상기 셋 업 신호를 반전시켜 생성한 반전된 셋 업 신호를 반전 논리합하고, 반전 논리합한 결과를 상기 제1 제어 신호로서 상기 제1 제어 수단으로 출력하는 제2 제어 수단을 구비하고,
    상기 제1 제어 수단으로부터 발생되는 상기 제2 제어 신호는 상기 결함 복구 셀(들)을 제어하기 위한 어드레스를 인에이블시키는데 사용되는 것을 특징으로 하는 반도체 메모리를 위한 결함 복구 제어 장치.
  2. 제1 항에 있어서, 상기 신호 발생 수단은
    상기 반도체 메모리로 공급되는 전원의 레벨을 검사하고, 검사된 결과에 상응하여 상기 셋 업 신호를 발생하는 전원 검사 수단을 구비하는 것을 특징으로 하는 반도체 메모리를 위한 결함 복구 제어 장치.
  3. 제2 항에 있어서, 상기 제2 제어 수단은
    상기 셋 업 신호를 반전하여 상기 반전된 셋 업 신호를 출력하는 인버터;
    제3 제어 신호에 응답하여 상기 인버터로의 상기 전원의 공급을 차단시키는 제1 퓨즈; 및
    상기 인버터의 출력과 상기 셋 업 신호를 반전 논리합하고, 반전 논리합한 결과를 상기 제1 제어 신호로서 출력하는 반전 논리합 수단를 구비하는 것을 특징으로 하는 반도체 메모리를 위한 결함 복구 제어 장치.
  4. 제3 항에 있어서, 상기 제3 제어 신호는 상기 반도체 메모리에서 결함을 갖는 셀들이 존재하는가에 따라 발생되는 것을 특징으로 하는 반도체 메모리를 위한 결함 복구 제어 장치.
  5. 제4 항에 있어서, 상기 제2 제어 수단은
    상기 제1 제어 신호에 연결되는 게이트, 상기 인버터의 출력과 기준 전압 사이에 연결되는 드레인 및 소스를 갖는 제1 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리를 위한 결함 복구 제어 장치.
  6. 제5 항에 있어서, 상기 제1 제어 수단은
    제2 ∼ 제2N+1 트랜지스터들;
    제4 ∼ 제2N+3 제어 신호들에 응답하여 상기 제2 ∼ 상기 제2N+1 트랜지스터들의 해당하는 소스들과 상기 제2 제어 신호를 각각 연결시키는 제2 ∼ 제2N+1 퓨즈들; 및
    상기 인버터의 출력에 연결되는 게이트, 상기 제2 제어 신호와 상기 기준 전압 사이에 연결되는 드레인 및 소스를 갖는 제2N+2 트랜지스터를 구비하고,
    N비트의 상기 디코딩된 어드레스는 상기 제2 ∼ 제2N+1 트랜지스터들의 드레인들에 연결되고, 상기 제4 ∼ 제2N+3 제어 신호들은 상기 반도체 메모리에서 결함을 갖는 셀(들)의 어드레스에 따라 발생되는 것을 특징으로 하는 반도체 메모리를 위한 결함 복구 제어 장치.
  7. 제6 항에 있어서, 상기 디코딩된 어드레스는 로우 어드레스이고, 상기 제2 제어 신호는 상기 결함 복구 셀(들)의 워드 라인을 인에이블시키는데 사용되는 것을 특징으로 하는 반도체 메모리를 위한 결함 복구 제어 장치.
  8. 제6 항에 있어서, 상기 디코딩된 어드레스는 컬럼 어드레이고, 상기 제2 제어 신호는 상기 결함 복구 셀(들)의 비트 라인을 인에이블시키는데 사용되는 것을 특징으로 하는 반도체 메모리를 위한 결함 복구 제어 장치.
  9. 반도체 메모리를 위한 결함 복구 셀(들)을 제어하기 위한 결함 복구 제어 방법에 있어서,
    상기 메모리를 셋 업하기 위한 셋 업 신호가 소정 레벨 이하인가를 판단하는 단계;
    상기 셋 업 신호가 상기 소정 레벨 이하이면, 상기 셋 업 신호 및 반전된 셋 업 신호를 이용하여 상기 결함 복구 셀(들)의 워드 라인 또는 비트 라인이 디스에이블되도록 제어하는 단계; 및
    상기 셋 업 신호가 상기 소정 레벨보다 크면, 상기 셋 업 신호 및 상기 반전된 셋 업 신호를 이용하여 상기 워드 라인 또는 상기 비트 라인이 인에이블되도록 제어하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리를 위한 결함 복구 제어 방법.
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