KR100535021B1

KR100535021B1 - 리페어 장치

Info

Publication number: KR100535021B1
Application number: KR1019980043812A
Authority: KR
Inventors: 김태윤
Original assignee: 주식회사 하이닉스반도체
Priority date: 1998-10-20
Filing date: 1998-10-20
Publication date: 2006-02-28
Also published as: KR20000026318A

Abstract

본 발명은 반도체 소자의 리페어 장치에 관한 것으로, 특히 메모리 셀 어레이의 불량발생시 인에이블상태가 되는 제1 제어신호에 따라 컬럼 및 로오 어드레스의 레벨을 결정하는 어드레스 레벨 제어수단과; 상기 제1 제어신호가 인에이블시 인가되는 제1 전압과, 정상동작의 대기모드시 인에이블되는 제2 제어신호에 의해 인가되는 제2 전압을 상기 어드레스 레벨 제어수단으로부터 출력되는 어드레스신호에 의해 선택적으로 전달하여 안티-퓨즈의 프로그램 여부를 제어하는 안티-퓨즈 프로그래밍 수단과; 상기 안티-퓨즈의 프로그램 여부에 따라 서로다른 전위로 출력되는 어드레스신호를 입력받아 그 전위레벨을 비교하여 리던던시 셀로의 대체 여부를 결정하는 비교수단을 구비하므로써, 웨이퍼상에서 뿐만 아니라 패키지 레벨에서도 리페어가 가능하며 고속의 안정된 리페어 동작을 수행하도록 한 리페어 장치에 관한 것이다.

Description

리페어 장치

본 발명은 반도체 소자에서 불량이 발생한 셀을 리던던시 셀로 대체하기 위해 사용하는 리페어 장치에 관한 것으로, 보다 상세하게는 안티-퓨즈 프로그래밍 방법을 이용하여 웨이퍼상에서 뿐만 아니라 패키지 레벨에서도 리페어가 가능하며 고속의 안정된 리페어 동작을 수행하는 리페어 장치에 관한 것이다.

도 1 은 종래의 리페어 장치를 나타낸 회로도로, 프리차지동작 제어신호(pcg)가 게이트단으로 인가되며 전원전압(Vcc) 인가단과 노드(N1) 사이에 연결된 P채널 모스 트랜지스터(MP1)와; 상기 노드(N1)에 병렬로 접속된 다수개의 레이저 커팅식 퓨즈(F1∼Fn)와; 상기 레이저 커팅식 퓨즈(F1∼Fn)와 접지 사이에 각각 병렬로 벗속되며, 어드레스신호(axij_1∼axij_n)가 각각의 게이트단으로 인가되는 다수개의 N채널 모스 트랜지스터(MN1∼MNn)와; 상기 최 후단의 퓨즈(Fn)가 연결된 상기 노드(N1)의 후단에 연결되어 상기 노드(N1)의 전위를 반전시키는 인버터(I1)와; 상기 인버터(I1)의 출력단 신호(nrdb)가 게이트단으로 피드백되어 인가되며, 전원전압(Vcc) 인가단과 상기 노드(N1) 사이에 연결된 P채널 모스 트랜지스터(MP2)를 구비한다.

상기 구성을 갖는 종래의 리페어 장치는, 프리차지시 상기 프리차지동작 제어신호(pcg)가 로우로 인가되어 노드(N1)의 전위를 전원전압(Vcc)으로 충전시킨 후, 칩의 동작을 위한 어드레스신호(axij_1∼axij_n)의 해당 어드레스가 입력되기 전에 상기 프리차지동작 제어신호(pcg)는 하이로 천이된다.

여기서, 상기 어드레스신호(axij_1∼axij_n)는 동작대기시 로우레벨을 유지하다가, 동작시 선택되는 어드레스만 하이로 인에이블된다.

그리고, 하이로 인에이블된 어드레스신호가 게이트단으로 인가되는 해당 N채널 모스 트랜지스터가 턴-온되어, 퓨즈를 거쳐 접지단으로 디스차지된다. 그래서, 상기 노드(N1)의 전위는 로우레벨이 되고, 인버터(I1)를 거쳐 하이로 천이된 신호(nrdb)가 출력되어, 노말(normal) 셀이 동작하도록 제어한다.

그런데, 칩에 불량 비트(fail bit)가 발생하여 해당되는 불량 셀을 리던던시 셀(redundancy cell)로 대체하고자 할 때에는 출력이 강한 레이저 빔을 사용하여 해당 어드레스에 관계되는 퓨즈를 블로윙(blowing)하게 된다. 그래서, 해당 어드레스의 인에이블시 상기 N채널 모스 트랜지스터(MN1∼MNn) 중 해당 트랜지스터들은 턴-온된 상태이지만, 이미 퓨즈가 끊어져 있는 상황이기 때문에 상기 노드(N1)는 하이의 전위를 접지로 디스차지시키지 못하고 계속 하이전위를 유지하게 된다.

상기 하이전위를 유지하는 노드(N1)의 전위는 후단에 연결된 인버터(I1)를 거쳐 최종 출력신호(nrdb)로 로우전위의 신호를 출력하게 되며, 이로 인해 불량발생을 감지한 메모리소자는 상기 불량발생 셀 대신 리던던시 셀로 대체하여 동작하게 된다.

그런데, 상기한 바와 같이 레이저 커팅식 퓨즈들의 블로윙 여부로 인해 리던던시 셀로의 대체여부를 결정짓는 종래의 리페어 장치는, 상기 퓨즈(F1∼Fn)의 재질이 고유 저항성분을 갖는 금속이나 폴리실리콘으로 이루어지고, 또한 상기 퓨즈(F1∼Fn)를 덮고 있는 재질이 산화실리콘막(SiO₂) 이나 질화 실리콘막(Si₃N₄)이기 때문에, 고속의 리페어 동작을 수행하는데 어려움이 있는 문제점이 있다.

또한, 퓨즈 블로윙(blowing)을 위해 사용되는 레이저장비의 레이저간섭 등을 고려하여 상기 퓨즈들간의 일정거리를 요구하게 되며, 각 퓨즈의 폭과 길이 등이 일정한 크기 이상을 가져야 하기 때문에, 고집적 기술상황하에서도 상기 퓨즈의 설계 규칙만큼은 소정의 한계가 정해지며 이로인해 칩 사이즈에 지대한 영향을 미치게 되는 문제점이 있다.

특히, 리페어 수율을 높이기 위해 리페어용 퓨즈박스를 다수개 확보해야 하는 로오 및 컬럼 리페어 시스템에서 많은 면적을 차지하게 되는 문제가 있다.

뿐만 아니라, 레이저장비로 퓨즈를 블로윙하기 때문에, 웨이퍼 수준의 리페어만이 가능하고, 상기 레이저장비 또한 고가의 제품이기 때문에 비용측면에서도 불리한 단점이 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 상기 레이저 커팅식 퓨즈대신 안티-퓨즈 프로그래밍 방법을 사용하여 간단한 회로로 구현하므로써 칩의 사이즈를 감소시키고, 패키지 레벨에서도 고속의 안정된 리페어 동작을 수행하는 리페어 장치를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 리페어 장치는 메모리 셀 어레이의 불량발생시 인에이블상태가 되는 제1 제어신호에 따라 컬럼 및 로오 어드레스의 레벨을 결정하는 어드레스 레벨 제어수단과;

상기 제1 제어신호가 인에이블시 인가되는 제1 전압과, 정상동작의 대기모드시 인에이블되는 제2 제어신호에 의해 인가되는 제2 전압을 상기 어드레스 레벨 제어수단으로부터 출력되는 어드레스신호에 의해 선택적으로 전달하여 안티-퓨즈의 프로그램 여부를 제어하는 안티-퓨즈 프로그래밍 수단과;

상기 안티-퓨즈의 프로그램 여부에 따라 서로다른 전위로 출력되는 어드레스신호를 입력받아 그 전위레벨을 비교하여 리던던시 셀로의 대체 여부를 결정하는 비교수단을 구비하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2 는 본 발명에 따른 리페어 장치를 나타낸 블럭 구성도로, 메모리 셀 어레이의 불량(fail) 발생시 인에이블상태가 되는 제어신호(PB)에 따라 컬럼 및 로오 어드레스의 레벨을 결정하는 어드레스 레벨 제어수단(100)과; 상기 제어신호(PB)가 인에이블시 인가되는 제1 전압(PVcc)과, 정상동작의 대기모드시 인에이블되는 또 다른 제어신호(PA)에 의해 인가되는 제2 전압(Vcc)을 상기 어드레스 레벨 제어수단(100)으로부터 출력되는 어드레스신호(axij_1∼axij_n)에 의해 선택적으로 전달하여 안티-퓨즈(anti-fuse)의 프로그램 여부를 제어하는 안티-퓨즈 프로그래밍 수단(200)과; 상기 안티-퓨즈의 프로그램 여부에 따라 서로 다른 전위로 출력되는 어드레스신호(faxij_1∼faxij_n)를 입력받아 그 전위레벨을 비교하여 리던던시 셀로의 대체 여부를 결정하는 신호(nrdb)를 출력하는 비교수단(300)을 구비한다.

도 3 내지 도 6 은 상기 도 2 에 도시된 어드레스 레벨 제어수단(100)과, 안티-퓨즈 프로그래밍수단(200) 및 비교수단(300)의 상세 회로도를 나타낸 것으로, 이들 도면을 참조하며 본 발명의 세부구성 및 동작을 살펴보기로 한다.

우선, 도 3 은 상기 도 2 에 도시된 어드레스 레벨 제어수단(100)의 제1 실시예를 나타낸 상세 회로도로, 컬럼 및 로오 어드레스신호(Gaxij_1∼Gaxij-n)를 각각 입력받아 선택적인 스위칭동작에 의해 상기 어드레스신호(Gaxij_1∼Gaxij-n)를 노드(N1, N2)로 각각 전달하는 제1 및 제2 스위칭부(S1, S2)와; 상기 제1 및 제2 스위칭부(S1, S2)의 출력단(N1, N2)에 연결되어 전달된 어드레스신호(Gaxij_1∼Gaxij-n)의 레벨을 각각 제어하는 제1 및 제2 제어부(110, 120)와; 상기 제1 및 제2 제어부(110, 120)에 연결되어 선택적인 스위칭동작에 의해 상기 레벨 제어된 어드레스신호를 안티-퓨즈 프로그래밍수단(200)으로 전달하는 제3 및 제4 스위칭부(S3, S4)로 구성된다.

동 도면의 경우, 상기 제1 내지 제4 스위칭부(S1∼S4)는 전달게이트(transfer gate)로 이루어지며, 제1 및 제3 스위칭부(S1, S3)는 상기 제어신호(PB)가 인에이블상태(동 도면의 경우, 로우레벨이 됨)로 인가되면 턴-온되어 스위칭동작하고, 제2 및 제4 스위칭부(S2, S4)는 상기 제어신호(PB)가 디스에이블상태(하이레벨)로 인가되면 턴-온되어 스위칭동작한다.

그리고, 상기 제1 제어부(110)는 상기 제1 스위칭부(S1)의 출력단(N1) 전위를 반전시켜 전달하는 인버터(I1)와; 상기 제1 스위칭부(S1)의 출력단(N1) 및 상기 인버터(I1)의 출력단에 각각의 소오스단이 접속되며, 각각의 게이트단은 전원전압(Vcc) 인가단에 접속된 NMOS 트랜지스터(MN1, MN2)와; 상기 전원전압(Vcc)보다 소정의 전위만큼 높은 고전압(PVcc: 이 전압은 상기 안티-퓨즈들의 프로그래밍이 가능한 정도의 고전압임) 인가단과 상기 NMOS 트랜지스터(MN1, MN2)의 드레인단 사이에 각각 접속되며, 상기 NMOS 트랜지스터(MN2, MN1)의 드레인단이 연결된 노드(N4, N3)가 각각의 게이트단에 크로스-커플구조로 접속된 PMOS 트랜지스터(MP1, MP2)와; 상기 노드(N4)에 연결되며 상기 고전압(PVcc) 인가단과 접지단 사이에 접속된 인버터(I2)로 구성된다.

또한, 상기 제2 제어부(120)는 직렬연결된 짝수개(동 도면의 경우, 간단히 2개로 도시함)의 인버터(I3, I4)로 구성된다.

상기 구성으로 이루어지는 어드레스 레벨 제어수단(100)은 평상시 하이레벨로 인가되는 상기 제어신호(PB)에 의해, 상기 제1 및 제3 스위칭부(S1, S3)는 턴-오프되고, 제2 및 제4 스위칭부(S2, S4)는 턴-온되기 때문에, 상기 턴-온된 제2 스위칭부(S2)에서 제2 제어부(120)를 거쳐 제4 스위칭부(S4)로 통하는 경로를 거쳐 출력되는 어드레스신호(axij_1∼axij_n)의 레벨을 하이레벨(Vcc)에서 로우레벨(Vss)로 제어하게 된다.

반대의 경우로, 메모리 셀에 불량(fail)이 발생하여 안티-퓨즈를 프로그래밍해야 할 경우에는, 로우레벨로 인가되는 상기 제어신호(PB)에 의해, 상기 제1 및 제3 스위칭부(S1, S3)가 턴-온되고, 제2 및 제4 스위칭부(S2, S4)가 턴-오프된다. 그래서, 상기 턴-온된 제1 스위칭부(S1)에서 제1 제어부(110)를 거쳐 제3 스위칭부(S3)로 통하는 경로를 거쳐 출력되는 어드레스신호(axij_1∼axij_n)의 레벨을 하이레벨(PVcc)에서 로우레벨(Vss)로 제어하게 된다.

상기 동작에 의해 정상동작시와 퓨즈 프로그램동작시 전달되는 어드레스신호의 레벨이 다르게 제어된다.

그리고, 동 도면의 경우 최초에 입력되는 컬럼 및 로오 어드레스신호(Gaxij_1∼Gaxij_n)를 동작 대기시에는 모두 하이(Vcc)레벨로 인가해주며, 동작시에는 해당 어드레스를 로우(Vss)레벨로 인가해준다.

도 4 는 도 2 에 도시된 어드레스 레벨 제어수단의 제2 실시예를 나타낸 상세 회로도로, 도 3 에 도시된 어드레스 레벨 제어수단과 반대로 최초에 입력되는 컬럼 및 로오 어드레스신호(Gaxij_1∼Gaxij_n)를 동작 대기시에는 모두 로우(Vss)레벨로 인가해주고, 동작시에는 해당 어드레스를 하이(Vcc)레벨로 인가해 주는 경우의 회로도를 나타낸다.

그래서, 어드레스신호(Gaxij_1∼Gaxij_n)가 인가되는 제1 및 제2 스위칭부(S1, S2)의 전단에 인버터(I5)를 추가로 하여 구성할 뿐 기본구성 및 동작은 상기 도 3에 도시된 어드레스 레벨 제어수단과 동일하므로, 자세한 설명은 생략하기로 한다.

도 5 는 도 2 에 도시된 안티-퓨즈 프로그래밍수단의 상세 회로도를 나타낸 것으로, 상기 전원전압(Vcc)보다 일정전위가 높은 고전압(PVcc)을 프리차지 노드(N2)로 공급하는 제1 전원 공급부(210)와; 전원전압(Vcc)을 상기 프리차지 노드(N2)로 전달하는 제2 전원 공급부(220)와; 상기 제2 전원 공급부(220)와 상기 프리차지 노드(N2) 사이에 접속되며, 불량 발생시 인에이블상태로 인가되는 제어신호(PB)에 따라 턴-온동작이 제어되어 상기 고전압(PVcc)과 전원전압(Vcc)과의 단락을 방지하는 단락 방지부(230)와; 상기 어드레스 레벨 제어수단(100)을 거쳐 출력된 어드레스신호(axij_1∼axij_n)의 전위레벨에 따라 상기 프리차지 노드(N2)의 전위를 전달하는 제1 스위칭부(240)와; 상기 제1 스위칭부(240)에 연결된 안티-퓨즈(AF1∼AFn)와; 상기 안티-퓨즈(AF1∼AFn)와 접지 사이에 연결되어, 칩의 동작시나 퓨즈 프로그래밍시 하이로 인가되는 제어신호(PC)에 따라 선택적으로 접지단에 스위칭되는 제2 스위칭부(250)를 구비한다.

상기 제1 전원 공급부(210)는 상기 제어신호(PB)가 게이트단으로 인가되고, 그리고 상기 제2 전원 공급부(220)는 대기모드시 로우레벨을 유지하다가 동작모드가 되면 하이로 천이되는 제어신호(PA)가 게이트단으로 인가되며, 상기 단락 방지부(230)는 상기 제어신호(PB)의 반전신호(/PB)가 게이트단으로 인가되는 각각의 PMOS 트랜지스터(MP1, MP2, MP3)로 구성된다.

그리고, 상기 제1 스위칭부(240)는 상호 병렬연결된 다수개의 PMOS 트랜지스터(MP4∼MPn+3)로 구성되며, 상기 제2 스위칭부(250)는 상호 병렬연결된 다수개의 NMOS 트랜지스터(MN1∼MNn)로 구성된다.

이하, 상기 구성을 갖는 안티-퓨즈 프로그래밍수단(200)의 동작을 살펴보기로 한다.

우선, 정상동작시에는 상기 제어신호(PA)가 로우레벨로 인가되기 때문에, PMOS 트랜지스터(MP2)를 턴-온시키게 된다. 그래서, 상기 프리차지 노드(N2)를 전원전압(Vcc) 수준으로 프리차지 한 후, 동작을 위한 해당 어드레스신호가 인가되면, 상기 제어신호(PA)는 하이로 천이된다. 이때, 또 다른 제어신호(PB)는 하이레벨이기 때문에, 상기 제1 전원 공급부(210)를 구성하는 PMOS 트랜지스터(MP1)는 턴-오프되고, 상기 단락 방지부(230)를 구성하는 PMOS 트랜지스터(MP3)는 상기 제어신호(PB)의 반전신호가 게이트단으로 인가되기 때문에 턴-온된다.

그 후, 어드레스신호(axij_1∼axij_n)들 중 정상동작을 위한 해당 어드레스신호가 상기 어드레스 레벨 제어수단(100)을 거쳐 로우레벨로 인에이블상태가 되고, 해당되지 않는 어드레스신호는 계속 하이레벨을 유지하게 되어, 상기 제1 스위칭부(240)에서 해당 어드레스가 게이트단으로 인가되는 PMOS 트랜지스터만이 턴-온된다.

그리고, 아직 프로그래밍되지 않은 안티-퓨즈에 의해, 상기 턴-온된 PMOS 트랜지스터를 거쳐 하이레벨의 해당 어드레스신호(faxij_1∼faxij_n)를 출력하게 된다. 이때, 칩의 동작시나 퓨즈 프로그래밍시 하이로 인가되는 제어신호(PC)에 의해 상기 제2 스위칭부(250)를 구성하는 다수개의 NMOS 트랜지스터(MN1∼MNn)는 모두 턴-온되어 접지단에 연결된 상태이지만, 상기한 바와 같이 안티-퓨즈(AF1∼AFn)가 프로그램되어있지 않은 관계로 해당 어드레스신호(axij_1∼axij_n)의 하이레벨이 접지단으로 흐르지 않고 그대로 출력 어드레스신호(faxij_1∼faxij_n)로 출력되어진다.

그런데, 메모리 셀 어레이에 불량이 발생하여 리던던시 셀로 대체해야 할 경우에는, 우선 상기 어드레스 레벨 제어수단(100)에 불량이 발생된 해당 어드레스신호를 입력시키고 제어신호(PB)를 로우레벨로 인가해주게 된다. 그래서, 해당 어드레스신호를 접지전위의 로우레벨로 입력해주고, 해당되지 않는 어드레스신호를 전원전위의 하이레벨 신호로 인가해주게 되는데 상기 어드레스 레벨 제어수단(100)을 거쳐 출력되는 어드레신호의 레벨은 해당 어드레스신호로는 동일하게 접지전위의 로우레벨이 출력되지만, 해당되지 않는 어드레스신호로는 전원전위보다 일정전위 높은 고전압(PVcc)이 출력된다. 여기서, 상기 고전압(PVcc)의 전위수준은 상기 안티-퓨즈(AF1∼AFn)를 프로그래밍하기에 충분한 수준의 전압이어야 한다.

그리고, 로우레벨로 인가되는 상기 제어신호(PB)에 의해 PMOS 트랜지스터(MP1)가 턴-온되어 상기 프리차지 노드(N2)로 고전압(PVcc)이 공급된다. 이때, 단락 방지부(230)의 PMOS 트랜지스터(MP3)가 턴-오프되기 때문에, 전원전압(Vcc)과 상기 고전압(PVcc)와의 단락을 막을 수 있게 된다.

또한, 프로그래밍시 하이레벨로 인가되는 제어신호(PC)에 의해, 상기 제2 스위칭부(250)를 구성하는 NMOS 트랜지스터(MN1∼MNn)는 모두 턴-온되어 있기 때문에, 상기 고전압(PVcc)으로 프리차지되어있는 노드(N2)와는 상기 고전압(PVcc) 만큼의 전위차가 발생하여 해당 안티-퓨즈가 프로그래밍된다.

이로 인해, 상기 제1 스위칭부(240)내의 PMOS 트랜지스터(MP4∼MPn+3) 중해당되지 않는 어드레스신호가 고전압(PVcc)수준으로 인가되는 PMOS 트랜지스터는 완전히 턴-오프되어 출력 어드레스신호(faxij_1∼faxij_n)로 로우레벨 신호를 출력하게 되고, 접지전위(Vss)의 로우레벨로 인가되는 해당 어드레스신호에 대해서는 턴-온된 PMOS 트랜지스터가 상기 프리차지 노드(N2)에 프치차지된 고전압(PVcc)를 전달해주게 되지만, 프로그래밍되어 있는 해당 안티-퓨즈에 의해 접지단으로 상기 고전압(PVcc)를 디스차지하게 된다. 그래서, 출력 어드레스신호(faxij_1∼faxij_n)로는 마찬가지로 로우레벨의 신호를 출력하게 된다.

즉, 본 발명은 메모리 셀 어레이에 불량이 발생하여 리던던시 셀로 대체해야할 필요가 있을 때에는, 상기 안티-퓨즈 프로그래밍수단(200)에 의해 출력 어드레신호(faxij_1∼faxij_n)를 모두 로우레벨로 출력하게 된다.

도 6 은 도 2 에 도시된 비교수단의 상세 회로도를 나타낸 것으로, 프리차지 신호(pcg)에 따라 전원전압(Vcc)을 프리차지 노드(N3)로 공급하는 프리차지부(310)와; 상기 프리차지 노드(N3)와 접지단 사이에 접속되며, 상기 안티-퓨즈 프로그래밍수단(200)으로부터 출력된 어드레스신호(faxij_1∼faxij_n)에 의해 접지단에 스위칭되는 스위칭부(320)와; 상기 스위칭부(320)의 출력신호를 버퍼링하여 리던던시 셀로의 대체 여부를 결정하는 신호(nrdb)를 출력하는 출력 구동부(330)를 구비한다.

상기 프리차지부(310)는 상기 프리차지 신호(pcg)가 게이트단으로 인가되는 PMOS 트랜지스터(MP1)로 구성된다.

그리고, 상기 스위칭부(320)는 상기 안티-퓨즈 프로그래밍수단(200)으로부터 출력되는 어드레스신호(faxij_1∼faxij_n)가 각각의 게이트단으로 인가되며, 상호 병렬연결된 다수개의 NMOS 트랜지스터(MN1∼MNn)로 구성된다.

또한, 출력 구동부(330)는 상기 프리차지 노드(N3)의 후단부에 연결되어, 출력단으로 리던던시 셀로의 대체여부를 결정짓는 신호(nrdb)를 출력하는 인버터(I1)와, 상기 인버터(I1)의 출력신호가 게이트단으로 피드백되어 인가되며 전원전압(Vcc)인가단과 상기 프리차지 노드(N3) 사이에 연결된 PMOS 트랜지스터(MP2)로 구성된다.

상기 구성을 갖는 비교수단(300)의 동작은 다음과 같다.

우선, 동작전 프리차지 신호(pcg)에 의해 전원전압(Vcc)으로 프리차지되어 있던 프리차지 노드(N3)의 전위가, 하이레벨을 갖고 인가되는 해당 어드레스신호(faxij_1∼faxij_n)에 의해 상기 스위칭부(320) 내의 NMOS 트랜지스터를 선택적으로 턴-온시키므로써 접지전위로 디스차지된다.

따라서, 출력 구동부(330)를 구성하는 인버터(I1)를 거쳐 하이레벨의 출력신호(nrdb)를 발생시켜, 정상동작 즉, 정상 로오 및 컬럼들의 동작을 수행하게 된다.

그런데, 메모리 셀 어레이내의 불량 발생으로 인하여 상기 안티-퓨즈 프로그래밍수단(200)으로부터 출력되는 어드레스신호(faxij_1∼faxij_n)의 전위레벨이 모두 로우레벨이 되면, 상기 비교수단(300) 내의 스위칭부(320)를 구성하는 NMOS 트랜지스터(MN1, MNn)는 모두 턴-오프되어 상기 프리차지 노드(N3)의 전위는 여전히 하이레벨을 유지하게 된다. 상기 하이레벨을 갖는 프리차지 노드(N3)의 전위는 출력 구동부(330) 내의 인버터(I1)를 거쳐 출력신호(nrdb)로 로우레벨의 신호를 출력하게 된다. 그래서, 불량발생한 셀을 리던던시 셀로 대체하여, 그 리던던시 셀의 동작을 수행하게 된다.

이상에서 설명한 바와같이 본 발명에 따른 리페어 장치에 의하면, 불량 셀을 리페어하기 위해 간단한 구조의 안티-퓨즈를 사용하므로써, 회로 구성이 간단해져 칩 면적을 감소시킬 수 있는 매우 뛰어난 효과가 있다.

그리고, 별도의 레이저 장비를 사용하지 않고도 리페어가 가능해져, 웨이퍼상에서뿐만 아니라, 패키지 레벨에서도 리페어가 가능하며, 고속의 안정된 리페어 동작을 수행할 수 있는 효과가 있다

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

도 1 은 종래의 리페어 장치를 나타낸 회로도

도 2 는 본 발명에 따른 리페어 장치를 나타낸 블럭 구성도

도 3 은 도 2 에 도시된 어드레스 레벨 제어수단의 제1 실시예를 나타낸 상세 회로도

도 4 는 도 2 에 도시된 어드레스 레벨 제어수단의 제2 실시예를 나타낸 상세 회로도

도 5 는 도 2 에 도시된 안티-퓨즈 프로그래밍수단의 상세 회로도

도 6 은 도 2 에 도시된 비교수단의 상세 회로도

<도면의 주요부분에 대한 부호의 설명>

100: 어드레스 레벨 제어수단 200: 안티-퓨즈 프로그래밍수단

300: 비교수단

Claims

메모리 셀 어레이의 불량발생시 인에이블상태가 되는 제1 제어신호에 따라 컬럼 및 로오 어드레스의 레벨을 결정하는 어드레스 레벨 제어수단과;

상기 제1 제어신호가 인에이블시 인가되는 제1 전압과, 정상동작의 대기모드시 인에이블되는 제2 제어신호에 의해 인가되는 제2 전압을 상기 어드레스 레벨 제어수단으로부터 출력되는 어드레스신호에 의해 선택적으로 공급받아 안티-퓨즈의 프로그램 여부를 제어하는 안티-퓨즈 프로그래밍 수단과;

상기 안티-퓨즈의 프로그램 여부에 따라 서로다른 전위로 출력되는 어드레스신호를 입력받아 그 전위레벨을 비교하여 리던던시 셀로의 대체 여부를 결정하는 비교수단을 구비하는 것을 특징으로 하는 리페어 장치.
제 1 항에 있어서,

상기 제2 전압은 전원전압이고, 상기 제1 전압은 상기 제2 전압보다 고전압인 것을 특징으로 하는 리페어 장치.
제 1 항에 있어서,

상기 어드레스 레벨 제어수단은,

상기 컬럼 및 로오 어드레스신호를 각각 입력받아 선택적인 스위칭동작에 의해 상기 어드레스신호를 전달하는 제1 및 제2 스위칭부와;

상기 제1 및 제2 스위칭부의 출력단에 연결되어, 전달된 어드레스신호의 레벨을 각각 제어하는 제1 및 제2 제어부와;

상기 제1 및 제2 제어부에 연결되어 선택적인 스위칭동작에 의해 상기 레벨 제어된 어드레스신호를 전달하는 제3 및 제4 스위칭부로 구성되는 것을 특징으로 하는 리페어 장치.
제 3 항에 있어서,

상기 제1 내지 제4 스위칭부는 전달게이트로 이루어지되;

제1 및 제3 스위칭부는 상기 제1 제어신호가 인에이블상태로 인가되면 턴-온되어 스위칭동작하고, 제2 및 제4 스위칭부는 상기 제1 제어신호가 디스에이블상태로 인가되면 턴-온되어 스위칭동작하는 것을 특징으로 하는 리페어 장치.
제 3 항에 있어서,

상기 제1 제어부는 상기 제1 스위칭부의 출력단 전위를 반전시켜 전달하는 제1 인버터와; 상기 제1 스위칭부의 출력단 및 상기 제1 인버터의 출력단에 각각의 소오스단이 접속되며, 각각의 게이트단은 전원전압 인가단에 접속된 제1 및 제2 NMOS 트랜지스터와; 상기 전원전압보다 소정의 전위만큼 높은 고전압 인가단과 상기 제1 및 제2 NMOS 트랜지스터의 드레인단 사이에 각각 접속되며, 상기 제2 및 제1 NMOS 트랜지스터의 드레인단이 각각의 게이트단에 크로스 커플구조로 접속된 제1 및 제2 PMOS 트랜지스터와; 상기 제2 NMOS 트랜지스터의 드레인단에 연결된 인버터로 구성되는 것을 특징으로 하는 리페어 장치.
제 3 항에 있어서,

상기 제2 제어부는 직렬연결된 짝수개의 인버터로 구성되는 것을 특징으로 하는 리페어 장치.
제 1 항에 있어서,

상기 안티-퓨즈 프로그래밍수단은 상기 제1 전압을 프리차지 노드로 공급하는 제1 전원 공급부와;

상기 제2 전압을 상기 프리차지 노드로 전달하는 제2 전원 공급부와;

상기 제2 전원 공급부와 상기 프리차지 노드 사이에 접속되며, 상기 제1 제어신호에 따라 턴-온동작이 제어되어 상기 제1 전압과 상기 제2 전압과의 단락을 방지하는 단락 방지부와;

상기 어드레스 레벨 제어수단을 거쳐 출력된 어드레스신호의 전위레벨에 따라 상기 프리차지 노드의 전위를 전달하는 제1 스위칭부와;

상기 제1 스위칭부에 연결된 안티-퓨즈와;

상기 안티퓨즈와 접지 사이에 연결되어 제3 제어신호에 따라 선택적으로 접지단에 스위칭되는 제2 스위칭부를 구비하는 것을 특징으로 하는 리페어 장치.
제 7 항에 있어서,

상기 제1 및 제2 전원 공급부는 상기 제1 제어신호와 제2 제어신호가 각각의 게이트단으로 인가되는 PMOS 트랜지스터로 구성되며, 상기 단락 방지부는 상기 제1 제어신호의 반전신호가 게이트단으로 인가되는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 리페어 장치.
제 7 항에 있어서,

상기 제1 스위칭부는 상호 병렬연결된 다수개의 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 리페어 장치.
제 7 항에 있어서,

상기 제2 스위칭부는 상호 병렬연결된 다수개의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 리페어 장치.
제 1 항에 있어서,

상기 비교수단은 프리차지 신호에 따라 전원전압을 프리차지 노드로 공급하는 프리차지부와;

상기 프리차지부 노드와 접지단 사이에 접속되며, 상기 안티-퓨즈 프로그래밍수단으로부터 출력된 어드레스신호에 의해 접지단에 스위칭되는 스위칭부와;

상기 스위칭부의 출력신호를 버퍼링하여 리던던시 셀로의 대체 여부를 결정하는 신호를 출력하는 출력 구동부를 구비하는 것을 특징으로 하는 리페어 장치.
제 11 항에 있어서,

상기 프리차지부는 상기 프리차지 신호가 게이트단으로 인가되며, 소오스단이 전원전압 인가단에 연결된 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 리페어 장치.
제 11 항에 있어서,

상기 스위칭부는 상기 안티-퓨즈 프로그래밍수단으로부터 출력되는 어드레스신호가 각각의 게이트단으로 인가되며, 상호 병렬연결된 다수개의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 리페어 장치.
제 11 항에 있어서,

상기 출력 구동부는 상기 프리차지 노드의 후단부에 연결되어 인버터와,

상기 인버터의 출력신호가 게이트단으로 피드백되어 인가되며, 전원전압 인가단과 상기 프리차지 노드 사이에 연결된 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 리페어 장치.