JPH06295593A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06295593A JPH06295593A JP5107301A JP10730193A JPH06295593A JP H06295593 A JPH06295593 A JP H06295593A JP 5107301 A JP5107301 A JP 5107301A JP 10730193 A JP10730193 A JP 10730193A JP H06295593 A JPH06295593 A JP H06295593A
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- Japan
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- cell array
- normal memory
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Abstract
(57)【要約】
【目的】 テスト時にその場で不良メモリセルアレーを
救済可能とする。 【構成】 通常は動作電圧が供給される電源端子と接地
との間にアンチフューズ１７、２４とスイッチ手段１
６、２３とを設け、各スイッチ手段を導通することで各
フューズの両端に電圧を印加する。そして、各スイッチ
手段の制御端子にはアドレス選択手段５からの信号を入
力する。また、電源端子は、救済処理時に高電圧が供給
される。正規メモリセルアレー１に不良があった場合に
は、アドレス指定されたスイッチ手段がオン状態とな
り、アンチフューズの両端に高電圧が印加され、アンチ
フューズを導通させる。よって、アドレス指定に関係な
く正規メモリセルアレーは不活性化され、代わって冗長
メモリセルアレー２が活性化する。 【効果】 アンチフューズが不良アドレス情報により導
通することから、特別な装置を用いたりする必要がない
ことから、作動効率が向上する。
救済可能とする。 【構成】 通常は動作電圧が供給される電源端子と接地
との間にアンチフューズ１７、２４とスイッチ手段１
６、２３とを設け、各スイッチ手段を導通することで各
フューズの両端に電圧を印加する。そして、各スイッチ
手段の制御端子にはアドレス選択手段５からの信号を入
力する。また、電源端子は、救済処理時に高電圧が供給
される。正規メモリセルアレー１に不良があった場合に
は、アドレス指定されたスイッチ手段がオン状態とな
り、アンチフューズの両端に高電圧が印加され、アンチ
フューズを導通させる。よって、アドレス指定に関係な
く正規メモリセルアレーは不活性化され、代わって冗長
メモリセルアレー２が活性化する。 【効果】 アンチフューズが不良アドレス情報により導
通することから、特別な装置を用いたりする必要がない
ことから、作動効率が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、メモリセルアレーの欠陥を修復できるように
予備のメモリセルアレーを有する半導体記憶装置に関す
る。
し、特に、メモリセルアレーの欠陥を修復できるように
予備のメモリセルアレーを有する半導体記憶装置に関す
る。
【０００２】
【従来の技術】例えば、半導体記憶装置では、製造プロ
セスの過程で結晶欠陥が生じることがあり、結晶欠陥に
よる不良ビットを救済のために正規メモリセルアレーの
他に冗長メモリセルアレーを用意することが一般的に行
われている。
セスの過程で結晶欠陥が生じることがあり、結晶欠陥に
よる不良ビットを救済のために正規メモリセルアレーの
他に冗長メモリセルアレーを用意することが一般的に行
われている。
【０００３】図３に、通常の半導体記憶装置で使用され
る不良ビット救済のための回路システムを概略的に示
す。この図に示される１及び２は複数のメモリセルから
構成されたメモリセルアレーであって、この場合、１は
正規メモリセルアレー、２は冗長メモリセルアレーであ
る。これらのメモリセルアレーは、各入力ライン１０及
び１９がロー（Ｌ）レベル、即ち接地電位レベルの時に
活性化されるものであり、活性化されたメモリセルアレ
ーにデータライン８の信号状態が書き込み／読み出され
る。そして、トランジスタ１２及び２１によって、各メ
モリセルアレー１、２がプリチャージされている。アド
レス情報を発生させるアドレス選択手段５からのアドレ
ス選択信号がトランジスタ３１に入力されると共に、ト
ランジスタ３２へも入力される。そして、トランジスタ
１２と３１との間にはレーザーフューズ３４が接続され
ている。同様にトランジスタ２１と３２との間にもレー
ザーフューズ３５が接続されている。
る不良ビット救済のための回路システムを概略的に示
す。この図に示される１及び２は複数のメモリセルから
構成されたメモリセルアレーであって、この場合、１は
正規メモリセルアレー、２は冗長メモリセルアレーであ
る。これらのメモリセルアレーは、各入力ライン１０及
び１９がロー（Ｌ）レベル、即ち接地電位レベルの時に
活性化されるものであり、活性化されたメモリセルアレ
ーにデータライン８の信号状態が書き込み／読み出され
る。そして、トランジスタ１２及び２１によって、各メ
モリセルアレー１、２がプリチャージされている。アド
レス情報を発生させるアドレス選択手段５からのアドレ
ス選択信号がトランジスタ３１に入力されると共に、ト
ランジスタ３２へも入力される。そして、トランジスタ
１２と３１との間にはレーザーフューズ３４が接続され
ている。同様にトランジスタ２１と３２との間にもレー
ザーフューズ３５が接続されている。
【０００４】上記のように構成された半導体記憶装置は
出荷前に不良メモリセルが存在するか否かをテストす
る。このテストには種々な方法が用いられるが、一般的
には、正規メモリれるアレー１に対して所定のテストデ
ータの書き込み／読み出しを行い、書き込まれたテスト
データが正確に読み出されたか否かをメモリテスタ等を
用いてテストする。このテストにより、正規メモリセル
アレー１内に不良ビットが検出された場合には、その不
良が検出されたアドレス情報に基づいて、レザーリペア
装置なるものを用いて、レーザーフューズ３５をレーザ
ーカットし、レーザーーフューズ３８をレーザーカット
する。したがって、正規メモリセルアレー１がアドレス
指定されてトランジスタ３１がオン状態となっても、フ
ューズ３４が断線していることから、入力ライン１０は
Ｈレベルを維持し続け、よって正規メモリセルアレー１
は活性化することができない。また、フューズ３７も断
線していることから、正規メモリセルアレー１がアドレ
ス指定された場合には入力ライン１９はローレベルとな
って、冗長メモリセルアレー２が活性化され、冗長メモ
リセルアレー１を正規メモリセルアレー２の代用として
救済している。
出荷前に不良メモリセルが存在するか否かをテストす
る。このテストには種々な方法が用いられるが、一般的
には、正規メモリれるアレー１に対して所定のテストデ
ータの書き込み／読み出しを行い、書き込まれたテスト
データが正確に読み出されたか否かをメモリテスタ等を
用いてテストする。このテストにより、正規メモリセル
アレー１内に不良ビットが検出された場合には、その不
良が検出されたアドレス情報に基づいて、レザーリペア
装置なるものを用いて、レーザーフューズ３５をレーザ
ーカットし、レーザーーフューズ３８をレーザーカット
する。したがって、正規メモリセルアレー１がアドレス
指定されてトランジスタ３１がオン状態となっても、フ
ューズ３４が断線していることから、入力ライン１０は
Ｈレベルを維持し続け、よって正規メモリセルアレー１
は活性化することができない。また、フューズ３７も断
線していることから、正規メモリセルアレー１がアドレ
ス指定された場合には入力ライン１９はローレベルとな
って、冗長メモリセルアレー２が活性化され、冗長メモ
リセルアレー１を正規メモリセルアレー２の代用として
救済している。
【０００５】しかしながら、不良メモリセルアレーの救
済措置として、レーザーリペア装置を用いることは、テ
スト時とは違うステップが行われることから、装置の変
更を余儀なくされる関係上、テスト時にその場で救済処
置を施すことは困難である。また、テストにより発見さ
れた不良メモリセルアレー１に接続されたフューズ３１
を切断し、更に冗長メモリアレー２に接続されたフュー
ズ３５を切断することで救済処理が施されることから、
それらのフューズのレイアウト情報を予めレーザーリペ
ア装置に入力しなければならないため、作業が煩雑とな
り易かった。そして、デバイスのレイアウト情報はメモ
リ容量等によって異なるものであって、例えば、１Ｍの
メモリと４Ｍのメモリとではそのレイアウトは大きく異
なることから、デバイス毎にレーザーリペア装置に入力
するレイアウト情報を変更しなければならず、これもま
た煩雑なことである。更に、フューズを切断するための
レーザーの強度及びビーム径等は必ずしも設計ルールと
は合致していないことから、デバイス設計時にフューズ
近傍については特別な設計ルールを採用するとか、設計
ルールに応じてレーザー強度等を変更するなどの措置を
採る必要が生じていた。また、救済措置が施されたメモ
リにあっては、レーザーによってチップ内部が暴露され
ることとなり、吸湿等の問題を考慮した場合、信頼性低
下の一要因となる虞がある。
済措置として、レーザーリペア装置を用いることは、テ
スト時とは違うステップが行われることから、装置の変
更を余儀なくされる関係上、テスト時にその場で救済処
置を施すことは困難である。また、テストにより発見さ
れた不良メモリセルアレー１に接続されたフューズ３１
を切断し、更に冗長メモリアレー２に接続されたフュー
ズ３５を切断することで救済処理が施されることから、
それらのフューズのレイアウト情報を予めレーザーリペ
ア装置に入力しなければならないため、作業が煩雑とな
り易かった。そして、デバイスのレイアウト情報はメモ
リ容量等によって異なるものであって、例えば、１Ｍの
メモリと４Ｍのメモリとではそのレイアウトは大きく異
なることから、デバイス毎にレーザーリペア装置に入力
するレイアウト情報を変更しなければならず、これもま
た煩雑なことである。更に、フューズを切断するための
レーザーの強度及びビーム径等は必ずしも設計ルールと
は合致していないことから、デバイス設計時にフューズ
近傍については特別な設計ルールを採用するとか、設計
ルールに応じてレーザー強度等を変更するなどの措置を
採る必要が生じていた。また、救済措置が施されたメモ
リにあっては、レーザーによってチップ内部が暴露され
ることとなり、吸湿等の問題を考慮した場合、信頼性低
下の一要因となる虞がある。
【０００６】このような従来技術の問題点に鑑み、本発
明の主な目的は、不良メモリアレーを救済する際の作業
性に富んだ半導体記憶装置を提供することにある。
明の主な目的は、不良メモリアレーを救済する際の作業
性に富んだ半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】このような目的は、本発
明によれば、複数のメモリセルから構成される正規メモ
リセルアレーと、前記正規メモリセルアレーの予備とし
て設けられた冗長メモリセルアレーと、前記正規メモリ
セルアレーにアドレス情報を選択的に与えるアドレス選
択手段よりのアドレス情報に応じて前記正規メモリセル
アレーを活性化するための正規メモリセルアレー活性化
手段と、前記正規メモリセルアレー活性化手段の作動を
禁止するための正規メモリセルアレー活性化禁止手段
と、前記アドレス情報による前記冗長メモリセルアレー
の活性化を禁止するための冗長メモリセルアレー活性化
禁止手段とを有し、前記正規メモリセルアレーが不良で
あった場合には、外部より加えられる信号により、前記
アドレス情報が与えられた前記正規メモリセルアレー活
性化手段の前記禁止手段を動作させ、当該アドレス情報
が与えれた前記冗長メモリセルアレー活性化禁止手段を
解除することを特徴とする半導体記憶装置を提供するこ
とにより達成される。更に、前記両禁止手段が、前記ア
ドレス情報に応じてオン・オフするスイッチング素子
と、該スイッチング素子により電圧供給がなされ、かつ
両端に高電圧を印加することによる導通状態となるアン
チフューズとを有すればなお良い。
明によれば、複数のメモリセルから構成される正規メモ
リセルアレーと、前記正規メモリセルアレーの予備とし
て設けられた冗長メモリセルアレーと、前記正規メモリ
セルアレーにアドレス情報を選択的に与えるアドレス選
択手段よりのアドレス情報に応じて前記正規メモリセル
アレーを活性化するための正規メモリセルアレー活性化
手段と、前記正規メモリセルアレー活性化手段の作動を
禁止するための正規メモリセルアレー活性化禁止手段
と、前記アドレス情報による前記冗長メモリセルアレー
の活性化を禁止するための冗長メモリセルアレー活性化
禁止手段とを有し、前記正規メモリセルアレーが不良で
あった場合には、外部より加えられる信号により、前記
アドレス情報が与えられた前記正規メモリセルアレー活
性化手段の前記禁止手段を動作させ、当該アドレス情報
が与えれた前記冗長メモリセルアレー活性化禁止手段を
解除することを特徴とする半導体記憶装置を提供するこ
とにより達成される。更に、前記両禁止手段が、前記ア
ドレス情報に応じてオン・オフするスイッチング素子
と、該スイッチング素子により電圧供給がなされ、かつ
両端に高電圧を印加することによる導通状態となるアン
チフューズとを有すればなお良い。
【０００８】
【作用】このようにすれば、通常は正規メモリセルアレ
ー活性化手段がアドレス情報に応じて正規メモリセルア
レーを活性化し、また冗長メモリセルアレー活性化禁止
手段が当該アドレス情報による冗長メモリセルアレーの
活性化を禁止しているので、アドレス指定された正規メ
モリセルアレーが活性化されることとなる。この正規メ
モリセルアレーに不良が発生していた場合には、アドレ
ス情報が与えられた正規メモリセルアレー活性化手段に
設けられた禁止手段及び、当該アドレス情報が与えられ
た複数の冗長メモリセルアレー活性化禁止手段に、所定
の外部信号を与えることで、前者が動作されて正規メモ
リセルアレーの活性化を禁止すると共に、後者が解除さ
れることから、前記とは逆に正規メモリセルアレーはア
ドレス情報には関係なく常に不活性化され、代わって冗
長メモリセルアレーがアドレス情報に応じて活性化され
る。詳しくは、正規メモリセルアレー選択的活性化禁止
手段と冗長メモリセルアレー活性化禁止手段とに設けら
れた各スイッチ手段が、同一のアドレス情報に応じてオ
ン・オフすることから、不良発生時にはアドレス指定さ
れたスイッチ手段がオン状態となり、当該スイッチ手段
に接続されたアンチフューズの両端に高電圧が印加する
ように外部信号が与えられることから、アンチフューズ
を導通することができる。よって、一方では正規メモリ
セルアレー選択的活性化手段の動作を禁止することがで
き、他方ではアドレス情報に応じて冗長メモリセルアレ
ーを活性化することができるため、不良が発生している
正規メモリセルアレーに代わって冗長メモリセルアレー
が活性化される。
ー活性化手段がアドレス情報に応じて正規メモリセルア
レーを活性化し、また冗長メモリセルアレー活性化禁止
手段が当該アドレス情報による冗長メモリセルアレーの
活性化を禁止しているので、アドレス指定された正規メ
モリセルアレーが活性化されることとなる。この正規メ
モリセルアレーに不良が発生していた場合には、アドレ
ス情報が与えられた正規メモリセルアレー活性化手段に
設けられた禁止手段及び、当該アドレス情報が与えられ
た複数の冗長メモリセルアレー活性化禁止手段に、所定
の外部信号を与えることで、前者が動作されて正規メモ
リセルアレーの活性化を禁止すると共に、後者が解除さ
れることから、前記とは逆に正規メモリセルアレーはア
ドレス情報には関係なく常に不活性化され、代わって冗
長メモリセルアレーがアドレス情報に応じて活性化され
る。詳しくは、正規メモリセルアレー選択的活性化禁止
手段と冗長メモリセルアレー活性化禁止手段とに設けら
れた各スイッチ手段が、同一のアドレス情報に応じてオ
ン・オフすることから、不良発生時にはアドレス指定さ
れたスイッチ手段がオン状態となり、当該スイッチ手段
に接続されたアンチフューズの両端に高電圧が印加する
ように外部信号が与えられることから、アンチフューズ
を導通することができる。よって、一方では正規メモリ
セルアレー選択的活性化手段の動作を禁止することがで
き、他方ではアドレス情報に応じて冗長メモリセルアレ
ーを活性化することができるため、不良が発生している
正規メモリセルアレーに代わって冗長メモリセルアレー
が活性化される。
【０００９】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【００１０】図１は、本発明が適用された半導体記憶装
置の要部の概略を示すブロック図である。複数のメモリ
セルから構成されるメモリセルアレー１はアドレス情報
に応じて選択的に活性化される正規メモリセルアレーで
あって、この正規メモリセルアレー１の冗長手段とし
て、冗長メモリセルアレー２が設けられている。正規メ
モリセルアレー１には、アドレス情報により該アレー１
を選択的に活性化するための正規メモリセルアレー活性
化手段３が接続されいると共に、この正規メモリセルア
レー活性化手段３の作動を禁止するための正規メモリセ
ルアレー活性化禁止手段４が接続されている。そして、
アドレス選択手段５からのアドレス選択信号が出力され
た場合には、正規メモリセルアレー１が活性化するよう
になっている。
置の要部の概略を示すブロック図である。複数のメモリ
セルから構成されるメモリセルアレー１はアドレス情報
に応じて選択的に活性化される正規メモリセルアレーで
あって、この正規メモリセルアレー１の冗長手段とし
て、冗長メモリセルアレー２が設けられている。正規メ
モリセルアレー１には、アドレス情報により該アレー１
を選択的に活性化するための正規メモリセルアレー活性
化手段３が接続されいると共に、この正規メモリセルア
レー活性化手段３の作動を禁止するための正規メモリセ
ルアレー活性化禁止手段４が接続されている。そして、
アドレス選択手段５からのアドレス選択信号が出力され
た場合には、正規メモリセルアレー１が活性化するよう
になっている。
【００１１】冗長メモリセルアレー２には、アドレス情
報によるこれらアレー２の活性化を禁止するための冗長
メモリセルアレー活性化禁止手段６接続されている。こ
の冗長メモリセルアレー活性化禁止手段６には、前記ア
ドレス選択手段５が接続されている。そして、これらメ
モリセルアレー１、２にはデータライン８が共通に接続
されていると共に、正規メモリセルアレー活性化禁止手
段４及び冗長メモリセルアレー活性化禁止手段６には、
それらの動作状態を変化させるための信号９が外部より
入力されるようになっている。
報によるこれらアレー２の活性化を禁止するための冗長
メモリセルアレー活性化禁止手段６接続されている。こ
の冗長メモリセルアレー活性化禁止手段６には、前記ア
ドレス選択手段５が接続されている。そして、これらメ
モリセルアレー１、２にはデータライン８が共通に接続
されていると共に、正規メモリセルアレー活性化禁止手
段４及び冗長メモリセルアレー活性化禁止手段６には、
それらの動作状態を変化させるための信号９が外部より
入力されるようになっている。
【００１２】次に、図２は前述したブロック構成をその
一部を半導体素子に置き換えて部分的に示す図である。
正規メモリセルアレー１は、その入力ライン１０（ワー
ドライン、コラムライン等）がロー（Ｌ）レベルとなる
ことで活性化されるものであり、通常はインバータ１１
及びプリチャージ用トランジスタ１２を介して電源端子
１３に供給されている電源電位レベル（Ｈレベル）に維
持されて不活性化されている。アドレス選択手段５から
のアドレス情報に応じて、この正規メモリセルアレー１
を活性化するべく該手段５の出力には、インバータ１４
を介してトランジスタ１５のゲートが接続されている。
よって、正規メモリセルアレー１がアドレス指定された
場合には、アドレス選択手段５の出力がハイ（Ｈ）レベ
ルとなり、オン状態であったトランジスタ１５がオフ状
態となって、そのドレイン側を高インピーダンス状態と
する。したがって、インバータ１１を介して正規メモリ
セルアレー１の入力ライン１０がＬレベルとなることか
ら、該アレー１が活性化される。
一部を半導体素子に置き換えて部分的に示す図である。
正規メモリセルアレー１は、その入力ライン１０（ワー
ドライン、コラムライン等）がロー（Ｌ）レベルとなる
ことで活性化されるものであり、通常はインバータ１１
及びプリチャージ用トランジスタ１２を介して電源端子
１３に供給されている電源電位レベル（Ｈレベル）に維
持されて不活性化されている。アドレス選択手段５から
のアドレス情報に応じて、この正規メモリセルアレー１
を活性化するべく該手段５の出力には、インバータ１４
を介してトランジスタ１５のゲートが接続されている。
よって、正規メモリセルアレー１がアドレス指定された
場合には、アドレス選択手段５の出力がハイ（Ｈ）レベ
ルとなり、オン状態であったトランジスタ１５がオフ状
態となって、そのドレイン側を高インピーダンス状態と
する。したがって、インバータ１１を介して正規メモリ
セルアレー１の入力ライン１０がＬレベルとなることか
ら、該アレー１が活性化される。
【００１３】また、トランジスタ１５には、前記アドレ
ス選択手段５の出力にそのゲートが接続されているトラ
ンジスタ１６が並列接続されている。そしてトランジス
タ１６のソースと接地間には、アンチフューズ１７が接
続されている。アンチフューズ１７は、通常の電源電圧
ではその抵抗値が極めて高いものであるが、その両端に
高電圧を印加すると抵抗値が低くなりフューズ両端を導
通状態とし、一度導通するとその状態を維持するもので
ある。したがって、アンチフューズ１７が非導通状態に
あっては、トランジスタ１６のドレイン側は高インピー
ダンス状態を維持される。そして、アンチフューズ１７
が導通状態の場合には、アドレス選択手段５よりのＨレ
ベルの信号を受けて、トランジスタ１７をオン状態とし
て正規メモリセルアレー１の活性化を禁止している。
ス選択手段５の出力にそのゲートが接続されているトラ
ンジスタ１６が並列接続されている。そしてトランジス
タ１６のソースと接地間には、アンチフューズ１７が接
続されている。アンチフューズ１７は、通常の電源電圧
ではその抵抗値が極めて高いものであるが、その両端に
高電圧を印加すると抵抗値が低くなりフューズ両端を導
通状態とし、一度導通するとその状態を維持するもので
ある。したがって、アンチフューズ１７が非導通状態に
あっては、トランジスタ１６のドレイン側は高インピー
ダンス状態を維持される。そして、アンチフューズ１７
が導通状態の場合には、アドレス選択手段５よりのＨレ
ベルの信号を受けて、トランジスタ１７をオン状態とし
て正規メモリセルアレー１の活性化を禁止している。
【００１４】次に、冗長メモリセルアレー２は、その内
部構成を正規メモリセルアレー１と同じくし、その入力
ライン１９がプリチャージ用トランジスタ２１を介し
て、前記した電源端子１３に接続された電源端子２０に
接続されていることから、通常はＨレベルに維持されて
冗長メモリセルアレー２を不活性化している。入力ライ
ン１９には、そのゲートがアドレス選択手段５の出力に
接続されたトランジスタ２３のドレインがそれぞれ接続
されている。そしてトランジスタ２３と接地との間に
は、前記したアンチフューズ１７と同様なアンチフュー
ズ２４が接続されている。したがって、このアンチフュ
ーズ２４が非導通状態であれば、アドレス選択手段５よ
りのＨレベル信号によってトランジスタ２３がオン状態
となっても、冗長メモリセルアレー２は活性化されな
い。逆に、アンチフューズ２４が導通状態であれば、ト
ランジスタ２３がオン状態となった場合にのみ、冗長メ
モリアレー２が活性化されるようになっている。
部構成を正規メモリセルアレー１と同じくし、その入力
ライン１９がプリチャージ用トランジスタ２１を介し
て、前記した電源端子１３に接続された電源端子２０に
接続されていることから、通常はＨレベルに維持されて
冗長メモリセルアレー２を不活性化している。入力ライ
ン１９には、そのゲートがアドレス選択手段５の出力に
接続されたトランジスタ２３のドレインがそれぞれ接続
されている。そしてトランジスタ２３と接地との間に
は、前記したアンチフューズ１７と同様なアンチフュー
ズ２４が接続されている。したがって、このアンチフュ
ーズ２４が非導通状態であれば、アドレス選択手段５よ
りのＨレベル信号によってトランジスタ２３がオン状態
となっても、冗長メモリセルアレー２は活性化されな
い。逆に、アンチフューズ２４が導通状態であれば、ト
ランジスタ２３がオン状態となった場合にのみ、冗長メ
モリアレー２が活性化されるようになっている。
【００１５】次に本発明の作動要領について説明する。
【００１６】先ず基本作動を説明すると、各プリチャー
ジ用トランジスタ１２、２１はプリチャージサイクルの
間オン状態を維持する。今、正規メモリセルアレー２が
アドレス指定されていない場合、アドレス選択手段５の
出力がＬレベルとなっていることから、インバータ１４
を介してトランジスタ１５のゲートがＨレベルとなり、
トランジスタ１４がオン状態となる。したがって、正規
メモリアレー１の入力ライン１０にはインバータ１１を
介していることからそれぞれＨレベルとなって、正規メ
モリセルアレー１は不活性化される。この時、冗長メモ
リセルアレー２についても、トランジスタ２３がオフ状
態であることから、不活性化されている。
ジ用トランジスタ１２、２１はプリチャージサイクルの
間オン状態を維持する。今、正規メモリセルアレー２が
アドレス指定されていない場合、アドレス選択手段５の
出力がＬレベルとなっていることから、インバータ１４
を介してトランジスタ１５のゲートがＨレベルとなり、
トランジスタ１４がオン状態となる。したがって、正規
メモリアレー１の入力ライン１０にはインバータ１１を
介していることからそれぞれＨレベルとなって、正規メ
モリセルアレー１は不活性化される。この時、冗長メモ
リセルアレー２についても、トランジスタ２３がオフ状
態であることから、不活性化されている。
【００１７】そこで、正規メモリセルアレー１がアドレ
ス指定された場合には、アドレス選択手段５の出力がＨ
レベルとなることから、トランジスタ１５はオフ状態と
なり、代わってトランジスタ１６及び２３がオン状態と
なる。この際、アンチフューズ１７は非導通状態である
ことから、トランジスタ１６のドレイン側は高インピー
ダンス状態を引き続き保持することとなる。したがっ
て、正規メモリセルアレー１の入力がＬレベルとなるこ
とから、複数ある正規メモリセルアレーの中からこのメ
モリセルアレー１のみが活性化される。同様に、トラン
ジスタ２３はオン状態ではあるが、アンチフューズ２４
が非導通状態であれば、入力ライン１９がＨレベルとな
ることから、冗長メモリセルアレー２は活性化されな
い。
ス指定された場合には、アドレス選択手段５の出力がＨ
レベルとなることから、トランジスタ１５はオフ状態と
なり、代わってトランジスタ１６及び２３がオン状態と
なる。この際、アンチフューズ１７は非導通状態である
ことから、トランジスタ１６のドレイン側は高インピー
ダンス状態を引き続き保持することとなる。したがっ
て、正規メモリセルアレー１の入力がＬレベルとなるこ
とから、複数ある正規メモリセルアレーの中からこのメ
モリセルアレー１のみが活性化される。同様に、トラン
ジスタ２３はオン状態ではあるが、アンチフューズ２４
が非導通状態であれば、入力ライン１９がＨレベルとな
ることから、冗長メモリセルアレー２は活性化されな
い。
【００１８】このように作動する各メモリセルアレー
１、２を含む本装置を製品として出荷する前に、正常に
動作するか否かをテストする。このテストによって、メ
モリセルアレー１内に不良が発生していると検出された
とする。この場合には、その場で救済処理が施されるこ
ととなる。今、不良を検出した際のアドレス指定のまま
の状態とし、よってアドレス選択手段５の出力がＨレベ
ルに維持される。次に、電源端子１３に入力されていた
電圧値（通常は５Ｖに維持されている）を高電圧、例え
ば１８Ｖに引き上げる。すると、トランジスタ１２、１
６がオン状態であることから、アンチフューズ１７の両
端に高電圧が印加されることとなる。その結果、アンチ
フューズ１７は導通状態となり、よってトランジスタ１
６のドレイン側が低インピーダンス状態となる。したが
って、正規メモリセルアレー１の入力ライン１０がＨレ
ベルとなることから、アドレス選択手段５の出力がＨレ
ベルであるにも係わらずこの正規メモリセルアレー１は
不活性化されてしまう。
１、２を含む本装置を製品として出荷する前に、正常に
動作するか否かをテストする。このテストによって、メ
モリセルアレー１内に不良が発生していると検出された
とする。この場合には、その場で救済処理が施されるこ
ととなる。今、不良を検出した際のアドレス指定のまま
の状態とし、よってアドレス選択手段５の出力がＨレベ
ルに維持される。次に、電源端子１３に入力されていた
電圧値（通常は５Ｖに維持されている）を高電圧、例え
ば１８Ｖに引き上げる。すると、トランジスタ１２、１
６がオン状態であることから、アンチフューズ１７の両
端に高電圧が印加されることとなる。その結果、アンチ
フューズ１７は導通状態となり、よってトランジスタ１
６のドレイン側が低インピーダンス状態となる。したが
って、正規メモリセルアレー１の入力ライン１０がＨレ
ベルとなることから、アドレス選択手段５の出力がＨレ
ベルであるにも係わらずこの正規メモリセルアレー１は
不活性化されてしまう。
【００１９】また、トランジスタ２３のゲートにもアド
レス選択手段５の出力が与えられていることから、この
トランジスタ２３はオン状態となっている。ここで、ト
ランジスタ２１、２３がオン状態であることから、アン
チフューズ２４は電源間に接続されたことになる。今、
上記のように電源端子２０が高電圧に引き上げられてい
ることから、アンチフューズ２４は導通状態となる。し
たがって、冗長メモリセルアレー２の入力がＬレベルと
なることから、この冗長メモリセルアレー２は活性化さ
れる。したがって、正規メモリセルアレー１に対するア
ドレス指定がなされた場合には、冗長メモリセルアレー
２が活性化されるわけである。
レス選択手段５の出力が与えられていることから、この
トランジスタ２３はオン状態となっている。ここで、ト
ランジスタ２１、２３がオン状態であることから、アン
チフューズ２４は電源間に接続されたことになる。今、
上記のように電源端子２０が高電圧に引き上げられてい
ることから、アンチフューズ２４は導通状態となる。し
たがって、冗長メモリセルアレー２の入力がＬレベルと
なることから、この冗長メモリセルアレー２は活性化さ
れる。したがって、正規メモリセルアレー１に対するア
ドレス指定がなされた場合には、冗長メモリセルアレー
２が活性化されるわけである。
【００２０】このように、正規メモリセルアレーに不良
が検出された場合には、その不良メモリセルアレーに代
わって冗長メモリセルアレーがアドレス指定されること
から、製品としては何等支障のない半導体記憶装置を出
荷することができ、歩留まりを向上することができる。
そして、本発明によれば、メモリテストをした際に、不
良が検出されたその場で装置等を変更すること無く救済
処理を行えることから、これまでのような煩わしいステ
ップを踏まずに簡単かつ確実に救済処理を施すことがで
きる。
が検出された場合には、その不良メモリセルアレーに代
わって冗長メモリセルアレーがアドレス指定されること
から、製品としては何等支障のない半導体記憶装置を出
荷することができ、歩留まりを向上することができる。
そして、本発明によれば、メモリテストをした際に、不
良が検出されたその場で装置等を変更すること無く救済
処理を行えることから、これまでのような煩わしいステ
ップを踏まずに簡単かつ確実に救済処理を施すことがで
きる。
【００２１】
【発明の効果】このように本発明によれば、テスト時に
その場でなおかつ略同時に救済処理が可能であり、これ
までのように特別な装置を用いる必要がなく、かつ破壊
的なフューズの切断処理を行わない等の観点からみて、
不良メモリセル救済のための作業効率がはるかに向上さ
れ、製品コストの低減、ひいてはＴＡＴの短縮かを計る
ことができ、しかも信頼性をも向上することができる。
よって、その効果は集積回路の大規模化に大いに貢献で
きる。
その場でなおかつ略同時に救済処理が可能であり、これ
までのように特別な装置を用いる必要がなく、かつ破壊
的なフューズの切断処理を行わない等の観点からみて、
不良メモリセル救済のための作業効率がはるかに向上さ
れ、製品コストの低減、ひいてはＴＡＴの短縮かを計る
ことができ、しかも信頼性をも向上することができる。
よって、その効果は集積回路の大規模化に大いに貢献で
きる。
【図１】本発明が適用された半導体記憶装置の要部の概
略を示すブロック図である。
略を示すブロック図である。
【図２】図１のブロック構成を、一部を半導体素子に置
き換えて示す図である。
き換えて示す図である。
【図３】従来の半導体記憶装置の要部の概略を示す図で
ある。
ある。
１ 正規メモリセルアレー ２ 冗長メモリセルアレー ３ 正規メモリセルアレー活性化手段 ４ 正規メモリセルアレー活性化禁止手段 ５ アドレス選択手段 ６ 冗長メモリセルアレー活性化禁止手段 ７ 冗長メモリセルアレー選択手段 １６、２３ スイッチ手段 １７、２４ アンチフューズ
Claims (2)
- 【請求項１】 複数のメモリセルから構成される正規メ
モリセルアレーと、 前記正規メモリセルアレーの予備として設けられた冗長
メモリセルアレーと、 前記正規メモリセルアレーにアドレス情報を選択的に与
えるアドレス選択手段よりのアドレス情報に応じて前記
正規メモリセルアレーを活性化するための正規メモリセ
ルアレー活性化手段と、 前記正規メモリセルアレー活性化手段の作動を禁止する
ための正規メモリセルアレー活性化禁止手段と、 前記アドレス情報による前記冗長メモリセルアレーの活
性化を禁止するための冗長メモリセルアレー活性化禁止
手段とを有し、 前記正規メモリセルアレーが不良であった場合には、外
部より加えられる信号により、前記アドレス情報が与え
られた前記正規メモリセルアレー活性化手段の前記禁止
手段を動作させ、当該アドレス情報が与えれた前記冗長
メモリセルアレー活性化禁止手段を解除することを特徴
とする半導体記憶装置。 - 【請求項２】 前記両禁止手段が、前記アドレス情報に
応じてオン・オフするスイッチング素子と、該スイッチ
ング素子により電圧供給がなされ、かつ両端に高電圧を
印加することにより永久的に導通状態となるアンチフュ
ーズとを有することを特徴とする請求項１に記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5107301A JPH06295593A (ja) | 1993-04-09 | 1993-04-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5107301A JPH06295593A (ja) | 1993-04-09 | 1993-04-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06295593A true JPH06295593A (ja) | 1994-10-21 |
Family
ID=14455629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5107301A Withdrawn JPH06295593A (ja) | 1993-04-09 | 1993-04-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06295593A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998007161A1 (en) * | 1996-08-12 | 1998-02-19 | Micron Technology, Inc. | Programmable circuit having common access and/or programming switches |
| US6108261A (en) * | 1998-06-30 | 2000-08-22 | Hyundai Electronics Industries Co., Ltd. | Repair circuit for redundancy circuit with anti-fuse |
| US6128241A (en) * | 1999-01-09 | 2000-10-03 | Hyundai Electronics Industries Co., Ltd. | Repair circuit of semiconductor memory device using anti-fuse |
| KR100443354B1 (ko) * | 2001-12-27 | 2004-08-09 | 주식회사 하이닉스반도체 | 반도체메모리장치의 리페어검증회로 및 그 방법 |
| KR100535021B1 (ko) * | 1998-10-20 | 2006-02-28 | 주식회사 하이닉스반도체 | 리페어 장치 |
| JP2011119018A (ja) * | 2011-01-13 | 2011-06-16 | Renesas Electronics Corp | 半導体装置 |
-
1993
- 1993-04-09 JP JP5107301A patent/JPH06295593A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998007161A1 (en) * | 1996-08-12 | 1998-02-19 | Micron Technology, Inc. | Programmable circuit having common access and/or programming switches |
| US6108261A (en) * | 1998-06-30 | 2000-08-22 | Hyundai Electronics Industries Co., Ltd. | Repair circuit for redundancy circuit with anti-fuse |
| KR100535021B1 (ko) * | 1998-10-20 | 2006-02-28 | 주식회사 하이닉스반도체 | 리페어 장치 |
| US6128241A (en) * | 1999-01-09 | 2000-10-03 | Hyundai Electronics Industries Co., Ltd. | Repair circuit of semiconductor memory device using anti-fuse |
| KR100443354B1 (ko) * | 2001-12-27 | 2004-08-09 | 주식회사 하이닉스반도체 | 반도체메모리장치의 리페어검증회로 및 그 방법 |
| JP2011119018A (ja) * | 2011-01-13 | 2011-06-16 | Renesas Electronics Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |