JPH05243386A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05243386A JPH05243386A JP4041166A JP4116692A JPH05243386A JP H05243386 A JPH05243386 A JP H05243386A JP 4041166 A JP4041166 A JP 4041166A JP 4116692 A JP4116692 A JP 4116692A JP H05243386 A JPH05243386 A JP H05243386A
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- JP
- Japan
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- output
- circuit
- fuse
- signal
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Abstract
(57)【要約】
【目的】 救済されたアドレスの確認、不良解析が容易
な半導体記憶装置を得る。 【構成】 ヒューズ回路ｆ０〜ｆｎの出力を入力する出
力制御回路Ａ13と、テストモード時にイネーブルとなる
ＴＥＳＴ信号14を制御信号として、テストモード時にヒ
ューズ回路ｆ０〜ｆｎの情報を出力するデータピン15と
を設ける。
な半導体記憶装置を得る。 【構成】 ヒューズ回路ｆ０〜ｆｎの出力を入力する出
力制御回路Ａ13と、テストモード時にイネーブルとなる
ＴＥＳＴ信号14を制御信号として、テストモード時にヒ
ューズ回路ｆ０〜ｆｎの情報を出力するデータピン15と
を設ける。
Description
【０００１】
【産業上の利用分野】この発明は、不良メモリを救済で
きるようにした半導体記憶装置に関するものである。
きるようにした半導体記憶装置に関するものである。
【０００２】
【従来の技術】図５は、従来の半導体記憶装置の冗長回
路を示すブロック図であり、図において、ｆ０〜ｆｎは
ヒューズ回路、ｓ０〜ｓｎはヒューズ回路の出力信号
線、ａ１〜ａｎは内部アドレス信号、１は予備ライン用
デコーダ、２は予備ライン用デコーダ１の出力信号ｒｄ
である。図６は、ヒューズ回路の一例を示す回路図であ
る。図２において、３はＶｃｃ電源、４はＧＮＤ、５は
容量、６はヒューズ、７はインバータ回路、８はヒュー
ズ回路の出力、Ｔｒ１，Ｔｒ２はＰチャネル（以下Ｐｃ
ｈと略称。）トランジスタ、Ｔｒ３はＮチャネル（以下
Ｎｃｈと略称。）トランジスタ、である。
路を示すブロック図であり、図において、ｆ０〜ｆｎは
ヒューズ回路、ｓ０〜ｓｎはヒューズ回路の出力信号
線、ａ１〜ａｎは内部アドレス信号、１は予備ライン用
デコーダ、２は予備ライン用デコーダ１の出力信号ｒｄ
である。図６は、ヒューズ回路の一例を示す回路図であ
る。図２において、３はＶｃｃ電源、４はＧＮＤ、５は
容量、６はヒューズ、７はインバータ回路、８はヒュー
ズ回路の出力、Ｔｒ１，Ｔｒ２はＰチャネル（以下Ｐｃ
ｈと略称。）トランジスタ、Ｔｒ３はＮチャネル（以下
Ｎｃｈと略称。）トランジスタ、である。
【０００３】次に動作について説明する。冗長ラインを
備えた半導体記憶装置において、不良ビット又は不良ラ
インを冗長ラインと置き換える方法として、ヒューズを
切断することにより不良ラインをプログラムする方法が
ある。図５において、ヒューズ回路ｆ０は冗長ラインの
使用を決定するためのヒューズ回路であり、冗長ライン
を必要としない場合、すなわち、図６においてヒューズ
６が切断されていない場合には、ＧＮＤ４による“Ｌ”
レベルの信号が、ＰｃｈトランジスタＴｒ２、Ｎｃｈト
ランジスタＴｒ３に入力され、インバータ７を介してヒ
ューズ回路出力８からは“Ｌ”レベルの信号が出力さ
れ、図５におけるヒューズ回路ｆ０の出力信号線ｓ０は
“Ｌ”レベルとなる。予備ライン用デコーダ１は、出力
信号線ｓ０が“Ｈ”レベルのときイネーブルとなり、こ
のため出力信号線ｓ０が“Ｌ”レベルの時は予備ライン
は使用されない。
備えた半導体記憶装置において、不良ビット又は不良ラ
インを冗長ラインと置き換える方法として、ヒューズを
切断することにより不良ラインをプログラムする方法が
ある。図５において、ヒューズ回路ｆ０は冗長ラインの
使用を決定するためのヒューズ回路であり、冗長ライン
を必要としない場合、すなわち、図６においてヒューズ
６が切断されていない場合には、ＧＮＤ４による“Ｌ”
レベルの信号が、ＰｃｈトランジスタＴｒ２、Ｎｃｈト
ランジスタＴｒ３に入力され、インバータ７を介してヒ
ューズ回路出力８からは“Ｌ”レベルの信号が出力さ
れ、図５におけるヒューズ回路ｆ０の出力信号線ｓ０は
“Ｌ”レベルとなる。予備ライン用デコーダ１は、出力
信号線ｓ０が“Ｈ”レベルのときイネーブルとなり、こ
のため出力信号線ｓ０が“Ｌ”レベルの時は予備ライン
は使用されない。
【０００４】一方、半導体記憶装置に冗長ラインによる
救済可能な不良が存在した場合には、図６におけるヒュ
ーズ６が切断される。ヒューズ６が切断するとＶｃｃ電
源３に接続された容量５によって、電源投入時の過渡状
態に“Ｈ”レベルにチャージされた信号が、Ｐｃｈトラ
ンジスタＴｒ２、ＮｃｈトランジスタＴｒ３に入力さ
れ、ヒューズ回路出力８からは“Ｈ”レベルの信号が出
力され、図５におけるヒューズ回路ｆ０の出力信号線ｓ
０は“Ｈ”レベルとなる。この時、予備ライン用デコー
ダ１は活性状態となる。不良ラインのアドレスのプログ
ラムは、ヒューズ回路ｆ１〜ｆｎで行われ、その回路構
成はｆ０と同じで図６に示される。ヒューズ回路ｆ１〜
ｆｎは、外部アドレスＡ１〜Ａｎ対応しており、ヒュー
ズ回路ｆ１〜ｆｎにプログラムされたアドレス信号、す
なわち、ヒューズ回路出力ｓ１〜ｓｎと内部アドレス信
号ａ１〜ａｎが一致した時に、予備ライン用デコーダ１
の出力であるｒｄ信号は、選択状態となり予備ラインが
使用される。
救済可能な不良が存在した場合には、図６におけるヒュ
ーズ６が切断される。ヒューズ６が切断するとＶｃｃ電
源３に接続された容量５によって、電源投入時の過渡状
態に“Ｈ”レベルにチャージされた信号が、Ｐｃｈトラ
ンジスタＴｒ２、ＮｃｈトランジスタＴｒ３に入力さ
れ、ヒューズ回路出力８からは“Ｈ”レベルの信号が出
力され、図５におけるヒューズ回路ｆ０の出力信号線ｓ
０は“Ｈ”レベルとなる。この時、予備ライン用デコー
ダ１は活性状態となる。不良ラインのアドレスのプログ
ラムは、ヒューズ回路ｆ１〜ｆｎで行われ、その回路構
成はｆ０と同じで図６に示される。ヒューズ回路ｆ１〜
ｆｎは、外部アドレスＡ１〜Ａｎ対応しており、ヒュー
ズ回路ｆ１〜ｆｎにプログラムされたアドレス信号、す
なわち、ヒューズ回路出力ｓ１〜ｓｎと内部アドレス信
号ａ１〜ａｎが一致した時に、予備ライン用デコーダ１
の出力であるｒｄ信号は、選択状態となり予備ラインが
使用される。
【０００５】外部アドレスと内部アドレスの関係を図７
に示す。図において、９はアドレス入力端子ａｎ、10は
入力バッファ回路、11は内部アドレス信号ａｎ、12は内
部アドレス信号ａｎの反転信号で、内部アドレス信号反
転ａｎである。
に示す。図において、９はアドレス入力端子ａｎ、10は
入力バッファ回路、11は内部アドレス信号ａｎ、12は内
部アドレス信号ａｎの反転信号で、内部アドレス信号反
転ａｎである。
【０００６】ところで、冗長ラインによる不良メモリの
救済が行われた場合に、不良ラインの使用の有無、又は
不良ラインを使用している場合のアドレスを知るために
は、チップを顕微鏡等によって観察し、図６におけるヒ
ューズ６が切れているかを確認する必要があった。
救済が行われた場合に、不良ラインの使用の有無、又は
不良ラインを使用している場合のアドレスを知るために
は、チップを顕微鏡等によって観察し、図６におけるヒ
ューズ６が切れているかを確認する必要があった。
【０００７】また、ヒューズ６を切ったにもかかわら
ず、ヒューズ６が完全に切れておらずにマイクロショー
トをしている場合には、Ｖｃｃ電源３の電源立上りが緩
やかな時に、容量５による十分な“Ｈ”レベルの電位が
得られない。このため、ヒューズ出力回路８からは期待
信号“Ｈ”レベルの反転である“Ｌ”レベルが出力さ
れ、冗長ラインは使用されない。又は、不良メモリの存
在するラインとは違うラインを冗長ラインと置き換えて
しまい、結果的に不良メモリを救済できずにデバイスは
不良となってしまう。
ず、ヒューズ６が完全に切れておらずにマイクロショー
トをしている場合には、Ｖｃｃ電源３の電源立上りが緩
やかな時に、容量５による十分な“Ｈ”レベルの電位が
得られない。このため、ヒューズ出力回路８からは期待
信号“Ｈ”レベルの反転である“Ｌ”レベルが出力さ
れ、冗長ラインは使用されない。又は、不良メモリの存
在するラインとは違うラインを冗長ラインと置き換えて
しまい、結果的に不良メモリを救済できずにデバイスは
不良となってしまう。
【０００８】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、冗長ラインの使用
の有無、冗長ライン使用アドレスを調べるときにチップ
のヒューズを顕微鏡等で観察することが必要で、さら
に、マイクロショートしている場合には、ＳＥＭ等の高
倍率なものでヒューズが切れているかどうかを確認しな
ければならないという問題点があった。
は以上のように構成されているので、冗長ラインの使用
の有無、冗長ライン使用アドレスを調べるときにチップ
のヒューズを顕微鏡等で観察することが必要で、さら
に、マイクロショートしている場合には、ＳＥＭ等の高
倍率なものでヒューズが切れているかどうかを確認しな
ければならないという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、ヒューズの切断を容易に確認で
きるようにした半導体記憶装置を得ることを目的とす
る。
ためになされたもので、ヒューズの切断を容易に確認で
きるようにした半導体記憶装置を得ることを目的とす
る。
【００１０】
【課題を解決するための手段】この発明に係わる第１の
発明による半導体記憶装置は、レーザ光で溶断し得る複
数個のヒューズを予備ライン用デコーダとテストモード
信号で制御される出力制御回路に入力し、出力制御回路
の出力と接続されヒューズの切断情報を出力するデータ
ピンを設けたものである。
発明による半導体記憶装置は、レーザ光で溶断し得る複
数個のヒューズを予備ライン用デコーダとテストモード
信号で制御される出力制御回路に入力し、出力制御回路
の出力と接続されヒューズの切断情報を出力するデータ
ピンを設けたものである。
【００１１】この発明に係わる第２の発明による半導体
記憶装置は、レーザ光で溶断し得る複数個のヒューズを
予備ライン用デコーダとテストモード信号で制御される
出力制御回路に入力し、出力制御回路の出力と接続され
ヒューズの切断情報を出力するアドレスピンを設けたも
のである。
記憶装置は、レーザ光で溶断し得る複数個のヒューズを
予備ライン用デコーダとテストモード信号で制御される
出力制御回路に入力し、出力制御回路の出力と接続され
ヒューズの切断情報を出力するアドレスピンを設けたも
のである。
【００１２】
【作用】この発明における第１の発明による半導体記憶
装置は、テストモード時に冗長回路におけるヒューズ切
断の情報がデータピンから出力される。
装置は、テストモード時に冗長回路におけるヒューズ切
断の情報がデータピンから出力される。
【００１３】この発明における第２の発明による半導体
記憶装置は、テストモード時に冗長回路におけるヒュー
ズ切断の情報がアドレスピンから出力される。
記憶装置は、テストモード時に冗長回路におけるヒュー
ズ切断の情報がアドレスピンから出力される。
【００１４】
【実施例】実施例１．以下、この発明の実施例１を図に
ついて説明する。図１はこの発明の実施例１による半導
体記憶装置の冗長回路を示すブロック図であり、図にお
いて、ｆ０〜ｆｎ，ｓ０〜ｓｎ，ａ１〜ａｎ，１，２は
従来の図５で説明したものと同様のため説明を省略す
る。13は出力制御回路Ａ、14はＴＥＳＴ信号、15はデー
タピンである。
ついて説明する。図１はこの発明の実施例１による半導
体記憶装置の冗長回路を示すブロック図であり、図にお
いて、ｆ０〜ｆｎ，ｓ０〜ｓｎ，ａ１〜ａｎ，１，２は
従来の図５で説明したものと同様のため説明を省略す
る。13は出力制御回路Ａ、14はＴＥＳＴ信号、15はデー
タピンである。
【００１５】次に動作について説明する。図１におい
て、ヒューズ回路ｆ０〜ｆｎの出力信号線ｓ０〜ｓｎ
は、予備ライン用デコーダ１と出力制御回路Ａ13に接続
されている。ＴＥＳＴ信号14はテストモード時、例え
ば、ある入力ピンを高圧にして作り出す。首都力制御回
路Ａ13は、テストモード時、すなわちＴＥＳＴ信号14が
イネーブル信号となった時のみ動作し、ヒューズ回路ｆ
０〜ｆｎの出力信号線ｓ０〜ｓｎの情報をデータピン15
より出力させる。
て、ヒューズ回路ｆ０〜ｆｎの出力信号線ｓ０〜ｓｎ
は、予備ライン用デコーダ１と出力制御回路Ａ13に接続
されている。ＴＥＳＴ信号14はテストモード時、例え
ば、ある入力ピンを高圧にして作り出す。首都力制御回
路Ａ13は、テストモード時、すなわちＴＥＳＴ信号14が
イネーブル信号となった時のみ動作し、ヒューズ回路ｆ
０〜ｆｎの出力信号線ｓ０〜ｓｎの情報をデータピン15
より出力させる。
【００１６】図２は、この発明の実施例１による出力制
御回路Ａ13を示す回路図である。図において、16は正規
メモリセル、17はセンスアンプ、18及びｌ０〜ｌｎはイ
ンバータ回路、19及びＴ０〜ＴｎはＰｃｈトランジスタ
とＮｃｈトランジスタからなるトランスファーゲート、
Ｎ０〜ＮｎはＮＡＮＤ回路、20は出力バッファ回路であ
る。
御回路Ａ13を示す回路図である。図において、16は正規
メモリセル、17はセンスアンプ、18及びｌ０〜ｌｎはイ
ンバータ回路、19及びＴ０〜ＴｎはＰｃｈトランジスタ
とＮｃｈトランジスタからなるトランスファーゲート、
Ｎ０〜ＮｎはＮＡＮＤ回路、20は出力バッファ回路であ
る。
【００１７】通常動作時、ここではＴＥＳＴ信号14は
“Ｌ”であるとすると、センスアンプ17と出力バッファ
回路20との間のトランスファーゲート19はＯＮし、セン
スアンプ17と出力バッファ回路20は接続される。このた
め、正規メモリセル16のデータはセンスアンプ17により
増幅され、出力バッファ回路20を経てデータピン15より
出力される。この時、ＮＡＮＤ回路Ｎ０〜ＮｎにはＴＥ
ＳＴ信号14の“Ｌ”信号が入力されているため、内部ア
ドレス信号ａ０〜ａｎの信号に関らず、ＮＡＮＤ回路Ｎ
０〜Ｎｎの出力は“Ｈ”信号となり、トランスファーゲ
ートＴ０〜ＴｎはＯＦＦしている。
“Ｌ”であるとすると、センスアンプ17と出力バッファ
回路20との間のトランスファーゲート19はＯＮし、セン
スアンプ17と出力バッファ回路20は接続される。このた
め、正規メモリセル16のデータはセンスアンプ17により
増幅され、出力バッファ回路20を経てデータピン15より
出力される。この時、ＮＡＮＤ回路Ｎ０〜ＮｎにはＴＥ
ＳＴ信号14の“Ｌ”信号が入力されているため、内部ア
ドレス信号ａ０〜ａｎの信号に関らず、ＮＡＮＤ回路Ｎ
０〜Ｎｎの出力は“Ｈ”信号となり、トランスファーゲ
ートＴ０〜ＴｎはＯＦＦしている。
【００１８】一方、テストモード時には、ＴＥＳＴ信号
14は“Ｈ”信号となり、センスアンプ17と出力バッファ
回路20との間のトランスファーゲート19はＯＦＦする。
ヒューズ回路出力信号ｓ０の情報を読み出したい場合に
は、内部アドレス信号ａ０のみ“Ｈ”信号とし、他の内
部アドレス信号ａ１〜ａｎを“Ｌ”信号にすると、ヒュ
ーズ回路出力信号ｓ０と出力バッファ回路20とのトラン
スファーゲートＴ０のみＯＮし、ヒューズ回路出力信号
ｓ０の情報が出力バッファ回路20を経てデータピン15よ
り出力される。
14は“Ｈ”信号となり、センスアンプ17と出力バッファ
回路20との間のトランスファーゲート19はＯＦＦする。
ヒューズ回路出力信号ｓ０の情報を読み出したい場合に
は、内部アドレス信号ａ０のみ“Ｈ”信号とし、他の内
部アドレス信号ａ１〜ａｎを“Ｌ”信号にすると、ヒュ
ーズ回路出力信号ｓ０と出力バッファ回路20とのトラン
スファーゲートＴ０のみＯＮし、ヒューズ回路出力信号
ｓ０の情報が出力バッファ回路20を経てデータピン15よ
り出力される。
【００１９】以上のように、テストモード時に内部アド
レス信号の内の１つだけを“Ｈ”信号とすることによ
り、１つのヒューズ回路の情報を読み出すことができ、
内部アドレスの組み合わせにより総てのヒューズ回路の
情報を読み出すことができる。
レス信号の内の１つだけを“Ｈ”信号とすることによ
り、１つのヒューズ回路の情報を読み出すことができ、
内部アドレスの組み合わせにより総てのヒューズ回路の
情報を読み出すことができる。
【００２０】実施例２．図３は、この発明の実施例２に
よる半導体記憶装置の冗長回路を示すブロック図であ
り、出力制御回路Ｂ21がヒューズ回路ｆ０〜ｆｎの出力
信号ｓ０〜ｓｎに接続されている。さらに、出力制御回
路Ｂ21はアドレスピン22に接続されている。実施例２で
は、ヒューズ回路ｆ０〜ｆｎの出力信号ｓ０〜ｓｎの情
報がアドレスピン22より出力される。
よる半導体記憶装置の冗長回路を示すブロック図であ
り、出力制御回路Ｂ21がヒューズ回路ｆ０〜ｆｎの出力
信号ｓ０〜ｓｎに接続されている。さらに、出力制御回
路Ｂ21はアドレスピン22に接続されている。実施例２で
は、ヒューズ回路ｆ０〜ｆｎの出力信号ｓ０〜ｓｎの情
報がアドレスピン22より出力される。
【００２１】図４は、この発明の実施例２による冗長回
路の出力制御回路Ｂ21の回路図であり、図において、23
はＴＥＳＴ信号14とヒューズ回路の出力を入力としたＮ
ＡＮＤ回路、24はＴＥＳＴ信号14の反転信号である反転
ＴＥＳＴ信号25とヒューズ回路の出力を入力としたＮＯ
Ｒ回路、Ｔｒ４はＰｃｈトランジスタ、Ｔｒ５はＮｃｈ
トランジスタである。
路の出力制御回路Ｂ21の回路図であり、図において、23
はＴＥＳＴ信号14とヒューズ回路の出力を入力としたＮ
ＡＮＤ回路、24はＴＥＳＴ信号14の反転信号である反転
ＴＥＳＴ信号25とヒューズ回路の出力を入力としたＮＯ
Ｒ回路、Ｔｒ４はＰｃｈトランジスタ、Ｔｒ５はＮｃｈ
トランジスタである。
【００２２】実施例２においては、テストモード時にヒ
ューズ回路の出力信号ｓ０〜ｓｎの信号が、ＮＡＮＤ回
路Ｓ23とＮＯＲ回路24にそれぞれ入力され、Ｐｃｈトラ
ンジスタＴｒ４とＮｃｈトランジスタＴｒ５からなるバ
ッファ回路を経て、各アドレスピンＡ０〜Ａｎから同時
に出力され、同時に全ヒューズ回路の情報を読み出すこ
とができる。
ューズ回路の出力信号ｓ０〜ｓｎの信号が、ＮＡＮＤ回
路Ｓ23とＮＯＲ回路24にそれぞれ入力され、Ｐｃｈトラ
ンジスタＴｒ４とＮｃｈトランジスタＴｒ５からなるバ
ッファ回路を経て、各アドレスピンＡ０〜Ａｎから同時
に出力され、同時に全ヒューズ回路の情報を読み出すこ
とができる。
【００２３】
【発明の効果】以上のようにこの発明の第１の発明によ
れば、レーザ光で溶断し得る複数個のヒューズを予備ラ
イン用デコーダとテストモード信号で制御される出力制
御回路に入力し、出力制御回路の出力をデータピンより
出力する構成としたので、救済アドレスの確認、不良解
析が容易に行える効果がある。
れば、レーザ光で溶断し得る複数個のヒューズを予備ラ
イン用デコーダとテストモード信号で制御される出力制
御回路に入力し、出力制御回路の出力をデータピンより
出力する構成としたので、救済アドレスの確認、不良解
析が容易に行える効果がある。
【００２４】また、第２の発明によれば、レーザ光で溶
断し得る複数個のヒューズを予備ライン用デコーダとテ
ストモード信号で制御される出力制御回路に入力し、出
力制御回路の出力をデータピンより出力する構成とした
ので、救済アドレスの確認、不良解析が容易に行える効
果がある。
断し得る複数個のヒューズを予備ライン用デコーダとテ
ストモード信号で制御される出力制御回路に入力し、出
力制御回路の出力をデータピンより出力する構成とした
ので、救済アドレスの確認、不良解析が容易に行える効
果がある。
【図１】この発明の実施例１による半導体記憶装置の冗
長回路のブロック図である。
長回路のブロック図である。
【図２】この発明の実施例１による冗長回路の出力制御
回路Ａの回路図である。
回路Ａの回路図である。
【図３】この発明の実施例２による半導体記憶装置の冗
長回路のブロック図である。
長回路のブロック図である。
【図４】この発明の実施例２による冗長回路の出力制御
回路Ｂの回路図である。
回路Ｂの回路図である。
【図５】従来の半導体記憶装置の冗長回路のブロック図
である。
である。
【図６】従来の冗長回路ヒューズ回路の回路図である。
【図７】従来の外部アドレスと内部アドレスの関係を示
すブロック図である。
すブロック図である。
６ ヒューズ 13 出力制御信号Ａ 14 ＴＥＳＴ信号 15 データピン 21 出力制御回路Ｂ 22 アドレスピン f ヒューズ回路
Claims (2)
- 【請求項１】 冗長回路を有する半導体記憶装置におい
て、レーザ光で溶断し得る複数個のヒューズを予備ライ
ン用デコーダとテストモード信号で制御される出力制御
回路に入力し、上記出力制御回路の出力をデータピンと
接続したことを特徴とする半導体記憶装置。 - 【請求項２】 半導体記憶装置において、レーザ光で溶
断し得る複数個のヒューズを予備ライン用デコーダとテ
ストモード信号で制御される出力制御回路に入力し、上
記出力制御回路の出力をアドレスピンと接続したことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041166A JPH05243386A (ja) | 1992-02-27 | 1992-02-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041166A JPH05243386A (ja) | 1992-02-27 | 1992-02-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243386A true JPH05243386A (ja) | 1993-09-21 |
Family
ID=12600843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041166A Pending JPH05243386A (ja) | 1992-02-27 | 1992-02-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243386A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0887900A (ja) * | 1994-08-26 | 1996-04-02 | Sgs Thomson Microelectron Ltd | 冗長性実施回路 |
| JPH08102529A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 半導体記憶装置 |
| JP2002279794A (ja) * | 2001-03-21 | 2002-09-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US7239548B2 (en) | 2004-12-24 | 2007-07-03 | Spansion Llc | Method and apparatus for applying bias to a storage device |
-
1992
- 1992-02-27 JP JP4041166A patent/JPH05243386A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0887900A (ja) * | 1994-08-26 | 1996-04-02 | Sgs Thomson Microelectron Ltd | 冗長性実施回路 |
| US5757814A (en) * | 1994-08-26 | 1998-05-26 | Sgs-Thomson Microelectronics Limited | Memory and test method therefor |
| JPH08102529A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 半導体記憶装置 |
| JP2002279794A (ja) * | 2001-03-21 | 2002-09-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US7239548B2 (en) | 2004-12-24 | 2007-07-03 | Spansion Llc | Method and apparatus for applying bias to a storage device |
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