JPH09251797A

JPH09251797A - 半導体記憶装置、その救済方法及びその試験方法

Info

Publication number: JPH09251797A
Application number: JP8061487A
Authority: JP
Inventors: Yasuhiko Maki; 康彦牧
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-03-18
Filing date: 1996-03-18
Publication date: 1997-09-22

Abstract

(57)【要約】【課題】半導体記憶装置に関し、ヒューズを実際に切
断する前に、ヒューズ切断後の状態を仮に設定してメモ
リの救済やその試験を行うことにより試験時間の短縮化
及びコストダウンを図る。【解決手段】メモリセル１１と、セル１１に生じた不
良セルを救済する冗長回路１２と、当該装置の電源投入
を検出する検出回路１３と、ヒューズ４１を有し、検出
回路１３の信号Ｓ１を受けてヒューズ４１の切断前に電
圧ＶＡを出力し、ヒューズ４１の切断後には電圧ＶＢを
出力するプログラム回路１４と、信号Ｓ１を受けてヒュ
ーズ４１の切断前に電圧ＶＢを出力する電圧生成回路１
５と、ヒューズ切断後の電圧ＶＢ又はヒューズの切断前
の電圧ＶＢのいずれかを選択する選択回路１６と、ヒュ
ーズ切断前の電圧ＶＢに従って不良セルを冗長回路１２
と置き換えるように選択回路１６を制御する制御回路１
７とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
その救済方法及びその試験方法に関するものであり、更
に詳しく言えば、冗長回路付きＲＡＭ、その不良セルの
救済方法及び救済後の試験に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路の高密度化及び情
報処理システムの多機能化により、大容量のＲＡＭ（随
時書込み読出し可能なメモリ）やＲＯＭ（読出し専用メ
モリ）等の半導体メモリが要求されている。半導体メモ
リは１ビットの不良が生じた場合にも製品として出荷で
きないので廃棄しなければならない。そこで、生産歩留
りの向上及び信頼性の向上を図るために、不良を生じた
メモリセルを救済する冗長回路を備えた半導体メモリが
製造されている。

【０００３】図５は、従来例に係る冗長回路付きＲＡＭ
の構成図を示している。図５（Ａ）において、１はメモ
リセル、２はメモリセルに生じた不良セルを救済する冗
長回路、３はアドレスを入力してデータを書込み又は読
出す書込み・読出し部、４は不良セルと冗長回路２とを
置き換えるセル置換制御部である。セル置換制御部４
は、図５（Ｂ）に示すように、電源投入検出信号Ｓ１に
基づいてオン・オフするｐ型の電界効果トランジスタＴ
Ｐと、不良セルを救済するときに切断されるヒューズ４
Ａと、ヒューズ４Ａの切断の有無によって得られる御電
圧ＶＡを保持するラッチ回路４Ｂから成る。制御電圧Ｖ
Ａはヒューズ４Ａを切断しないときは「Ｌ」（ロー）レ
ベルになり、ヒューズ４Ａを切断したときは、「Ｈ」
（ハイ）レベルになる。

【０００４】次に、従来技術に係る半導体メモリの救済
方法について説明する。まず、ウエハ状態の半導体メモ
リを試験装置にセットし、冗長回路２で救済できる不良
セルを検出する。次いで、救済可能な不良セルが検出さ
れた場合は、当該半導体メモリを試験装置から取外して
レーザ装置にセットする。そして、レーザ装置により、
ヒューズ４Ａを実際に切断する。その後、冗長回路２に
より不良セルが救済できているか否かを判定する。この
ために、当該半導体メモリをレーザ装置から取外して試
験装置に再セットする。そして、当該半導体メモリの電
源をオンする。すると、電源投入検出信号（パワーリセ
ット信号）Ｓ１を入力したトランジスタＴＰは、信号Ｓ
１＝「Ｌ」レベルに基づいて制御電圧ＶＡ＝「Ｈ」レベ
ルをラッチ回路４Ｂに出力するように動作する。信号Ｓ
１は不図示の検出回路からトランジスタＴＰのゲートへ
出力される。

【０００５】制御電圧ＶＡは不図示のビット線選択回路
に出力され、ビット線選択回路は、不良セルが接続され
たビット線を出力から切り離し、冗長回路２の冗長ビッ
ト線を出力に接続する。これにより、信号Ｓ１が「Ｈ」
レベルになっても、メモリセル１に生じた不良セルが冗
長回路２と置き換わるようになる。

【０００６】

【発明が解決しようとする課題】しかしながら、従来技
術では救済可能な不良セルが検出されると、半導体メモ
リをレーザ装置にセットし、ヒューズ４Ａをレーザによ
り実際に切断している。このため、次のような問題があ
る。（１）ヒューズ切断後に、冗長回路２により不良セルが
守備良く救済できているか否かを判定するために、当該
半導体メモリをレーザ装置から取外して試験装置に再セ
ットしなければならない。再セットに要する時間が全体
の試験時間の短縮化を妨げている。試験時間の増加は試
験コストのアップにつながり、メモリの低廉化の妨げと
なる。

【０００７】（２）また、ヒューズ切断後の試験におい
て、冗長回路２が不良であって、本来の不良セルが救済
できないと判定された場合、ヒューズ４Ａを切断したこ
と、及び、冗長回路２により不良セルが救済できている
か否かを判定すること自体が無駄になる恐れがある。冗
長回路２が不良であるか否かはヒューズを切断した状態
を作らないと判断が付かないものである。

【０００８】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、ヒューズを実際に切断する前に、
ヒューズ切断後の状態を仮に設定してメモリの救済やそ
の試験を行うことにより試験時間の短縮化及びコストダ
ウンを図ることが可能となる半導体記憶装置、その救済
方法及びその試験方法の提供を目的とする。

【０００９】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、その一実施の形態を図１に示すように、冗長回
路を備えたメモリと、ヒューズを備えたヒューズ回路
と、当該装置の電源投入を検出して前記ヒューズ回路の
ヒューズを切断したときの信号レベルと同一レベルの信
号を出力する検出回路と、前記検出回路の出力又は前記
ヒューズ回路の出力のいずれかを選択して前記メモリに
出力し該メモリに生じた不良セルを前記冗長回路と置き
換える選択回路と、前記ヒューズの切断後はヒューズ回
路の出力を選択し、ヒューズ切断前は前記検出回路の出
力を選択するように前記選択回路を制御する制御回路と
を備えていることを特徴とする。

【００１０】半導体記憶装置の救済方法は、ヒューズを
切断することにより不良セルを冗長回路に置き換える半
導体記憶装置の救済方法において、前記冗長回路で救済
できる不良セルを検出し、前記救済可能な不良セルが検
出された場合、前記ヒューズを実際に切断する前に、前
記ヒューズ切断後の電圧を作成し、前記作成されたヒュ
ーズ切断後の電圧に基づいて前記不良セルを冗長回路と
置き換えて救済可能か否かを判定し、前記不良セルが救
済可能と判定された場合に、前記ヒューズを実際に切断
することを特徴とする。

【００１１】半導体記憶装置の試験方法は、ヒューズを
切断することにより不良セルを救済する冗長回路を備え
た半導体記憶装置の試験方法において、前記冗長回路で
救済できる不良セルを検出し、前記救済可能な不良セル
が検出された場合、前記ヒューズを実際に切断する前
に、前記ヒューズ切断後の電圧を作成し、前記作成され
たヒューズ切断後の電圧に基づいて前記不良セルを冗長
回路と置き換えた状態でヒューズ切断後の試験を行うこ
とを特徴とし、上記目的を達成する。

【００１２】本発明の半導体記憶装置の動作を説明す
る。まず、検出回路が当該装置の電源投入を検出する
と、検出回路から選択回路にヒューズを切断したときの
信号レベルと同一のレベルの信号が出力される。そし
て、制御回路は、ヒューズの切断後はヒューズ回路の出
力を選択し、ヒューズ切断前は、検出回路の出力を選択
するように選択回路の選択を切り換えるように動作す
る。したがって、選択回路からのヒューズ回路の出力又
は検出回路の出力によって、冗長回路は、メモリセルに
生じた不良セルと置き換わるように動作する。

【００１３】このように本発明の半導体記憶装置では、
電源投入を検出してヒューズを切断したときの号信号レ
ベルと同一レベルの信号を出力する検出回路を設けてい
るので、ヒューズを実際に切断しなくても、ヒューズを
切断したときと同一のレベルの信号に基づいて不良セル
を冗長回路と置き換えることができる（本発明の半導体
記憶装置の救済方法）。したがって、実際にヒューズを
切断しなくても、ヒューズ切断後の冗長回路を含めたチ
ップ全体の試験を行うことが可能となる。

【００１４】また、本発明の半導体記憶装置の試験方法
では、ヒューズを切断したときと同一のレベルの信号に
基づいて不良セルを冗長回路と置き換えた状態でヒュー
ズ切断後の試験を行っている。したがって、実際にヒュ
ーズを切断した後に、冗長回路を含めたチップ全体の試
験を行う場合に比べて、無駄な時間を省くことができ
る。

【００１５】

【実施の形態】次に、図を参照しながら本発明の実施の
形態について説明をする。図１〜４は、本発明の実施の
形態に係る半導体記憶装置の説明図である。図１は、冗
長回路付き半導体メモリの構成図を示している。この半
導体メモリはヒューズを備えており、これを切断するこ
とにより不良セルを冗長回路と置き換えることができ
る。図１において、１１はメモリセルである。１２は、
メモリセル１２に生じた不良セルを救済する冗長回路で
ある。冗長回路１２は冗長メモリセル、冗長ビット線、
冗長ワード線及び冗長センスアンプを有している。１３
は、当該装置の電源投入を検出して電源投入検出信号Ｓ
１を出力する検出回路（パワーオンリセット検出回路）
である。100 は不良セルを冗長回路１２と置き換えるた
めの制御を行うセル置換制御部である。セル置換制御部
100 は、プログラム回路１４、電圧生成回路１５、選択
回路１６及び制御回路１７とを有している。セル置換制
御部100 については図２において説明する。

【００１６】１８はアドレスを入力するアドレスレジス
タである。１９はアドレスをデコードするロウ・デコー
ダである。２０はデータを書込み又はデータを読み出す
ライト＆センスアンプである。２１はビット線を選択す
るビット線選択回路である。２２は選択制御信号Ｓ１を
入力する冗長端子である。ａ〜ｎはヒューズ切断情報で
ある。ヒューズ切断情報ａ〜ｎは、外部で作成したもの
を試験用パッドを介して入力するか、または、当該メモ
リ内部で作成したもの使用する。ヒューズ切断情報ａ〜
ｎをメモリ内部で作成する場合については、図３で説明
する。

【００１７】図２は、セル置換制御部の構成図である。
図２において、プログラム回路１４はｐ型の電界効果ト
ランジスタＴＰ１とヒューズ４１から成る。プログラム
回路１４は、検出回路１３からの電源投入検出信号Ｓ１
を入力し、ヒューズ４１を切断したときと、それを切断
しないときとに応じて異なった信号論理の制御電圧ＶＡ
を出力するように動作する。ヒューズを切断したとき
は、信号Ｓ１＝「Ｌ」レベルでトランジスタＴＰ１が一
瞬オンするので、「Ｈ」（ハイ）レベルの制御電圧ＶＡ
を出力する。ヒューズ４１を切断しないときは、信号Ｓ
１＝「Ｌ」レベルでトランジスタＴＰ１が一瞬オンする
ので、「Ｌ」（ロー）レベルの制御電圧ＶＡを出力す
る。

【００１８】電圧生成回路１５はｐ型の電界効果トラン
ジスタＴＰ２から成る。トランジスタＴＰ２は、電源投
入検出信号Ｓ１＝「Ｌ」レベルに基づいてヒューズ４１
を切断したときと同じ信号論理のヒューズ切断等価制御
電圧ＶＢ＝「Ｈ」レベルを出力するように動作する。選
択回路１６は２つのトランスファーゲートＴＧ１、ＴＧ
２と、ｐ型の電界効果トランジスタＴＰ３と、ラッチ回
路６１から成る。選択回路１６は、プログラム回路４１
による制御電圧ＶＡ又は電圧生成回路１５によるヒュー
ズ切断等価制御電圧ＶＢのいずれかを選択するように動
作する。例えば、ゲートＴＧ１は制御回路１７からのゲ
ート制御信号Ｓ３に基づいてオン又はオフし、ゲートＴ
Ｇ３は制御回路１７からのゲート制御信号Ｓ３バー（上
線を省略する）に基づいてオン又はオフする。トランジ
スタＴＰ３は電源投入検出信号Ｓ１＝「Ｌ」レベルに基
づいてオンし、ゲートＴＧ１又はＴＧ２を通過する制御
電圧ＶＡ又はＶＢをスイッチ制御する。ラッチ回路６１
はトランジスタＴＰ３を通過した制御電圧ＶＡ又はＶＢ
をラッチするように動作する。

【００１９】制御回路１７は、選択制御信号Ｓ２及びヒ
ューズ切断情報ａ〜ｎを入力し、制御電圧ＶＡ又はヒュ
ーズ切断等価制御電圧ＶＢに基づいて不良セルを冗長回
路１２と置き換えるように選択回路１６を制御する。制
御回路１７は、ｎ本のヒューズ切断情報ａ〜ｎと選択制
御信号Ｓ１をデコードしてゲート制御信号Ｓ３を出力す
るｎ＋１入力ＮＡＮＤ論理回路７１と、ゲート制御信号
Ｓ３を反転するインバータ７２から成る。

【００２０】図３は、ヒューズ切断情報生成回路の構成
図を示している。図３において、Ｇ１〜Ｇｎはヒューズ
切断情報生成回路であり、ｎはヒューズの本数であり、
アドレスの本数でもある。ヒューズ切断情報生成回路
は、ｎ入力ＮＡＮＤ論理回路３１とｎ個のアドレスレジ
スタＡ１〜Ａｎから成り、２ⁿ本のビット線の中から１
本のビット線を選ぶためのヒューズ切断情報ａ〜ｎを作
成する。本実施の形態では、アドレスレジスタＡ１〜Ａ
ｎは図１に示したアドレスレジスタ１８を兼用してい
る。

【００２１】次に、図４（Ａ）及び図４（Ｂ）を参照し
ながら、本発明の実施の形態に係る半導体メモリの救済
方法について説明する。まず、従来技術と同様にウエハ
状態の半導体メモリを試験装置にセットし、冗長回路１
２で救済できる不良セルを検出する。不良セルは、当該
半導体メモリに電源を供給し、アドレスと試験データを
与え、測定プローブを試験パッドに当てて検出する。

【００２２】次いで、救済可能な不良セルが検出された
場合は、ヒューズ４１を実際に切断する前に、ヒューズ
４１を切断したときと同じ論理のヒューズ切断等価制御
電圧ＶＢに基づいて不良セルを仮に冗長回路１２と置き
換え、救済可能か否かを判定する。選択制御信号Ｓ２は
「Ｈ」レベルに設定する。信号Ｓ２は冗長端子２２から
制御回路１７へ供給する。

【００２３】ここで、本発明の半導体メモリは次のよう
な動作をする。まず、電源を一度切断し、図４（Ａ）に
示すように、再度電源を投入する。すると、検出回路１
３は電源投入を検出する。一方で、検出回路１３からの
電源投入検出信号（パワーリセット信号）Ｓ１を入力し
たプログラム回路１４は、ヒューズ４１を切断しないと
きの制御電圧ＶＡを選択回路に出力する。他方で、電源
投入検出信号Ｓ１に基づいて電圧生成回路１５は、ヒュ
ーズ４１を切断したときと同じ信号論理のヒューズ切断
等価制御電圧ＶＢを選択回路１６に出力する。電圧生成
回路１５のトランジスタＴＰ２は、電源投入検出信号Ｓ
１＝「Ｌ」レベルに基づいて制御電圧ＶＢ＝「Ｈ」レベ
ルをゲートＴＧ１に出力するように動作する。

【００２４】そして、選択制御信号Ｓ２＝「Ｈ」レベル
及びヒューズ切断情報ａ〜ｎを入力した制御回路１７
は、メモリセル１１に生じた不良セルを制御電圧ＶＢに
よって冗長回路１２と置き換えるために選択回路１６を
制御する。ここで、ヒューズ切断情報生成回路Ｇ１〜Ｇ
ｎは、オペレータ又は試験装置の指示に従い、切断した
いヒューズ４１を選択するためのヒューズ切断情報ａ〜
ｎを制御回路１７に出力する。

【００２５】また、ゲートＴＧ１は制御回路１７からの
ゲート制御信号Ｓ３＝「Ｌ」レベルに基づいてオフし、
ゲートＴＧ２はゲート制御信号Ｓ３バー（上線を省略す
る）＝「Ｈ」レベルに基づいてオンする。また、トラン
ジスタＴＰ３は電源投入検出信号Ｓ１＝「Ｌ」レベルに
基づいて一瞬オンし、ゲートＴＧ２を通過する制御電圧
ＶＢをラッチ回路６１に出力する。ラッチ回路６１はト
ランジスタＴＰ３を通過した制御電圧ＶＢをラッチする
ように動作する。

【００２６】したがって、ラッチ回路６１は、制御電圧
ＶＢをビット線選択回路２１に出力するように動作す
る。ビット線選択回路２１は、不良セルが接続されたビ
ット線を出力から切り離し、冗長回路１２の冗長ビット
線を出力に接続する。これによりメモリセル１１に生じ
た不良セルが冗長回路１２と置き換わるようになる。ま
た、本実施の形態では従来技術とは異なり救済可能の判
定を次のように行う。当該半導体メモリを試験装置にセ
ットしたまま、測定プローブを試験パッドに当てて冗長
回路１２が動作するか否かを試験する。この試験で、パ
ス（ＰＡＳＳ）と判定された半導体メモリが本当の救済
可能なチップとなる。フェイル（ＦＡＩＬ）の場合は、
冗長回路１２に不良があり、本当の意味での救済可能な
チップではないため、レーザ装置によるヒューズカット
は行わない。したがって、冗長回路１２の置き換えによ
って不良セルが救済可能と判定された場合のみヒューズ
４１を実際に切断する。ヒューズ４１はレーザ装置によ
り切断する。

【００２７】ヒューズ切断後の半導体メモリは次のよう
な動作をする。まず、ヒューズ切断後は常に、図４
（Ｂ）に示すように選択制御信号Ｓ２を「Ｌ」レベルに
設定する。そして、検出回路１３が当該装置の電源投入
を検出すると、一方で、検出回路１３からの電源投入検
出信号Ｓ１を入力したプログラム回路１４は、制御電圧
ＶＡを選択回路に出力する。なお、プログラム回路１４
のトランジスタＴＰ１は、電源投入検出信号Ｓ１＝
「Ｌ」レベルに基づいて制御電圧ＶＡ＝「Ｈ」レベルを
ゲートＴＧ１に出力するように動作する。また、トラン
ジスタＴＰ２も信号Ｓ１＝「Ｌ」レベルを受けて制御電
圧ＶＢ＝「Ｈ」レベルをゲートＴＧ２に出力するが、選
択制御信号Ｓ２を入力した制御回路１７は、メモリセル
１１に生じた不良セルを制御電圧ＶＡによって冗長回路
１２と置き換えるために選択回路１６を次のように制御
する。

【００２８】例えば、ゲートＴＧ１は制御回路１７から
のゲート制御信号Ｓ３＝「Ｈ」レベルに基づいてオン
し、ゲートＴＧ２はゲート制御信号Ｓ３バー（上線を省
略する）＝「Ｌ」レベルに基づいてオフする。また、ト
ランジスタＴＰ３は電源投入検出信号Ｓ１＝「Ｌ」レベ
ルに基づいて一瞬オンし、ゲートＴＧ２を通過する制御
電圧ＶＡをラッチ回路６１に出力する。ラッチ回路６１
はトランジスタＴＰ３を通過した制御電圧ＶＡをラッチ
するように動作する。なお、トランジスタＴＰ３がオフ
となり、選択制御信号Ｓ２やヒューズ切断情報ａ〜ｎの
信号論理に関係無くラッチ回路６１の状態は保持され
る。

【００２９】したがって、ラッチ回路６１は、制御電圧
ＶＡをビット線選択回路２１に出力するように動作する
ので、ビット線選択回路２１は、不良セルが接続された
ビット線を出力から切り離し、冗長回路１２の冗長ビッ
ト線を出力に接続する。これにより、制御電圧ＶＡに基
づいて、不良セルが冗長回路１２と置き換わるようにな
り、冗長回路によって不良セルを救済した半導体メモリ
が完成する。

【００３０】このように本発明の実施の形態に係る冗長
回路付き半導体メモリでは、電源投入検出信号Ｓ１＝
「Ｌ」レベルに基づいてヒューズ４１を切断したときと
同じ信号論理のヒューズ切断等価制御電圧ＶＢ＝「Ｈ」
レベルを出力する電圧生成回路１５が設けられている。
したがって、ヒューズ４１を実際にレーザ装置等により
切断しなくても、ヒューズを切断したときと同じような
ヒューズ切断等価制御電圧ＶＢに基づいて不良セルを冗
長回路１２と置き換えることができる。

【００３１】本発明の半導体メモリの救済方法では、冗
長回路１２によって救済可能な不良セルが検出される
と、ヒューズ４１を実際に切断する前に、ヒューズ切断
等価制御電圧ＶＢと選択制御信号Ｓ２とに基づいて不良
セルを仮に冗長回路１２と置き換え、救済可能か否かを
判定している。したがって、実際に半導体メモリをレー
ザ装置にセットする前に、ヒューズ切断後の冗長回路１
２を含めたチップ全体の試験を行うことが可能となる。

【００３２】また、本発明の半導体メモリの試験方法で
は、ヒューズ切断等価制御電圧ＶＢに基づいて不良セル
を冗長回路１２と置き換えた状態でヒューズ切断後の試
験を行っている。したがって、実際にヒューズを切断し
た後に、冗長回路１２を含めたチップ全体の試験を行う
場合に比べて、無駄な時間を省くことができる。ヒュー
ズ切断前の試験において、救済可能と判定されたチップ
はヒューズ切断後に１００％良品となるので、ヒューズ
切断後の試験が省略できる。また、冗長回路１２が万が
一不良していた場合等において、早期に救済を断念する
ことができる。レーザ装置に当該半導体メモリをセット
したり、そのヒューズを切断したりする無駄な時間が削
減できる。

【００３３】これにより、ＲＡＭ等の半導体メモリの試
験時間を削減すること、及び、コストダウンを図ること
が可能となる。また、半導体メモリがＲＡＭ等の汎用品
の場合は補助パッドが多く設けられるので、本実施の形
態では、この補助パッドを介してヒューズ切断情報ａ〜
ｎを入力するようにする。ヒューズ切断情報ａ〜ｎはウ
エハ試験の段階でのみ必要とするので、最終パッドをバ
ンプに引き出さないで済み、パッド数やバンプ数の増加
が防げる。スタンダードセル（Ｓ／Ｃ）等のようなチッ
プにおいては、試験パッドを増やすことで対処する。

【００３４】なお、試験パッドを設けることができない
場合は、本実施の形態のように既存のアドレスレジスタ
Ａ１〜Ａｎの出力を論理回路３１でデコードすることに
よりヒューズ切断情報ａ〜ｎを得る。このようにして
も、ヒューズ切断情報ａ〜ｎは、冗長端子２２を「Ｈ」
レベルとして電源をリセットする間のみに必要なため、
通常動作に何らの影響も与えない。

【００３５】

【発明の効果】以上説明したように、本発明の半導体記
憶装置では、ヒューズを実際に切断しなくても、ヒュー
ズを切断したときと同じ信号論理のヒューズ切断等価制
御電圧に基づいて不良セルを冗長回路と置き換えること
ができる（本発明の半導体記憶装置の救済方法）。した
がって、実際にヒューズを切断する前に、ヒューズ切断
後の冗長回路を含めたチップ全体の試験を行うことが可
能となる。

【００３６】また、本発明の半導体記憶装置の試験方法
では、実際にヒューズを切断することなく、ヒューズ切
断等価制御電圧に基づいて不良セルを冗長回路と置き換
えた状態でヒューズ切断後の試験を行っている。したが
って、実際にヒューズを切断した後に、冗長回路を含め
たチップ全体の試験を行う場合に比べて、無駄な時間を
省くことができる。

【００３７】これにより、半導体メモリの試験時間の削
減及びそのコストダウンに寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体メモリの構成
図である。

【図２】本発明の実施の形態に係るセル置換制御部の構
成図である。

【図３】本発明の実施の形態に係るヒューズ切断情報生
成回路の構成図である。

【図４】本発明の実施の形態に半導体メモリの救済時の
信号波形図である。

【図５】従来例に係る半導体メモリの構成図である。

【符号の説明】

１，１１…メモリセル、２，１２…冗長回路、３…書込
み・読出し部、４，100 …セル置換制御部、１３…検出
回路、１４…プログラム回路、１５…電圧生成回路、１
６…選択回路、１７…制御回路、１８，Ａ１〜Ａｎ…ア
ドレスレジスタ、１９…ロウ・デコーダ、２０…ライト
＆センスアンプ、２１…ビット線選択回路、２２…冗長
端子、３１…ｎ１入力ＮＡＮＤ論理回路、４Ａ，４１…
ヒューズ、４Ｂ，６１…ラッチ回路、７１…ｎ＋１入力
ＮＡＮＤ論理回路、７２…インバータ、Ｇ１〜Ｇｎはヒ
ューズ切断情報生成回路、ＴＰ，ＴＰ１〜ＴＰ３…ｐ型
の電界効果トランジスタ、ＴＧ１，ＴＧ２…トランスフ
ァーゲート。

Claims

【特許請求の範囲】

【請求項１】冗長回路を備えたメモリと、ヒューズを備えたヒューズ回路と、当該装置の電源投入を検出して前記ヒューズ回路のヒュ
ーズを切断したときの信号レベルと同一レベルの信号を
出力する検出回路と、前記検出回路の出力又は前記ヒューズ回路の出力のいず
れかを選択して前記メモリに出力し該メモリに生じた不
良セルを前記冗長回路と置き換える選択回路と、前記ヒューズの切断後はヒューズ回路の出力を選択し、
ヒューズ切断前は前記検出回路の出力を選択するように
前記選択回路を制御する制御回路とを備えていることを
特徴とする半導体記憶装置。
【請求項２】前記選択回路によって選択された前記検
出回路の出力又は前記ヒューズ回路の出力を電源投入期
間中保持する記憶回路を備えていることを特徴とする請
求項１に記載の半導体記憶装置。
【請求項３】前記ヒューズの選択を許可する選択制御
信号及び前記ヒューズを選ぶヒューズ切断情報に基づい
て前記選択回路の選択を切り換える制御回路を備えてい
ることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】前記選択制御信号を入力する冗長端子
と、前記ヒューズ切断情報を入力する試験用パッドを設
けていることを特徴とする請求項１に記載の半導体記憶
装置。
【請求項５】前記メモリに入力するアドレス又はデー
タを利用して前記ヒューズ切断情報を作成することを特
徴とする請求項４に記載の半導体記憶装置。
【請求項６】ヒューズを切断することにより不良セル
を冗長回路に置き換える半導体記憶装置の救済方法にお
いて、前記冗長回路で救済できる不良セルを検出し、前
記救済可能な不良セルが検出された場合、前記ヒューズ
を実際に切断する前に、前記ヒューズ切断後の電圧を作
成し、前記作成されたヒューズ切断後の電圧に基づいて
前記不良セルを冗長回路と置き換えて救済可能か否かを
判定し、前記不良セルが救済可能と判定された場合に、
前記ヒューズを実際に切断することを特徴とする半導体
記憶装置の救済方法。
【請求項７】ヒューズを切断することにより不良セル
を救済する冗長回路を備えた半導体記憶装置の試験方法
において、前記冗長回路で救済できる不良セルを検出
し、前記救済可能な不良セルが検出された場合、前記ヒ
ューズを実際に切断する前に、前記ヒューズ切断後の電
圧を作成し、前記作成されたヒューズ切断後の電圧に基
づいて前記不良セルを冗長回路と置き換えた状態でヒュ
ーズ切断後の試験を行うことを特徴とする半導体記憶装
置の試験方法。