JPS6266500A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6266500A JPS6266500A JP60207221A JP20722185A JPS6266500A JP S6266500 A JPS6266500 A JP S6266500A JP 60207221 A JP60207221 A JP 60207221A JP 20722185 A JP20722185 A JP 20722185A JP S6266500 A JPS6266500 A JP S6266500A
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- JP
- Japan
- Prior art keywords
- column
- spare
- row
- gate
- preliminary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は冗長回路を有する半導体記憶装置に関する。
半導体記憶装置の大容量化に伴い、冗長回路技術は必須
のものになっている。冗長回路とは、正規のメモリアレ
イに対して予備の列ないし行を付加したもので、メモリ
アレイ内の不良を救済するために設けられる。すなわち
、正規のメモリアレイ内に不良行、不良列あるいは不良
ビットが存在するときに、適当な手段によって予備デ」
−ダに不良行、不良列あるいは不良ビットに対応するア
ドレスをプログラムし、これによって不ＦＩＩ！Ｊ１分
を予備行、予備列で置換する。これによって、正規のメ
モリアレイ内の一部分の不睨によって半導体記憶装置全
体が不良になることが防止される。
のものになっている。冗長回路とは、正規のメモリアレ
イに対して予備の列ないし行を付加したもので、メモリ
アレイ内の不良を救済するために設けられる。すなわち
、正規のメモリアレイ内に不良行、不良列あるいは不良
ビットが存在するときに、適当な手段によって予備デ」
−ダに不良行、不良列あるいは不良ビットに対応するア
ドレスをプログラムし、これによって不ＦＩＩ！Ｊ１分
を予備行、予備列で置換する。これによって、正規のメ
モリアレイ内の一部分の不睨によって半導体記憶装置全
体が不良になることが防止される。
正規のメモリアレイ内で不Ｑ行、不良列あるいは不良ビ
ットが発生する確率は、半導体記憶装置の大容量化が進
むにつれて高くなる。従って、特に大規模な回路では、
歩留りの向上、コストの低減を図るために冗長回路技術
は不可欠になっている。
ットが発生する確率は、半導体記憶装置の大容量化が進
むにつれて高くなる。従って、特に大規模な回路では、
歩留りの向上、コストの低減を図るために冗長回路技術
は不可欠になっている。
第４図は従来の冗長回路部分の一例を示す。予備行また
は予備列１は選択１２を介１ノで予備デコーダに接続さ
れる。予備デコーダはヒユ−ズ素子３１〜３２ｏと、ｎ
ｆ％すＭ ＯＳ ｔ−ランジスタ４１−．。
は予備列１は選択１２を介１ノで予備デコーダに接続さ
れる。予備デコーダはヒユ−ズ素子３１〜３２ｏと、ｎ
ｆ％すＭ ＯＳ ｔ−ランジスタ４１−．。
４２ｏを有している。まＩこ、選択線２はプリチャ−ジ
用のｐ型ＭＯＳトランジスタ５を介して”ｃｃ電源に接
続されている。トランジスタ４．〜４２ｎのゲートには
行アドレス信号ＡＩＲ” ＡｎＲ又は列アドレス信号Ａ
ｌｃ〜Ａｎｃが与えられ、１〜ランジスタ５のゲートに
はｉ、ＩＩ御クりックφ１がＬ）えられる。
用のｐ型ＭＯＳトランジスタ５を介して”ｃｃ電源に接
続されている。トランジスタ４．〜４２ｎのゲートには
行アドレス信号ＡＩＲ” ＡｎＲ又は列アドレス信号Ａ
ｌｃ〜Ａｎｃが与えられ、１〜ランジスタ５のゲートに
はｉ、ＩＩ御クりックφ１がＬ）えられる。
このような従来装置において、予協デ］−ダに不自列、
不ロ行あるいは不良ビットに対応Ｊ−るアドレスをプロ
グラムする場合には、予備デコーダ内のヒユーズ素子３
１〜３２ｎをレーザー等で溶断することにより行う。こ
のため、実際に予備行ないし予備列のセルが完全に動作
するか否かは１．ヒユーズ素子を溶断した後でなければ
確認することができない。従って、予備行ないし予備列
のセルに不良があるときにヒユーズ素子を溶断すること
は、非常に無駄である。
不ロ行あるいは不良ビットに対応Ｊ−るアドレスをプロ
グラムする場合には、予備デコーダ内のヒユーズ素子３
１〜３２ｎをレーザー等で溶断することにより行う。こ
のため、実際に予備行ないし予備列のセルが完全に動作
するか否かは１．ヒユーズ素子を溶断した後でなければ
確認することができない。従って、予備行ないし予備列
のセルに不良があるときにヒユーズ素子を溶断すること
は、非常に無駄である。
また、従来はヒユーズを溶断する以前にセルの不良が把
握できなかったため、予備行ないし予備列のいずれかに
不良ヒルがある場合であってその予備行ないし予備列の
どららでも正規メモリアレイの不良を救済できる場合に
も、最適な予備行（列）の選択をできない欠点があった
。
握できなかったため、予備行ないし予備列のいずれかに
不良ヒルがある場合であってその予備行ないし予備列の
どららでも正規メモリアレイの不良を救済できる場合に
も、最適な予備行（列）の選択をできない欠点があった
。
本発明は上記の従来技術の欠点を克服するためになさた
もので、予備デコーダをプログラムして予備行（列）を
メモリアレイの不良行（列）と置換する以前に、予備行
（列）の不出状況を把握できる半導体記憶装置を提供す
ることを目的とする。
もので、予備デコーダをプログラムして予備行（列）を
メモリアレイの不良行（列）と置換する以前に、予備行
（列）の不出状況を把握できる半導体記憶装置を提供す
ることを目的とする。
（発明の概要）
上記の目的を達成するため本発明は、メモリアレイの不
良行（列）と置換される予備行（列）の動作試験する試
験信号を入力る試験信号入力手段と、試験信号が入力さ
れたときは予備行（列）に試験信号入力手段の信号を与
えるようにし、試験信号が入力されないときは予備行（
列）に予備デコーダの信号を与えるようにする手段とを
有するず導体記憶装置を提供するものである。
良行（列）と置換される予備行（列）の動作試験する試
験信号を入力る試験信号入力手段と、試験信号が入力さ
れたときは予備行（列）に試験信号入力手段の信号を与
えるようにし、試験信号が入力されないときは予備行（
列）に予備デコーダの信号を与えるようにする手段とを
有するず導体記憶装置を提供するものである。
以下、添付図面を参照して本発明のいくつかの実施例を
説明する。
説明する。
第１図は一実施例の要部の構成図である。そしてこれが
第４図のものと異なる点は、予備行（列）１と選択線２
の間にオアゲート６が設けられていることと、オアゲー
ト６の入力端子に動作試験選択用パッド７が接続されて
いることである。このバッド７は、動作試験用の試験信
号を外部から入力することができるようになっている。
第４図のものと異なる点は、予備行（列）１と選択線２
の間にオアゲート６が設けられていることと、オアゲー
ト６の入力端子に動作試験選択用パッド７が接続されて
いることである。このバッド７は、動作試験用の試験信
号を外部から入力することができるようになっている。
次に動作を説明する。
Ｕ御りロックφ１によってトランジスタ５がオンになっ
ているときは、選択ｌｌＩ２にはｖＣｃＮ源からチャー
ジが供給される。このため、選択線２はＨレベルにプリ
チャージされる状態となる。しかし、ヒユーズ素子３１
〜３ｎが溶断されていないときは、それぞれの行（列）
アドレス信号ＡＩＲ〜ＡｎＲ（Ａｌｃ〜Ａｎ、、）およ
びイの反転アドレス信号ＡＩＲ”ＡｎＲ（Ａｌｃ”””
Ａｎｃ’のために、トランジスタ４〜４２ｎの半数はオ
ンになり残りの半数は第）になる。従って、選択線２は
１−レベル（Ｇ Ｎ Ｄレベル）となり、これがオアゲ
ート６の一方の端子に入力される。
ているときは、選択ｌｌＩ２にはｖＣｃＮ源からチャー
ジが供給される。このため、選択線２はＨレベルにプリ
チャージされる状態となる。しかし、ヒユーズ素子３１
〜３ｎが溶断されていないときは、それぞれの行（列）
アドレス信号ＡＩＲ〜ＡｎＲ（Ａｌｃ〜Ａｎ、、）およ
びイの反転アドレス信号ＡＩＲ”ＡｎＲ（Ａｌｃ”””
Ａｎｃ’のために、トランジスタ４〜４２ｎの半数はオ
ンになり残りの半数は第）になる。従って、選択線２は
１−レベル（Ｇ Ｎ Ｄレベル）となり、これがオアゲ
ート６の一方の端子に入力される。
上記の状態で、動作試験を行いたい予備行（列）の動作
試験選択用パッド７より予備行（列）選択信号として１
−ルベルを入力すると、オアゲート６の他方の端子に接
続された選択線２０レベルに関係なく、オアゲートの性
質上、オアゲート６の出力は［ルベルとなり、動作試験
を行いたい予備行（列）が強制的に選択されることにな
る。この場合、動作試験を行わない他の予備行（列）の
動作試験選択用パッド７には、Ｌレベルを入力していな
くてもよい。
試験選択用パッド７より予備行（列）選択信号として１
−ルベルを入力すると、オアゲート６の他方の端子に接
続された選択線２０レベルに関係なく、オアゲートの性
質上、オアゲート６の出力は［ルベルとなり、動作試験
を行いたい予備行（列）が強制的に選択されることにな
る。この場合、動作試験を行わない他の予備行（列）の
動作試験選択用パッド７には、Ｌレベルを入力していな
くてもよい。
通常の動作をさせたいときには、動作試験選択用パッド
７をＬレベル又は７日−ティング状態にしておく。この
ようにすれば、オアゲートの性質、ｌ込他方の端子から
入力された状態すなわち選択１ａ２の状態がそのまま出
ノ】されることになる、ＩＸ上の通りこの実施例によれ
ば、動作試験時には動 ゛作試験選択用パッド７の状
態がそのままオアゲート６から出力され、通常動作時に
は選択線２の状態がそのままオアゲート６から出力され
る。従って、ヒユーズ素子３１〜３２ｎを溶断する前に
予備行（列）の不良を確認することができる。
７をＬレベル又は７日−ティング状態にしておく。この
ようにすれば、オアゲートの性質、ｌ込他方の端子から
入力された状態すなわち選択１ａ２の状態がそのまま出
ノ】されることになる、ＩＸ上の通りこの実施例によれ
ば、動作試験時には動 ゛作試験選択用パッド７の状
態がそのままオアゲート６から出力され、通常動作時に
は選択線２の状態がそのままオアゲート６から出力され
る。従って、ヒユーズ素子３１〜３２ｎを溶断する前に
予備行（列）の不良を確認することができる。
第２図は上記実施例の変形例の要部の構成図である。そ
してこれが第１図のものと異なる点は、オアゲート６の
代りにノアゲート１１およびインバータ１２が用いられ
ていることである。このように回路を構成した場合にも
、第１図のものと同様に動作させることができる。
してこれが第１図のものと異なる点は、オアゲート６の
代りにノアゲート１１およびインバータ１２が用いられ
ていることである。このように回路を構成した場合にも
、第１図のものと同様に動作させることができる。
第３図は本発明の他の実施例の要部の構成図である。複
数の予備行（列）ｌａ〜１ｎのそれぞれに対して予備デ
コーダ１３ａ〜１３ｎが設けられており、これらの間に
はオアゲート６ａ〜６ｎが介挿されている。各予備行（
列）１ａ〜１ｎごとのアンドゲート１４ａ〜１４ｎの一
方の入力端子はそれぞれ行（列）選択用パッド１５ａ〜
１５ｎに接続され、他方の入力端子は試験用パッド１６
に共通に接続される。
数の予備行（列）ｌａ〜１ｎのそれぞれに対して予備デ
コーダ１３ａ〜１３ｎが設けられており、これらの間に
はオアゲート６ａ〜６ｎが介挿されている。各予備行（
列）１ａ〜１ｎごとのアンドゲート１４ａ〜１４ｎの一
方の入力端子はそれぞれ行（列）選択用パッド１５ａ〜
１５ｎに接続され、他方の入力端子は試験用パッド１６
に共通に接続される。
第３図の実施例において、例えば予備行（列）１ｂを動
作試験したいときには、行（列）選択用パッド１５ｂか
ら１−ルベルを入力する。この状態で試験用パッド１６
からＨレベルを入力すると、アンドゲート１４ｂのみが
開かれているので、オアゲート６ｂの一方の入力端子に
Ｈレベルが入力される。従って、予備行（列）１ｂが選
択されて動作試験されることになる。
作試験したいときには、行（列）選択用パッド１５ｂか
ら１−ルベルを入力する。この状態で試験用パッド１６
からＨレベルを入力すると、アンドゲート１４ｂのみが
開かれているので、オアゲート６ｂの一方の入力端子に
Ｈレベルが入力される。従って、予備行（列）１ｂが選
択されて動作試験されることになる。
本発明は上記の実施例に限定されるものではない。例え
ば、予備デコーダを構成するトランジスタはｐ型であっ
てもｎ型であってもよい。但し、第１図においてトラン
ジスタ４１〜４２ｎにｐ型のものを用いるときは、アド
レス入力を一致させるために、各トランジスタのゲート
に入力されるアドレスをそれぞれ反転させる必要がある
。
ば、予備デコーダを構成するトランジスタはｐ型であっ
てもｎ型であってもよい。但し、第１図においてトラン
ジスタ４１〜４２ｎにｐ型のものを用いるときは、アド
レス入力を一致させるために、各トランジスタのゲート
に入力されるアドレスをそれぞれ反転させる必要がある
。
以上の通り本発明では、予備行（列）を動作試験する試
験信号が入力されたとき（動作試験時）は予備行（列）
に試験信号入力手段の信号が与えられ、通常動作時には
予備行（列）に予備デコーダの信号が与えられるよう動
作する手段を設けたので、予備デコーダのプログラム以
前にも予備行（列）の不良状況を容易に把握できる半導
体記憶装置を得ることができる。
験信号が入力されたとき（動作試験時）は予備行（列）
に試験信号入力手段の信号が与えられ、通常動作時には
予備行（列）に予備デコーダの信号が与えられるよう動
作する手段を設けたので、予備デコーダのプログラム以
前にも予備行（列）の不良状況を容易に把握できる半導
体記憶装置を得ることができる。
第１図は本発明の一実施例の要部の構成図、第２図はそ
の変形例の要部の構成図、第３図は本発明の他の実施例
の要部の構成図、第４図は従来装置の一例の要部の構成
図である。 １．１ａ〜１ｎ・・・予備行（列）、２・・・選択線、
３１〜３２ｎ・・・ヒユーズ素子、 ４１〜’２ｎ・・・ｎ型ＭＯＳトランジスタ、５・・・
プリチャージ用ｐ型ＭＯ３ｔ−ランジスタ、７・・・動
作試験選択用パッド、 １５ａ〜１５ｎ・・・行（列）選択用パッド、１６・・
・試験用パッド。 第２図
の変形例の要部の構成図、第３図は本発明の他の実施例
の要部の構成図、第４図は従来装置の一例の要部の構成
図である。 １．１ａ〜１ｎ・・・予備行（列）、２・・・選択線、
３１〜３２ｎ・・・ヒユーズ素子、 ４１〜’２ｎ・・・ｎ型ＭＯＳトランジスタ、５・・・
プリチャージ用ｐ型ＭＯ３ｔ−ランジスタ、７・・・動
作試験選択用パッド、 １５ａ〜１５ｎ・・・行（列）選択用パッド、１６・・
・試験用パッド。 第２図
Claims (1)
- 【特許請求の範囲】 １、メモリアレイと、予備メモリ手段と、前記メモリア
レイの行又は列に不良があるときにこの不良行又は不良
列を前記予備メモリ手段と置換するようプログラムされ
る予備デコーダと、前記予備メモリ手段を動作試験する
試験信号を入力する試験信号入力手段と、前記予備デコ
ーダおよび試験信号入力手段と前記予備メモリ手段の間
に設けられ、前記試験信号が入力されたときは前記予備
メモリ手段に前記試験信号入力手段の信号を与えるよう
動作し、前記試験信号が入力されないときは前記予備メ
モリ手段に前記予備デコーダの信号を与えるよう動作す
る切換手段とを有する半導体記憶装置。 ２、前記予備メモリ手段は前記メモリアレイの行と置換
される予備行である特許請求の範囲第１項記載の半導体
記憶装置。 ３、前記予備メモリ手段は前記メモリアレイの列と置換
される予備列である特許請求の範囲第１項記載の半導体
記憶装置。 ４、前記切換手段は、入力端子が前記予備デコーダおよ
び試験信号入力手段に接続され、出力端子が前記予備メ
モリ手段に接続されるオアゲートである特許請求の範囲
第１項乃至第３項のいずれかに記載の半導体記憶装置。 ５、前記切換手段は、入力端子が前記予備デコーダおよ
び試験信号入力手段に接続されるノアゲートと、入力端
子が前記ノアゲートの出力端子に接続され出力端子が前
記予備メモリ手段に接続されるインバータとを有する特
許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207221A JPS6266500A (ja) | 1985-09-19 | 1985-09-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207221A JPS6266500A (ja) | 1985-09-19 | 1985-09-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266500A true JPS6266500A (ja) | 1987-03-25 |
Family
ID=16536246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60207221A Pending JPS6266500A (ja) | 1985-09-19 | 1985-09-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266500A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206999A (ja) * | 1987-02-24 | 1988-08-26 | Matsushita Electronics Corp | 半導体メモリ装置 |
| JPH01130399A (ja) * | 1987-11-17 | 1989-05-23 | Sanyo Electric Co Ltd | 半導体記憶回路 |
| JPH02123591A (ja) * | 1988-11-01 | 1990-05-11 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPH0574192A (ja) * | 1991-09-17 | 1993-03-26 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH0793172A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | 冗長ブロック切り替え回路 |
-
1985
- 1985-09-19 JP JP60207221A patent/JPS6266500A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206999A (ja) * | 1987-02-24 | 1988-08-26 | Matsushita Electronics Corp | 半導体メモリ装置 |
| JPH01130399A (ja) * | 1987-11-17 | 1989-05-23 | Sanyo Electric Co Ltd | 半導体記憶回路 |
| JPH02123591A (ja) * | 1988-11-01 | 1990-05-11 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPH0574192A (ja) * | 1991-09-17 | 1993-03-26 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH0793172A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | 冗長ブロック切り替え回路 |
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