JPH0254500A - 半導体メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、読出し専用の半導体メモリセル及びこのメ
モリセルを含む半導体メモリ装置に関し、特に不良チッ
プを救済するための予備のメモリセルに使用される。

〈従来の技術） 近年の半導体技術の飛躍的な発展により、半導体集積回
路の高集積化、高機能化が急速に進んでいる。特に、半
導体メモリ装置では、めざましい勢いで高集積化が行な
われている。

このような高集積化にともなってチップ面積が増大する
と、製造歩留りが低下して生産性が悪化することがある
。このような不具合に対して、例えばメモリにあっては
、冗長構成が有効となる。

この冗長構成は、予備のメモリセルを予め同一チップ上
に形成しておき、この予備のセルと不良セルを切換えて
、メモリセルの不良を救済しようとするものである。

このような冗長構成は、ＤＲＡＭ　（ダイナミック型の
ＲＡＭ）　、ＳＲＡＭ　（スタティック型のＲＡＭ）、
ＦＲＯＭ　（プログラマブルＲＯＭ）等のメモリ装置に
従来から採用されていた。しかしながら、マスクＲＯＭ
にあっては、冗長構成は以下に示す理由により行なわれ
ていなかった。

マスクＲＯＭは、データの書込み処理がウェハの製造段
階で行なわれる。このため、製造工程が終了して、デー
タの読出し等の電気的特性を検査する時点では、すでに
書込まれたデータの置換えは不可能となる。したがって
、不良となった正規のセルに書込まれていたデータと同
一のデータを予備のセルに書込んで、これらのセルを電
気的に切換えることはできないことになる。

−そこで、マスクＲＯＭにあっても、不良セルの救済を
行なうためには、製造工程が終了した後であってしデー
タの書込みが可能で、かつ電源の供給がなくてもデータ
を保持できるセルが必要となる。　従来、このようなセ
ルとしては、ＦＲＯＭで用いられているフローティング
ゲートを備えた１〜ランジスタあるいはヒユーズを用い
たものがあげられる。

フローティングゲートを備えたトランジスタをセルとし
た場合は、このようなトランジスタを製造するプロセス
がマスクＲＯＭで用いられているＭＯＳ型のトランジス
タを製造するプロセスに比べてかなり複雑となる。この
ため、製造コストが著しく高くなるという不具合が生じ
る。

一方、ヒユーズを用いたセルでは、ヒユーズを切断して
プログラムする方法により、３つの夕′イブのセルがあ
げられる。

第１のタイプとしては、ヒユーズをレーザにより切断す
るものである。このタイプでは、切断個所を正確に位置
合せする機能をもつ専用の切断装置が必要となる。また
、切断個所の位置合せに時間がかかる。さらに、ヒユー
ズ切断の前後において、電気的特性を検査しなければな
らず、検査のための時間が必要となる。これらにより、
不良セルと予備セルとの切換えに工数がかかり、生産効
率が低下することになる。

第２のタイプとしては、電流溶断ヒユーズをバイポーラ
トランジスタの電流により溶断するものである。このタ
イプでｔよ、バイポーラトランジスタを用いるため、バ
イポーラ用の製造プロセスが必要となる。このため、マ
スクＲＯＭを製造するＭＯＳプロセスにバイポーラプロ
セスが追加される。したがって、製造プロζスが複雑に
なるとともに工程数が多くなり、製造コストが上界して
しまう。

そこで、第３のタイプとしては、ＭＯＳ型のトランジス
タとヒユーズを直列接続し、このＭＯ３型トランジスタ
のオン電流によりヒユーズを溶断しようとするものであ
る。これは、異なるプロセスを追加する必要もなく、ま
た専用の設備も必要としない。しかしながら、ヒユーズ
を溶断させる電流は通常数１０ｍＡを必要とするため、
非常に大きなチャンネル幅のＭｏＳトランジスタを用い
なければならない。このため、専有面積が増大して、チ
ップ面積を増大させることなく多くの予備のセルを形成
することは困難となる。

（発明が解決しようとする課題） マスクＲＯＭを冗長構成とする場合には、予備のセルと
して上述した種々の構成が考えられる。

しかしながら、上）ホした構成にあっては、異なるプロ
セスを必要としてプロセスが複雑化する、専イＪ面積が
増大する、生産性が悪くなるといった問題が生じていた
。このため、マスクＲＯＭにあっては、現在冗長構成に
より不良チップの救麿は行なわれていなかった。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、生産性に侵れ、専有面積の
増大を招くことなく、不良チップの救済を容易に行なう
ことができる半導体メモリセル及び半導体メモリ装置を
提供することにあφ。

［発明の構成コ （課題を解決するための手段） 上記目的を達成するために、この発明は、データが読出
されるデータ線と低位電圧源との間に直列に接続された
読出し用電界効果トランジスタと溶断用電界効果トラン
ジスタと、前記両トランジスタの直列接続点と書込みデ
ータ線との間に挿入されて書込み時に溶断される電流溶
断ヒユーズとから構成される。

（作用） 上記構成において、この発明は、溶断用トランジスタの
制御電極に電源電圧を印加するとともに、書込みデータ
線に電源電圧よりも高い電圧を印加することにより、溶
断用トランジスタを廿力ンダリーブレークダウン状態と
し、このような状態にあって溶断用トランジスタを流れ
る電流によりヒユーズを溶断して、データの書込み動作
を行なうようにしている。

（実施例） 以１・、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の一実施例に係る半導体メモリセルの
構成を示す回路図である。

第１図において、メモリセル１は、読出し専用のＮチｔ
・ンネルＭＯ８型トランジスタ（以下［ＮＭＯ８Ｊと呼
ぶ）３と、ヒユーズ溶断専用のＮＭ０８５と、電流溶断
ヒユーズ７とから構成されでいる。なお、このようなメ
モリセル１は、チップ上でマトリックス状に配置形成さ
れている。

ＮＭＯ３３は、例えばチャネル幅が２μｍ１チＶネル長
が２μｍ、ゲート電極膜厚が４０００Ａ。

ゲート酸化膜厚が２００人で形成されており、ゲート端
子が読出しワード線９に接続されている。

ＮＭＯ８３は、データの読出し時に導通状態となり、デ
ータの読出しを行なうトランジスタである。

ＮＭＯ３５は、例えばチャネル幅が７μ１１ヂヤネル長
が１．０μｌ、ゲート電極ｐｌＡ厚が４０００人、ゲー
ト酸化膜ｌが２００Ａで形成されてＪ３す、ゲート端子
が書込みワード線１１に接続されている。ＮＭＯ３５は
、データの書込み時に導通状態となり、データの書込み
時に動作するトランジスタである。

ＮＭＯ３５は、そのドレイン電圧（Ｖｏ）とドレイン電
流（ＩＤ）との関係が、第２図に承りような特性を示す
トランジスタである。第２図において、ＮＭＯ３５は、
ゲート電圧（Ｖａ　）が電源電圧（５Ｖ程度）に印加さ
れた状態で、７ｖ程度のドレイン°市圧でセカンダリ−
ブレークダウンが生じる。このような状態にあっては、
ＮＭＯ８５は、８０１１１Ａ程度の大電流を流すことが
可能となる。また、ＮＭＯ３５は、第２図において、ゲ
ート端子が接地電位のドレイン耐圧が１５Ｖ程度になっ
ている。

このようなＮＭＯ８３とＮＭＯ８５は、読出しデータＦ
！１３とグランドに接続された配線１５との間に直列に
接続されている。この両トランジスタの直列接続点には
、一端が書込みデータ線１７に接続されたヒユーズ７の
他端が接続されている。

ヒユーズ７は、上記のトランジスタのゲート電極と同一
の厚さの４０００人の多結晶シリコンで形成されている
。ヒユーズ７は、そのくびれだ部分の幅が０．８μｍ１
長さが２μｍで、両トランジスタの直列接続点及び書込
みデータ線１７とのコンタクト部が２μｌｌｌＸ２μｍ
で形成されている。

したがって、メモリセル１は、そのサイズが１４０μｇ
１２　　（２０μ×７μ）程度となり、その専有面積が
かなり小型なものとなる。

ヒユーズの一端が接続されている占込みデータ線１７は
、その−ｈ端にパッド１９が接続されている。このバッ
ド１９は、ヒユーズ７を溶断する際に、外部から溶断用
の電力が供給される。すなわら、パッド１９に印加され
る電圧（以下、［溶断電圧Ｊど呼ぶ）は、ＮＭＯ８５が
セカンダリ−ブレークダウン状態となるように、ＮＭＯ
８５のゲート電圧が接地電位の時のドレイン耐圧よりも
低く、ゲート電圧が電源電圧の時のセカンダリ−ブレー
クダウン電圧よりも高い値となる。

また、書込みデータ線１７は、グランドとの間にプログ
ラム信号（ＰＧＭ）により導通制御されるＮＭＯ８２１
が接続されている。このＮＭＯ３２１はデータの書込み
時にはプログラム信号をロウレベル状態として非導通状
態となる。一方、データの読出し時にはプログラム信号
をハイレベル状態として導通状態となり、書込みデータ
線１７を接地電位とする。

書込みデータ線１７及びこのデータ線と平行して配置さ
れている配線１５は、金属で形成されている。一方、読
出しデータ線１３は、多結晶シリコン、Ｎ型あるいはＰ
型の拡散層、高融点金属シリサイド、書込みデータ線１
７や配線１５どは異なる層として２層構造にした金属、
あるいはこれらを複合したものとして形成されている。

次に、このように構成されたメモリセル１におけるデー
タの占込み動作及び読出し動作について説明する。

まず、データの書込み動作すなわちヒユーズ７を溶断す
る場合には、プログラム信号がロウレベル状態となり、
ＮＭＯ８２１が非導通状態となる。

ざらに、溶断されるヒユーズ７が接続された書込みデー
タ線１７のバッド１９に、溶ｇｆ＋電圧が印加される。

次に、溶断されるヒユーズ７を含むメモリセル１に接続
されている占込みワード線１１に電源電圧（５Ｖ程度）
が印加される。

これにより、溶断されるヒユーズを含むメモリしル１の
ＮＭＯ８５は、セノｊンダリーブレークダウン状態とな
り、パッド１９→占込みデータ線１７→ヒユーズ７→Ｎ
ＭＯ８５→グランドの経路で入電流が流れる。したがっ
て、ヒユーズ７は溶断されて、選択されたメモリセル１
のＮＭＯ８３とＮＭＯ３５の直列接続点と書込みデータ
線１７は非接続状態となり、書込み動作が行なわれる。

次に、読出し動作について説明する。

まず、プログラム信号をハイレベル状態として、ＮＭＯ
８２１を導通状態とする。さらに、データを読出そうと
するメモリセル１に接続されている読出しワード線９を
ハイレベル状態として、ＮＭＯ８３を導通状態とする。

このようにして選択されたメモリセル１のヒユーズが溶
断されていない場合には、導通状態のＮＭＯ８３に接続
されている読出しデータ線１３はロウレベル状態となる
。

これにより、選択されたメモリセル１からロウレベルの
データが読出される。

一方、選択されたメモリセル１のヒユーズが溶断されて
いる場合には、読出しデータ線１３は、読出し動作が行
なわれる前のハイレベル状態に保持されたままとなる。

これにより、選択されたメモリセル１からハイレベルの
データが読出されることになる。

このように、第１図に示したメモリセル１にあっては、
ヒユーズ７を溶断するトランジスタをＭＯＳ型として、
ヒユーズ７の溶断時にこのトランジスタをセカンダリ−
ブレークダウン状態にするようにしたので、短いチャネ
ル幅で大電流を得ることが可能となる。これにより、ヒ
ユーズ溶所用トランジスタを小型化して、少ない専有面
積でメモリセル１を構成できる。

また、ヒユーズ７を大電流により溶断てきるため、溶断
時間が短くなり、例えば２にビット程度のメモリセルに
０．１秒程度で書込みを行なうことが可能どなる。

さらに、このような書込み動作は、ウェハ段階でのプロ
セスが終了して、メモリセルの電気的特性検査が行なわ
れる時に、書込みを行なうための専有の設備を用いるこ
となく、同時に行なうことができる。

したがって、このようなメモリセル１は、マスクＲＯＭ
における冗長構成において、予備のセルとして極めて好
適なメモリセルどなる。この結果、このようなメモリセ
ルを予備セルどして用いることにより、マスクＲＯＭの
不良チップ救済を実用化することができるようになる。

次に、上記したメモリセル１を冗長構成にお（プる予備
のセルとして用いたマスクＲＯＭを第３図及び第４図を
参照して説明する。

第３図は上述したマスクＲＯＭの構成を示す図、第４図
は書込み時のタイミングヂャートである。

第３図に示すマスクＲＯＭは、正規のセル群３１の不良
セルを列単位で予備のセル群３３に置換えて、不良救済
を行なうようにしたものである。

なお、第３図において、第１図と同符号のものは同一機
能を有するものであり、その説明は省略する。

第３図において、正規のセル群３１はそのメモリセルが
ロウ（行）アドレスをデコードするロウデコーダ３５と
、カラム（列）アドレスをデコードするカラムデコーダ
３７の出力により制御されるカラムセレクタ３つとで選
択される。選択されたメモリセルから読出されたデータ
は、カラムセレクタ３９を介して切換回路４１に与えら
れる。

一方、正規のセル群３１の中で、不良となったメモリセ
ルと列単位で首換えられる予備のセル群３３は、第１図
に示したように構成されている。

このような予備のセル群３３では、データを読出そうと
するメモリセルがスペアロウデコーダ４３と、カラムデ
コーダ３７の出力により制御されるスペアカラムセレク
タ４５とで選択される。

予備のメモリセル群３３は、書込みを行なおうとするメ
モリセルが、ロウレベル状態の書込み信丹（ＷＥ）によ
りん込み用のカラムアドレスを取り込んでデコードする
占込み用のカラムデコーダ４７によって選択され、前）
ホしたようにヒユーズ７が溶断される。この時の動作タ
イミングは第４図に示す、にうになる。

スペアロウデコーダ４３は、予備のメモリセル１ど同様
の構成をＮＯＲ（ノア）型に接続して構成されている。

スペアロウデコーダ４３は、不良になった正規のメモリ
セルに置換えられた予備のメモリセルが、首換えられた
正規のメモリセルを選択するロウアドレスと同一の［ロ
ウアドレスににっで選択されるように、カラムデコーダ
４７によりヒユーズ４つが溶断される。スペアロウデコ
ーダ４３は、ヒコーズ４９の溶断時には、その入力とな
るロウアドレスがロウアドレスゲート回路５１によって
すべてロウレベル状態になる。このようなスペアロウデ
コーダ４３とスペアカラムセレクタ４５とで選択された
予備のメモリセルから読出されたデータは、切換回路４
１に与えられる。

切換回路４１は、スペアロウデコーダ４３の論理和出力
にしたがって、正規のメモリセルから読出されたデータ
あるいは予備のメモリセルから読出されたデータを選択
する。すなわち、与えられたロウアドレスにしたがって
スペアロウデコーダ４３が予備のメモリセルを選択した
場合には、切換回路４１は予備のメモリセルから読出さ
れたデータを選択するように制御される。選択されたデ
ータは、センスアンプ５３に与えられて増幅され、出力
バッフ７を介して出力される。

このような冗長構成のマスクＲＯＭにあっては、不良と
なった正規のメモリセルを容易に予備のメモリセル１と
置換えることが可能となる。さらに、予備のメモリセル
１と同様な構成を用いてスペアロウデコーダ４３を構成
して、スペアロウデコーダ４３のヒユーズ４９を溶断す
ることによりデコーダとして機能させるようにしたので
、正規のメモリセルに四換えられた予備のメモリセルを
、首換えられた正規のメモリセルを選択するロウアドレ
スで選択できるスペアロウデコーダ４３を容易に構成す
ることができる。

なお、この発明のメモリセルは上記実施例以外にも、Ｄ
ＲＡＭｌＳＲＡＭ等のスペアロウデコーダあるいはチッ
プ形成後に情報を書き込む用途、例えばチップ形成後に
入力ロジックを決定するロジック回路、リダンダンシイ
を実施したか否かを判定するりダンダンシイシグネチ１
１回路、ＰＬＤ（プログラマブルロジックデバイス）と
しても応用できることは明らかである。

［発明の効果］ 以上説明したように、この発明によれば、電界効果トラ
ンジスタがセカンダリ−ブレークダウン状態になった時
に電界効果トランジスタを流れる電流によりヒユーズを
溶断して、書込み動作を行なうようにしたので、生産性
に優れ、専有面積の小さなメモリセルを提供づることが
’ｎＪ能となる。

さらに、このようなメモリセルを予備のメモリセルとし
て冗長構成とした半導体メモリ装置にあっては、チップ
面積を大型化することなく、簡単なプロセスにより製造
が可能で、専用の設備を用いることなく短時間で不良チ
ップを電流することができるようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体メモリセルの
構成を示す図、第２図は第１図に示すメモリセルに用い
られているトランジスタの特性を示す図、第３図は第１
図に示すメモリセルを用いた半導体メモリｆ装置の構成
を示す図、第４図は第３図に示す装置の動作タイミング
を示す図である。 １・・・メモリセル、３，５．２１−ＮＭＯ８，７・・
・ヒユーズ、９・・・読出しワード線、１１・・・７ｉ
込みワード線、１３・・・読出しデータ線、１７・・・
書込みデータ線、１つ・・・パッド、３１・・・正規の
セル群、３３・・・予備のセル群、３５・・・ロウデコ
ーダ、３７・・・カラムデコーダ、３９・・・カラムセ
レクタ、４１・・・切換回路、４３・・・スペアロウデ
コーダ、４５・・・スペア力ラムデローダ、４７・・・
占込み用カラムデコーダ

Claims (6)

【特許請求の範囲】
1. （１）データが読出されるデータ線と低位電圧源との間
   に直列に接続された読出し用電界効果トランジスタと溶
   断用電界効果トランジスタと、 前記両トランジスタの直列接続点と書込みデータ線との
   間に挿入されて書込み時に溶断される電流溶断ヒューズ
   と を有することを特徴とする半導体メモリセル。
2. （２）前記溶断用トランジスタは、データの書込み時に
   所定の電位が制御電極に印加されるとともに前記所定の
   電位よりも高い電位が前記書込みデータ線に印加されて
   ブレークダウン状態となり、これにより得られる電流に
   よって前記電流溶断ヒューズを溶断することを特徴とす
   る請求項１記載の半導体メモリセル。
3. （３）前記読出しデータ線は、多結晶シリコン、拡散層
   、高融点金属シリサイド、前記書込みデータ線を形成す
   る配線層とは異なる層の金属のいずれかあるいはこれら
   のうちの２つ以上を接続したものとして形成したことを
   特徴とする請求項１記載の半導体メモリセル。
4. （４）前記半導体メモリセルを正規のメモリセルに対し
   て置換えられる予備のメモリセルとして冗長構成とした
   ことを特徴とする半導体メモリ装置。
5. （５）正規のメモリセル群と、 前記半導体メモリセルにより構成されて前記正規のメモ
   リセル群の所定のメモリセルに置換えられる予備のメモ
   リセル群と、 前記正規のメモリセル群からデータを読出そうとするメ
   モリセルを選択する第１の選択手段と、前記予備のメモ
   リセル群からデータを読出そうとするメモリセルを選択
   する第２の選択手段と、前記第１の選択手段によって選
   択された正規のメモリセルから読出されたデータと、前
   記第２の選択手段によって選択された予備のメモリセル
   から読出されたデータとを選択的に切換えて出力する切
   換手段と、 前記予備のメモリセル群にデータを書込むとともに、前
   記第２の選択手段が前記正規のメモリセル群を選択する
   アドレスにより前記正規のメモリセルに置換えられた予
   備のメモリセルを選択するように機能させる書込み手段
   と を有することを特徴とする半導体メモリ装置。
6. （６）前記第２の選択手段は、前記半導体メモリセルを
   複数並列に接続した構成を含むことを特徴とする請求項
   ５に記載の半導体メモリ装置。