JPH03236263A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03236263A JPH03236263A JP2033428A JP3342890A JPH03236263A JP H03236263 A JPH03236263 A JP H03236263A JP 2033428 A JP2033428 A JP 2033428A JP 3342890 A JP3342890 A JP 3342890A JP H03236263 A JPH03236263 A JP H03236263A
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- Japan
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- wiring
- integrated circuit
- redundant
- circuit device
- semiconductor integrated
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、例えば、論理
ゲート回路やメモリ等を搭載するゲートアレイ集積回路
等の論理部の欠陥救済に利用して特に有効な技術に関す
るものである。
ゲート回路やメモリ等を搭載するゲートアレイ集積回路
等の論理部の欠陥救済に利用して特に有効な技術に関す
るものである。
多数の論理ゲート回路を搭載するゲートアレイ集積回路
がある。また、マクロセルとして形成されるランダムア
クセスメモリと、その記憶データに対して所定の論理演
算処理を施す論理部を搭載する論理機能付メモリがある
。
がある。また、マクロセルとして形成されるランダムア
クセスメモリと、その記憶データに対して所定の論理演
算処理を施す論理部を搭載する論理機能付メモリがある
。
論理機能付メモリについては、例えば、１９８９年２月
１５日付、ｒアイ・ニス・ニス・シイ・シイ （ＩＳＳ
ＣＣ）ダイジェスト オブ テクニカル ペーパーズ（
Ｄｉｇｅｓｔ Ｏｆ Ｔｅｃｂｎｉｃａｌ Ｐａｐｅ
ｒｓ ）セラシラン（Ｓ ｅｓｓｉｏｎ） ＩＦ−の第
２６頁〜ｇＪＳ２７真に記載されている。
１５日付、ｒアイ・ニス・ニス・シイ・シイ （ＩＳＳ
ＣＣ）ダイジェスト オブ テクニカル ペーパーズ（
Ｄｉｇｅｓｔ Ｏｆ Ｔｅｃｂｎｉｃａｌ Ｐａｐｅ
ｒｓ ）セラシラン（Ｓ ｅｓｓｉｏｎ） ＩＦ−の第
２６頁〜ｇＪＳ２７真に記載されている。
上記に記載されるような論理機能付メモリ等の従来の論
理集積回路装置において、複数の論理ゲート回路か組み
合わされてなる論理部には、欠陥救済用の冗長素子が設
けられない。このため、いずれかの論理ゲート回路又は
結合配線に異常が発生した場合、その論理集積回路装置
は不良品とされ、これによって論理集積回路装置の製品
歩留りが低下する。このことは、論理集積回路装置の大
規模化か進むにしたがって深刻な問題となり、また、特
に論理集積回路装置が欠陥救済機能を備えたメモリを混
載する場合において、せっかくの欠陥救済機能の効果を
損ねるものとなる。これに対処するため、例えば論理部
自体を多重化して多数決論理を採る方式等も提案されて
いるが、論理部の規模が大きくまたその構成が複雑な場
合には、非現実的な手段と言わざるを得ない。
理集積回路装置において、複数の論理ゲート回路か組み
合わされてなる論理部には、欠陥救済用の冗長素子が設
けられない。このため、いずれかの論理ゲート回路又は
結合配線に異常が発生した場合、その論理集積回路装置
は不良品とされ、これによって論理集積回路装置の製品
歩留りが低下する。このことは、論理集積回路装置の大
規模化か進むにしたがって深刻な問題となり、また、特
に論理集積回路装置が欠陥救済機能を備えたメモリを混
載する場合において、せっかくの欠陥救済機能の効果を
損ねるものとなる。これに対処するため、例えば論理部
自体を多重化して多数決論理を採る方式等も提案されて
いるが、論理部の規模が大きくまたその構成が複雑な場
合には、非現実的な手段と言わざるを得ない。
この発明の目的は、論理部を構成する論理ゲート回路又
は結合配線等の異常を救済しうる論理集積回路装置等の
半導体集積回路装置を提供することにある。この発明の
他の目的は、論理集積回路装置等の製品歩留りを高め、
その低コスト化を推進することにある。
は結合配線等の異常を救済しうる論理集積回路装置等の
半導体集積回路装置を提供することにある。この発明の
他の目的は、論理集積回路装置等の製品歩留りを高め、
その低コスト化を推進することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ゲートアレイ集積回路及び論理機能付メモリ
等の半導体集積回路装置の論理部に、使用不能となった
論理素子又は配線に代えて選択的に使用される冗長論理
素子ならびに冗長配線を設けるものである。
等の半導体集積回路装置の論理部に、使用不能となった
論理素子又は配線に代えて選択的に使用される冗長論理
素子ならびに冗長配線を設けるものである。
上記した手段によれば、ゲートアレイ集積回路等の製造
過程等における障害により使用不能となった論理素子又
は配線を、冗長論理素子又は冗長配線に置き換え、論理
部としての機能の正常性を維持できる。その結果、ゲー
トアレイ集積回路等の製品歩留りを高め、その低コスト
化を推進することができる。
過程等における障害により使用不能となった論理素子又
は配線を、冗長論理素子又は冗長配線に置き換え、論理
部としての機能の正常性を維持できる。その結果、ゲー
トアレイ集積回路等の製品歩留りを高め、その低コスト
化を推進することができる。
〔実施例１〕
第１３図には、この発明が通用されたゲートアレイ集積
回路の一実施例の基板配置図が示され、第１図には、そ
の部分的な拡大配置図が示されている。また、第２図に
は、第１図のゲートアレイ集積回路における欠陥救済の
一例を説明するための接Ｍ図が示され、第３図には、他
の一例を説明するための接続図が示されている。これら
の図をもとに、この実施例のゲートアレイ集積回路の構
成と欠陥救済の概要ならびにその特徴について説明する
。なお、第１図ないし＠３図の各回路素子ならびに第１
３図の各ブロックを構成する回路素子は、公知の半導体
集積回路の製造技術により、特に制限されないが、Ｐ型
華結晶シリコンのような１４Ｉ！ｉの半導体基板上に形
成される。
回路の一実施例の基板配置図が示され、第１図には、そ
の部分的な拡大配置図が示されている。また、第２図に
は、第１図のゲートアレイ集積回路における欠陥救済の
一例を説明するための接Ｍ図が示され、第３図には、他
の一例を説明するための接続図が示されている。これら
の図をもとに、この実施例のゲートアレイ集積回路の構
成と欠陥救済の概要ならびにその特徴について説明する
。なお、第１図ないし＠３図の各回路素子ならびに第１
３図の各ブロックを構成する回路素子は、公知の半導体
集積回路の製造技術により、特に制限されないが、Ｐ型
華結晶シリコンのような１４Ｉ！ｉの半導体基板上に形
成される。
第１３図において、この実施例のゲートアレイ集積回路
は、特に制限されないが、半導体基板５ＬＩＢ上に所定
の距離をおいて配置される６個の素子領域ＣＧｉ〜ＣＧ
６を備える。これらの素子領域には、主としてＣＭＯ３
（相補型ＭＯ５）論理ゲート回路等の論理素子が形成さ
れる。
は、特に制限されないが、半導体基板５ＬＩＢ上に所定
の距離をおいて配置される６個の素子領域ＣＧｉ〜ＣＧ
６を備える。これらの素子領域には、主としてＣＭＯ３
（相補型ＭＯ５）論理ゲート回路等の論理素子が形成さ
れる。
素子領域ＣＧＬ〜ＣＧ６の周辺には、特に制限されない
が、入力又は出力用の外部端子等に対応した複数のボン
ディングバソドＰＡＤか整列して配置され、隣接する各
素子領域の間は、主として結合配線を形成するための配
線（チャンネル）領域Ｃ）（ｌ−ＣＨ５とされる。
が、入力又は出力用の外部端子等に対応した複数のボン
ディングバソドＰＡＤか整列して配置され、隣接する各
素子領域の間は、主として結合配線を形成するための配
線（チャンネル）領域Ｃ）（ｌ−ＣＨ５とされる。
素子領域ＣＧＩ−ＣＧ６には、特に制限されないが、第
１図の素子領域ＣＧＩ及びＣＧ２に代表して示されるよ
うに、２０個の論理素子つまり単位セルＵＣＩ−ＵＣ２
０がそれぞれ形成される。
１図の素子領域ＣＧＩ及びＣＧ２に代表して示されるよ
うに、２０個の論理素子つまり単位セルＵＣＩ−ＵＣ２
０がそれぞれ形成される。
これらの単位セルは、Ａｊ述のように、Ｐチャンネル及
びＮチャンネルＭＯ３ＦＥＴ （金属酸化物半導体型電
界効果トランジスタ、この明細書では、ＭＯＳＦＥＴを
して絶縁ゲート型電界効果トランジスタの総称とする）
からなるＣ Ｍ ＯＳ ４＆理ゲ一ト回路とされ、その
入力端子及び出力端子は、同図の垂直方向すなわちＹ軸
（第１の座標軸）方向に形成される引き出し線を介して
、対応する配線領域ＣＨＩ−ＣＨ５内に引き出される。
びＮチャンネルＭＯ３ＦＥＴ （金属酸化物半導体型電
界効果トランジスタ、この明細書では、ＭＯＳＦＥＴを
して絶縁ゲート型電界効果トランジスタの総称とする）
からなるＣ Ｍ ＯＳ ４＆理ゲ一ト回路とされ、その
入力端子及び出力端子は、同図の垂直方向すなわちＹ軸
（第１の座標軸）方向に形成される引き出し線を介して
、対応する配線領域ＣＨＩ−ＣＨ５内に引き出される。
配線領域ＣＨＩ〜ＣＨ５は、特に制限されないが、第１
図の配線領域ＣＨＩに代表して示されるように、同図の
垂直方向すなわちＹ軸方向に想定されるＹチャンネル（
第１のチャンフル）と、水平方向すなわちＸ軸（第２の
座標軸夕方向に想定されるＸチャンネル（第２のチャン
ネル）とを備える。このうち、各配線領域のＹチャンネ
ルは、後述するように、第１Ｊ１１の金属配線層すなわ
ちアルミニウム配線層ＡＬＬによって形成され、前述の
ように、各単位セルの入力端子又は出力端子に対応した
引き出し線として用いられる。また、Ｘチャンネルは、
後述するように、上記アルミニウム配線層ＡＬＩの上層
に想定された第２層の金属配線層すなわちアルミニウム
配線層ＡＬ２によって形成され、論理的に結合されるべ
き複数の論理ゲート回路に対応した複数の上記引き出し
線を結合するための素子間配線として用いられる。
図の配線領域ＣＨＩに代表して示されるように、同図の
垂直方向すなわちＹ軸方向に想定されるＹチャンネル（
第１のチャンフル）と、水平方向すなわちＸ軸（第２の
座標軸夕方向に想定されるＸチャンネル（第２のチャン
ネル）とを備える。このうち、各配線領域のＹチャンネ
ルは、後述するように、第１Ｊ１１の金属配線層すなわ
ちアルミニウム配線層ＡＬＬによって形成され、前述の
ように、各単位セルの入力端子又は出力端子に対応した
引き出し線として用いられる。また、Ｘチャンネルは、
後述するように、上記アルミニウム配線層ＡＬＩの上層
に想定された第２層の金属配線層すなわちアルミニウム
配線層ＡＬ２によって形成され、論理的に結合されるべ
き複数の論理ゲート回路に対応した複数の上記引き出し
線を結合するための素子間配線として用いられる。
この実施例において、配線領域ＣＨＩ−Ｃ）１５と対応
する二つの素子領域ＣＧＩ及びＣＧ２ないしＣＧ５及び
ＣＧ６との間には、特に制限されないか、第１図に例示
されるように、Ｘ軸方向に形成された一対の冗長配線Ｘ
ＲＩ及びＸＲ２ならびにＸＲ３及びＸＲ４（第１の冗長
配線）が設けられる。これらの冗長配線は、対応する配
線領域ＣＨ１−ＣＨ５を包含すべく、言い換えるならば
２０価の単位セルＵＣＩ〜ＵＣ２０に対応した一連の引
き出し線と容易に結合しうるべく交差して形成される。
する二つの素子領域ＣＧＩ及びＣＧ２ないしＣＧ５及び
ＣＧ６との間には、特に制限されないか、第１図に例示
されるように、Ｘ軸方向に形成された一対の冗長配線Ｘ
ＲＩ及びＸＲ２ならびにＸＲ３及びＸＲ４（第１の冗長
配線）が設けられる。これらの冗長配線は、対応する配
線領域ＣＨ１−ＣＨ５を包含すべく、言い換えるならば
２０価の単位セルＵＣＩ〜ＵＣ２０に対応した一連の引
き出し線と容易に結合しうるべく交差して形成される。
そして、その両端において、さらにＹ軸り向に形成され
た２対の冗長配線ＹＲＩ及びＹＲ２ならびにＹＲ３及び
ＹＲ４（第２の冗長配線）と結合しうるべく交差される
。
た２対の冗長配線ＹＲＩ及びＹＲ２ならびにＹＲ３及び
ＹＲ４（第２の冗長配線）と結合しうるべく交差される
。
配線領域ＣＨＩ〜ＣＨ５と対応する冗長配線ＸＲ１及び
ＸＲ２ならびに冗長配線ＸＲ３及びＸＲ４との間には、
特に制限されないが、比較的大きな空きスペースつまり
切断領域ＣＵＴがそれぞれ設けられる。この実施例にお
いて、各配線領域内の使用不能となった配線に結合され
た入力端子又は出力端子引き出し線は、後述するように
、ＦＩＢ （Ｆｏｃｕｓｅｄ Ｊｏｎ Ｂｅａｍ）
又はレーザＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ ）技術を用いて切断され、さら
に対応する冗長配線に結合される。このように、各配線
領域と対応する冗長配線との間に切断領域ＣＵＴか設け
られることで、使用不能となった配線に結合された入力
端子又は出力端子引き出し線の切断処理が容易となり、
また的確に行われるものとなる。
ＸＲ２ならびに冗長配線ＸＲ３及びＸＲ４との間には、
特に制限されないが、比較的大きな空きスペースつまり
切断領域ＣＵＴがそれぞれ設けられる。この実施例にお
いて、各配線領域内の使用不能となった配線に結合され
た入力端子又は出力端子引き出し線は、後述するように
、ＦＩＢ （Ｆｏｃｕｓｅｄ Ｊｏｎ Ｂｅａｍ）
又はレーザＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ ）技術を用いて切断され、さら
に対応する冗長配線に結合される。このように、各配線
領域と対応する冗長配線との間に切断領域ＣＵＴか設け
られることで、使用不能となった配線に結合された入力
端子又は出力端子引き出し線の切断処理が容易となり、
また的確に行われるものとなる。
ここで、第２図の場合を例に、この実施例のゲートアレ
イ集積回路における結合配線の欠陥救済方法の概要を説
明する。
イ集積回路における結合配線の欠陥救済方法の概要を説
明する。
第２図において、ゲートアレイ集積回路に異常が見られ
ないとき、素子領域ＣＧ１の単位セルＵＣ２の出力端子
引き出し線Ｔ ２ ｏは、特に制限されないが、小さな
Ｏ印で示されるコンタクトを介して配線領域ＣＨＩのＸ
チャンネルＸ３に結合され、さらに同様なコンタクトを
介して同じ素子領域ＣＧＩの単位セルＵＣ１７の入力端
子引き出し線Ｔ１７ｉに結合される。この単位セルＵＣ
１７の出力端子引き出し線Ｔ１７０は、ＸチャンネルＸ
１４を介して、対をなす素子領域ＣＧ２の単位セルＵＣ
１９の入力端子引き出し線Ｔ１９ｉに結合される。同様
に、素子領域ＣＧＩの単位セルＵＣ５の出力端子引き出
し線Ｔ５０は、配線領域ＣＨ１のＸチャンネルＸ４に結
合され、さらに同じ素子領域ＣＧｌの単位セルＬＪＣ２
０の入力端子引き出し線Ｔ２Ｏ１に結合される。
ないとき、素子領域ＣＧ１の単位セルＵＣ２の出力端子
引き出し線Ｔ ２ ｏは、特に制限されないが、小さな
Ｏ印で示されるコンタクトを介して配線領域ＣＨＩのＸ
チャンネルＸ３に結合され、さらに同様なコンタクトを
介して同じ素子領域ＣＧＩの単位セルＵＣ１７の入力端
子引き出し線Ｔ１７ｉに結合される。この単位セルＵＣ
１７の出力端子引き出し線Ｔ１７０は、ＸチャンネルＸ
１４を介して、対をなす素子領域ＣＧ２の単位セルＵＣ
１９の入力端子引き出し線Ｔ１９ｉに結合される。同様
に、素子領域ＣＧＩの単位セルＵＣ５の出力端子引き出
し線Ｔ５０は、配線領域ＣＨ１のＸチャンネルＸ４に結
合され、さらに同じ素子領域ＣＧｌの単位セルＬＪＣ２
０の入力端子引き出し線Ｔ２Ｏ１に結合される。
ゲートアレイ集積回路の製造工程においてなんらかの異
常が生し、例えば配線領域ＣＨＩのＸチャンネルＸ３及
びＸ４の間で区部で示されるような短＆＆障害が発生し
た場合、まず、ＦＩＢ又はレーザＣＶＤにより、出力端
子引き出し線Ｔ２ｏ及びＴ５ｏならびに入力端子引き出
し線Ｔ １７ ｉ及びＴ ２０ ｉが切Ｗｒ領域ＣＵＴ
において切断され、使用不能となったＸチャンネルＸ３
及びＸ４（７）切り離し処理が行われる。そして、単位
セルＵＣ２に対応した出力端子引き出し線Ｔ ２ ｏと
冗長配線ＸＲＩとの間に、口部で示される新しいコンタ
クトＣ１が形成され、これらの出力端子引き出し線及び
冗長配線が結合される。上記冗長配線ＸＲＩは、さらに
新しいコンタクトｃ３を介して、単位セルＬＩＣ１７に
対応した入力端子引き出し線Ｔ１７１に結合される。同
様に、単位セルＵＣ５に対応した出力端子引き出し線Ｔ
５ ｏは、新しいコンタク）Ｃ２を介して冗長配線Ｘ
Ｒ２に結合され、さらに新しいコンタクトＣ４を介して
単位セルＵＣ２０に対応した入力端子引き出し線Ｔ２Ｏ
１に結合される。その結果、ＸチャンネルＸ３及びＸ４
の短絡障害に起因したゲートアレイ集積回路の異當は修
復され、これによってその機能の正當性が維持されるも
のとなる。
常が生し、例えば配線領域ＣＨＩのＸチャンネルＸ３及
びＸ４の間で区部で示されるような短＆＆障害が発生し
た場合、まず、ＦＩＢ又はレーザＣＶＤにより、出力端
子引き出し線Ｔ２ｏ及びＴ５ｏならびに入力端子引き出
し線Ｔ １７ ｉ及びＴ ２０ ｉが切Ｗｒ領域ＣＵＴ
において切断され、使用不能となったＸチャンネルＸ３
及びＸ４（７）切り離し処理が行われる。そして、単位
セルＵＣ２に対応した出力端子引き出し線Ｔ ２ ｏと
冗長配線ＸＲＩとの間に、口部で示される新しいコンタ
クトＣ１が形成され、これらの出力端子引き出し線及び
冗長配線が結合される。上記冗長配線ＸＲＩは、さらに
新しいコンタクトｃ３を介して、単位セルＬＩＣ１７に
対応した入力端子引き出し線Ｔ１７１に結合される。同
様に、単位セルＵＣ５に対応した出力端子引き出し線Ｔ
５ ｏは、新しいコンタク）Ｃ２を介して冗長配線Ｘ
Ｒ２に結合され、さらに新しいコンタクトＣ４を介して
単位セルＵＣ２０に対応した入力端子引き出し線Ｔ２Ｏ
１に結合される。その結果、ＸチャンネルＸ３及びＸ４
の短絡障害に起因したゲートアレイ集積回路の異當は修
復され、これによってその機能の正當性が維持されるも
のとなる。
なお、以上の説明から明らかなように、この実＆例のゲ
ートアレイ集積回路では、各冗長配線が２本を単位とし
て設けられ対線形態とされることで、比較的発生確率の
高い隣接配線の短絡障害を容易に救済できる。また、冗
長配線ＸＲＩ〜ＸＲ４が、各素子領域に対応したすべて
の入力端子及び出力端子引き出し線と容易に結合しうる
べ（交差して形成されることで、各素子領域に含まれる
すべての論理素子の障害を効率良く救済できる。
ートアレイ集積回路では、各冗長配線が２本を単位とし
て設けられ対線形態とされることで、比較的発生確率の
高い隣接配線の短絡障害を容易に救済できる。また、冗
長配線ＸＲＩ〜ＸＲ４が、各素子領域に対応したすべて
の入力端子及び出力端子引き出し線と容易に結合しうる
べ（交差して形成されることで、各素子領域に含まれる
すべての論理素子の障害を効率良く救済できる。
さらに、引き出し線等の切断及び結合処理にＦＩＢ又は
レーザＣＶＤが用いられることで、すでに半製品として
ウェハ上に形成されたゲートアレイ集積回路等の欠陥救
済が可能となり、その製品歩留りが著しく高められるも
のである。
レーザＣＶＤが用いられることで、すでに半製品として
ウェハ上に形成されたゲートアレイ集積回路等の欠陥救
済が可能となり、その製品歩留りが著しく高められるも
のである。
次に、第３図の場合を例に、この実施例のゲートアレイ
集積回路における結合配線の他の欠陥救済例を説明する
。
集積回路における結合配線の他の欠陥救済例を説明する
。
第３図において、ゲートアレイ集積回路に異常が見られ
ないとき、素子領域ＣＧＩの単位セルＵＣ２の出力端子
引き出し線Ｔ ２ ｏは、第り図の場合と同様に、配線
領域ＣＨＩのＸチャンネルＸ３を介して単位セルＬＩＣ
１７の入力端子引き出し線Ｔ１７ｉに結合される。また
、単位セルＵＣ５の出力端子引き出し線Ｔ５ｏは、配線
領域ＣＨＩのＸチャンネルＸ４に結合された後、素子領
域ＣＧ２の単位セルＵＣ１９の入力端子引き出し線Ｔ１
９１に結合される。
ないとき、素子領域ＣＧＩの単位セルＵＣ２の出力端子
引き出し線Ｔ ２ ｏは、第り図の場合と同様に、配線
領域ＣＨＩのＸチャンネルＸ３を介して単位セルＬＩＣ
１７の入力端子引き出し線Ｔ１７ｉに結合される。また
、単位セルＵＣ５の出力端子引き出し線Ｔ５ｏは、配線
領域ＣＨＩのＸチャンネルＸ４に結合された後、素子領
域ＣＧ２の単位セルＵＣ１９の入力端子引き出し線Ｔ１
９１に結合される。
ゲートアレイ集積回路の製造工程においてなんらかのｊ
！常が生じ、例えば配線領域ＣＨＩのＸチャンネルＸ３
及びＸ４の間でｚ印で示されるような短絡障害か発生し
た場合、まず、ＦＩＢ又はレーザＣＶＤにより、出力端
子引き出し線Ｔ２ｏ及びＴ ５ ｏならびに入力端子引
き出し線Ｔ１７ｉ及びＴ ｌ ９ ｉが対応する切断領
域ＣＵＴにおいて切断され、使用不能となったＸチャン
ネルＸ３及びＸ４の切り離し処理が行われる。そして、
単位セルＵＣ２に対応した出力端子引き出し線Ｔ２ｏと
冗長間ＱＸＲＩとの間に、口部で示される新しいコンタ
クトＣ１が形成され、これらの出力端子引き出し線及び
冗長配線が結合される。上記冗長配線ＸＲＩは、さらに
新しいコンタクトｃ３を介して、単位セルＵＣ１７に対
応した入力端子引き出し線Ｔ１７ｉに結合される。一方
、単位セルＵＣ５に対応した出力端子引き出し線Ｔ５ｏ
は、新しいコンタク）−Ｃ２を介して冗長配線ＸＲ２に
結合される。この冗長配線ＸＲ２は、新しいコンタクト
ｃ４を介して冗長配線ＹＲ２に結合され、さらに冗長配
線ＹＲ２及びコンタクトＣ５ならびに冗長配線ＸＲ３及
びコンタクトＣ６を経て、単位セルＵＣ１９に対応した
入力端子引き出し線Ｔ１９１に結合される。その結果、
ＸチャンネルＸ３及びＸ４の短絡障害に起因したゲート
アレイ集積回路の異禽は修復され、これによってその機
能の正富性か維持されるものとなる。
！常が生じ、例えば配線領域ＣＨＩのＸチャンネルＸ３
及びＸ４の間でｚ印で示されるような短絡障害か発生し
た場合、まず、ＦＩＢ又はレーザＣＶＤにより、出力端
子引き出し線Ｔ２ｏ及びＴ ５ ｏならびに入力端子引
き出し線Ｔ１７ｉ及びＴ ｌ ９ ｉが対応する切断領
域ＣＵＴにおいて切断され、使用不能となったＸチャン
ネルＸ３及びＸ４の切り離し処理が行われる。そして、
単位セルＵＣ２に対応した出力端子引き出し線Ｔ２ｏと
冗長間ＱＸＲＩとの間に、口部で示される新しいコンタ
クトＣ１が形成され、これらの出力端子引き出し線及び
冗長配線が結合される。上記冗長配線ＸＲＩは、さらに
新しいコンタクトｃ３を介して、単位セルＵＣ１７に対
応した入力端子引き出し線Ｔ１７ｉに結合される。一方
、単位セルＵＣ５に対応した出力端子引き出し線Ｔ５ｏ
は、新しいコンタク）−Ｃ２を介して冗長配線ＸＲ２に
結合される。この冗長配線ＸＲ２は、新しいコンタクト
ｃ４を介して冗長配線ＹＲ２に結合され、さらに冗長配
線ＹＲ２及びコンタクトＣ５ならびに冗長配線ＸＲ３及
びコンタクトＣ６を経て、単位セルＵＣ１９に対応した
入力端子引き出し線Ｔ１９１に結合される。その結果、
ＸチャンネルＸ３及びＸ４の短絡障害に起因したゲート
アレイ集積回路の異禽は修復され、これによってその機
能の正富性か維持されるものとなる。
なお、以上の説明から明らかなように、この実施例では
、各配線領域の両側に、冗長配線ＸＲＩ及びＸＲ２なら
びにＸＲ３及びＸＲ４と結合しうるべく交差して形成さ
れるＹ軸方向の冗長配線ＹＲ１−ＹＲ４か設けられるこ
とで、実質的に二つの素子領域にわたって形成される素
子間配線の欠陥救済か可能となる。
、各配線領域の両側に、冗長配線ＸＲＩ及びＸＲ２なら
びにＸＲ３及びＸＲ４と結合しうるべく交差して形成さ
れるＹ軸方向の冗長配線ＹＲ１−ＹＲ４か設けられるこ
とで、実質的に二つの素子領域にわたって形成される素
子間配線の欠陥救済か可能となる。
以上のように、この実施例のゲートアレイ集積回路は、
素子領域ＣＧＩ−ＣＧ６とこれらの素子領域の間に設け
られた配線領域ＣＩ（１〜ＣＨ５を備える。このうち、
素子領域ＣＧ１〜ＣＧ６は、ＣＭＯＳゲート回路からな
る２０個の単位セルＵＣ１−ＬＩＣ２０をそれぞれ含み
、配線領域ＣＨＩ〜ＣＨ５は、Ｙ軸り向に形成されかつ
各単位セルの入力端子又は出力端子引き出し線として用
いられる複数のＹチャンネルと、Ｘ軸方向に形成されか
つ素子間配線として用いられる複数のＸチャンネルとを
含む。この実施例において、各配線領域と対応する一対
の素子領域との間には、対応する２０個の華位セルの入
力端子又は出力端子引き出し線と結合しうるべく交差し
て形成された２対の冗長配線ＸＲＩ及びＸＲ２ならびに
ＸＲ３及びＸＲ４かＸ軸方向に設けられ、さらにこれら
の冗長配線と結合しうるべく交差して形成される２対の
冗長配線ＹＲＩ及びＹＲ２ならびにＹＲ３及びＹＲ４が
設けられる。そして、各配線領域と対応する冗長配線Ｘ
ＲＩ及びＸＲ２ならびに冗長配線ＸＲ３及びＸＲ４との
間には、所定の切断領域ＣＵＴがそれぞれ設けられる。
素子領域ＣＧＩ−ＣＧ６とこれらの素子領域の間に設け
られた配線領域ＣＩ（１〜ＣＨ５を備える。このうち、
素子領域ＣＧ１〜ＣＧ６は、ＣＭＯＳゲート回路からな
る２０個の単位セルＵＣ１−ＬＩＣ２０をそれぞれ含み
、配線領域ＣＨＩ〜ＣＨ５は、Ｙ軸り向に形成されかつ
各単位セルの入力端子又は出力端子引き出し線として用
いられる複数のＹチャンネルと、Ｘ軸方向に形成されか
つ素子間配線として用いられる複数のＸチャンネルとを
含む。この実施例において、各配線領域と対応する一対
の素子領域との間には、対応する２０個の華位セルの入
力端子又は出力端子引き出し線と結合しうるべく交差し
て形成された２対の冗長配線ＸＲＩ及びＸＲ２ならびに
ＸＲ３及びＸＲ４かＸ軸方向に設けられ、さらにこれら
の冗長配線と結合しうるべく交差して形成される２対の
冗長配線ＹＲＩ及びＹＲ２ならびにＹＲ３及びＹＲ４が
設けられる。そして、各配線領域と対応する冗長配線Ｘ
ＲＩ及びＸＲ２ならびに冗長配線ＸＲ３及びＸＲ４との
間には、所定の切断領域ＣＵＴがそれぞれ設けられる。
各配線領域において短絡障害等により使用不能となった
配線は、関連する引き出し線が対応する切断領域ＣＵＴ
において切断されることで切り離され、さらにＦＩＢ又
はレーザＣＶＤにより形成された新しいコンタクトを介
して、適当な冗長配線ＸＲＩ〜ＸＲ４あるいはＹＲＩ−
ＹＲ４に結合される。これにより、配線領域に生した異
常は修復され、ゲートアレイ集積回路の機能の正屑性か
維持される。その結果、ゲートアレイ集積回路の製品歩
留りが高められ、その低コスト化か推進される。
配線は、関連する引き出し線が対応する切断領域ＣＵＴ
において切断されることで切り離され、さらにＦＩＢ又
はレーザＣＶＤにより形成された新しいコンタクトを介
して、適当な冗長配線ＸＲＩ〜ＸＲ４あるいはＹＲＩ−
ＹＲ４に結合される。これにより、配線領域に生した異
常は修復され、ゲートアレイ集積回路の機能の正屑性か
維持される。その結果、ゲートアレイ集積回路の製品歩
留りが高められ、その低コスト化か推進される。
〔実施例２〕
＠４図には、この発明か通用されたゲートアレイ集積回
路の５８２の実施例の部分的な拡大配置図か示され、＠
５図には、このゲートアレイ集積回路における欠陥救済
の一例を説明するための接続図か示されている。また、
＠６図には、第４図のゲートアレイ集積回路の一実施例
の部分的な素子配置図が示され、第７図には、そのＡ−
Ｂ断面図が示されている。さらに、第８図には、第４図
のゲートアレイ集積回路に含まれる冗長論理素子つまり
冗長セルとその周辺部の一実施例の部分的な回路図が示
されている。これらの図をもとに、この実施例のゲート
アレイ集積回路の構成と欠陥救済の概要ならびにその特
徴について説明する。なお、この実施例のゲートアレイ
集積回路の基板配置図は、特に制限されないが、上記第
１３図に示される第１の実施例と同様であるため、基板
配置に関する説明は割愛する。また、以下の回路図にお
いて、そのチャンネル（パンクゲート）部に矢印が付加
されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の
付加されないＮチャンネルＭＯ３ＦＥＴと区別して示さ
れる。
路の５８２の実施例の部分的な拡大配置図か示され、＠
５図には、このゲートアレイ集積回路における欠陥救済
の一例を説明するための接続図か示されている。また、
＠６図には、第４図のゲートアレイ集積回路の一実施例
の部分的な素子配置図が示され、第７図には、そのＡ−
Ｂ断面図が示されている。さらに、第８図には、第４図
のゲートアレイ集積回路に含まれる冗長論理素子つまり
冗長セルとその周辺部の一実施例の部分的な回路図が示
されている。これらの図をもとに、この実施例のゲート
アレイ集積回路の構成と欠陥救済の概要ならびにその特
徴について説明する。なお、この実施例のゲートアレイ
集積回路の基板配置図は、特に制限されないが、上記第
１３図に示される第１の実施例と同様であるため、基板
配置に関する説明は割愛する。また、以下の回路図にお
いて、そのチャンネル（パンクゲート）部に矢印が付加
されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の
付加されないＮチャンネルＭＯ３ＦＥＴと区別して示さ
れる。
第４図において、この実施例のゲートアレイ集積回路に
設けられたら価の素子領域ＣＧ １−ＣＧ６は、特に制
限されないが、素子領域ＣＧ１及びＣＧ２に代表して示
されるように、ＣＭＯ５論理ゲート回路からなる２０個
の単位セルＵＣ：１−ＵＣ２０と、その両端に配置され
た２個の冗長論理素子つまり冗長セルＵＣＲＩ及びＵＣ
Ｒ２をそれぞれ含む。各素子領域の単位セルＬＩＣＩ〜
ＵＣ２０の入力端子及び出力端子は、同図の垂直方向す
なわちＹ軸（第１の座標＠）方向に形成された引き出し
線を介して対応する配線領域ＣＨＩ−ＣＨ５内に引き出
され、冗長セルＵＣＲ１及びＵＣＲ２の入力端子及び出
力端子は、同様な入力端子引き出し線ＴＲ１ｉ及びＴＲ
２ｉならびに出力端子引き出し線ＴＲ１ｏ及びＴ Ｒ２
ｏを介して対応する配線領域ＣＨＩ−Ｃ１１，５内に引
き出される。
設けられたら価の素子領域ＣＧ １−ＣＧ６は、特に制
限されないが、素子領域ＣＧ１及びＣＧ２に代表して示
されるように、ＣＭＯ５論理ゲート回路からなる２０個
の単位セルＵＣ：１−ＵＣ２０と、その両端に配置され
た２個の冗長論理素子つまり冗長セルＵＣＲＩ及びＵＣ
Ｒ２をそれぞれ含む。各素子領域の単位セルＬＩＣＩ〜
ＵＣ２０の入力端子及び出力端子は、同図の垂直方向す
なわちＹ軸（第１の座標＠）方向に形成された引き出し
線を介して対応する配線領域ＣＨＩ−ＣＨ５内に引き出
され、冗長セルＵＣＲ１及びＵＣＲ２の入力端子及び出
力端子は、同様な入力端子引き出し線ＴＲ１ｉ及びＴＲ
２ｉならびに出力端子引き出し線ＴＲ１ｏ及びＴ Ｒ２
ｏを介して対応する配線領域ＣＨＩ−Ｃ１１，５内に引
き出される。
配線＃ｉ域ＣＨＩ−ＣＨ５は、＠４図の垂直方向すなわ
ちＸ軸方向に想定されるＹチャンネル（第１のチャンネ
ル）と、水平り向すなわちＸ軸（第２の座標軸）ｈ同に
想定されるＸチャンネル（第２のチャンネル）とを備え
る。このうち、各配線領域のＹチャンネルは、特に制限
されないが、第１ｊ１１のアルミニウム配線ｒ１１ＡＬ
１によって形成され、φＪ述のように、各華位セル又は
冗長セルに対応した入力端子又は出力端子引き出し線と
して用いられる。また、Ｘチャンネルは、第２層のアル
ミニウム配線層ＡＬ２によって形成され、論理的に結合
されるべき複数の論理ゲート回路に対応した複数の上記
引き出し線を結合するための素子間配線として用いられ
る。
ちＸ軸方向に想定されるＹチャンネル（第１のチャンネ
ル）と、水平り向すなわちＸ軸（第２の座標軸）ｈ同に
想定されるＸチャンネル（第２のチャンネル）とを備え
る。このうち、各配線領域のＹチャンネルは、特に制限
されないが、第１ｊ１１のアルミニウム配線ｒ１１ＡＬ
１によって形成され、φＪ述のように、各華位セル又は
冗長セルに対応した入力端子又は出力端子引き出し線と
して用いられる。また、Ｘチャンネルは、第２層のアル
ミニウム配線層ＡＬ２によって形成され、論理的に結合
されるべき複数の論理ゲート回路に対応した複数の上記
引き出し線を結合するための素子間配線として用いられ
る。
この実り例において、配線領域ＣＨ１−ＣＨ５と対応す
る二つの素子領域ＣＧＩ及びＣＧ２ないしＣＧ５及びＣ
Ｇ６との間には、特に制限されないが、Ｘ軸方向に形成
された一対の冗長配線ＸＲ１及びＸＲ２ならびにＸＲ３
及びＸＲ４（第１の冗長配線）が設けられる。これらの
冗長配線は、対応する配線領域ＣＨＩ−ＣＨ５を包含す
べく、言い換えるならば２０個の単位セルＵＣＩ〜ＵＣ
２０ならびに２個の冗長セルＵＣＲ１及びＵＣＲ２に対
応した一連の引き出し線と容易に結合しうるべく交差し
て形成される。
る二つの素子領域ＣＧＩ及びＣＧ２ないしＣＧ５及びＣ
Ｇ６との間には、特に制限されないが、Ｘ軸方向に形成
された一対の冗長配線ＸＲ１及びＸＲ２ならびにＸＲ３
及びＸＲ４（第１の冗長配線）が設けられる。これらの
冗長配線は、対応する配線領域ＣＨＩ−ＣＨ５を包含す
べく、言い換えるならば２０個の単位セルＵＣＩ〜ＵＣ
２０ならびに２個の冗長セルＵＣＲ１及びＵＣＲ２に対
応した一連の引き出し線と容易に結合しうるべく交差し
て形成される。
各対の冗長配線ＸＲＩ及びＸＲ２ならびにＸＲ３及びＸ
Ｒ４と対応する配線領域ＣＨＩ〜ＣＨ５との間には、特
に制限されないが、切ｖｆｒ領域ＣＵＴＩがそれぞれ設
けられ、また、各対の冗長配線ＸＲＩ及びＸＲ２ならび
にＸＲ３及びＸＲ４と対応する素子ｆｌ域ＣＧＩ〜ＣＧ
６との間にも、同様な切断領域ＣＵＴ２がそれぞれ設け
られる。この実施例において、各配線領域内の使用不能
となった配線に結合された入力端子又は出力端子引き出
し線は、後述するように、切断領域ＣＵＴＩにおいて切
断され、さらに対応する冗長配線に結合される。また、
各素子領域の使用不能となった論理素子に結合される入
力端子又は出力端子引き出し線は、切断領域ＣＵＴ２に
おいて切断され、さらに対応する冗長配線に結合される
。これらの引き邑し線の切断及び結合処理は、特に制限
されないか、上記第１の実施例と同様に、ＦＩＢ又はレ
ーザＣＶＤによって実現される。
Ｒ４と対応する配線領域ＣＨＩ〜ＣＨ５との間には、特
に制限されないが、切ｖｆｒ領域ＣＵＴＩがそれぞれ設
けられ、また、各対の冗長配線ＸＲＩ及びＸＲ２ならび
にＸＲ３及びＸＲ４と対応する素子ｆｌ域ＣＧＩ〜ＣＧ
６との間にも、同様な切断領域ＣＵＴ２がそれぞれ設け
られる。この実施例において、各配線領域内の使用不能
となった配線に結合された入力端子又は出力端子引き出
し線は、後述するように、切断領域ＣＵＴＩにおいて切
断され、さらに対応する冗長配線に結合される。また、
各素子領域の使用不能となった論理素子に結合される入
力端子又は出力端子引き出し線は、切断領域ＣＵＴ２に
おいて切断され、さらに対応する冗長配線に結合される
。これらの引き邑し線の切断及び結合処理は、特に制限
されないか、上記第１の実施例と同様に、ＦＩＢ又はレ
ーザＣＶＤによって実現される。
ここで、第５図の場合を例に、この実施例のゲートアレ
イ集積回路における論理素子の欠陥救済力性の概要を説
明する。
イ集積回路における論理素子の欠陥救済力性の概要を説
明する。
第５図において、ゲートアレイ集積回路に異常か見られ
ないとき、素子領域ＣＧＩの単位セルＵＣ２の出力端子
引き出し線Ｔ ２ ｏは、特に制限されないが、小さな
○印で示されるコンタクトを介して配線領域ＣＨＩのＸ
チャンネルＸ３に結合され、さらに同様なコンタクトを
介して同し素子領域ＣＧＩめ単位セルＵＣ１７の入力端
子引き出し線ＴＩ？ｉに結合される。この単位セルＵＣ
１７の出力端子引き出し線Ｔ１７ｏは、配線領域ＣＨ１
のＸチャンネルＸ１４に結合され、さらに対をなす素子
領域ＣＧ２の単位セルＵＣ１９の入力端子引き出し１ｊ
ｌＴ１９ｉに結合される。
ないとき、素子領域ＣＧＩの単位セルＵＣ２の出力端子
引き出し線Ｔ ２ ｏは、特に制限されないが、小さな
○印で示されるコンタクトを介して配線領域ＣＨＩのＸ
チャンネルＸ３に結合され、さらに同様なコンタクトを
介して同し素子領域ＣＧＩめ単位セルＵＣ１７の入力端
子引き出し線ＴＩ？ｉに結合される。この単位セルＵＣ
１７の出力端子引き出し線Ｔ１７ｏは、配線領域ＣＨ１
のＸチャンネルＸ１４に結合され、さらに対をなす素子
領域ＣＧ２の単位セルＵＣ１９の入力端子引き出し１ｊ
ｌＴ１９ｉに結合される。
ところで、素子領域ＣＧＩの単位セルＵＣ１７は、特に
制限されないが、第８図に例示されるように、ＣＭＯＳ
インバータ回路とされ、一対のＰチャンネルＭＯ３ＦＥ
ＴＱＩ及びＮチャンネルＭＯＳＦＥＴＱ２によって構成
される。これらのＭＯＳＦＥＴの共通結合されたゲート
は、単位セルＵＣ１７の入力端子とされ、前述のように
、入力端子引き出し線Ｔ１７ｉを介してＸチャンネルＸ
３に結合される。また、その共通結合されたドレインは
、単位セルＵＣ１７の出力端子とされ、出力端子引き出
し線Ｔ１７０を介してＸチャンネルＸ１４に結合される
。
制限されないが、第８図に例示されるように、ＣＭＯＳ
インバータ回路とされ、一対のＰチャンネルＭＯ３ＦＥ
ＴＱＩ及びＮチャンネルＭＯＳＦＥＴＱ２によって構成
される。これらのＭＯＳＦＥＴの共通結合されたゲート
は、単位セルＵＣ１７の入力端子とされ、前述のように
、入力端子引き出し線Ｔ１７ｉを介してＸチャンネルＸ
３に結合される。また、その共通結合されたドレインは
、単位セルＵＣ１７の出力端子とされ、出力端子引き出
し線Ｔ１７０を介してＸチャンネルＸ１４に結合される
。
素子領域ＣＧ１〜ＣＧ６の上半部には、第６図に例示さ
れるように、Ｎウェル領域ＮＷが設けられ、その内部に
は、例えば上記単位セルＵＣ１７のＰチャンネルＭＯ５
ＦＥＴＱＩのソースＳ１及びドレインＤＩ等を構成する
Ｐ型拡敞屓ＬＰが形成される。そして、上記ソースＳ１
及びドレインＤＩの間には、ＭＯ５ＦＥＴＱＩのチャン
ネルが形成され、その上層にはゲートＧｌを構成するポ
リシリコン層が設けられる。
れるように、Ｎウェル領域ＮＷが設けられ、その内部に
は、例えば上記単位セルＵＣ１７のＰチャンネルＭＯ５
ＦＥＴＱＩのソースＳ１及びドレインＤＩ等を構成する
Ｐ型拡敞屓ＬＰが形成される。そして、上記ソースＳ１
及びドレインＤＩの間には、ＭＯ５ＦＥＴＱＩのチャン
ネルが形成され、その上層にはゲートＧｌを構成するポ
リシリコン層が設けられる。
一方、素子領域ＣＧＩ−ＣＧ６の下半部には、例えば上
記単位セルＵＣ１７のＮチャンネルＭＯ３ＦＥＴＱ２の
ソースＳ２及びドレインＤ２等を構成するＮ型拡散Ｎｉ
Ｌ Ｎが形成される。そして、これらのソースＳ２及
びドレインＤ２の間には、ＭＯ３ＦＥＴＱ２のチャンネ
ルが形成され、その上層には、ゲートＧ２を構成するポ
リシリコン層が設けられる。
記単位セルＵＣ１７のＮチャンネルＭＯ３ＦＥＴＱ２の
ソースＳ２及びドレインＤ２等を構成するＮ型拡散Ｎｉ
Ｌ Ｎが形成される。そして、これらのソースＳ２及
びドレインＤ２の間には、ＭＯ３ＦＥＴＱ２のチャンネ
ルが形成され、その上層には、ゲートＧ２を構成するポ
リシリコン層が設けられる。
上記ＭＯ３ＦＥＴＱＩのソースＳ１は、特に制限されな
いが、０印で示されるコンタクトならびに区部で示され
るスルーホールを介して、第２層のアルミニウム配線層
ＡＬ２すなわち電源電圧供給配線ｖＣＣに結合され、Ｍ
Ｏ３ＦＥＴＱ２（７）７−スＳ２は、同様にして接地電
位供給配線ＶＳＳに結合される。ＭＯ３ＦＥＴＱＩのド
レインＤ１は、特に制限されないが、第１層のアルミニ
ウム配線層ＡＬＩを介してＭＯ３ＦＥＴＱ２のドレイン
Ｄ２に共通結合された後、上記出力端子引き出し線Ｔ１
７０とされる。また、ＭＯ３ＦＥＴＱＩのゲートＧｌは
、同様に第１層のアルミニウム配線ｊ１１ＡＬ１を介し
てＭＯＳＦＥＴＱ２のゲートＧｌに共通結合された後、
上記入力端子引き出し線Ｔ ｌ ７ ｉとされる。なお
、第６図では、出力端子引き出し線Ｔ１７０及び入力端
子引き出しｉ＠Ｔ１７１は、ともに切断領域ＣＬＩＴ２
において切断された状態で示されている。
いが、０印で示されるコンタクトならびに区部で示され
るスルーホールを介して、第２層のアルミニウム配線層
ＡＬ２すなわち電源電圧供給配線ｖＣＣに結合され、Ｍ
Ｏ３ＦＥＴＱ２（７）７−スＳ２は、同様にして接地電
位供給配線ＶＳＳに結合される。ＭＯ３ＦＥＴＱＩのド
レインＤ１は、特に制限されないが、第１層のアルミニ
ウム配線層ＡＬＩを介してＭＯ３ＦＥＴＱ２のドレイン
Ｄ２に共通結合された後、上記出力端子引き出し線Ｔ１
７０とされる。また、ＭＯ３ＦＥＴＱＩのゲートＧｌは
、同様に第１層のアルミニウム配線ｊ１１ＡＬ１を介し
てＭＯＳＦＥＴＱ２のゲートＧｌに共通結合された後、
上記入力端子引き出し線Ｔ ｌ ７ ｉとされる。なお
、第６図では、出力端子引き出し線Ｔ１７０及び入力端
子引き出しｉ＠Ｔ１７１は、ともに切断領域ＣＬＩＴ２
において切断された状態で示されている。
ゲートアレイ築積回路の製造工程においてなんらかの異
常か生じ、例えば素子領域ＣＧ１０単位セルＬＩＣ１７
に障害が発注した場合、第５図に例示されるように、ま
ず、ＦＩＢ又はレーザＣＶＤにより、単位セルＵＣ１７
の入力端子引き出し線Ｔ ｌ ７ ｉ及び出力端子引き
出し線Ｔｌ７ｏが切断領域ＣＵＴ２において切断され、
使用不能となった単位セルＵＣ１７の切り離し処理が行
われる。
常か生じ、例えば素子領域ＣＧ１０単位セルＬＩＣ１７
に障害が発注した場合、第５図に例示されるように、ま
ず、ＦＩＢ又はレーザＣＶＤにより、単位セルＵＣ１７
の入力端子引き出し線Ｔ ｌ ７ ｉ及び出力端子引き
出し線Ｔｌ７ｏが切断領域ＣＵＴ２において切断され、
使用不能となった単位セルＵＣ１７の切り離し処理が行
われる。
そして、特に制限されないが、単位セルＵＣ１７の入力
端子引き出し線Ｔ１７ｉと冗長配線ＸＲＩとの間に、０
印で示される新しいコンタクトＣＩが形成され、これら
の出力端子引き出し線及び冗長配線が結合される。上記
冗長配線ＸＲＩは、さらに新しいコンタクトＣ３を介し
て、冗長セルＵＣＲ２の入力端子引き出し線ＴＲ２ｉに
結合される。同様に、単位セルＵＣ１７の出力端子引き
出し線Ｔ１７０は、新しいコンタクトＣ２を介して冗長
配線ＸＲ２に結合され、さらに新しいコンタクトＣ４を
介して冗長セルＵＣＲ２の出力端子引き出し線ＴＲ２ｏ
に結合される。
端子引き出し線Ｔ１７ｉと冗長配線ＸＲＩとの間に、０
印で示される新しいコンタクトＣＩが形成され、これら
の出力端子引き出し線及び冗長配線が結合される。上記
冗長配線ＸＲＩは、さらに新しいコンタクトＣ３を介し
て、冗長セルＵＣＲ２の入力端子引き出し線ＴＲ２ｉに
結合される。同様に、単位セルＵＣ１７の出力端子引き
出し線Ｔ１７０は、新しいコンタクトＣ２を介して冗長
配線ＸＲ２に結合され、さらに新しいコンタクトＣ４を
介して冗長セルＵＣＲ２の出力端子引き出し線ＴＲ２ｏ
に結合される。
冗長セルｔＪｃＲ２は、特に制限されないが、第８図に
例示されるように、単位セルＵＣ１７と同様なＣＭＯＳ
インバータ回路とされ、一対のＰチャンネルＭＯ３ＦＥ
ＴＱ３及びＮチャンネルＭＯ３ＦＥＴＱ４によって構成
される。これらのＭＯＳＦＥＴの共通結合されたゲート
は、冗長セルＵＣＲ２の入力端子とされ、前述のように
、入力端子引き出し線ＴＲ２ｉ及びコンタクトＣ３を介
して冗長配線ＸＲ１に結合される。また、これらのＭＯ
ＳＦＥＴの共通結合されたドレインは、前述のように、
冗長セル０ＣＲ２の出力端子とされ、出力端子引き出し
線ＴＲ２ｏ及びコンタクトＣ４を介して冗長配線ＸＲ２
に結合される。
例示されるように、単位セルＵＣ１７と同様なＣＭＯＳ
インバータ回路とされ、一対のＰチャンネルＭＯ３ＦＥ
ＴＱ３及びＮチャンネルＭＯ３ＦＥＴＱ４によって構成
される。これらのＭＯＳＦＥＴの共通結合されたゲート
は、冗長セルＵＣＲ２の入力端子とされ、前述のように
、入力端子引き出し線ＴＲ２ｉ及びコンタクトＣ３を介
して冗長配線ＸＲ１に結合される。また、これらのＭＯ
ＳＦＥＴの共通結合されたドレインは、前述のように、
冗長セル０ＣＲ２の出力端子とされ、出力端子引き出し
線ＴＲ２ｏ及びコンタクトＣ４を介して冗長配線ＸＲ２
に結合される。
ＭＯ３ＦＥＴＱ３及びＧ４を構成するソースＳ３及びＳ
４ならびにドレインＤ３及びＤ４は、特に−１限されな
いが、第６図に例示されるように、上記素子領域ＣＧＩ
のＮウェル領域ＮＷ内に形成されたＰ型拡散ｒ１１ＩＬ
Ｐによって実現され、それぞれのゲー１−０３及びＧ４
は、上記ソースＳ３及びドレインＤ３間あるいはソース
Ｓ４及びドレインＤ４間のチャンネル上に形成されたポ
リシリコン層によって実現される。
４ならびにドレインＤ３及びＤ４は、特に−１限されな
いが、第６図に例示されるように、上記素子領域ＣＧＩ
のＮウェル領域ＮＷ内に形成されたＰ型拡散ｒ１１ＩＬ
Ｐによって実現され、それぞれのゲー１−０３及びＧ４
は、上記ソースＳ３及びドレインＤ３間あるいはソース
Ｓ４及びドレインＤ４間のチャンネル上に形成されたポ
リシリコン層によって実現される。
上記ＭＯ５ＦＥＴＱ３のソースＳ３は、対応するコンタ
クト及びスルーホールを介して、第２層のアルミニウム
配線層ＡＬ２すなわち電源電圧供給配線ｖＣＣに結合さ
れ、ＭＯＳＦＥＴＱ４（７）７−スＳ４は、同様にして
接地電位供給配線ＶＳＳに結合される。ＭＯ３ＦＥＴＱ
３のドレインＤ３は、特に制限されないが、第１層のア
ルミニウム配線層ＡＬＩを介してＭＯ３ＦＥＴＱ４のド
レインＤ４に共通結合された後、上記出力端子引き出し
線ＴＲ２０とされる。また、ＭＯ３ＦＥＴＱ３のゲート
Ｇ３は、同様に第１ｒ１１のアルミニウム配線層ＡＬＬ
を介してＭＯ３ＦＥＴＱ４のゲートＧ４に共通結合され
た後、上記入力端子引き出し線ＴＲ２ｉとされる。
クト及びスルーホールを介して、第２層のアルミニウム
配線層ＡＬ２すなわち電源電圧供給配線ｖＣＣに結合さ
れ、ＭＯＳＦＥＴＱ４（７）７−スＳ４は、同様にして
接地電位供給配線ＶＳＳに結合される。ＭＯ３ＦＥＴＱ
３のドレインＤ３は、特に制限されないが、第１層のア
ルミニウム配線層ＡＬＩを介してＭＯ３ＦＥＴＱ４のド
レインＤ４に共通結合された後、上記出力端子引き出し
線ＴＲ２０とされる。また、ＭＯ３ＦＥＴＱ３のゲート
Ｇ３は、同様に第１ｒ１１のアルミニウム配線層ＡＬＬ
を介してＭＯ３ＦＥＴＱ４のゲートＧ４に共通結合され
た後、上記入力端子引き出し線ＴＲ２ｉとされる。
ところで、冗長配線ＸＲ２は、特に制限されないが、＠
７図のｐ、−ｓ断面図に示されるように、第２層のアル
ミニウム配線Ｊ１１ＡＬ２を用いて形成され、単位セル
ＵＣ１７の出力端子引き出し線Ｔ１７０及び冗長セルＵ
ＣＲ２の出力端子引き出し線Ｔ Ｒ２ｏ ハ、第１Ｉ１
１ノアルミニウム配線ｒｉ／ＩＡＬｌを用いて形成され
る。これらの引き出し線の下層には、ポリシリコン層か
らなる図示されないゲート層が形成され、さらにその下
層には、半導体基板ＳＵＢ上に形成されたＮウェル領域
ＮＷならびにＰ型拡散層ＬＰ及びＮ型拡散層ＬＮ等の埋
め込み層が形成される。冗長配線ＸＲ２と出力端子引き
出し線Ｔ ｌ ７ ｏ及びＴＲ２ｏとの間に形成される
新しいコンタクトＣ２及びＣ４は、第７図に点線で示さ
れるように、これらを形成するアルミニウム配線層の隙
間にＦＩＢ又はレーザＣＶＤ１理を施すことによって実
現される。その結果、使用不能となった単位セルＵＣ１
７は冗長セルＵＣＲ２に置き換えられ、これによってゲ
ートアレイ集積回路の機能の正常性が維持される。
７図のｐ、−ｓ断面図に示されるように、第２層のアル
ミニウム配線Ｊ１１ＡＬ２を用いて形成され、単位セル
ＵＣ１７の出力端子引き出し線Ｔ１７０及び冗長セルＵ
ＣＲ２の出力端子引き出し線Ｔ Ｒ２ｏ ハ、第１Ｉ１
１ノアルミニウム配線ｒｉ／ＩＡＬｌを用いて形成され
る。これらの引き出し線の下層には、ポリシリコン層か
らなる図示されないゲート層が形成され、さらにその下
層には、半導体基板ＳＵＢ上に形成されたＮウェル領域
ＮＷならびにＰ型拡散層ＬＰ及びＮ型拡散層ＬＮ等の埋
め込み層が形成される。冗長配線ＸＲ２と出力端子引き
出し線Ｔ ｌ ７ ｏ及びＴＲ２ｏとの間に形成される
新しいコンタクトＣ２及びＣ４は、第７図に点線で示さ
れるように、これらを形成するアルミニウム配線層の隙
間にＦＩＢ又はレーザＣＶＤ１理を施すことによって実
現される。その結果、使用不能となった単位セルＵＣ１
７は冗長セルＵＣＲ２に置き換えられ、これによってゲ
ートアレイ集積回路の機能の正常性が維持される。
なお、＠５図において、冗長セルＵＣＲＬ及びＵＣＲ２
の入力端子引き出し線ＴＲ１ｉ及びＴＲ２１ならびに出
力端子引き出し線ＴＲ１ｏ及びＴＲ２０を対応する切Ｉ
＃ｒ領域ＣＬＩＴ２で切断した場合、配線領域ＣＨＩ等
に残された上記入力端子引き出し線ＴＲ１ｉ及びＴＲ２
ｉならびに出力端子引き出し線ＴＲ１ｏ及びＴＲ２０は
、それぞれ第１図の冗長配線ＹＲＩ及びＹＲ２ならびに
ＹＲ３及びＹＲ４として代用しうるちのとなる。したが
って、これらの引き出し線と冗長配線ＸＲＩ−ＸＲ４を
組み合わせて使用することによって、配線領域ＣＨＩ等
において発注した結合配線の異常を救済し、ゲートアレ
イ集積回路の機能の正常性を維持することができる。こ
のような結合配線の欠陥救済方法については、上記第１
の実施例と全く同様であるため、説明を割愛する。
の入力端子引き出し線ＴＲ１ｉ及びＴＲ２１ならびに出
力端子引き出し線ＴＲ１ｏ及びＴＲ２０を対応する切Ｉ
＃ｒ領域ＣＬＩＴ２で切断した場合、配線領域ＣＨＩ等
に残された上記入力端子引き出し線ＴＲ１ｉ及びＴＲ２
ｉならびに出力端子引き出し線ＴＲ１ｏ及びＴＲ２０は
、それぞれ第１図の冗長配線ＹＲＩ及びＹＲ２ならびに
ＹＲ３及びＹＲ４として代用しうるちのとなる。したが
って、これらの引き出し線と冗長配線ＸＲＩ−ＸＲ４を
組み合わせて使用することによって、配線領域ＣＨＩ等
において発注した結合配線の異常を救済し、ゲートアレ
イ集積回路の機能の正常性を維持することができる。こ
のような結合配線の欠陥救済方法については、上記第１
の実施例と全く同様であるため、説明を割愛する。
以上のように、この実施例のゲートアレイ集積回路は、
素子領域ＣＧＩ−ＣＧ６とこれらの素子領域の間に設け
られた配線領域ＣＨＩ〜ＣＨ５を備える。このうち、素
子領域ＣＧＩ−ＣＧ６は、ＣＭＯＳゲート回路からなる
２０個の単位セルＵＣ１−ＵＣ２０とその両端に設けら
れた一対の冗長論理素子つまり冗長セルＵＣＲ１及びＵ
ＣＲ２とをそれぞれ含み、配線領域ＣＨ１−ＣＨ５は、
Ｙ軸方向に形成されかつ各単位セル又は冗長セルの入力
端子又は出力端子引き出し線として用いられる複数のＹ
チャンネルと、Ｘ軸方向に形成されかつ素子間配線とし
て用いられる複数のＸチャンネルを含む、この実施例に
おいて、各配線領域と対応する一対の素子領域との間に
は、合計２２ｆｌｊの単位セル及び冗長セルの入力端子
又は出力端子引き出し線と結合しうるべく交差して形成
された２対の冗長配線ＸＲＩ及びＸＲ２ならびにＸＲ３
及びＸＲ４がＸ軸方向に設けられる。また、各対の冗長
配線と対応する配線領域との間には、使用不能となった
配線を切り離すための切断領域ＣＵＴｌかそれぞれ設け
られ、対応する素子領域との間には、使用不能となった
論理素子を切り離すための切断ｆｉ域ＣＵＴ２がそれぞ
れ設けられる。各配線領域に８いて短絡障害等により使
用不能となった配線は、関連する引き出し線が対応する
切断領域ＣＬｉＴｌにおいて切断されることで切り離さ
れ、さらにＦＩＢ又はレーザＣＶＤにより形成された新
しいコンタクトを介して適当な冗長配線ＸＲ１−ＸＲ４
に結合される。同様に、各素子領域において使用不能と
なった論理素子は、関連する引き出し線が対応する切断
領域ＣＵＴ２において切断されることで切り離され、新
しいコンタクトを介して適当な冗長配置＄ＸＲ１〜ＸＲ
４に結合された後、冗長セル０ＣＲ１又はＵＣＲ２と置
き換えされる。これにより、ゲートアレイ集積回路等の
製造過程において素子領域あるいは配線領域に生じた！
４常は修復され、ゲートアレイ集積回路の機能の正常性
が維持される。その結果、ゲートアレイ集積回路の製品
歩留りが高められ、その低コスト化が推進されるものと
なる。
素子領域ＣＧＩ−ＣＧ６とこれらの素子領域の間に設け
られた配線領域ＣＨＩ〜ＣＨ５を備える。このうち、素
子領域ＣＧＩ−ＣＧ６は、ＣＭＯＳゲート回路からなる
２０個の単位セルＵＣ１−ＵＣ２０とその両端に設けら
れた一対の冗長論理素子つまり冗長セルＵＣＲ１及びＵ
ＣＲ２とをそれぞれ含み、配線領域ＣＨ１−ＣＨ５は、
Ｙ軸方向に形成されかつ各単位セル又は冗長セルの入力
端子又は出力端子引き出し線として用いられる複数のＹ
チャンネルと、Ｘ軸方向に形成されかつ素子間配線とし
て用いられる複数のＸチャンネルを含む、この実施例に
おいて、各配線領域と対応する一対の素子領域との間に
は、合計２２ｆｌｊの単位セル及び冗長セルの入力端子
又は出力端子引き出し線と結合しうるべく交差して形成
された２対の冗長配線ＸＲＩ及びＸＲ２ならびにＸＲ３
及びＸＲ４がＸ軸方向に設けられる。また、各対の冗長
配線と対応する配線領域との間には、使用不能となった
配線を切り離すための切断領域ＣＵＴｌかそれぞれ設け
られ、対応する素子領域との間には、使用不能となった
論理素子を切り離すための切断ｆｉ域ＣＵＴ２がそれぞ
れ設けられる。各配線領域に８いて短絡障害等により使
用不能となった配線は、関連する引き出し線が対応する
切断領域ＣＬｉＴｌにおいて切断されることで切り離さ
れ、さらにＦＩＢ又はレーザＣＶＤにより形成された新
しいコンタクトを介して適当な冗長配線ＸＲ１−ＸＲ４
に結合される。同様に、各素子領域において使用不能と
なった論理素子は、関連する引き出し線が対応する切断
領域ＣＵＴ２において切断されることで切り離され、新
しいコンタクトを介して適当な冗長配置＄ＸＲ１〜ＸＲ
４に結合された後、冗長セル０ＣＲ１又はＵＣＲ２と置
き換えされる。これにより、ゲートアレイ集積回路等の
製造過程において素子領域あるいは配線領域に生じた！
４常は修復され、ゲートアレイ集積回路の機能の正常性
が維持される。その結果、ゲートアレイ集積回路の製品
歩留りが高められ、その低コスト化が推進されるものと
なる。
゛〔実施例３〕
第９図には、この発明が通用されたゲートアレイ集積回
路の′＠３の実施例の部分的な拡大配置図が示されてい
る。また、第１０図には、第９図のゲートアレイ集積回
路における欠陥救済の一例を説明するための接続図が示
されている。これらの図をもとに、この実施例のゲート
アレイ集積回路の構成と欠陥救済の概要ならびにその特
徴について説明する。なお、この実施例のゲートアレイ
集積回路は、上記第４図に示される第２の実施例を基本
的に踏襲するものであるため、これと異なる部分につい
てのみ説明を追加する。
路の′＠３の実施例の部分的な拡大配置図が示されてい
る。また、第１０図には、第９図のゲートアレイ集積回
路における欠陥救済の一例を説明するための接続図が示
されている。これらの図をもとに、この実施例のゲート
アレイ集積回路の構成と欠陥救済の概要ならびにその特
徴について説明する。なお、この実施例のゲートアレイ
集積回路は、上記第４図に示される第２の実施例を基本
的に踏襲するものであるため、これと異なる部分につい
てのみ説明を追加する。
第９ＦＩ！Ｊにおいて、この実施例のゲートアレイ集積
回路に設けられる６個の素子領域ＣＧＩ〜ＣＧ６は、特
に制限されないが、素子領域ＣＧＩ及びＣＧ２に代表し
て示されるように、ＣＭＯ３論理ゲート回路からなる２
０個の単位セルｕｃｔ−ＵＣ２０と、その中央に配置さ
れた１個の冗長論理素子つまり冗長セルＵＣＲをそれぞ
れ含む、各素子領域の単位セルＵＣＩ−ＵＣ２０の入力
端子及び出力端子は、同図の垂直方向すなわちＹ軸（第
１の座標軸）方向に形成された図示されない引き出し線
を介して対応する配線領域ＣＨ１−ＣＨＳ内に引き出さ
れ、冗長セルＵＣＲの入力端子及び出力端子は、同様な
入力端子引き出し線ＴＲｉ及び出力端子引き出し線ＴＲ
ｏを介して対応する配線領域ＣＨＩ−Ｃ）（５内に引き
出される。
回路に設けられる６個の素子領域ＣＧＩ〜ＣＧ６は、特
に制限されないが、素子領域ＣＧＩ及びＣＧ２に代表し
て示されるように、ＣＭＯ３論理ゲート回路からなる２
０個の単位セルｕｃｔ−ＵＣ２０と、その中央に配置さ
れた１個の冗長論理素子つまり冗長セルＵＣＲをそれぞ
れ含む、各素子領域の単位セルＵＣＩ−ＵＣ２０の入力
端子及び出力端子は、同図の垂直方向すなわちＹ軸（第
１の座標軸）方向に形成された図示されない引き出し線
を介して対応する配線領域ＣＨ１−ＣＨＳ内に引き出さ
れ、冗長セルＵＣＲの入力端子及び出力端子は、同様な
入力端子引き出し線ＴＲｉ及び出力端子引き出し線ＴＲ
ｏを介して対応する配線領域ＣＨＩ−Ｃ）（５内に引き
出される。
配線領域ＣＨＩ〜ＣＨ５は、＠９図の垂直方向すなわち
Ｙ軸方向に想定されるＹナヤン不ル（第１のチャンネル
）と、水平方向すなわちＸ軸（第２の座標軸）方向に想
定されるＸチャンネル（第２のチャンネル）とを備える
。このうち、各配線領域のＹチャンネルは、特に制限さ
れないが、第１層のアルミニウム配線層ＡＬＩによって
形成され、前述のように、単位セル又は冗長セルの入力
端子又は出力端子引き出し線として用いられる。
Ｙ軸方向に想定されるＹナヤン不ル（第１のチャンネル
）と、水平方向すなわちＸ軸（第２の座標軸）方向に想
定されるＸチャンネル（第２のチャンネル）とを備える
。このうち、各配線領域のＹチャンネルは、特に制限さ
れないが、第１層のアルミニウム配線層ＡＬＩによって
形成され、前述のように、単位セル又は冗長セルの入力
端子又は出力端子引き出し線として用いられる。
また、Ｘチャンネルは、第２層のアルミニウム配！ｍ層
ＡＬ２によって形成され、論理的に結合されるべき複数
の論理ゲート回路に対応した複数の上記引き出し線を結
合する素子間配線として用いられる。この実施例におい
て、これらの素子間配線のすべては、第９図に例示され
るように、上記冗長セルＵＣＲの入力端子引き出し線Ｔ
Ｒｉ及び出力端子引き出し線ＴＲｏと結合しうるべく交
差するまで延長される。また、配線領域ＣＨＩ〜ＣＨ５
と対応する二つの素子領域ＣＧｌ及びＣＧ２ないしＣＧ
５及びＣＧ６との間には、切断領域ＣＵＴがそれぞれ設
けられる。
ＡＬ２によって形成され、論理的に結合されるべき複数
の論理ゲート回路に対応した複数の上記引き出し線を結
合する素子間配線として用いられる。この実施例におい
て、これらの素子間配線のすべては、第９図に例示され
るように、上記冗長セルＵＣＲの入力端子引き出し線Ｔ
Ｒｉ及び出力端子引き出し線ＴＲｏと結合しうるべく交
差するまで延長される。また、配線領域ＣＨＩ〜ＣＨ５
と対応する二つの素子領域ＣＧｌ及びＣＧ２ないしＣＧ
５及びＣＧ６との間には、切断領域ＣＵＴがそれぞれ設
けられる。
ここで、第１０図の場合を例に、この実施例のゲートア
レイ集積回路における１理素子の欠陥救済方法の概要を
説明する。
レイ集積回路における１理素子の欠陥救済方法の概要を
説明する。
第１０図において、ゲートアレイ集積回路に異常が見ら
れないとき、素子領域ＣＧＩの単位セルＵＣ２の出力端
子引き出し線Ｔ ２ ｏは、特に制限されないが、小さ
なＯ印で示されるコンタクトを介して配線領域ＣＨＩの
ＸチャンネルＸ３に結合され、さらに同様なコンタクト
を介して同じ素子領域ｃｃｉの単位セルＵＣ１７の入力
端子引き出し線Ｔ１７ｉに結合される。このＸチャンネ
ルＸ３は、その延長過程において、冗長セルＵＣＲの入
力端子引き出し線ＴＲｉ及び出力端子引き出し練ＴＲｏ
と交差される。同様に、上記単位セルＵＣ１７の出力端
子引き出し線Ｔ１７ｏは、配線領域ＣＨＩのＸチャンネ
ルＸ１４に結合され、さらに素子領域ＣＧ２の単位セル
ＵＣ１９の入力端子引き出し線Ｔ１９ｉに結合される。
れないとき、素子領域ＣＧＩの単位セルＵＣ２の出力端
子引き出し線Ｔ ２ ｏは、特に制限されないが、小さ
なＯ印で示されるコンタクトを介して配線領域ＣＨＩの
ＸチャンネルＸ３に結合され、さらに同様なコンタクト
を介して同じ素子領域ｃｃｉの単位セルＵＣ１７の入力
端子引き出し線Ｔ１７ｉに結合される。このＸチャンネ
ルＸ３は、その延長過程において、冗長セルＵＣＲの入
力端子引き出し線ＴＲｉ及び出力端子引き出し練ＴＲｏ
と交差される。同様に、上記単位セルＵＣ１７の出力端
子引き出し線Ｔ１７ｏは、配線領域ＣＨＩのＸチャンネ
ルＸ１４に結合され、さらに素子領域ＣＧ２の単位セル
ＵＣ１９の入力端子引き出し線Ｔ１９ｉに結合される。
このＸチャンネルＸ１４は、前述のように、冗長セルＵ
ＣＲの入力端子引き出し線ＴＲｉ及び出力端子引き出し
線ＴＲｏと交差しうるべく延長される。
ＣＲの入力端子引き出し線ＴＲｉ及び出力端子引き出し
線ＴＲｏと交差しうるべく延長される。
ゲートアレイ集積回路の製造過程においてなんらかの異
常が生じ、例えば素子領域ＣＧｌの単位セルＵＣ１７に
障害が発生した場合、第１０図に例示されるように、ま
ず、ＦＩＢ又はレーザＣＶＤにより、単位セルＵＣ１７
の入力端子引き出し線Ｔ１７ｉ及び出力端子引き出し線
Ｔ １７ ｏが切断領域ＣＵＴにおいて切断され、使用
不能となった単位セルＵＣ１７の切り離し処理が行われ
る。
常が生じ、例えば素子領域ＣＧｌの単位セルＵＣ１７に
障害が発生した場合、第１０図に例示されるように、ま
ず、ＦＩＢ又はレーザＣＶＤにより、単位セルＵＣ１７
の入力端子引き出し線Ｔ１７ｉ及び出力端子引き出し線
Ｔ １７ ｏが切断領域ＣＵＴにおいて切断され、使用
不能となった単位セルＵＣ１７の切り離し処理が行われ
る。
そして、特に制限されないが、ＸチャンネルＸ３と冗長
セルＯＣＲの入力端子引き出し線ＴＲｉとの間ならびに
ＸチャンネルＸ１４と冗長セルＵＣＲの出力端子引き出
し線ＴＲｏとの間に、口部で示される新しいコンタクト
Ｃ１ならびにＣ２がそれぞれ形成され、これらのＸチャ
ンネル及び引き出し線がそれぞれ結合される。その結果
、使用不能となった単位セルＵＣ１７は冗長セルＵＣＲ
に置き換えられ、これによってゲートアレイ集積回路の
ｍ能の正常性が維持される。
セルＯＣＲの入力端子引き出し線ＴＲｉとの間ならびに
ＸチャンネルＸ１４と冗長セルＵＣＲの出力端子引き出
し線ＴＲｏとの間に、口部で示される新しいコンタクト
Ｃ１ならびにＣ２がそれぞれ形成され、これらのＸチャ
ンネル及び引き出し線がそれぞれ結合される。その結果
、使用不能となった単位セルＵＣ１７は冗長セルＵＣＲ
に置き換えられ、これによってゲートアレイ集積回路の
ｍ能の正常性が維持される。
以上のように、この実施例のゲートアレイ集積回路は、
６個の素子領域ＣＧ １−ＣＧ ６とこれらの素子領域
の間に設けられた配線領域ＣＨＩ〜ＣＨ５を備える。こ
のうち、素子領域ＣＧＩ〜ＣＧ６は、ＣＭＯＳ＃ｉＡ理
ゲート回路からなる２０価の単位セルＵＣ１〜ＵＣ２０
とその中央に設けられた１個の冗長論理素子つまり冗長
セルＵＣＲとをそれぞれ含み、配線領域ＣＨＩ−ＣＨ５
は、Ｙ軸方向に形成されかつ各単位セル又は冗長セルの
入力端子又は出力端子引き出し線として用いられる複数
のＹチャンネルと、Ｘ軸方向に形成されかつ素子間配線
として用いられる複数のＸチャンネルとを含む、この実
施例において、各配線領域に設けられるすべての素子間
配線は、冗長セルＵＣＲの入力端子及び出力端子引き出
し線と交差しうるべく延長して形成される。また、各配
線領域と対応する二つの素子領域との間には、使用不能
となった論理素子を切り離すための切断領域ＣＵＴがそ
れぞれ設けられる。各素子領域において使用不能となっ
た論理素子は、関連する引き出し線が対応する切断領域
ＣＵＴにおいて切断されることで切り離され、さらにＸ
チャンネルがＦＩＢ又はレーザＣＶＤにより形成された
新しいコンタクトを介して冗長セルＵＣＲの入力端子又
は出力端子引き出し線に結合されることで冗長セルＯＣ
Ｒと置き換えられる。これにより、製造過程においてい
ずれかの素子領域に生じた異常は修復され、ゲートアレ
イ集積回路の機能の正常性が維持される。
６個の素子領域ＣＧ １−ＣＧ ６とこれらの素子領域
の間に設けられた配線領域ＣＨＩ〜ＣＨ５を備える。こ
のうち、素子領域ＣＧＩ〜ＣＧ６は、ＣＭＯＳ＃ｉＡ理
ゲート回路からなる２０価の単位セルＵＣ１〜ＵＣ２０
とその中央に設けられた１個の冗長論理素子つまり冗長
セルＵＣＲとをそれぞれ含み、配線領域ＣＨＩ−ＣＨ５
は、Ｙ軸方向に形成されかつ各単位セル又は冗長セルの
入力端子又は出力端子引き出し線として用いられる複数
のＹチャンネルと、Ｘ軸方向に形成されかつ素子間配線
として用いられる複数のＸチャンネルとを含む、この実
施例において、各配線領域に設けられるすべての素子間
配線は、冗長セルＵＣＲの入力端子及び出力端子引き出
し線と交差しうるべく延長して形成される。また、各配
線領域と対応する二つの素子領域との間には、使用不能
となった論理素子を切り離すための切断領域ＣＵＴがそ
れぞれ設けられる。各素子領域において使用不能となっ
た論理素子は、関連する引き出し線が対応する切断領域
ＣＵＴにおいて切断されることで切り離され、さらにＸ
チャンネルがＦＩＢ又はレーザＣＶＤにより形成された
新しいコンタクトを介して冗長セルＵＣＲの入力端子又
は出力端子引き出し線に結合されることで冗長セルＯＣ
Ｒと置き換えられる。これにより、製造過程においてい
ずれかの素子領域に生じた異常は修復され、ゲートアレ
イ集積回路の機能の正常性が維持される。
その結果、ゲートアレイ集積回路の製品歩留りが高めら
れ、その低コスト化か推進される。
れ、その低コスト化か推進される。
なお、この実施例のゲートアレイ集積回路では、前述の
ように、冗長セルＵＣＲが各素子領域の中央に設けられ
かつ配線領域に設けられたすべての素子間配線が冗長セ
ルＵＣＲの入力端子及び出力端子引き出し線に結合しう
るべく交差して形成されることで、冗長配線を設けるこ
となく、各素子領域に設けられたすべての論理素子と冗
長セルＵＣＲとの置き換えが可能となる。
ように、冗長セルＵＣＲが各素子領域の中央に設けられ
かつ配線領域に設けられたすべての素子間配線が冗長セ
ルＵＣＲの入力端子及び出力端子引き出し線に結合しう
るべく交差して形成されることで、冗長配線を設けるこ
となく、各素子領域に設けられたすべての論理素子と冗
長セルＵＣＲとの置き換えが可能となる。
以上の複数の実施例に示されるように、この発明をゲー
トアレイ集積回路等の半導体集積回路装置に通用するこ
とで、次のような作用効果が得られる。すなわち、 （１）ゲートアレイ集積回路等の半導体集積回路装置に
、使用不能となった配線に代えて選択的に使用される冗
長配線を設けることで、ゲートアレイ集積回路等の製造
過程等におけるｊ！常により使用不能となった配線を冗
長配線と置き換え、ゲートアレイ集積回路の機能の正常
性を維持できるという効果が得られる。
トアレイ集積回路等の半導体集積回路装置に通用するこ
とで、次のような作用効果が得られる。すなわち、 （１）ゲートアレイ集積回路等の半導体集積回路装置に
、使用不能となった配線に代えて選択的に使用される冗
長配線を設けることで、ゲートアレイ集積回路等の製造
過程等におけるｊ！常により使用不能となった配線を冗
長配線と置き換え、ゲートアレイ集積回路の機能の正常
性を維持できるという効果が得られる。
（２）上記（１）項において、冗長配線を２本を単位と
して設け、対線とすることで、比較的発生確率の高い隣
接配線の短絡障害を容易に救済できるという効果が得ら
れる。
して設け、対線とすることで、比較的発生確率の高い隣
接配線の短絡障害を容易に救済できるという効果が得ら
れる。
（３）上記（１）項及び（２）項において、各対の冗長
配線と対応する配線領域との間に、使用不能となった配
線を切り離すための切断領域を設けることで、引き出し
線の切断及び結合処理を効率化できるという効果が得ら
れる。
配線と対応する配線領域との間に、使用不能となった配
線を切り離すための切断領域を設けることで、引き出し
線の切断及び結合処理を効率化できるという効果が得ら
れる。
（４）上記（１）項〜（３）項において、冗長配線を各
配線領域と対応する素子領域との間に設けかつ対応する
すべての入力端子又は出力端子引き出し線と結合しうる
べく交差して形成することで、各引き出し線と冗長配線
との結合処理を効率化できるという効果が得られる。
配線領域と対応する素子領域との間に設けかつ対応する
すべての入力端子又は出力端子引き出し線と結合しうる
べく交差して形成することで、各引き出し線と冗長配線
との結合処理を効率化できるという効果が得られる。
（５）上記（１）項〜（４）項において、各配線領域を
はさんで配置される一対の冗長配線と直交しかつこれら
の冗長配線と結合しうるべく交差して形成されるもう一
対の冗長配線を設けることで、二つの素子領域にわたっ
て形成される配線の欠陥救済を実現できるという効果が
得られる。
はさんで配置される一対の冗長配線と直交しかつこれら
の冗長配線と結合しうるべく交差して形成されるもう一
対の冗長配線を設けることで、二つの素子領域にわたっ
て形成される配線の欠陥救済を実現できるという効果が
得られる。
（６）上記（１）項〜（５）項において、引き出し線及
び冗長配線等の切断及び結合処理をＦＩＢ又はレーザＣ
ＶＤ技術を用いて行うことで、すでに半製品としてウェ
ハ上に形成済みのゲートアレイ集積回路等の欠陥救済を
効率的に実現できるという効果か得られる。
び冗長配線等の切断及び結合処理をＦＩＢ又はレーザＣ
ＶＤ技術を用いて行うことで、すでに半製品としてウェ
ハ上に形成済みのゲートアレイ集積回路等の欠陥救済を
効率的に実現できるという効果か得られる。
（７）ゲートアレイ集積回路等の半導体集積回路装置に
、使用不能となった論理素子に代えて選択的に使用され
る冗長論理素子を設けることで、ゲートアレイ集積回路
等の製造過程における異常により使用不能となった論理
素子を冗長論理素子と置き換え、ゲートアレイ集積回路
の機能の正常性を維持できるという効果か得られる。
、使用不能となった論理素子に代えて選択的に使用され
る冗長論理素子を設けることで、ゲートアレイ集積回路
等の製造過程における異常により使用不能となった論理
素子を冗長論理素子と置き換え、ゲートアレイ集積回路
の機能の正常性を維持できるという効果か得られる。
（８）上記（７）項において、各配線領域と対応する素
子領域との間に、対応するすべての入力端子又は出力端
子引き出し線と結合しうるべく交差して形成される冗長
配線を設けることで、各引き出し線と冗長配線ならびに
冗長論理素子との結合処理を効率化できるという効果が
得られる。
子領域との間に、対応するすべての入力端子又は出力端
子引き出し線と結合しうるべく交差して形成される冗長
配線を設けることで、各引き出し線と冗長配線ならびに
冗長論理素子との結合処理を効率化できるという効果が
得られる。
（９）上記（７）項及び（８）項において、冗長論理素
子を素子領域の一端又は両端に配置し、各冗長論理素子
の入力端子及び出力端子引き出し線を対応する配線領域
をはさんで配置される一対の上記冗長配線と結合しうる
べく交差して形成することで、二つの素子領域にわたる
障害の欠陥救済処理を効率化できるという効果が得られ
る。
子を素子領域の一端又は両端に配置し、各冗長論理素子
の入力端子及び出力端子引き出し線を対応する配線領域
をはさんで配置される一対の上記冗長配線と結合しうる
べく交差して形成することで、二つの素子領域にわたる
障害の欠陥救済処理を効率化できるという効果が得られ
る。
（１０）上記（７）項〜（９）項において、冗長配線な
らひに冗長論理素子の入力端子及び出力端子引き出し線
を、ゲートアレイ集積回路等の製造過程等における障害
により使用不能となった配線に代えて用いることで、配
線の欠陥救済をあわせて実現できるという効果が得られ
る。
らひに冗長論理素子の入力端子及び出力端子引き出し線
を、ゲートアレイ集積回路等の製造過程等における障害
により使用不能となった配線に代えて用いることで、配
線の欠陥救済をあわせて実現できるという効果が得られ
る。
（１１）上記（７）項〜（ｌＯ）項において、各冗長配
線と対応する素子Ｓｊｉ域及び配線領域との間に、使用
不能となった論理素子あるいは配線を切り離すための切
断領域をそれぞれ設けることで、引き出し線の切断処理
及び結合処理を効率化できるという効果が得られる。
線と対応する素子Ｓｊｉ域及び配線領域との間に、使用
不能となった論理素子あるいは配線を切り離すための切
断領域をそれぞれ設けることで、引き出し線の切断処理
及び結合処理を効率化できるという効果が得られる。
（１２）上記（７）項において、各冗長論理素子の入力
端子及び出力端子引き出し線を対応する配線領域に設け
られたすべての素子間配線と結合しうるべく交差して形
成することで、配線領域及び素子領域間に冗長配線を設
けることなく、素子領域に設けられるすべての論理素子
の障害を救済できるという効果が得られる。
端子及び出力端子引き出し線を対応する配線領域に設け
られたすべての素子間配線と結合しうるべく交差して形
成することで、配線領域及び素子領域間に冗長配線を設
けることなく、素子領域に設けられるすべての論理素子
の障害を救済できるという効果が得られる。
（１３〉上記（１）項〜（１２）項により、ゲートアレ
イ集積回路等の製品歩留りを高め、その低コスト化を推
進できるという効果か得られる。
イ集積回路等の製品歩留りを高め、その低コスト化を推
進できるという効果か得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に鋺明したか、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、各冗長配線は、特に対線である必要はないし、各配
線領域の片側にのみ設けられるものであってもよい、ま
た、第４図及び第９図についても同様なことであるが、
各素子領域に設けられる単位セルや冗長論理素子ならび
に冗長配線の設置数及びその設置位置は、任意である。
体的に鋺明したか、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、各冗長配線は、特に対線である必要はないし、各配
線領域の片側にのみ設けられるものであってもよい、ま
た、第４図及び第９図についても同様なことであるが、
各素子領域に設けられる単位セルや冗長論理素子ならび
に冗長配線の設置数及びその設置位置は、任意である。
′＄１図及び第４図において、例えば下側の素子領域に
対応するすべての入力端子及び出力端子引き出し線を冗
長配線ＸＲＩ及びＸＲ２と交差しうるまで延長できれば
、冗長配線ＸＲ３及びＸＲ４を設ける必要はない、各拡
散配置図において、切断領域ＣＵＴならびにＣＵＴｌ及
びＣＵＴ２は、必要不可欠なものではない、第２図。
対応するすべての入力端子及び出力端子引き出し線を冗
長配線ＸＲＩ及びＸＲ２と交差しうるまで延長できれば
、冗長配線ＸＲ３及びＸＲ４を設ける必要はない、各拡
散配置図において、切断領域ＣＵＴならびにＣＵＴｌ及
びＣＵＴ２は、必要不可欠なものではない、第２図。
第３図、第５図及び第１０図において、使用不能となっ
た配線及び論理素子を冗長配線又は冗長論理素子に置き
換える具体的な方法は、種々前えられよう。
た配線及び論理素子を冗長配線又は冗長論理素子に置き
換える具体的な方法は、種々前えられよう。
素子領域にインバータ回路以外の各種論理ゲート回路が
含まれる場合、冗長論理素子つまり冗長セルには、例え
ば８１１図又は第１２図のような回路構成のものを組み
合わせて用いればよい、すなわち、第１１図の場合、冗
長セルＵＣＲは、ＰチャンネルＭＯ３ＦＥＴＱ５〜Ｑ８
ならびにＮチャンネルＭＯ５ＦＥＴＱ９〜Ｑ１２からな
る４人力のナントゲート回路を基本構成とし、その入力
ノードは、４個の切断ノードｎ１〜ｎ４を介して回路の
電源電圧ＶＣＣに共通結合される。これらの切断ノード
は、使用不能となった論理素子の回路形態にあわせて必
要なだけ番号順に切断され、これによってインバータ回
路あるいは２人力ないし４人力のナントゲート回路が１
個の冗長論理素子をもとに効率良く実現される。一方、
第１２図の場合、冗長セルＯＣＲは、ＰチャンネルＭＯ
ＳＦＥＴＱ１３〜Ｑ１６ならびにＮチャンネルＭＯ３Ｆ
ＥＴＱ１７〜Ｑ２０からなる４人力のノアゲート回路を
基本構成とし、その人力ノードは、４個の切断ノードｎ
５〜ｎ８を介して回路の接地電位■ＳＳに共通結合され
る。これらの切断ノードは、使用不能となった論理素子
の回路形態にあわせて必要なだけ番号順に切断され、こ
れによってインバータ回路ならびに２人力ないし４人力
のノアゲート回路が１個の冗長論理素子をもとに効率良
く実現されるものとなる。
含まれる場合、冗長論理素子つまり冗長セルには、例え
ば８１１図又は第１２図のような回路構成のものを組み
合わせて用いればよい、すなわち、第１１図の場合、冗
長セルＵＣＲは、ＰチャンネルＭＯ３ＦＥＴＱ５〜Ｑ８
ならびにＮチャンネルＭＯ５ＦＥＴＱ９〜Ｑ１２からな
る４人力のナントゲート回路を基本構成とし、その入力
ノードは、４個の切断ノードｎ１〜ｎ４を介して回路の
電源電圧ＶＣＣに共通結合される。これらの切断ノード
は、使用不能となった論理素子の回路形態にあわせて必
要なだけ番号順に切断され、これによってインバータ回
路あるいは２人力ないし４人力のナントゲート回路が１
個の冗長論理素子をもとに効率良く実現される。一方、
第１２図の場合、冗長セルＯＣＲは、ＰチャンネルＭＯ
ＳＦＥＴＱ１３〜Ｑ１６ならびにＮチャンネルＭＯ３Ｆ
ＥＴＱ１７〜Ｑ２０からなる４人力のノアゲート回路を
基本構成とし、その人力ノードは、４個の切断ノードｎ
５〜ｎ８を介して回路の接地電位■ＳＳに共通結合され
る。これらの切断ノードは、使用不能となった論理素子
の回路形態にあわせて必要なだけ番号順に切断され、こ
れによってインバータ回路ならびに２人力ないし４人力
のノアゲート回路が１個の冗長論理素子をもとに効率良
く実現されるものとなる。
第１３図において、ゲートアレイ集積回路は、例えば第
１４図に示されるように、マクロセルとして形成される
１個又は複数価のランダムアクセスメモリＲＡＭを搭載
するものであってよい、これらのランダムアクセスメモ
リが、欠陥救済機能を有する場合、言い換えるならばラ
ンダムアクセスメモリが使用不能となったワード線又は
データ線に代えて選択的に用いられる冗長ワード線又は
冗長データ線を備える場合、その論理部すなわち素子領
域ＣＧＩ−ＣＧ３ならびに配線領域ＣＨＩ〜ＣＨ３に冗
長配線及び冗長論理素子が設けられることの意味はさら
に大きなものとなる。
１４図に示されるように、マクロセルとして形成される
１個又は複数価のランダムアクセスメモリＲＡＭを搭載
するものであってよい、これらのランダムアクセスメモ
リが、欠陥救済機能を有する場合、言い換えるならばラ
ンダムアクセスメモリが使用不能となったワード線又は
データ線に代えて選択的に用いられる冗長ワード線又は
冗長データ線を備える場合、その論理部すなわち素子領
域ＣＧＩ−ＣＧ３ならびに配線領域ＣＨＩ〜ＣＨ３に冗
長配線及び冗長論理素子が設けられることの意味はさら
に大きなものとなる。
さらに、第６図及び第７図において、ゲートアレイ集積
回路は、３屓以上のアルミニウム配線層を備えるもので
あってもよいし、アルミニウム配線層以外の金属配線層
を用いるものであってもよい。また、各論理素子の具体
的な構成は、これらの実施例による制約を受けないし、
例えばバイポーラトランジスタやバイポーラ・ＣＭＯ３
複合論理回路により構成されることもよい、引き出し線
等の切断及び結合処理は、ＦＩＢ及びレーザＣＶＤ以外
の技術を用いることができる。
回路は、３屓以上のアルミニウム配線層を備えるもので
あってもよいし、アルミニウム配線層以外の金属配線層
を用いるものであってもよい。また、各論理素子の具体
的な構成は、これらの実施例による制約を受けないし、
例えばバイポーラトランジスタやバイポーラ・ＣＭＯ３
複合論理回路により構成されることもよい、引き出し線
等の切断及び結合処理は、ＦＩＢ及びレーザＣＶＤ以外
の技術を用いることができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイ集積回
路に通用した場合について説明したが、それに限定され
るものではなく、例えば、論理機能付メモリやマイクロ
プロセツサ等の各種論理集積回路装置等にも適用できる
０本発明は、少なくとも論理部を有する半導体集積回路
装置あるいは配線の欠陥救済を必要とする半導体集積回
路装置に広く通用できる。
をその背景となった利用分野であるゲートアレイ集積回
路に通用した場合について説明したが、それに限定され
るものではなく、例えば、論理機能付メモリやマイクロ
プロセツサ等の各種論理集積回路装置等にも適用できる
０本発明は、少なくとも論理部を有する半導体集積回路
装置あるいは配線の欠陥救済を必要とする半導体集積回
路装置に広く通用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を藺草に説明すれば、下記のとおりであ
る。すなわち、ゲートアレイ集積回路等の半導体集積回
路装置等の論理部に、使用不能となった論理素子又は配
線に代えて選択的に使用される冗長論理素子ならびに冗
長配線を設けることで、ゲートアレイ集積回路等の製造
過程等における障害により使用不能となった論理素子又
は配線を冗長論理素子又は冗長配線に置き換え、論理部
としての機能の正常性を維持できる。その結果、半導体
集積回路装置の製品歩留りを高め、その低コスト化を推
進できるものである。
て得られる効果を藺草に説明すれば、下記のとおりであ
る。すなわち、ゲートアレイ集積回路等の半導体集積回
路装置等の論理部に、使用不能となった論理素子又は配
線に代えて選択的に使用される冗長論理素子ならびに冗
長配線を設けることで、ゲートアレイ集積回路等の製造
過程等における障害により使用不能となった論理素子又
は配線を冗長論理素子又は冗長配線に置き換え、論理部
としての機能の正常性を維持できる。その結果、半導体
集積回路装置の製品歩留りを高め、その低コスト化を推
進できるものである。
第１図は−この発明が通用されたゲートアレイ集積回路
の第１の実施例を示す部分的な拡大配置図、 第２図は、第１図のゲートアレイ集積回路における欠陥
救済の一例を示す接続図、 第３図は、第１図のゲートアレイ集積回路における欠陥
救済の他の一例を示す接続図、第４図は、この発明が通
用されたゲートアレイ集積回路の第２の実施例を示す部
分的な拡大配置図、 第５図は、第４図のゲートアレイ集積回路における欠陥
＃、済の一例を示す接続図、 第６図は、第４図のゲートアレイ集積回路の一実施例を
示す部分的な素子配置図、 第７Ｆ！！Ｊは、８４図のゲートアレイ集積回路の一実
施例を示す部分的な基板断面図、 第８図は、第４図のゲートアレイ集積回路に含まれる冗
長論理素子及びその周辺部の第１の実施例を示す部分的
な回路図、 第９図は、この発明が通用されたゲートアレイ集積回路
の第３の実施例を示す部分的な拡大配置図・ 第１０図は、第９図のゲートアレイ集積回路における欠
陥救済の一例を示す接Ｍ図、 第１Ｆ図は、この発明が通用されたゲートアレイ集積回
路に含まれる冗長論理素子の第２の実施例を示す回路図
、 第１２図は、この発明が通用されたゲートアレイ集積回
路に含まれる冗長論理素子の第３の実施例を示す回路図
、 第１３図は、この発明が通用されたゲートアレイ集積回
路の第１の実施例を示す基板配置図、８１４図は、この
発明が通用されたゲートアレイ集積回路の第２の実施例
を示す基板配置図である。 ＳＵＢ・・・半導体基板、ＣＧＩ〜ＣＧ６・−・素子領
域、ＣＨＩ−Ｃｉ（５・・・配線領域、ＣＵＴ、ＣＵＴ
Ｉ−ＣＵＴ２・・・切断領域。 ＬＩＣＩ〜ＵＣ２０・・・単位セル＜＃に理素子）、Ｕ
ＣＲ，ＵＣＲＩ−ＵＣＲ２・・・冗長セル（冗長論理素
子）、ＸＲＩ−ＸＲ４，ＹＲＩ〜ＹＲ４・・・冗長配線
、Ｃ１−Ｃ４・・・コンタクト、Ｘ１〜Ｘ１５・・・Ｘ
チャンネル、Ｔｌ ｉ −Ｔ ２０ｉ、ＴＲｉ、ＴＲＩ
ｉ Ａ−ＴＲ２ｉ、ＴＲｉ １〜ＴＲ１４・・・入力
端子引き出し線、Ｔｌｏ〜Ｔ２０ｏ、ＴＲｏ、ＴＲ１ｏ
〜ＴＲ２ｏ−−−出力端子引き出し線。 ＮＷ・・・Ｎウェル領域、ＬＰ・・・Ｐ型拡散層、ＬＮ
・・・Ｎ型拡散層、Ｓｔ〜Ｓ４・・・ソース、Ｄ１〜Ｄ
４・・・ドレイン、Ｇｌ〜Ｇ４・・・ゲート、ｖＣＣ・
・−ｆｉＩ源亀圧供給配線、ＶＳＳ−・・接地電位供給
配線、ＡＬＩ〜ＡＬ２・・・アルミニウム配線層。 Ｑｌ、Ｃ３，Ｑ５〜ＱＢ、Ｑ１３〜Ｑ１６・・・Ｐチャ
ンネルＭＯ３ＦＥＴ、Ｃ２，Ｃ４，Ｑ９〜Ｑ１２．Ｑ１
７〜Ｑ２０・・・ＮチャンネルＭＯＳＦＥＴ、ｎｉ 〜
ｎ８− − −切断ノード。 ＲＡＭ・・・ランダムアクセスメモリ、ＰＡＤ・・−パ
ッド。
の第１の実施例を示す部分的な拡大配置図、 第２図は、第１図のゲートアレイ集積回路における欠陥
救済の一例を示す接続図、 第３図は、第１図のゲートアレイ集積回路における欠陥
救済の他の一例を示す接続図、第４図は、この発明が通
用されたゲートアレイ集積回路の第２の実施例を示す部
分的な拡大配置図、 第５図は、第４図のゲートアレイ集積回路における欠陥
＃、済の一例を示す接続図、 第６図は、第４図のゲートアレイ集積回路の一実施例を
示す部分的な素子配置図、 第７Ｆ！！Ｊは、８４図のゲートアレイ集積回路の一実
施例を示す部分的な基板断面図、 第８図は、第４図のゲートアレイ集積回路に含まれる冗
長論理素子及びその周辺部の第１の実施例を示す部分的
な回路図、 第９図は、この発明が通用されたゲートアレイ集積回路
の第３の実施例を示す部分的な拡大配置図・ 第１０図は、第９図のゲートアレイ集積回路における欠
陥救済の一例を示す接Ｍ図、 第１Ｆ図は、この発明が通用されたゲートアレイ集積回
路に含まれる冗長論理素子の第２の実施例を示す回路図
、 第１２図は、この発明が通用されたゲートアレイ集積回
路に含まれる冗長論理素子の第３の実施例を示す回路図
、 第１３図は、この発明が通用されたゲートアレイ集積回
路の第１の実施例を示す基板配置図、８１４図は、この
発明が通用されたゲートアレイ集積回路の第２の実施例
を示す基板配置図である。 ＳＵＢ・・・半導体基板、ＣＧＩ〜ＣＧ６・−・素子領
域、ＣＨＩ−Ｃｉ（５・・・配線領域、ＣＵＴ、ＣＵＴ
Ｉ−ＣＵＴ２・・・切断領域。 ＬＩＣＩ〜ＵＣ２０・・・単位セル＜＃に理素子）、Ｕ
ＣＲ，ＵＣＲＩ−ＵＣＲ２・・・冗長セル（冗長論理素
子）、ＸＲＩ−ＸＲ４，ＹＲＩ〜ＹＲ４・・・冗長配線
、Ｃ１−Ｃ４・・・コンタクト、Ｘ１〜Ｘ１５・・・Ｘ
チャンネル、Ｔｌ ｉ −Ｔ ２０ｉ、ＴＲｉ、ＴＲＩ
ｉ Ａ−ＴＲ２ｉ、ＴＲｉ １〜ＴＲ１４・・・入力
端子引き出し線、Ｔｌｏ〜Ｔ２０ｏ、ＴＲｏ、ＴＲ１ｏ
〜ＴＲ２ｏ−−−出力端子引き出し線。 ＮＷ・・・Ｎウェル領域、ＬＰ・・・Ｐ型拡散層、ＬＮ
・・・Ｎ型拡散層、Ｓｔ〜Ｓ４・・・ソース、Ｄ１〜Ｄ
４・・・ドレイン、Ｇｌ〜Ｇ４・・・ゲート、ｖＣＣ・
・−ｆｉＩ源亀圧供給配線、ＶＳＳ−・・接地電位供給
配線、ＡＬＩ〜ＡＬ２・・・アルミニウム配線層。 Ｑｌ、Ｃ３，Ｑ５〜ＱＢ、Ｑ１３〜Ｑ１６・・・Ｐチャ
ンネルＭＯ３ＦＥＴ、Ｃ２，Ｃ４，Ｑ９〜Ｑ１２．Ｑ１
７〜Ｑ２０・・・ＮチャンネルＭＯＳＦＥＴ、ｎｉ 〜
ｎ８− − −切断ノード。 ＲＡＭ・・・ランダムアクセスメモリ、ＰＡＤ・・−パ
ッド。
Claims (1)
- 【特許請求の範囲】 １、使用不能となった配線に代えて選択的に使用される
冗長配線を具備することを特徴とする半導体集積回路装
置。 ２、上記冗長配線は、２本を単位として設けられるもの
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 ３、上記半導体集積回路装置は、使用不能になった配線
を切り離すための切断領域を備えるものであることを特
徴とする特許請求の範囲第１項又は第２項記載の半導体
集積回路装置。 ４、上記半導体集積回路装置は、主に論理素子が形成さ
れる素子領域と、主に配線が形成される配線領域とを備
え、上記配線領域は、第１の座標軸方向に形成されかつ
引き出し線として対応する上記論理素子の入力端子又は
出力端子が結合される第１のチャンネルと、第２の座標
軸方向に形成されかつ素子間配線として論理的に結合さ
れるべき複数の論理素子に対応した複数の上記引き出し
線が結合される第２のチャンネルとを備えるものであっ
て、上記冗長配線は、上記配線領域と対応する素子領域
との間に上記第２のチャンネルと平行して設けられかつ
一連の上記引き出し線と結合しうるべく交差して形成さ
れる第１の冗長配線を含むものであることを特徴とする
特許請求の範囲第１項、第２項又は第３項記載の半導体
集積回路装置。 ５、上記冗長配線は、上記素子領域が上記配線領域をは
さんで設けられるとき、さらに、上記配線領域の両側に
形成された２対の上記第１の冗長配線と結合しうるべく
交差して形成される第２の冗長配線を含むものであるこ
とを特徴とする特許請求の範囲第１項、第２項、第３項
又は第４項記載の半導体集積回路装置。 ６、上記使用不能になった配線又は関連する引き出し線
の切断処理ならびにその対応する上記第１又は第２の冗
長配線との結合処理は、ＦＩＢ又はレーザＣＶＤを用い
ることによって実現されるものであることを特徴とする
特許請求の範囲第１項、第２項、第３項、第４項又は第
５項記載の半導体集積回路装置。 ７、上記半導体集積回路装置は、ゲートアレイ集積回路
であることを特徴とする特許請求の範囲第１項、第２項
、第３項、第４項、第５項又は第６項記載の半導体集積
回路装置。 ８、使用不能となった論理素子に代えて選択的に使用さ
れる冗長論理素子を具備することを特徴とする半導体集
積回路装置。 ９、上記半導体集積回路装置は、主に論理素子が形成さ
れる素子領域と、主に配線が形成される配線領域とを備
え、上記配線領域は、第１の座標軸方向に形成されかつ
引き出し線として対応する上記論理素子の入力端子又は
出力端子が結合される第１のチャンネルと、第２の座標
軸方向に形成されかつ素子間配線として論理的に結合さ
れるべき複数の論理素子に対応した複数の上記引き出し
線が結合される第２のチャンネルとを備えるものであっ
て、上記配線領域と対応する素子領域との間には、上記
第２のチャンネルと平行して設けられかつ上記冗長論理
素子ならびに一連の上記論理素子に対応する複数の上記
引き出し線と結合しうるべく交差して形成される第１の
冗長配線が設けられるものであることを特徴とする特許
請求の範囲第８項記載の半導体集積回路装置。 １０、上記冗長論理素子は、上記素子領域の一端又は両
端に配置されるものであって、上記冗長論理素子の入力
端子及び出力端子が結合される引き出し線は、上記第１
の冗長配線と結合しうるべく交差して形成されるもので
あることを特徴とする特許請求の範囲第８項又は第９項
記載の半導体集積回路装置。 １１、上記第１の冗長配線ならびに上記冗長論理素子の
入力端子又は出力端子が結合される引き出し線は、使用
不能となった配線に代えて選択的に使用されるものであ
ることを特徴とする特許請求の範囲第８項、第９項又は
第１０項記載の半導体集積回路装置。 １２、上記半導体集積回路装置は、使用不能となった論
理素子又は配線を切り離すための切断領域を備えるもの
であることを特徴とする特許請求の範囲第８項、第９項
、第１０項又は第１１項記載の半導体集積回路装置。 １３、上記半導体集積回路装置は、ゲートアレイ集積回
路であることを特徴とする特許請求の範囲第８項、第９
項、第１０項、第１１項又は第１２項記載の半導体集積
回路装置。 １４、上記ゲートアレイ集積回路は、使用不能となった
ワード線又はデータ線に代えて選択的に使用される冗長
ワード線及び／又は冗長データ線を備えるメモリをさら
に具備するものであることを特徴とする特許請求の範囲
第８項、第９項、第１０項、第１１項、第１２項又は第
１３項記載の半導体集積回路装置。 １５、上記半導体集積回路装置は、主に論理素子が形成
される素子領域と、主に配線が形成される配線領域とを
備え、上記配線領域は、第１の座標軸方向に形成されか
つ引き出し線として対応する上記論理素子の入力端子又
は出力端子が結合される第１のチャンネルと、第２の座
標軸方向に形成されかつ素子間配線として論理的に結合
されるべき複数の論理素子に対応した複数の上記引き出
し線が結合される第２のチャンネルとを備えるものであ
って、上記配線領域に形成されるすべての上記素子間配
線は、上記冗長素子の入力端子又は出力端子が結合され
る引き出し線と結合しうるべく交差して形成されるもの
であることを特徴とする特許請求の範囲第８項記載の半
導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033428A JPH03236263A (ja) | 1990-02-14 | 1990-02-14 | 半導体集積回路装置 |
| KR1019910002245A KR0156531B1 (ko) | 1990-02-14 | 1991-02-11 | 반도체 집적회로 장치 |
| US07/921,962 US5323033A (en) | 1990-02-14 | 1992-08-04 | Single chip IC device having gate array or memory with gate array and provided with redundancy capability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2033428A JPH03236263A (ja) | 1990-02-14 | 1990-02-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03236263A true JPH03236263A (ja) | 1991-10-22 |
Family
ID=12386283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2033428A Pending JPH03236263A (ja) | 1990-02-14 | 1990-02-14 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5323033A (ja) |
| JP (1) | JPH03236263A (ja) |
| KR (1) | KR0156531B1 (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
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| DE102006047388A1 (de) * | 2006-10-06 | 2008-04-17 | Polyic Gmbh & Co. Kg | Feldeffekttransistor sowie elektrische Schaltung |
| DE102009009442A1 (de) | 2009-02-18 | 2010-09-09 | Polylc Gmbh & Co. Kg | Organische Elektronikschaltung |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
| JPH0817039B2 (ja) * | 1988-08-19 | 1996-02-21 | 株式会社東芝 | 半導体メモリセル |
| US4974048A (en) * | 1989-03-10 | 1990-11-27 | The Boeing Company | Integrated circuit having reroutable conductive paths |
| US5166556A (en) * | 1991-01-22 | 1992-11-24 | Myson Technology, Inc. | Programmable antifuse structure, process, logic cell and architecture for programmable integrated circuits |
-
1990
- 1990-02-14 JP JP2033428A patent/JPH03236263A/ja active Pending
-
1991
- 1991-02-11 KR KR1019910002245A patent/KR0156531B1/ko not_active IP Right Cessation
-
1992
- 1992-08-04 US US07/921,962 patent/US5323033A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5323033A (en) | 1994-06-21 |
| KR0156531B1 (ko) | 1998-12-01 |
| KR910016064A (ko) | 1991-09-30 |
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