KR0156531B1

KR0156531B1 - 반도체 집적회로 장치

Info

Publication number: KR0156531B1
Application number: KR1019910002245A
Authority: KR
Inventors: 미끼 마쯔모또; 히로시 가와모또
Original assignee: 미다 가쓰시게; 가부시끼가이샤 히다찌세이사꾸쇼
Priority date: 1990-02-14
Filing date: 1991-02-11
Publication date: 1998-12-01
Also published as: US5323033A; JPH03236263A; KR910016064A

Abstract

게이트 어레이 집적회로등의 반도체 집적회로장치의 논리부에 용장논리소자 및 용장배선을 마련한 반도체 집적회로장치로서, 상기 게이트 어레이 집적회로등의 제조과정에서의 장해에 의해 사용불가능으로된 논리소자 또는 배선을 상기 용장논리소자 또는 용장배선으로 치환하여 논리부로서의 기능의 정상성을 유지할 수 있다. 이것에 따라 게이트 어레이 집적회로 등의 제품생산효율을 높여 그 저렴화를 추진할 수가 있다.

Description

반도체 집적회로 장치

제1도는 본 발명이 적용된 게이트 어레이 집적회로의 제1실시예를 도시한 부분적인 확대배치도.

제2도는 제1도의 게이트 어레이 집적회로에서의 결함구제의 1예를 도시한 접속도.

제3도는 제1도의 게이트 어레이 집적회로에서의 결함구제의 다른 1예를 도시한 접속도.

제4도는 본 발명이 적용된 게이트 어레이 집적회로의 제2실시예를 도시한 부분적인 확대배치도.

제5도는 제4도의 게이트 어레이 집적회로에서의 결함구제의 1예를 도시한 접속도.

제6도는 제4도의 게이트 어레이 집적회로의 1실시예를 도시한 부분적인 소자 배치도.

제7도는 제4도의 게이트 어레이 집적회로의 1실시예를 도시한 부분적인 기판단면도.

제8도는 제4도의 게이트 어레이 집적회로에 포함되는 용장논리소자 및 그 주변부의 제1실시예를 도시한 부분적인 회로도.

제9도는 본 발명의 적용된 게이트 어레이 집적회로의 제3실시예를 도시한 부분적이 확대배치도.

제10도는 제9도의 게이트 어레이 집적회로에서의 결함 구제의 1예를 도시한 접속도.

제11도는 본 발명이 적용된 게이트 어레이 집적회로에 포함되는 용장논리소자의 제2실시예를 도시한 회로도.

제12도는 본 발명이 적용된 게이트 어레이 집적회로에 포함되는 용장논리소자의 제3실시예를 도시한 회로도.

제13도는 본 발명이 적용된 게이트 어레이 집적회로의 제1실시예를 도시한 기판 배치도.

제14도는 본 발명이 적용된 게이트 어레이 집적회로의 제2실시예를 도시한 기판배치도.

* 도면의 주요부분에 대한 부호의 설명

SUB : 반도체기판 CG1∼CG6 : 소자영역

CH1∼CH5 : 배선영역 CUT, CUT1, CUT2 : 절단영역

UC1∼UC2o : 단위셀(논리소자)

UCR, UCR1, UCR2 : 용장셀(용장논리소자)

XR1∼XR4, YR1∼YR4 : 용장배선

본 발명은 반도체집적회로장치에 관한 것으로, 예를 들면 논리게이트 회로나 메모리 등을 탑재하는 게이트 어레이 집적회로등의 논리부의 결함구제에 이용해서 특히 유효한 기술에 관한 것이다.

다수의 논리게이트 회로를 탑재하는 게이트 어레이 집적회로가 있다. 또, 매크로 셀로서 형성되는 랜덤 액세스 메모리와 그 기억 데이터에 대해서 소정의 논리연산처리를 실시하는 논리부를 탑재한 논리기능을 갖는 메모리가 있다.

논리 기능을 갖는 메모리에 대해서는, 예를 들면 1989년 2월 15일자 ISSCC Digest of Technical papers SessionⅡ의 p26∼p27에 기재되어 있다.

상기에 기재된 바와 같은 논리기능을 갖는 메모리등 종래의 논리집적회로 장치에 있어서, 다수의 논리게이트 회로가 조합되어서 되는 논리부에는 결함구제용의 용장소자가 마련되지 않는다. 이 때문에 어느 것인가의 논리게이트회로 또는 결함배선에 이상(결함)이 발생한 경우 그 논리 집적회로장치는 불량품으로 되고, 이것에 의해서 논리 직접회로 장치의 제품의 생산효율이 저하된다. 이것은 논리 집적회로장치의 대규모화가 진행됨에 따라 심각한 문제로 되며, 또 특히 논리집적회로 장치가 결함구제기능을 마련한 메모리를 혼합하는 경우에 있어서, 모처럼의 결함구제기능 효과를 손상시키는 것으로 된다. 이것에 대처하기 위해, 예를 들면 논리부자체를 다중화해서 다수결 논리를 취하는 방식등도 본 발명자에 의해서 검토되었지만, 논리부의 규모가 크며, 또 그 구성이 복잡한 경우에는 비현실적인 수단이라 아니말할 수 없다.

본 발명의 목적은 논리부를 구성하는 논리게이트회로 또는 결합 배선등의 이상을 구제할 수 있는 논리집적회로장치 등의 반도체 집적회로장치를 제공하는 것이다.

본 발명의 다른 목적은 논리집적회로장치등의 제품의 생산효율을 높이고, 그 저렴화를 추진하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

즉, 게이트 어레이 집적회로 및 논리기능을 갖는 메모리등의 반도체 집적회로장치의 논리부에 사용불가능으로 된 논리소자 또는 배선 대신에 선택적으로 사용되는 용장논리소자 및 용장배선을 마련한 것이다.

상기 수단에 의하면 게이트 어레이 집적회로 등의 제조 과정에서의 장해에 의해 사용불가능으로 된 논리소자 또는 배선을 용장 논리소자 또는 용장배선으로 치환하여 논리부로서의 기능의 정상성을 유지할 수 있다. 그 결과 게이트 어레이 집적회로등의 제품의 생산효율을 높이고, 그 저렴화를 추진할 수가 있다.

이하 본 발명의 구성에 대해서 실시예와 함께 설명한다.

[실시예 1]

제13도에는 본 발명이 적용된 게이트 어레이 집적회로의 1실시예의 기판배치도가 도시되고, 제1도에는 그 부분적인 확대배치도가 도시되어 있다. 또, 제2도에는 제1도의 게이트 어레이 집적회로에서의 결함구제의 1예를 설명하기 위한 접속도가 도시되고, 제3도에는 다른 1예를 설명하기 위한 접속도가 도시되어 있다. 이들 도면을 참조해서 이 실시예의 게이트 어레이 집적회로의 구성과 결함구제의 개요 및 그 특징에 대해서 설명한다. 또한, 제1도 내지 제3도의 각 회로소자 및 제13도의 각 블록을 구성하는 회로소자는 공지된 반도체 집적회로의 제조 기술에 의해 P형 단결정 실리콘과 같은 1개의 반도체 기판위에 형성된다.

제13도에서 이 실시예의 게이트 어레이 집적회로는 반도체 기판 SUB의 주표면상에 소정의 거리를 두고 배치되는 6개의 소자영역 CG1∼CG6을 마련한다. 이들 소자 영역에는 주로 CMOS(상보형 MOS) 논리게이트회로 등의 논리소자가 형성된다.

소자영역 CG1∼CG6의 주변에는 입력 또는 출력용의 외부 단자등에 대응한 다수의 본딩패드 PAD가 정렬해서 배치되고, 인접하는 각 소자영역사이는 주로 결합배선을 형성하기 위한 배선(채널)영역 CH1∼CH5로 된다.

소장영역 GG1∼CG6에는 제1도의 소자영역 CG1 및 CG2로 대표해서 도시된 바와 같이 20개의 논리소자 즉 단위 셀 UC1∼UC2o이 각각 형성된다. 이들 단위 셀은 상술한 바와 같이 P채널 및 N채널 MOSFET(금속산화물 반도체형 전계효과 트랜지스터, 이 명세서에서는 MOSFET를 절연게이트형 전계효과 트랜지스터의 총칭으로 한다)로 되는 CMOS 논리게이트회로로 되고 그 입력단자 및 출력단자는 동일도면의 수직방향 즉 Y축(제1의 좌표축) 방향으로 형성되는 인출선을 거쳐서 대응하는 배선영역 CH1∼CH5 내로 인출된다.

배선영역 CH1∼CH5는 제1도의 배선영역 CH1로 대표해서 도시된 바와 같이 동일도면의 수직방향 즉 Y축 방향으로 가정되는 Y채널(제1의 채널)과 수평방향 즉 X축(제2의 좌표축) 방향으로 가정되는 X채널(제2의 채널)을 마련한다. 이중 각배선 영역의 Y채널을 후술하는 바와 같이 제1층의 금속배선층 즉 알루미늄 배선층 AL1에 의해서 형성되고, 상술한 바와 같이 각 단위셀의 입력단자 또는 출력단자에 대응한 인출선으로서 사용된다. 또, X채널은 후술하는 바와 같이, 상기 알루미늄 배선층 AL1의 상층에 가정된 제2층의 금속배선층 즉 알루미늄 배선층 AL2에 의해서 형성되고, 논리적으로 결합되어야 할 다수의 논리게이트회로에 대응한 다수의 상기 인출선을 결합하기 위한 소자간 배선으로서 사용된다.

이 실시예에서 배선영역 CH1∼CH5와 대응하는 2개의 소자영역 CG1 및 CG2 내지 CG5 및 CG6 사이에는 제1도에 예시된 바와 같이 X축 방향으로 형성된 2쌍의 용장배선 XR1 및 XR2 그리고 XR3 및 XR4(제1의 용장배선)가 마련된다. 이들 용장배선은 대응하는 배선영역 CH1∼CH5를 포함하도록, 즉 20개의 단위셀 UC1∼UC2o에 대응한 일련의 인출선과 용이하게 결합할 수 있도록 교차해서 형성된다. 그리고 그 양단에서 또 Y축 방향으로 형성된 2쌍의 용장배선 YR1 및 YR2 그리고 YR3 및 YR4(제2의 용장배선)와 결합할 수 있도록 교차된다.

배선영역 CH1∼CH5와 대응하는 용장배선 XR1 및 XR2 그리고 용장배선 XR3 및 XR4 사이에는 비교적 큰 빈 공간 즉 절단영역 CUT가 각각 마련된다. 이 실시예에서 각 배선영역내의 사용불가능으로 된 배선에 결합된 입력단자 또는 출력단자 인출선은 후술하는 바와 같이 FIB(Focused Ion Beam) 또는 레이저 CVD(Chemical Vapor Deposition) 기술을 사용해서 절단되며, 또 대응하는 용장배선에 결합된다. 이와 같이 각 배선영역과 대응하는 용장배선사이에 절단영역 CUT가 마련되는 것에 의해 사용불가능으로 된 배선에 결합된 입력단자 또는 출력단자 인출선의 절단처리가 용이하게 되며, 또 확실하게 실행되게 된다.

여기서 제2도의 경우를 예로, 이 실시예의 게이트 어레이 집적회로에서의 결합 배선의 결함구제방법의 개요를 설명한다.

제2도에서 게이트 어레이 집적회로에 이상이 보이지 않을 때 소자영역 CG1의 단위셀 UC2의 출력단자 인출선 T2o는 작은 0표로 나타내는 접점을 거쳐서 배선영역 CH1의 X채널 X3에 결합되며, 또 마찬가지의 접점을 거쳐서 같은 소자영역 CG1의 단위셀 UC17의 입력단자 인출선 T17i에 결합된다. 이 단위셀 UC17의 출력단자 인출선 T17o는 X채널 X14를 거쳐서 쌍을 이루는 소자영역 CG2의 단위셀 UC19의 입력단자 인출선 T19i에 결합된다. 마찬가지로 소자영역 CG1의 단위셀 UC5의 출력단자 인출선 T5o는 배선영역 CH1의 X채널 X4에 결합되며, 또, 같은 소자영역 CG1의 단위셀 UC2o의 입력단자 인출선 T2oi에 결합된다.

게이트 어레이 집적회로장치의 제조공정에서 어떠한 이상이 발생하여, 예를 들면 배선영역 CH1의 X채널 X3 및 X4사이에서

표로 표시된 바와 같은 단락장해가 발생한 경우, 먼저 FIB 또는 레이저 CVD에 의해 출력단자 인출선 T2o 및 T5o 그리고 입력단자 인출선 T17i 및 T2oi가 절단영역 CUT에서 절단되어 사용불가능으로된 X채널 X3 및 X4의 분리처리가 실행된다. 그리고 단위셀 UC2에 대응한 출력단자 인출선 T2o와 용장배선 XR1 사이에 □표로 표시되는 새로운 접점 C1이 형성되어 이들 출력단자 인출선과 용장배선이 결합된다. 상기 용장배선 XR1은 또 새로운 접점 C3을 거쳐서 단위셀 UC17에 대응한 입력단자 인출선 T17i에 결합된다. 마찬가지로 단위셀 UC5에 대응한 출력단자 인출선 T5o는 새로운 접점 C2를 거쳐서 용장배선 XR2에 결합되며, 또 새로운 접점 C4를 거쳐서 단위셀 UC2o에 대응한 입력단자 인출선 T2oi에 결합된다.

그 결과 X채널 X3 및 X4의 단락장해에 기인한 게이트 어레이 집적회로의 이상은 수복되고, 이것에 의해서 그 기능의 정상성이 유지되게 된다.

또한, 이상의 설명으로 알 수 있는 바와 같이 이 실시예의 게이트 어레이 집적회로에서는 각 용장배선이 2개를 단위로해서 마련되어 쌍선형태로 되는 것으로 비교적 발생 확률이 높은 인접배선의 단락장해를 용이하게 구제할 수 있다. 또, 용장배선 XR1∼XR4가 각 소자영역에 대응한 모든 입력단자 및 출력단자 인출선과 용이하게 결합할 수 있도록 교차해서 형성되는 것으로 각 소자영역에 포함되는 모든 논리소자의 장해를 효율있게 구제할 수 있다. 또, 인출선등의 절단 및 결합 처리에 FIB 또는 레이저 CVD가 사용되는 것으로 이미 반제품으로서 웨이퍼상에 형성된 게이트 어레이 집적회로등의 결합구제가 가능하게 되어 그 제품의 생산효율이 현저하게 높아지는 것이다.

다음에 제3도의 경우를 예로, 이 실시예의 게이트 어레이 집적회로에서의 결합배선의 다른 결함구제예를 설명한다.

제3도에서 게이트 어레이 집적회로에 이상이 보이지 않을 때 소자영역 CG1의 단위셀 VC2의 출력단자 인출선 T2o는 제1도의 경우와 마찬가지로 배선영역 CH1의 X채널 X3을 거쳐서 단위셀 UC17의 입력단자 인출선 T17i에 결합된다. 또, 단위셀 UC5의 출력단자 인출선 T5o는 배선영역 CH1의 X채널 X4에 결합된 후 소자영역 CG2의 단위셀 UC19의 입력단자 인출선 T19에 결합된다.

게이트 어레이 집적회로의 제조공정에서 어떠한 이상이 발생하여 예를 들면 배선영역 CH1의 X채널 X3 및 X4 사이에서

표로 표시된 바와 같은 단락 장해가 발생한 경우, 먼저 FIB 또는 레이저 VCD에 의해 출력단자 인출선 T2o 및 T5o 그리고 입력단자 인출선 T5o 및 T17i 및 T19i가 대응하는 절단영역 CUT에서 절단되어 사용불가능으로 된 X채널 X3 및 X4의 분리처리가 실행된다.

그리고 단위셀 UC2에 대응한 출력단자 인출선 T2o와 용장배선 XR1사이에 □표로 표시되는 새로운 접점 C1이 형성되어 이들 출력단자 인출선과 용장배선이 결합된다. 상기 용장배선 XR1은 또 새로운 접점 C3를 거쳐서 단위셀 UC17에 대응한 입력단자 인출선 T17i에 결합된다. 한편, 단위셀 UC5에 대응한 출력단자 인출선 T5o는 새로운 접점 C2를 거쳐서 용장배선 XR2에 결합된다. 이 용장배선 XR2는 새로운 접점 C4를 거쳐서 용장배선 YR2에 결합되며, 또 용장배선 YR2 및 접점 C5 그리고 용장배선 XR3 및 접점 C6을 거쳐서 단위셀 UC19에 대응한 입력단자 인출선 T19i에 결합된다. 그 결과 X채널 X3 및 X4의 단락장해에 기인한 게이트 어레이 집적회로의 이상은 수복되고, 이것에 의해서 그 기능의 정상성이 유지되게 된다.

또한, 이상의 설명으로 알 수 있는 바와 같이 이 실시예에서는 각 배선 영역의 양측에 용장배선 XR1 및 XR2 그리고 XR3 및 XR4와 결합할 수 있도록 교차해서 형성되는 Y축 방향의 용장배선 YR1∼YR4가 마련되는 것으로 실질적으로 2개의 소자영역에 걸쳐서 형성되는 소자간 배선의 결함구제가 가능하게 된다.

이상과 같이 이 실시예의 게이트 어레이 집적회로는 소자영역 CG1∼CG6과 이들 소자영역사이에 마련된 배선영역 CH1∼CH5를 마련한다. 이중 소자영역 CG1∼CG6은 CMOS 게이트 회로로되는 20개의 단위셀 UC1∼UC2o을 각각 포함하고, 배선영역 CH1∼CH5는 Y축 방향으로 형성되며, 또한 각 단위셀의 입력단자 또는 출력단자 인출선으로서 사용되는 다수의 Y채널과 X축 방향으로 형성되며, 또한 소자간 배선으로서 사용되는 다수의 X채널을 포함한다. 이 실시예에서 각 배선영역과 대응하는 1쌍의 소자영역사이에는 대응하는 20개의 단위셀의 입력단자 또는 출력단자 인출선과 결합할 수 있도록 교차해서 형성된 2쌍의 용장배선 XR1 및 XR2 그리고 XR3 및 XR4가 X축 방향으로 마련되며, 또 이들 용장배선과 결합할 수 있도록 교차해서 형성되는 2쌍의 용장배선 YR1 및 YR2 그리고 YR3 및 YR4가 마련된다.

그리고 각 배선 영역과 대응하는 용장배선 XR1 및 XR2 그리고 용장배선 XR3 및 XR4 사이에는 소정의 절단영역 CUT가 각각 마련된다. 각 배선 영역에서 단락장해 등에 의해 사용불가능으로 된 배선은 관련하는 인출선이 대응하는 절단 영역 CUT에서 절단되는 것으로 분리되며, 또 FIB 또는 레이저 CVD에 의해 형성된 새로운 접점을 거쳐서 적당한 용장배선 XR1∼XR4 또는 YR1∼YR4에 결합된다. 이것에 의해 배선영역에 발생한 이상은 수복되어 게이트 어레이 집적회로의 기능의 정상성이 유지된다. 그 결과 게이트 어레이 집적회로의 제품의 생산효율이 높아져 그 저렴화가 추진된다.

[실시예 2]

제4도에는 본 발명이 적용된 게이트 어레이 집적회로의 제2실시예의 부분적인 확대배치도가 도시되고, 제5도에는 이 게이트 어레이 집적회로에서의 결함구제의 1예를 설명하기 위한 접속도가 도시되어 있다. 또, 제6도에는 제4도의 게이트 어레이 집적회로의 1실시예의 부분적인 소자 배치도가 도시되고, 제7도에는 그 A-B선의 단면도가 도시되어 있다. 그리고, 제8도에는 제4도의 게이트 어레이 집적회로에 포함되는 용장논리소자, 즉 용장셀과 그 주변부의 1실시예의 부분적인 회로도가 도시되어 있다. 이들 도면을 참조해서 이 실시예의 게이트 어레이 집적회로의 구성과 결함구제의 개요 및 그 특징에 대해서 설명한다. 또한, 이 실시예의 게이트 어레이 집적회로의 기판 배치도는 상기한 제13도에 도시된 제1실시예와 마찬가지이므로 기판배치에 관한 설명은 생략한다.

또, 다음의 회로도에서, 그 채널(백 게이트)부에 화살표가 부가되는 MOSFET는 P채널형으로서, 화살표가 부가되지 않은 N채널 MOSFET와 구별해서 도시된다.

제4도에서 이 실시예의 게이트 어레이 집적회로에 마련된 6개의 소자영역 CG1∼CG6은 소자영역 CG1 및 CG2로 대표해서 도시된 바와 같이 CMOS 논리게이트회로로 되는 20개의 단위셀 UC1∼UC2o과 그 양단에 배치된 2개의 용장논리소자 즉 용장셀 UCR1 및 UCR2를 각각 포함한다.

각 소자영역의 단위셀 UC1∼UC2o의 입력단자 및 출력단자는 동일도면의 수직방향 즉 Y축(제1의 좌표축) 방향으로 형성된 인출선을 거쳐서 대응하는 배선 영역 CH1∼CH5내로 인출되고, 용장셀 UCR1 및 UCR2의 입력단자 및 출력단자는 마찬가지의 입력단자 인출선 TR1i 및 TR2i 그리고 출력단자 인출선 TR1o 및 TR2o를 거쳐서 대응하는 배선 영역 CH1∼CH5내로 인출된다.

배선영역 CH1∼CH5는 제4도의 수직방향 즉 Y축 방향으로 가정되는 Y채널(제1의 채널)과 수평방향 즉 X축(제2의 좌표축) 방향으로 가정되는 X채널(제2의 채널)을 마련한다. 이 중 각 배선영역의 Y채널은 제1층의 알루미늄배선층 AL1에 의해서 형성되고, 상술한 바와 같이 각 단위셀 또는 용장셀에 대응한 입력단자 또는 출력단자 인출선으로서 사용된다. 또, X채널은 제2층의 알루미늄배선층 AL2에 의해서 형성되고, 논리적으로 결합되어야 할 다수의 논리게이트회로에 대응한 다수의 상기 인출선을 결합하기 위한 소자간 배선으로서 사용된다.

이 실시예에서 배선영역 CH1∼CH5와 대응하는 2개의 소자영역 CG1 및 CG2 내지 CG5 및 CG6 사이에는 X축 방향으로 형성된 1쌍의 용장배선 XR1 및 XR2 그리고 XR3 및 XR4(제1의 용장배선)과 마련된다. 이들 용장배선은 대응하는 배선영역 CH1∼CH5를 포함하도록, 즉 20개의 단위셀 UC1∼UC2o 및 2개의 용장셀 UCR1과 UCR2에 대응한 일련의 인출선과 용이하게 결합할 수 있도록 교차해서 형성된다.

각 쌍의 용장배선 XR1 및 XR2 그리고 XR3 및 XR4와 대응하는 배선영역 CH1∼CH5 사이에는 절단영역 CUT1이 각각 마련되며, 또 각 쌍의 용장배선 XR1 및 XR2 그리고 XR3 및 XR4와 대응하는 소자영역 CG1∼CG6 사이에도 마찬가지의 절단영역 CUT2가 각각 마련된다.

이 실시예에서 각 배선 영역내의 사용불가능으로된 배선에 결합된 입력단자 또는 출력단자 인출선은 후술하는 바와 같이 절단영역 CUT1에서 절단되며, 또 대응하는 용장배선에 결합된다. 또, 각 소자영역의 사용불가능으로된 논리소자에 결합되는 입력단자 또는 출력단자 인출선은 절단영역 CUT2에서 절단되며, 또 대응하는 용장배선에 결합된다. 이들 인출선의 절단 및 결합처리는 상기 제1의 실시예와 마찬가지로 FIB 또는 레이저 CVD에 의해서 실현된다.

여기서 제5도의 경우를 예로 이 실시예의 게이트 어레이 집적회로에서의 논리소자의 결함구제방법의 개요를 설명한다.

제5도에서 게이트 어레이 집적회로에 이상이 보이지 않을 때, 소자영역 CG1의 단위셀 UC2의 출력단자 인출선 T2o는 작은 표로 표시되는 접점을 거쳐서 배선영역 CH1의 X채널 X3에 결합되며, 또 마찬가지의 접점을 거쳐서 같은 소자영역 CG1의 단위셀 UC17의 입력단자 인출선 T17i에 결합된다. 이 단위셀 UC17의 출력단자 인출선 T17o는 배선영역 CH1의 X채널 X14에 결합되며, 또 쌍을 이루는 소자영역 CG2의 단위셀 UC19의 입력단자 인출선 T19i에 결합된다.

그런데 소자영역 CG1의 단위셀 UC17은 제8도에 예시된 바와 같이 CMOS 인버터회로로 되고, 1쌍의 P채널 MOSFET Q1 및 N채널 MOSFET Q2에 의해서 구성된다. 이들 MOSFET의 공동결합된 게이트는 단위셀 UC17의 입력단자로 되어 상술한 바와 같이 입력단자 인출선 T17i를 거쳐서 X채널 X3에 결합된다. 또, 그 공통 결합된 드레인은 단위셀 UC17의 출력단자로 되어 출려단자 인출선 T17o를 거쳐서 X채널 X14에 결합된다.

소자영역 CG1∼CG6의 상반부에는 제6도에 예시된 바와 같이 N웰영역 NW가 마련되고, 그 내부에는 예를 들면 상기 단위셀 UC17의 P채널 MOSFET Q1의 소스 S1 및 드레인 D1 등을 구성하는 P형 확산층 LP가 형성된다. 그리고 상기 소스 S1 및 드레인 D1 사이에는 MOSFET Q1의 채널이 형성되고, 그 상층에는 게이트 G1을 구성하는 폴리실리콘층이 마련된다.

한편, 소자영역 CG1∼CG6의 하반부에는, 예를 들면 상기 단위셀 UC17의 N채널 MOSFET Q2의 소스 S2 및 드레인 D2 등을 구성하는 N형 확산층 LN이 형성된다. 그리고 이들 소스 S2 및 드레인 D2 사이에는 MOSFET Q2의 채널이 형성되고, 그 상층에는 게이트 G2를 구성하는 폴리실리콘층이 마련된다.

상기 MOSFET Q1의 소스 S1은 □표로 표시되는 접점 및

표로 표시되는 스루홀을 거쳐서 제2층의 알루미늄 배선층 AL2 즉 전원 전압공급배선 VCC에 결합되고, MOSFET Q2의 소스 S2는 마찬가지로 해서 접지전위공급배선 VSS에 결합된다. MOSFET Q1의 드레인 D1은 제1층의 알루미늄배선층 AL1을 거쳐서 MOSFET Q2의 드레인 D2에 공통결합된 후 상기 출력단자 인출선 T17o로 된다. 또, MOSFET Q1의 게이트 C1은 마찬가지로 제1층의 알루미늄 배선층 AL1을 거쳐서 MOSFET Q2의 게이트 G1에 공통결합된 후 상기 입력단자 인출선 T17i로 된다. 또한, 제6도에서는 출력단자 인출선 T17o 및 입력단자 인출선 T17i는 모두 절단영역 CUT2에서 절단된 상태에서 도시되어 있다.

게이트 어레이 집적회로의 제조 공정에서 어떠한 이상이 발생하여, 예를 들면 소자영역 CG1의 단위셀 UC17에 장해가 발생한 경우 제5도에 예시된 바와 같이 먼저 FIB 또는 레이저 CVD에 의해 단위셀 UC17의 입력단자 인출선 T17i 및 출력단자 인출선 T17o가 절단영역 CUT2에서 절단되어 사용불가능으로된 단위셀 UC17의 분리처리가 실행된다. 그리고 단위셀 UC17의 입력단자 인출선 T17i와 용장배선 XR1 사이에 □표로 표시된 새로운 접점 C1이 형성되어 이들 입력단자 인출선 및 용장배선이 결합된다. 상기 용장배선 XR1은 또 새로운 접점 C3을 거쳐서 용장셀 UCR2의 입력단자 인출선 TR2i에 결합된다. 마찬가지로 단위셀 UC17의 출력단자 인출선 T17o는 새로운 접점 C2를 거쳐서 용장배선 XR2에 결합되며, 또 새로운 접점 C4를 거쳐서 용장셀 UCR2의 출력단자 인출선 TR2o에 결합된다.

용장셀 UCR2는 제8도에 예시된 바와 같이 단위셀 UC17과 마찬가지의 CMOS인버터회로로 되고, 1쌍의 P채널 MOSFET Q3 및 N채널 MOSFET Q4에 의해 구성된다.

이들 MOSFET의 공통 결합된 게이트는 용장셀 UCR2의 입력단자로 되어 상기한 바와 같이 입력단자 인출선 TR2i 및 접점 C3을 거쳐서 용장배선 XR1에 결합된다.

또, 이들 MOSFET의 공통 결합된 드레인은 상기한 바와 같이 용장셀 UCR2의 출력단자로 되어 출력단자 인출선 TR2o 및 접점 C4를 거쳐서 용장배선 XR2에 결합된다.

MOSFET Q3 및 Q4를 구성하는 소스 S3 및 S4 그리고 드레인 D3 및 D4는 제6도에 예시된 바와 같이 상기 소자영역 CG1의 N웰영역 NW내에 형성된 P형 확산층 LP에 의해서 실현되고, 각각의 게이트 G3 및 G4는 상기소스 S3 및 드래인 D3사이 또는소스 S4 및 드레인 D4사이의 채널상에 형성된 폴리실리콘층에 의해서 실현된다.

상기MOSFET Q3의 소스 S3은 대응하는 집점 및 스루홀을 거쳐서 제2층의 알루미늄 배선층 AL2 즉 전원전압 공급배선 VCC에 결합되고, MOSFET Q4의 소스 S4는 마찬가지로 해서 접지전위 공급배선 VSS에 결합된다. MOSFET Q3의 드레인 D3은 제1층의 알루미늄 배선층AL1을 거쳐서 MOSFET Q4의 드레인 D4에 공통결합된 후 상기 출력단자 인출선TR2o로 된다. 또, MOSFET Q3의 게이트 G3은 마찬가지로 제1층의 알루미늄 배선층 AL1을 거쳐서 MOSFET Q4의 게이트 G4에 공통결합된 후 상기 입력단자 인출선 TR2i로 된다.

그런데 용장배선 XR2는 제7도의 A-B 단면도에 도시된 바와같이 제2층의 알루미늄 배선층 AL2를 사용해서 형성되고, 단위셀 UC17의 출력단자 인출선 T17o 및 용장셀 UCR2의 출력단자 인출선 TR2o는 제1층의 알루미늄 배선층AL1을 사용해서 형성된다. 이들 인출선의 하층에는 폴리실리콘층으로되는 게이트층(도시하지 않음)이 형성되고, 또 그 하층에는 반도체기판 SUB상에 형성된 N웰영역 NW 및 P형 확산층 LP와 N형 확산층 LN 등의 매입층이 형성된다. 용장배선 XR2와 출력단자 인출선 T17o 및 TR2o사이에 형성되는 새로운 접점 C2 및 C4는 제7도에 점선으로 표시된바와같이 이들을 형성하는 알루미늄 배선층의 간극에 FIB 또는 레이저 CVD처리를 실시하는 것에 의해 실현된다. 그결과 사용 불가능으로된 단위셀 UC17은 용장셀 UCR2로 치환되고, 이것에 의해서 게이트 어레이 집적회로의 기능의 정상성이 유지된다.

또한, 제5도에서 용장셀 UCR1 및 UCR2의 입력단자 인출선 TR1i 및 TR2i 그리고 출력단자 인출선 TR1o 및 TR2o를 대응하는 절단영역 CUT2에서 절단한 경우 배선영역 CH1 등에 남겨진 상기 입력단자 인출선 TR1i 및 TR2i 그리고 출력단자 인출선 TR1o 및 TR2o는 각각 제1도의 용장배선 YR1 및 YR2 그리고 YR3 및 YR4로서 대응할 수 있게된다. 따라서 이들 인출선과 용장배선 XR1∼ XR4를 조합해서 사용하는것에 의해 배선영역 CH1등에서 발생한 결합배선의 이상을 구제하여 게이트 어레이 집적회로의 기능의 정상성을 유지할 수 있다. 이와같은 결합배선의 결함구제방법에 대해서는 상기 제1실시예와 완전히 동일하므로 설명을 생략한다.

이상과 같이 이 실시예의 게이트 어레이 집적회로는 소자영역 CG1∼CG6과 이들 소자영역사이에 마련된 배선영역 CH1∼CH5를 마련한다. 이중 소자영역 CG1∼CG6은 CMOS게이트회로로 되는 20개의 단위셀 UC1∼UC2o과 그 양단에 마련된 1쌍의 용장논리소자 즉 용장셀UCR1 및 UCR2를 각각 포함하고, 배선영역 CH1∼CH5는 Y축방향으로 형성되며, 또한 각 단위셀 또는 용장셀의 입력단자 또는 출력단자 인출선으로서 사용되는 다수의 Y채널과 X축방향으로 형성되며, 또한 소자간배선으로서 사용되는 다수의 X채널을 포함한다. 이 실시예에서 각배선 영역과 대응하는 1쌍의 소자영역사이에는 합계22개의 단위셀 및 용장셀의 입력단자 또는 출력단자 인출선과 결합할수 있도록 교차해서 형성된 2쌍의 용장배선 XR1 및 XR2 그리고 XR3 및 XR4가 X축방향으로 마련된다. 또, 각쌍의 용장배선과 대응하는 배선영역 사이에는 사용불가능으로된 배선을 분리하기 위한 절단영역 CUT1이 각각 마련되고, 대응하는 소자영역과의 사이에는 사용불가능으로된 논리소자를 분리하기위한 절단영역 CUT2가 각각 마련된다. 각 배선영역에서 단락장해 등에의해 사용불가능으로된 배선은 관련되는 인출선이 대응하는 절단영역CUT1에서 절단되는 것으로 분리되며, 또, FIB 또는 레이저 CVD에 의해 형성된 새로운 접점을 거쳐서 적당한 용장배선 XR1∼XR4에 결합된다. 마찬가지로 각 소자영역에서 사용불가능으로된 논리소자는 관련되는 인출선이 대응하는 절단영역 CUT2에서 절단되는 것으로 분리되고, 새로운 접점을 거쳐서 적당한 용장배선XR1∼XR4에 결합된후 용장셀 UCR1 또는 UCR2와 치환된다. 이것에 의해 게이트 어레이 집적회로등의 제조과정에서 소자영역 또는 배선영역에 발생한 이상은 수복되어 게이트 어레이 집적회로의 제품의 생산효율이 높게되어 그 저렴화가 추진되게 된다.

[실시예 3]

제9도에는 본 발명이 적용된 게이트 어레이 집적회로의 제3실시예의 부분적인 확대배치도가 도시되어 있다. 또, 제10도에는 제9도의 게이트 어레이 집적회로에서의 결함구제의 1예를 설명하기 위한 접속도가 도시되어 있다. 이들 도면을 참조해서 이 실시예의 게이트 어레이 집적회로의 구성과 결함구제의 개요 및 그 특징에 대해서 설명한다. 또한 이 실시예의 게이트 어레이 집적회로는 상기 제4도에 도시된 제2실시예를 기본적으로 답습하는것이므로, 이것과 상이한 부분에 대해서만 설명을 추가한다.

제9도에서 이 실시예의 게이트 어레이 집적회로에 마련되는 6개의 소자영역 CG1∼CG6은 소자영역 CG1 및 CG2로 대표해서 도시된 바와같이 CMOS 논리게이트회로로되는 20개의 단위셀 UC1∼UC2o과 그 중앙에 배치된 1개의 용장논리소자 즉 용장셀 UCR을 각각 포함한다. 각 소자영역의 단위셀 UC1∼UC2o의 입력단자 및 출력단자는 동일도면의 수직방향 즉 Y축(제1의 좌표측)방향으로 형성된 도시되지않은 인출선을 거쳐서 대응하는 배선영역 CH1∼CH5내로 인출되고, 용장셀 UCR의 입력단자 및 출력단자는 마찬가지의 입력단자 인출선 TRi 및 출력단자 인출선 TRo를 거쳐서 대응하는 배선영역 CH1∼CH5내로 인출된다.

배선영역 CH1∼CH5는 제9도의 수직방향 즉 Y축 방향으로 가정되는 Y채널(제1의 채널)과 수평방향 즉 X축(제2의 좌표축) 방향으로 가정되는 X채널(제2의 채널)을 마련한다. 이중 각 배선영역의 Y채널은 제1층의 알루미늄 배선층 AL1에 의해서 형성되고 상술한 바와 같이 단위셀 또는 용장셀의 입력단자 또는 출력단자 인출선으로서 사용된다. 또, X채널은 제2층의 알루미늄배선층 AL2에 의해서 형성되고, 논리적으로 결합되어야할 다수의 논리게이트회로에 대응한 다수의 상기 인출선을 결합하는 소자간배선으로서 사용된다. 이 실시예에서 이들 소자간 배선의 모두는 제9도에 예시된 바와 같이, 상기 용장셀 UCR의 입력단자 인출선 TRi 및 출력단자 인출선 TRo와 결합할 수 있도록 교차하기까지 연장된다. 또, 배선영역 CH1∼CH5와 대응하는 2개의 소자영역 CG1 및 CG2 내지 CG5 및 CG6 사이에는 절단영역 CUT가 각각 마련된다.

여기서 제10도의 경우를 예로, 이 실시예의 게이트 어레이 집적회로에서의 논리소자의 결함구제방법의 개요를 설명한다.

제10도에서, 게이트 어레이 집적회로에 이상이 보이지 않을 때 소자영역 CG1의 단위셀 UC2의 출력단자 인출선 T2o는 작은 ○표로 표시되는 접점을 거쳐서 배선영역 CH1의 X채널 X3에 결합되며, 또 마찬가지의 접점을 거쳐서 같은 소자영역 CG1의 단위셀 UC17의 입력단자 인출선 T17i에 결합된다. 이 X채널 X3은 그 연장과정에서 용장셀 UCR의 입력단자 인출선 TRi 및 출력단자 인출선 TRo와 교차된다. 마찬가지로 상기 단위셀 UC17의 출력단자 인출선 T17o는 배선영역 CH1의 X채널 X14에 결합되며, 또 소자영역 CG2의 단위셀 UC19의 입력단자 인출선 T19i에 결합된다. 이 X채널 X14는 상술한 바와 같이 용장셀 UCR의 입력단자 인출선 TRi 및 출력단자 인출선 TRo와 교차할 수 있도록 연장된다.

게이트 어레이 집적회로의 제조과정에서 어떠한 이상이 발생하여 예를 들면 소자영역 CG1의 단위셀 UC17에 장해가 발생한 경우 제10도에 예시된 바와 같이 먼저 FIB 또는 레이저 CVD에 의해 단위셀 UC17의 입력단자 인출선 T17i 및 출력단자 인출선 T17o가 절단영역 CUT에서 절단되어 사용불가능으로된 단위셀 UC17의 분리처리가 실행된다. 그리고 X채널 X3과 용장셀 UCR의 입력단자 인출선 TRi 사이 및 X채널 X14와 용장셀 UCR의 출력단자 인출선 TRo 사이에 □표로 표시되는 새로운 접점 C1 및 C2가 각각 형성되어 이들 X채널 및 인출선이 각각 결합된다. 그 결과 사용불가능으로된 단위셀 UC17은 용장셀 UCR로 치환되고 이것에 의해서 게이트 어레이 집적회로의 기능의 정상성이 유지된다.

이상과 같이 이 실시예의 게이트 어레이 집적회로는 6개의 소자영역 CG1∼CG6과 이들 소자영역사이에 마련된 배선영역 CH1∼CH5를 마련한다. 이중 소자영역 CG1∼CG6은 CMOS 논리겡트회로로 되는 20개의 단위셀 UC1∼UC2o과 그 중앙에 마련된 1개의 용장논리소자 즉 용장셀 UCR을 각각 포함하고, 배선영역 CH1∼CH5는 Y축 방향으로 형성되며, 또한 각 단위셀 또는 용장셀의 입력단자 또는 출력단자 인출선으로서 사용되는 다수의 Y채널과 X축 방향으로 형성되며, 또한 소자간배선으로서 사용되는 다수의 X채널을 포함한다. 이 실시예에서 각 배선 영역에 마련되는 모든 소자간 배선은 용장셀 UCR의 입력단자 및 출력단자 인출선과 교차할 수 있도록 연장해서 형성된다. 또, 각 배선 영역과 대응하는 2개의 소자영역 사이에는 사용불가능으로된 논리소자를 분리하기 위한 절단영역 CUT가 각각 마련된다.

각 소자영역에서 사용불가능으로된 논리소자는 관련되는 인출선이 대응하는 절단영역 CUT에서 절단되는 것으로 분리되며, 또 X채널이 FIB 또는 레이저 CVD에 의해 형성된 새로운 접점을 거쳐서 용장셀 UCR의 입력단자 또는 출력단자 인출선에 결합되는 것으로 용장셀 UCR과 치환된다. 이것에 의해 제조과정에서 어느 것인가의 소자영역에 발생한 이상은 수복되어 게이트 어레이 집적회로의 기능의 정상성이 유지된다. 그 결과 게이트 어레이 집적회로의 제품의 생산 효율이 높게 되어 그 저렴화가 추진된다.

또한, 이 실시예의 게이트 어레이 집적회로에서는 상술한 바와 같이 용장셀 UCR이 각 소자영역의 중앙에 마련되며, 또한 배선영역에 마련된 모든 소자간배선이 용장셀 UCR의 입력단자 및 출력단자 인출선에 결합할 수 있도록 교차해서 형성되는 것으로 용장배선을 마련하는 일없이 각 소자영역에 마련된 모든 논리 소자와 용장셀 UCR의 치환이 가능하게 된다.

이상의 여러 실시예에 기술한 바와 같이 본 발명을 게이트 어레이 집적회로등의 반도체 집적회로장치에 적용하는 것으로 다음과 같은 작용효과가 얻어진다. 즉,

(1) 게이트 어레이 집적회로등의 반도체 집적회로장치에 사용불가능으로된 배선 대신에 선택적으로 사용되는 용장배선을 마련하는 것으로 게이트 어레이 집적회로등의 제조과정등에서의 이상에 의해 사용불가능으로된 배선을 용장배선과 치환하여 게이트 어레이 집적회로의 기능의 정상성을 유지할 수 있다는 효과가 얻어진다.

(2) 상기(1)항에서, 용장배선을 2개를 단위로서 마련하여 쌍선으로 하는 것으로 비교적 발생확률이 높은 인접배선의 단락장해를 용이하게 구제할 수 있다는 효과가 얻어진다.

(3) 상기(1)항 및 (2)항에서, 각 쌍의 용장배선과 대응하는 배선영역사이에 사용불가능으로된 배선을 분리하기 위한 절단영역을 마련하는 것으로 인출선의 절단 및 결합처리를 효율화할 수 있다는 효과가 얻어진다.

(4) 상기(1)항 내지 (3)항에서, 용장배선을 각 배선영역과 대응하는 소자영역사이에 마련하며, 또한 대응하는 모든 입력단자 또는 출력단자 인출선과 결합할 수 있도록 교차해서 형성하는 것으로 각 인출선과 용장배선의 결합 처리를 효율화할 수 있다는 효과가 얻어진다.

(5) 상기(1)항 내지 (4)항에서, 각 배선영역을 사이에 두고 배치되는 1쌍의 용장배선과 직교하며, 또한 이들 용장배선과 결합할 수 있도록 교차해서 형성되는 또 1쌍의 용장배선을 마련하는 것으로 2개의 소자영역에 걸쳐서 형성되는 배선의 결함구제를 실현할 수 있다는 효과가 얻어진다.

(6) 상기(1)항 내지 (5)항에서, 인출선 및 용장배선등의 절단 및 결합처리를 FIB 또는 레이저 CVD 기술을 사용해서 실행하는 것으로 이미 반제품으로서 웨이퍼상에 형성된 게이트 어레이 집적회로등의 결함구제를 효율적으로 실현할 수 있다는 효과가 얻어진다.

(7) 게이트 어레이 집적회로등의 반도체 집적회로장치에 사용불가능으로된 논리소자 대신에 선택적으로 사용되는 용장논리소자를 마련하는 것으로 게이트 어레이 집적회로등의 제조과정에서의 이상에 의해 사용불가능으로된 논리소자를 용장논리소자와 치환하여 게이트 어레이 집적회로의 기능의 정상성을 유지할 수 있다는 효과가 얻어진다.

(8) 상기(7)항에서, 각 배선 영역과 대응하는 소자영역 사이에 대응하는 모든 입력단자 또는 출력단자 인출선과 결합할 수 있도록 교차해서 형성되는 용장배선을 마련하는 것으로 각 인출선과 용장배선 및 용장논리소자의 결합처리를 효율화할 수 있다는 효과가 얻어진다.

(9) 상기(7)항 및 (8)항에서, 용장논리소자를 소자영역의 일단 또는 양단에 배치하고, 각 용장논리소자의 입력단자 및 출력단자 인출선을 대응하는 배선영역을 사이에 두고 배치되는 1쌍의 상기 용장배선과 결합할 수 있도록 교차해서 형성하는 것으로 2개의 소자영역에 걸치는 장해의 결함구제처리를 효율화 할 수 있다는 효과가 얻어진다.

(10) 상기(7)항 내지 (9)항에서, 용장배선 및 용장논리소자의 입력단자 및 출력단자 인출선을 게이트 어레이 집적회로등의 제조과정등에서의 장해에 의해 사용불가능으로된 배선대신에 사용하는 것으로 배선의 결함구제를 함께 실현할 수 있다는 효과가 얻어진다.

(11) 상기(7)항 내지 (10)항에서, 각용장배선과 대응하는 소자영역 및 배선영역사이에 사용불가능으로된 논리소자 또는 배선을 분리하기 위한 절단영역을 각각 마련하는 것으로 인출선의 절단처리 및 결합처리를 효율화할 수 있다는 효과가 얻어진다.

(12) 상기 (7)항에서, 각 용장논리소자의 입력단자 및 출력단자 인출선을 대응하는 배선영역에 마련된 모든 소자간배선과 결합할 수 있도록 교차해서 형성하는 것으로 배선영역 및 소자영역사이에 용장배선을 마련하는 일없이 소자영역에 마련되는 모든 논리소자의 장해를 구제할 수 있다는 효과가 얻어진다.

(13) 상기(1)항 내지 (12)항에 의해, 게이트 어레이 집적회로등의 제품의 생산효율을 높여 그 저렴화를 추진할 수 있다는 효과가 얻어진다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.

예를 들면, 제1도에서 각 용장배선은 특별히 쌍선일 필요는 없고, 각 배선영역의 한쪽에만 마련되는 것이라도 좋다. 또, 제4도 및 제9도에 대해서도 같은 것이지만, 각 소자영역에 마련되는 단위셀이나 용장논리소자 및 용장배선의 설치수와 그 설치위치는 임의이다. 제1도 및 제4도에서, 예를 들면 하측의 소자영역에 대응하는 모든 입력단자 및 출력단자 인출선을 용장배선 XR1 및 XR2와 교차할 수 있기까지 연장할 수 있으면 용장배선 XR3 및 XR4를 마련할 필요는 없다. 각 확산배치도에서 절단영역 CUT 및 CUT1과 CUT2는 필요불가결의 것은 아니다. 제2도, 제3도, 제5도 및 제10도에서 사용불가능으로 된 배선 및 논리소자를 용장배선 또는 용장논리소자로 치환하는 구체적인 방법은 여러 가지로 생각할 수 있을 것이다.

소자영역에 인버터회로 이외의 각종 논리게이트회로가 포함되는 경우 용장논리소자 즉 용장셀에는 예를 들면 제11도 또는 제12도와 같은 회로구성의 것을 조합해서 사용하면 좋다. 즉 제11도의 경우 용장셀 UCR은 P채널 MOSFET Q5∼Q8 및 N채널 MOSFET Q9∼Q12로 되는 4입력 NAND 게이트회로를 기본 구성으로 하고, 그 입력 노드는 4개의 절단노드 n1∼n4를 거쳐서 회로의 전원 전압 Vcc에 공통결합된다. 이들 절단노드는 사용불가능으로된 논리소자의 회로형태에 맞추어서 필요할 만큼 번호순으로 절단되고, 이것에 의해서 인버터회로 또는 2입력 내지 4입력의 NAND 게이트 회로가 1개의 용장논리소자를 기본으로 효율있게 실현된다. 한편, 제12도의 경우 용장셀 UCR은 P채널 MOSFET Q13∼Q16 및 N채널 MOSFET Q17∼Q2o으로 되는 4입력의 NOR 게이트회로를 기본구성으로 하고, 그 입력노드는 4개의 절단노드 n5∼n8을 거쳐서 회로의 접지전위 Vss에 공통결합된다. 이들 절단노드는 사용불가능으로된 논리소자의 회로형태에 맞추어서 필요한만큼 번호순으로 절단되고, 이것에 의해서 인버터회로 및 2입력 내지 4입력의 NOR 게이트회로가 1개의 용장논리소자를 기본으로 효율있게 실현되는 것으로 된다.

제13도에서 게이트 어레이 집적회로는, 예를 들면 제14도에 도시된 바와 같이 매크로 셀로서 형성되는 1개 또는 여러개의 랜덤 액세스 메모리 RAM을 탑재하는 것이라도 좋다. 이들 랜덤 액세스 메모리가 결함구제기능을 갖는 경우, 즉 랜덤 액세스 메모리가 사용불가능으로된 워드선 또는 데이터선 대신에 선택적으로 사용되는 용장워드선 또는 용장데이터선을 마련하는 경우 그 논리부 즉 소자영역 CG1∼CG3 및 배선영역 CH1∼CH3에 용장배선 및 용장논리소자가 마련되는 것의 의미는 더욱 큰 것으로 된다.

또, 제6도 및 제7도에서 게이트 어레이 집적회로는 3층 이상의 알루미늄배선층을 마련하는 것이라도 좋고, 알루미늄배선층 이외의 금속배선층을 사용하는 것이라도 좋다. 또, 각 논리소자의 구체적인 구성은 이들 실시예에 의한 제약을 받지 않고, 예를 들면 바이폴라트랜지스터나 바이폴라 CMOS 복합논리회로에 의해 구성되는 것도 좋다. 인출선 등의 절단 및 결합처리는 FIB 및 레이저 CVD 이외의 기술을 사용할 수가 있다.

이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용분야인 게이트 어레이 집적회로에 적용한 경우에 대하여 설명했지만 그것에 한정되는 것은 아니고, 예를 들면 논리기능을 갖는 메모리나 마이크로 프로세서 등의 각종 논리집적회로장치등에도 적용할 수 있다.

본 발명은 적어도 논리부를 갖는 반도체 집적회로장치 또는 배선의 결함구제를 필요로 하는 반도체 집적회로장치에 널리 적용할 수 있다.

본 출원에서 개시된 발명중 대표적인 것에 의해서 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.

즉, 게이트 어레이 집적회로 등의 반도체 집적회로장치 등의 논리부에 사용불가능으로 된 논리소자 또는 배선 대신에 선택적으로 사용되는 용장논리소자 및 용장배선을 마련하는 것으로 게이트 어레이 직접회로등의 제조과정등에서의 장해에 의해 사용 불가능으로 된 논리소자 또는 배선을 용장논리소자 또는 용장배선으로 치환하여 논리부로서의 기능의 정상성을 유지할 수 있다. 그 결과 반도체집적회로장치의 제품의 생산효율을 높여 그 저렴화를 추진할 수 있는 것이다.

Claims

반도체기판의 주표면에 형성되는 다수의 논리게이트회로, 상기 다수의 논리게이트회로중 소정의 논리게이트회로를 서로 결합하기 위해 형성되는 배선 및 상기 배선중 결함이 있는 배선대신에 사용되는 제1의 용장배선을 포함하고, 상기 배선 및 용장배선은 상기 반도체기판의 주표면에 형성되는 반도체집적회로장치.
제1항에 있어서, 상기 배선은 제1의 좌표축방향을 따라서 형성되는 제1의 배선군과 상기 제1의 좌표축방향과 직교하는 방향인 제2의 좌표축방향을 따라서 형성되는 제2의 배선군을 갖고, 상기 제1의 배선군을 구성하는 각 배선은 각각 대응하는 논리게이트회로의 입력단자 또는 출력단자에 결합되고, 상기 제2의 배선군을 구성하는 각 배선은 상기 제1의 배선군을 구성하는 각 배선중 다수의 배선에 결합되는 반도체집적회로장치.
제2항에 있어서, 상기 제1의 용장배선은 상기 제2의 좌표축방향을 따라서 형성되고, 상기 제1의 배선군을 구성하는 배선중 결함이 있는 배선대신에 사용되는 반도체집적회로장치.
제3항에 있어서, 상기 제1의 용장배선은 상기 제1의 배선군과 교차해서 형성되는 반도체집적회로장치.
제4항에 있어서, 상기 제1의 좌표축방향을 따라서 형성되고, 상기 제1의 배선군을 구성하는 배선중 결함이 있는 배선대신에 사용되는 제2의 용장배선을 또 포함하는 반도체집적회로장치.
제5항에 있어서, 상기 제2의 용장배선은 상기 제1의 용장배선과 교차해서 형성되는 반도체집적회로장치.
제6항에 있어서, 상기 제1의 용장배선을 따라서 형성되는 제3의 용장배선 및 상기 제2의 용자배선을 따라서 형성되는 제4의 용장배선을 또 포함하는 반도체집적회로장치.
제7항에 있어서, 상기 반도체기판의 주표면은 상기 다수의 논리게이트회로가 　성되는 제1의 영역과 상기 배선이 형성되는 제2의 영역을 갖는 반도체집적회로장치.
반도체기판의 주표면에 형성되는 다수의 논리게이트회로, 상기 다수의 논리게이트회로중 소정의 논리게이트회로를 서로 결합하기 위해 형성되는 배선, 상기 다수의 논리게이트회로중 결함이 있는 논리게이트회로대신에 사용되는 용장논리게이트회로 및 상기 다수의 논리게이트회로중 소정의 논리게이트회로와 상기 용장논리게이트회로를 결합하기 위해 형성되는 제1의 용장배선을 포함하는 반도체집적회로장치.
제9항에 있어서, 상기 배선은 제1의 좌표축방향을 따라서 형성되는 제1의 배선군과 상기 제1의 좌표축방향과 직교하는 방향인 제2의 좌표축방향을 따라서 형성되는 제2의 배선군을 갖고, 상기 제1의 배선군을 구성하는 각 배선은 각각 대응하는 논리게이트회로의 입력단자 또는 출력단자에 결합되고, 상기 제2의 배선군을 구성하는 각 배선은 제1의 배선군을 구성하는 각 배선중 다수의 배선에 결합되는 반도체집적회로장치.
제10항에 있어서, 상기 제1의 용장배선은 상기 제2의 좌표축방향을 따라서 형성되는 반도체집적회로장치.
제11항에 있어서, 상기 제1의 용장배선은 상기 제1의 배선군과 교차해서 형성되는 반도체집적회로장치.
제12항에 있어서, 상기 제1의 좌표축방향을 따라서 형성되고, 상기 용장논리게이트 회로의 입력단자 또는 출력단자에 결합되는 제2의 용장배선을 또 포함하는 반도체집적회로장치.
제13항에 있어서, 상기 제2의 용장배선은 상기 제1의 용장배선과 교차해서 형성되는 반도체집적회로장치.
제9항에 있어서, 결함이 있는 워드선 또는 데이터선 대신에 사용되는 용장워드선 또는 용장데이터선을 구비하는 메모리를 또 포함하는 반도체집적회로장치.
제9항에 있어서, 결함이 있는 메모리셀대신에 사용되는 용장메모리셀을 구비한 메모리를 또 포함하는 반도체집적회로장치.
제9항에 있어서, 상기 반도체기판의 주표면은 상기 다수의 논리게이트회로가 형성되는 제1의 영역과 상기 배선이 형성되는 제2의 영역을 갖는 반도체집적회로장치.
제17항에 있어서, 상기 반도체집적회로장치의 주표면은 상기 제1 및 제2의 용장배선이 형성되는 제3의 영역을 갖고, 사이 제1, 제2 및 제3의 영역은 각각 분리된 영역인 반도체집적회로장치.