JP2003060049A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＲＡＭマクロの高速化と高密度及び効率配置
を実現した半導体集積回路装置を提供する。 【解決手段】 Ｘ及びＹ座標方向に４分割されたメモリ
アレイを配置し、かかる４つのメモリアレイの中央部に
信号遅延の最適化が必要な信号を受ける第１入力回路を
配置し、ワード線の延長方向に対応されたＹ座標中央部
にデータ入力及びそれに関連する制御信号を受ける第２
入力回路を配置し、上記第１及び第２入力回路に上記Ｒ
ＡＭマクロの外部からの入力信号を伝える信号線は上記
メモリアレイを構成する配線に対して上層の配線を用い
て形成する。
を実現した半導体集積回路装置を提供する。 【解決手段】 Ｘ及びＹ座標方向に４分割されたメモリ
アレイを配置し、かかる４つのメモリアレイの中央部に
信号遅延の最適化が必要な信号を受ける第１入力回路を
配置し、ワード線の延長方向に対応されたＹ座標中央部
にデータ入力及びそれに関連する制御信号を受ける第２
入力回路を配置し、上記第１及び第２入力回路に上記Ｒ
ＡＭマクロの外部からの入力信号を伝える信号線は上記
メモリアレイを構成する配線に対して上層の配線を用い
て形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に高速動作するＲＡＭマクロを備えた大
規模集積回路装置に利用して有効な技術に関するもので
ある。
装置に関し、特に高速動作するＲＡＭマクロを備えた大
規模集積回路装置に利用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】大規模集積回路にＲＡＭマクロを搭載し
た例として、特開平７−７８８７４号公報がある。この
公報においては、半導体チップの中央部からクロック信
号を入力し、等距離を持ってクロック分配を行うように
した最終段のクロック分配回路からクロックが供給され
るエリアを単位として、ゲートアレイ、ＲＡＭマクロあ
るいは論理マクロを置き換えるようにして、高速化と効
率のよい回路設計やレイアウト設計を可能にする技術が
提案されている。ＤＲＡＭマクロとロジック・コアを１
つの半導体集積回路装置に搭載した例として、特開平１
０−１８９８８９号公報がある。この公報においては、
半導体チップの上下に同期式ＤＲＡＭ（以下、ＳＤＲＡ
Ｍ）を配置し、チップ中央部の上下のＳＤＲＡＭの間に
ロジックコアを置き、チップの中央部の片側にＰＬＬを
置いて、そこで生成したクロックをチップの中央部に導
いて、バッファされてから各ＳＤＲＡＭマクロとロジッ
ク・コアを駆動する。
た例として、特開平７−７８８７４号公報がある。この
公報においては、半導体チップの中央部からクロック信
号を入力し、等距離を持ってクロック分配を行うように
した最終段のクロック分配回路からクロックが供給され
るエリアを単位として、ゲートアレイ、ＲＡＭマクロあ
るいは論理マクロを置き換えるようにして、高速化と効
率のよい回路設計やレイアウト設計を可能にする技術が
提案されている。ＤＲＡＭマクロとロジック・コアを１
つの半導体集積回路装置に搭載した例として、特開平１
０−１８９８８９号公報がある。この公報においては、
半導体チップの上下に同期式ＤＲＡＭ（以下、ＳＤＲＡ
Ｍ）を配置し、チップ中央部の上下のＳＤＲＡＭの間に
ロジックコアを置き、チップの中央部の片側にＰＬＬを
置いて、そこで生成したクロックをチップの中央部に導
いて、バッファされてから各ＳＤＲＡＭマクロとロジッ
ク・コアを駆動する。
【０００３】
【発明が解決しようとする課題】近年のＬＳＩ内素子の
高密度化や動作高速化の要求に対応し、ＬＳＩに搭載さ
れるＲＡＭマクロにおいても高速化が要求される。前記
の従来技術においては、いずれにおいてもＲＡＭマクロ
自身での高速化に対しては格別の配慮が成されておら
ず、その端部から入力の供給や出力を行うものである。
上記のように素子の高密度化により、ＲＡＭマクロも比
較的大きな記憶容量を持たせることが可能であり、上記
のようにＲＡＭマクロの端部からの入力や出力では、そ
れよりも最も遠い位置に配置されたメモリセルへのアク
セス時間により動作速度が律束されて高速化が妨げられ
てしまう。そこで、本願発明者においては、ＲＡＭマク
ロをアクセスするための信号を回路動作や機能に応じて
分類し、それぞれを最適に振り分けることにより高速動
作が可能なＲＡＭマクロを備えた半導体集積回路装置を
開発するに至った。
高密度化や動作高速化の要求に対応し、ＬＳＩに搭載さ
れるＲＡＭマクロにおいても高速化が要求される。前記
の従来技術においては、いずれにおいてもＲＡＭマクロ
自身での高速化に対しては格別の配慮が成されておら
ず、その端部から入力の供給や出力を行うものである。
上記のように素子の高密度化により、ＲＡＭマクロも比
較的大きな記憶容量を持たせることが可能であり、上記
のようにＲＡＭマクロの端部からの入力や出力では、そ
れよりも最も遠い位置に配置されたメモリセルへのアク
セス時間により動作速度が律束されて高速化が妨げられ
てしまう。そこで、本願発明者においては、ＲＡＭマク
ロをアクセスするための信号を回路動作や機能に応じて
分類し、それぞれを最適に振り分けることにより高速動
作が可能なＲＡＭマクロを備えた半導体集積回路装置を
開発するに至った。
【０００４】この発明の目的は、ＲＡＭマクロの高速化
と高密度及び効率配置を実現した半導体集積回路装置を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。
と高密度及び効率配置を実現した半導体集積回路装置を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。Ｘ及びＹ座標方向に４分割されたメモ
リアレイを配置し、かかる４つのメモリアレイの中央部
に信号遅延の最適化が必要な信号を受ける第１入力回路
を配置し、ワード線の延長方向に対応されたＹ座標中央
部にデータ入力及びそれに関連する制御信号を受ける第
２入力回路を配置し、データ線の延長方向に対応された
Ｙ座標端部データ出力を含むそれ以外の信号に対応され
た入出力回路を配置し、上記第１及び第２入力回路に上
記ＲＡＭマクロの外部からの入力信号を伝える信号線は
上記メモリアレイを構成する配線に対して上層の配線を
用いて形成する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。Ｘ及びＹ座標方向に４分割されたメモ
リアレイを配置し、かかる４つのメモリアレイの中央部
に信号遅延の最適化が必要な信号を受ける第１入力回路
を配置し、ワード線の延長方向に対応されたＹ座標中央
部にデータ入力及びそれに関連する制御信号を受ける第
２入力回路を配置し、データ線の延長方向に対応された
Ｙ座標端部データ出力を含むそれ以外の信号に対応され
た入出力回路を配置し、上記第１及び第２入力回路に上
記ＲＡＭマクロの外部からの入力信号を伝える信号線は
上記メモリアレイを構成する配線に対して上層の配線を
用いて形成する。
【０００６】
【発明の実施の形態】図１には、この発明に係る半導体
集積回路装置に搭載されるＲＡＭマクロの一実施例の概
略ブロック図が示されている。この実施例のＲＡＭマク
ロは、メモリアレイが上下及び左右の計４つに分割され
て構成される。図面上における「メモリアレイ」の文字
の向きを基準にして、上下に分けられたメモリアレイの
間及び左右に分けられたメモリアレイの間には、メモリ
アレイの選択回路やデータ入出力のための周辺回路が配
置される。
集積回路装置に搭載されるＲＡＭマクロの一実施例の概
略ブロック図が示されている。この実施例のＲＡＭマク
ロは、メモリアレイが上下及び左右の計４つに分割され
て構成される。図面上における「メモリアレイ」の文字
の向きを基準にして、上下に分けられたメモリアレイの
間及び左右に分けられたメモリアレイの間には、メモリ
アレイの選択回路やデータ入出力のための周辺回路が配
置される。
【０００７】この実施例のＲＡＭマクロでは、ＲＡＭを
アクセスするためのクロック、アドレス、制御信号及び
データ入力及びデータ出力の各信号を回路動作や機能に
応じて３つに分類し、それぞれを最適に振り分けること
により高速動作を図るような工夫が行われる。
アクセスするためのクロック、アドレス、制御信号及び
データ入力及びデータ出力の各信号を回路動作や機能に
応じて３つに分類し、それぞれを最適に振り分けること
により高速動作を図るような工夫が行われる。
【０００８】クロック信号ＣＫやクロックイネーブル信
号ＣＫＥ及びアドレス信号ＡＤは、上記４つのメモリア
レイの中央部、つまりメモリアレイを上下に分ける回路
エリアと、メモリアレイを左右に分ける回路エリアとが
クロスするクロスエリアにクロックＣＫ、クロックイネ
ーブル信号ＣＫＥ及びアドレス信号ＡＤのための入力回
路が配置される。つまり、クロック等の信号遅延を考慮
してＲＡＭマクロ全体に分配される信号の入力端子は、
このようなＲＡＭマクロの中央部に設けられる。このよ
うな中央部に入力端子を設けることにより、最遠端の回
路に対しても、ＲＡＭマクロの大きさの半分の距離で信
号を伝達させることができる。
号ＣＫＥ及びアドレス信号ＡＤは、上記４つのメモリア
レイの中央部、つまりメモリアレイを上下に分ける回路
エリアと、メモリアレイを左右に分ける回路エリアとが
クロスするクロスエリアにクロックＣＫ、クロックイネ
ーブル信号ＣＫＥ及びアドレス信号ＡＤのための入力回
路が配置される。つまり、クロック等の信号遅延を考慮
してＲＡＭマクロ全体に分配される信号の入力端子は、
このようなＲＡＭマクロの中央部に設けられる。このよ
うな中央部に入力端子を設けることにより、最遠端の回
路に対しても、ＲＡＭマクロの大きさの半分の距離で信
号を伝達させることができる。
【０００９】上記クロスエリアから入力されたアドレス
信号ＡＤのうち、ワード線を選択するためのＸ系アドレ
ス信号（プリデコード信号も含む）は、下層配線により
上下に延長されて、メモリアレイの横方向（Ｘ座標）に
延長されるワード線を選択するワードドライバに導かれ
る。ワードドライバは、上記左右に分割されたメモリア
レイのワード線を選択する。これにより、ワード線の実
質的な長さは、ＲＡＭマロクを１つのメモリアレイで構
成した場合の半分の長さにされ、ワードドライバから見
て最遠端に配置されるメモリセルの選択動作を高速とす
る。
信号ＡＤのうち、ワード線を選択するためのＸ系アドレ
ス信号（プリデコード信号も含む）は、下層配線により
上下に延長されて、メモリアレイの横方向（Ｘ座標）に
延長されるワード線を選択するワードドライバに導かれ
る。ワードドライバは、上記左右に分割されたメモリア
レイのワード線を選択する。これにより、ワード線の実
質的な長さは、ＲＡＭマロクを１つのメモリアレイで構
成した場合の半分の長さにされ、ワードドライバから見
て最遠端に配置されるメモリセルの選択動作を高速とす
る。
【００１０】メモリアレイにおいて、データ線（又はビ
ット線）は上下（Ｙ座標）方向に延長される。前記のよ
うにメモリアレイを上下に分割することにより、データ
線の長さもＲＡＭマクロを１つのメモリアレイで構成し
た場合の半分にされる。これにより、メモリセルへの書
き込み信号を形成するライトドライバＷＤから見て最遠
端に配置されるメモリセルからの信号伝達も高速とな
る。
ット線）は上下（Ｙ座標）方向に延長される。前記のよ
うにメモリアレイを上下に分割することにより、データ
線の長さもＲＡＭマクロを１つのメモリアレイで構成し
た場合の半分にされる。これにより、メモリセルへの書
き込み信号を形成するライトドライバＷＤから見て最遠
端に配置されるメモリセルからの信号伝達も高速とな
る。
【００１１】書き込み信号ＷＤを受ける入力端子、及び
書き込みイネーブル信号ＷＥを受ける入力端子は、メモ
リアレイのデータ線への信号入力を考慮して、メモリア
レイのデータ線の延長方向（Ｙ座標）の中央部、つまり
メモリアレイを上下に分ける中央部に配置される。この
実施例では、特に制限されないが、全体で７２ビットの
単位でデータの書き込みが行われるが、それを９ビット
ずつ８組に分けて構成し、各組にライトイネーブル信号
ＷＥ０〜７が割り当てられる。これにより、８組の中の
任意の組を指定して９ビットずつのデータの書き込み
（いわゆるブロックライト）が可能にされる。逆にいう
ならば、７２ビットのデータのうち、必要な９ビットず
つの任意の組に対してデータの書き換えが可能とされ
て、書き換えが必要ないデータに対してライトマスクが
かけられる。
書き込みイネーブル信号ＷＥを受ける入力端子は、メモ
リアレイのデータ線への信号入力を考慮して、メモリア
レイのデータ線の延長方向（Ｙ座標）の中央部、つまり
メモリアレイを上下に分ける中央部に配置される。この
実施例では、特に制限されないが、全体で７２ビットの
単位でデータの書き込みが行われるが、それを９ビット
ずつ８組に分けて構成し、各組にライトイネーブル信号
ＷＥ０〜７が割り当てられる。これにより、８組の中の
任意の組を指定して９ビットずつのデータの書き込み
（いわゆるブロックライト）が可能にされる。逆にいう
ならば、７２ビットのデータのうち、必要な９ビットず
つの任意の組に対してデータの書き換えが可能とされ
て、書き換えが必要ないデータに対してライトマスクが
かけられる。
【００１２】これに対して、読み出し信号を出力するデ
ータ出力回路ＤＱ０〜ＤＱ７１は、メモリアレイの下端
部に設けられる。また、信号のディレイがメモリアクセ
スに影響しないＤＣ動作やチップセレクト信号ＣＳ等の
制御信号、あるいは図示してないが冗長救済、テスト用
の入出力回路等も上記メモリアレイ下端部に設けられ
る。特に制限されないが、この実施例のＲＡＭマクロの
データ出力回路は、クロックを必要としないスタティッ
ク型回路とされており、クロックの分配を受ける必要が
ないので、読み出し信号を受けるシステム論理に最も近
い場所であるメモリアレイの下端部に設けられる。
ータ出力回路ＤＱ０〜ＤＱ７１は、メモリアレイの下端
部に設けられる。また、信号のディレイがメモリアクセ
スに影響しないＤＣ動作やチップセレクト信号ＣＳ等の
制御信号、あるいは図示してないが冗長救済、テスト用
の入出力回路等も上記メモリアレイ下端部に設けられ
る。特に制限されないが、この実施例のＲＡＭマクロの
データ出力回路は、クロックを必要としないスタティッ
ク型回路とされており、クロックの分配を受ける必要が
ないので、読み出し信号を受けるシステム論理に最も近
い場所であるメモリアレイの下端部に設けられる。
【００１３】上記メモリアレイのメモリセルの接続配
線、及び前記ワード線の選択回路や書き込みデータＷＤ
やライトイネーブル信号ＷＥを受ける入力回路及びカラ
ム選択回路等の周辺回路を構成する配線は下層配線によ
り構成される。下層配線は、微細化されるためにそれ自
体の信号伝達速度は低速であるが、配線自体が短いので
回路動作の速度に及ぼす影響は少ない。
線、及び前記ワード線の選択回路や書き込みデータＷＤ
やライトイネーブル信号ＷＥを受ける入力回路及びカラ
ム選択回路等の周辺回路を構成する配線は下層配線によ
り構成される。下層配線は、微細化されるためにそれ自
体の信号伝達速度は低速であるが、配線自体が短いので
回路動作の速度に及ぼす影響は少ない。
【００１４】これに対して、上記のようにＲＡＭマクロ
の中央部に入力端子を配置した場合、ＲＡＭマクロの外
部周辺から上記中央部に至る配線は、配線長が長くなっ
て上記下層配線を用いると信号遅延が増加して信号の伝
達距離を前記のように短くしても、遅延時間が長くなっ
て高速化が図られない。そこで、この実施例では、上記
のようにＲＡＭマクロの中央部に設けられた入力端子に
接続する配線は、配線幅が大きく取れる上層配線が用い
られる。ただし、下記のように上層配線はチップ側自動
配置配線で行う。
の中央部に入力端子を配置した場合、ＲＡＭマクロの外
部周辺から上記中央部に至る配線は、配線長が長くなっ
て上記下層配線を用いると信号遅延が増加して信号の伝
達距離を前記のように短くしても、遅延時間が長くなっ
て高速化が図られない。そこで、この実施例では、上記
のようにＲＡＭマクロの中央部に設けられた入力端子に
接続する配線は、配線幅が大きく取れる上層配線が用い
られる。ただし、下記のように上層配線はチップ側自動
配置配線で行う。
【００１５】この実施例のように入力信号をＲＡＭマク
ロ中央に集めるようにする場合、低速な下層配線を用い
ると前記のようなディレイが増加してしまう。この実施
例のように高速な上層配線を用いるようにした場合、従
来技術では上層配線を使用しているチップ設計との整合
についての配慮が必要となるものである。しかし、この
実施例のＲＡＭマクロは、入力端子からマクロ内部まで
の定義をしているにすぎない。チップから上層配線を含
めてＲＡＭマクロの入力端子までは、チップ側自動配置
配線によって行われる。このため、ＲＡＭマクロにおい
て、ライブラリを上層まで定義する必要がない。つま
り、チップ側自動配置配線との衝突を回避するための禁
止領域の定義の必要はない。このように、この実施例に
おいては、チップおよびＲＡＭマクロ設計上の自由度を
大幅に改善する。
ロ中央に集めるようにする場合、低速な下層配線を用い
ると前記のようなディレイが増加してしまう。この実施
例のように高速な上層配線を用いるようにした場合、従
来技術では上層配線を使用しているチップ設計との整合
についての配慮が必要となるものである。しかし、この
実施例のＲＡＭマクロは、入力端子からマクロ内部まで
の定義をしているにすぎない。チップから上層配線を含
めてＲＡＭマクロの入力端子までは、チップ側自動配置
配線によって行われる。このため、ＲＡＭマクロにおい
て、ライブラリを上層まで定義する必要がない。つま
り、チップ側自動配置配線との衝突を回避するための禁
止領域の定義の必要はない。このように、この実施例に
おいては、チップおよびＲＡＭマクロ設計上の自由度を
大幅に改善する。
【００１６】ディレイの最適化設計が必要なクロック
（ＣＫ）、アドレス（ＡＤ）、クロックイネープル（Ｃ
ＫＥ）等に限って入力端子をＲＡＭマクロ中央に配置
し、ＲＡＭマクロの上下に分配するライトデータ（Ｗ
Ｄ）、ライトイネーブル（ＷＥ）等の入力端子はＲＡＭ
マクロのＹ座標中央に配置する。そして、デイレイを気
にしないＤＣ動作の各種制御信号（ＣＳ）、冗長救済
（ＳＲ）等の入力端子はＲＡＭマクロ上下端に配置し、
最小配線幅、最小間隔の最下層配線またはローカルイン
ターコネクトで配線する。
（ＣＫ）、アドレス（ＡＤ）、クロックイネープル（Ｃ
ＫＥ）等に限って入力端子をＲＡＭマクロ中央に配置
し、ＲＡＭマクロの上下に分配するライトデータ（Ｗ
Ｄ）、ライトイネーブル（ＷＥ）等の入力端子はＲＡＭ
マクロのＹ座標中央に配置する。そして、デイレイを気
にしないＤＣ動作の各種制御信号（ＣＳ）、冗長救済
（ＳＲ）等の入力端子はＲＡＭマクロ上下端に配置し、
最小配線幅、最小間隔の最下層配線またはローカルイン
ターコネクトで配線する。
【００１７】ＲＡＭマクロの中央までの上層配線は、比
較的長く形成される必要があるが下層配線と比較して、
抵抗が小さくＲＣディレイが減少し、高速化が望める。
上記ＣＫ，ＣＫＥやＡＤは、チップＸ座標中央に纏めて
配置され、かつＷＤ及びＷＥは、チップＸ座標方向に規
則的に配置されることにより、チップは上層配線、ＲＡ
Ｍマクロは下層配線と切り分けができるようになるため
工数と設計不良を減少する。
較的長く形成される必要があるが下層配線と比較して、
抵抗が小さくＲＣディレイが減少し、高速化が望める。
上記ＣＫ，ＣＫＥやＡＤは、チップＸ座標中央に纏めて
配置され、かつＷＤ及びＷＥは、チップＸ座標方向に規
則的に配置されることにより、チップは上層配線、ＲＡ
Ｍマクロは下層配線と切り分けができるようになるため
工数と設計不良を減少する。
【００１８】回路機能的に見ると、ＣＫ、ＣＫＥ、ＡＤ
と、ＷＤ、ＷＥ、ＳＣ、ＳＲ等の各種信号の端子を最適
な位置に設けることによって、そこからＲＡＭマクロ内
部については上層配線を使用せずに下層配線のみで配線
ができるため、ＲＡＭマクロの上層配線へのはみ出しが
無くなりチップの配線チャネル数が増加する。
と、ＷＤ、ＷＥ、ＳＣ、ＳＲ等の各種信号の端子を最適
な位置に設けることによって、そこからＲＡＭマクロ内
部については上層配線を使用せずに下層配線のみで配線
ができるため、ＲＡＭマクロの上層配線へのはみ出しが
無くなりチップの配線チャネル数が増加する。
【００１９】前記の説明したように、クロック等のディ
レイを考慮してＲＡＭマクロ全体に分配する信号の入力
端子はＲＡＭマクロの中央に設け、ＲＡＭマクロの上下
に分配するＷＤ、ＷＥ等の入力靖子はＹ軸中央に横一列
で配置する。そして、出力端子はＲＡＭマクロの下端に
設けられる。ＲＡＭマクロは、比較的大きな占有面積を
持つように形成されるため、それが半導体集積回路装置
に搭載される場合には、半導体チップの端部に沿って配
置される。このため半導体チップ中央寄りにシステム論
理等が設けられることとなり、上記のように出力端子を
ＲＡＭマクロの下端に設けるようにすることにより、シ
ステム論理への信号出力を最短にすることができる。
レイを考慮してＲＡＭマクロ全体に分配する信号の入力
端子はＲＡＭマクロの中央に設け、ＲＡＭマクロの上下
に分配するＷＤ、ＷＥ等の入力靖子はＹ軸中央に横一列
で配置する。そして、出力端子はＲＡＭマクロの下端に
設けられる。ＲＡＭマクロは、比較的大きな占有面積を
持つように形成されるため、それが半導体集積回路装置
に搭載される場合には、半導体チップの端部に沿って配
置される。このため半導体チップ中央寄りにシステム論
理等が設けられることとなり、上記のように出力端子を
ＲＡＭマクロの下端に設けるようにすることにより、シ
ステム論理への信号出力を最短にすることができる。
【００２０】特に制限されないが、ＲＡＭマクロに設け
られる出力回路はクロツクを必要としないスタティック
型とし、クロックの分配受ける必要がないようにして、
クロックが供給される中央部から出力回路の距離が長く
なっても影響を受けないようにするものである。上記の
ように出力回路をＲＡＭマクロの下端に配置した場合に
は、診断マクロや論理マクロ（コンパレータ、アライナ
等）のようなアタッチマクロをＲＡＭマクロの下端に置
くような場合に好都合となる。
られる出力回路はクロツクを必要としないスタティック
型とし、クロックの分配受ける必要がないようにして、
クロックが供給される中央部から出力回路の距離が長く
なっても影響を受けないようにするものである。上記の
ように出力回路をＲＡＭマクロの下端に配置した場合に
は、診断マクロや論理マクロ（コンパレータ、アライナ
等）のようなアタッチマクロをＲＡＭマクロの下端に置
くような場合に好都合となる。
【００２１】図２には、この発明に係る半導体集積回路
装置に搭載されるＲＡＭマクロの一実施例のブロック図
が示されている。この実施例のＲＡＭマクロを構成する
各回路ブロックは、半導体チップ上において形成される
幾何学的な配置に対応させて示されている。
装置に搭載されるＲＡＭマクロの一実施例のブロック図
が示されている。この実施例のＲＡＭマクロを構成する
各回路ブロックは、半導体チップ上において形成される
幾何学的な配置に対応させて示されている。
【００２２】メモリアレイは、Ｘ座標（横）中央部にお
いて２分割され、かかるＸ座標中央部には前記のように
アドレスバッファ及びプリデコーダ等の周辺回路が設け
られる。上記中央部に設けられたアドレスバンファから
入力されたＸ系のアドレス信号は、次に説明するセンス
アンプＳＡ及びカラムスイッチに対応された位置に設け
られたプリデコーダまで導かれ、そこから上下に分配さ
れてワード線を選択するメインワードドライバに伝えら
れる。
いて２分割され、かかるＸ座標中央部には前記のように
アドレスバッファ及びプリデコーダ等の周辺回路が設け
られる。上記中央部に設けられたアドレスバンファから
入力されたＸ系のアドレス信号は、次に説明するセンス
アンプＳＡ及びカラムスイッチに対応された位置に設け
られたプリデコーダまで導かれ、そこから上下に分配さ
れてワード線を選択するメインワードドライバに伝えら
れる。
【００２３】メモリアレイは、Ｙ座標（縦）中央部にお
いて上下に２分割され、かかるＹ座標中央部にはライト
データＷＤ、ライトイネーブル信号ＷＥの入力端子及び
それに関連する回路が設けられる。そして、上記上下に
２分割されたメモリアレイは、それぞれにおいてＹ座標
の中央部に設けられたカラムスイッチ及びセンスアンプ
ＳＡによって更に上下２分割される。これにより、この
実施例のメモリアレイは、みかけ上左右に２分割、上下
に４分割されて合計８個に分割される。
いて上下に２分割され、かかるＹ座標中央部にはライト
データＷＤ、ライトイネーブル信号ＷＥの入力端子及び
それに関連する回路が設けられる。そして、上記上下に
２分割されたメモリアレイは、それぞれにおいてＹ座標
の中央部に設けられたカラムスイッチ及びセンスアンプ
ＳＡによって更に上下２分割される。これにより、この
実施例のメモリアレイは、みかけ上左右に２分割、上下
に４分割されて合計８個に分割される。
【００２４】各メモリアレイにおいて、ワード線はＸ座
標方向に延長され、相補のデータ線（又はビット線がＹ
座標方向に延長され、それらの交点にメモリセルＭＣが
設けられる。メモリセルは、スタティック型メモリセル
から構成される。同図には、上記８分割されたメモリア
レイのうち１つのメモリアレイにおいてメモリセルＭＣ
が代表として例示的に示されている。センスアンプＳＡ
を中心にして上下に分割されたメモリアイレのいずれか
一方のメモリアレイのワード線が選択され、それに対応
した相補のデータ線がカラムスイッチより選択されてセ
ンスアンプにより増幅される。
標方向に延長され、相補のデータ線（又はビット線がＹ
座標方向に延長され、それらの交点にメモリセルＭＣが
設けられる。メモリセルは、スタティック型メモリセル
から構成される。同図には、上記８分割されたメモリア
レイのうち１つのメモリアレイにおいてメモリセルＭＣ
が代表として例示的に示されている。センスアンプＳＡ
を中心にして上下に分割されたメモリアイレのいずれか
一方のメモリアレイのワード線が選択され、それに対応
した相補のデータ線がカラムスイッチより選択されてセ
ンスアンプにより増幅される。
【００２５】上記Ｙ座標中央部に設けられたライトデー
タＷＤ、ライトイネーブル信号ＷＥの入力端子及びそれ
に関連する回路により上下に分割されたメモリアレイに
おいても、上下いずもか一方のワード線が選択される。
つまり、４分割されたメモリアレイのうちいずれか１つ
のメモリアレイにおいてワード線が選択される。それ
故、同じＹ系アドレスが割り当てられたセンスアンプの
出力ノードは、上記Ｙ座標方向に延長される出力線に共
通に接続されて、メモリアレイの下端に設けられたデー
タ出力回路ＤＱに導かれる。
タＷＤ、ライトイネーブル信号ＷＥの入力端子及びそれ
に関連する回路により上下に分割されたメモリアレイに
おいても、上下いずもか一方のワード線が選択される。
つまり、４分割されたメモリアレイのうちいずれか１つ
のメモリアレイにおいてワード線が選択される。それ
故、同じＹ系アドレスが割り当てられたセンスアンプの
出力ノードは、上記Ｙ座標方向に延長される出力線に共
通に接続されて、メモリアレイの下端に設けられたデー
タ出力回路ＤＱに導かれる。
【００２６】センスアンプＳＡは、特に制限されない
が、電源電圧と回路の接地電位のようなフル振幅のＣＭ
ＯＳ信号レベルとするのではなく、それよりも低振幅
（小振幅）の信号を形成して上記出力線を伝達してデー
タ出力回路ＤＱに伝えられるようにする。これにより、
上記のように比較的長い配線長にされることにより比較
的大きな寄生容量を持つようにされる出力線における信
号伝達を高速にし、かつ、かかる出力線と寄生容量によ
って容量カップリングされるＲＡＭマクロの内部配線へ
のノイズを実質的に無視するようにできる。
が、電源電圧と回路の接地電位のようなフル振幅のＣＭ
ＯＳ信号レベルとするのではなく、それよりも低振幅
（小振幅）の信号を形成して上記出力線を伝達してデー
タ出力回路ＤＱに伝えられるようにする。これにより、
上記のように比較的長い配線長にされることにより比較
的大きな寄生容量を持つようにされる出力線における信
号伝達を高速にし、かつ、かかる出力線と寄生容量によ
って容量カップリングされるＲＡＭマクロの内部配線へ
のノイズを実質的に無視するようにできる。
【００２７】メモリアレイから前記のように７２ビット
のデータ入力及びデータ出力を行うようにするため、前
記のようなメモリアレイの分割に対応してメモリアレイ
のＸ座標方向にそって３６個ずつ、全体で７２個のデー
タ入力ＷＤ、データ出力ＤＱ端子がメモリアレイの下端
にＸ座標方向に沿って割り振って設けられる。特に制限
されないが、下端の中央部のアドレスバッファ等に対応
したエリアには、テスト用の入力端子ＳＩＤ、出力端子
ＳＯＤ等を代表とするように前記デイレイを気にしない
ＤＣ動作の各種制御信号等も設けられる。
のデータ入力及びデータ出力を行うようにするため、前
記のようなメモリアレイの分割に対応してメモリアレイ
のＸ座標方向にそって３６個ずつ、全体で７２個のデー
タ入力ＷＤ、データ出力ＤＱ端子がメモリアレイの下端
にＸ座標方向に沿って割り振って設けられる。特に制限
されないが、下端の中央部のアドレスバッファ等に対応
したエリアには、テスト用の入力端子ＳＩＤ、出力端子
ＳＯＤ等を代表とするように前記デイレイを気にしない
ＤＣ動作の各種制御信号等も設けられる。
【００２８】この実施例のようにＲＡＭマクロの端子配
置を対称として、ＲＡＭマクロをＸ軸およびＹ軸ミラー
反転させての配置による配線長の差、および上層配線の
長さの差が生しないのでＲＡＭマクロ配置の自由度が増
加する。
置を対称として、ＲＡＭマクロをＸ軸およびＹ軸ミラー
反転させての配置による配線長の差、および上層配線の
長さの差が生しないのでＲＡＭマクロ配置の自由度が増
加する。
【００２９】図３には、前記図２のＲＡＭマクロ中央部
に設けられたアドレスバッファ部の一実施例を示すレア
イウト配置図が示されている。同図には、前記４分割さ
れた１つのメモリアレイと、それに関連する周辺回路が
代表として例示的に示されている。
に設けられたアドレスバッファ部の一実施例を示すレア
イウト配置図が示されている。同図には、前記４分割さ
れた１つのメモリアレイと、それに関連する周辺回路が
代表として例示的に示されている。
【００３０】メモリアレイは、そのＹ座標中央部におい
てＸ座標方向に配置されるセンスアンプＳＡ等によって
上下に２分割される。このセンスアンプＳＡ領域に対応
したＲＡＭマクロのＸ座標中央部には、プリデコーダＸ
−Ｐｒｅ−Ｄｅｃが配置される。センスアンプＳＡに
は、１つのセンスアンプＳＡを中心にして、上下に分割
されたそれぞれのメモリアレイに対応してライトアンプ
ＷＡ、イコライズ回路ＥＱ及びカラムスイッチＣＳが設
けられる。
てＸ座標方向に配置されるセンスアンプＳＡ等によって
上下に２分割される。このセンスアンプＳＡ領域に対応
したＲＡＭマクロのＸ座標中央部には、プリデコーダＸ
−Ｐｒｅ−Ｄｅｃが配置される。センスアンプＳＡに
は、１つのセンスアンプＳＡを中心にして、上下に分割
されたそれぞれのメモリアレイに対応してライトアンプ
ＷＡ、イコライズ回路ＥＱ及びカラムスイッチＣＳが設
けられる。
【００３１】上記メモリアレイに対応してメインワード
ドライバが設けられる。このメインワードドライバは、
それを中心にして左右に設けられるメモリアレイのワー
ド線の選択動作を行うようにされる。このメインワード
ドライバは、プリデコーダＸ−Ｐｒｅ−Ｄｅｃの出力信
号を受けて、上記上下方向に全体で４分割されたメモリ
アレイのうち１つのメモリアレイの中から１本のワード
線を選択する。
ドライバが設けられる。このメインワードドライバは、
それを中心にして左右に設けられるメモリアレイのワー
ド線の選択動作を行うようにされる。このメインワード
ドライバは、プリデコーダＸ−Ｐｒｅ−Ｄｅｃの出力信
号を受けて、上記上下方向に全体で４分割されたメモリ
アレイのうち１つのメモリアレイの中から１本のワード
線を選択する。
【００３２】上記メモリアレイを４分割するＹ座標中央
部及びＸ座標中央部のクロスエリアには、アドレスバッ
ファ領域とクロック発生回路（Clock Generator)が設け
られる。アドレスバッファは、Ｘ系アドレスとしてワー
ド線選択用のＡ０〜Ａ８の９ビットにより５１２個のメ
インワードドライバのいずれか１つを選択し、前記Ｙ座
標方向に４分割されたメモリアレイの中から１つを選択
するユニット選択信号（Unit-Select)としてＡ９、Ａ１
０が用いられる。そして、Ｙ系のアドレス信号Ａ１１〜
Ａ１３の３ビットが用いられる。
部及びＸ座標中央部のクロスエリアには、アドレスバッ
ファ領域とクロック発生回路（Clock Generator)が設け
られる。アドレスバッファは、Ｘ系アドレスとしてワー
ド線選択用のＡ０〜Ａ８の９ビットにより５１２個のメ
インワードドライバのいずれか１つを選択し、前記Ｙ座
標方向に４分割されたメモリアレイの中から１つを選択
するユニット選択信号（Unit-Select)としてＡ９、Ａ１
０が用いられる。そして、Ｙ系のアドレス信号Ａ１１〜
Ａ１３の３ビットが用いられる。
【００３３】図４には、前記図２のＲＡＭマクロに対応
した一実施例のブロック図が示されている。この実施例
は、図２のＲＡＭマクロを回路的に表現したものであ
り、メモリアレイは、ユニット（Unit) ０〜３の４個か
ら構成される。この４つのメモリユニット０〜３は、前
記図２に示された合計８個のメモリアレイのうちＹ座標
方向に４つに分割されたものに対応してている。つま
り、１つのメモリユニットは、メインワードドライバを
中心にして左右に配置される２つのメモリアレイにより
構成される。
した一実施例のブロック図が示されている。この実施例
は、図２のＲＡＭマクロを回路的に表現したものであ
り、メモリアレイは、ユニット（Unit) ０〜３の４個か
ら構成される。この４つのメモリユニット０〜３は、前
記図２に示された合計８個のメモリアレイのうちＹ座標
方向に４つに分割されたものに対応してている。つま
り、１つのメモリユニットは、メインワードドライバを
中心にして左右に配置される２つのメモリアレイにより
構成される。
【００３４】上記メモリアレイの５１２本のワード線
は、アドレス信号ＡＡ０〜８の９ビットのデコード信号
と、アドレス信号ＡＡ９と１０で形成されるユニットセ
レクト信号により選択される。つまり、上記ＡＡ９と１
０で選択される１つの行デコーダが有効となり、上記ア
ドレス信号ＡＡ０〜８により１つのワード線の選択動作
が行われる。アドレス信号ＡＡ１１〜１３の３ビット
は、カラムデコーダにより解読されて８本のカラム選択
信号が形成される。このカラム選択信号によりカラムス
イッチが制御されて、メモリアレイの８対のデータ線対
の中から一対を選択してセンスアンプＳＡに接続させ
る。センスアンプＳＡは、前記のように７２ビットの単
位でのメモリアクセスが行われるように７２個設けられ
る。
は、アドレス信号ＡＡ０〜８の９ビットのデコード信号
と、アドレス信号ＡＡ９と１０で形成されるユニットセ
レクト信号により選択される。つまり、上記ＡＡ９と１
０で選択される１つの行デコーダが有効となり、上記ア
ドレス信号ＡＡ０〜８により１つのワード線の選択動作
が行われる。アドレス信号ＡＡ１１〜１３の３ビット
は、カラムデコーダにより解読されて８本のカラム選択
信号が形成される。このカラム選択信号によりカラムス
イッチが制御されて、メモリアレイの８対のデータ線対
の中から一対を選択してセンスアンプＳＡに接続させ
る。センスアンプＳＡは、前記のように７２ビットの単
位でのメモリアクセスが行われるように７２個設けられ
る。
【００３５】したがって、１つのメモリアレイ（メモリ
ユニット）は、５１２×８×７２＝４６７，７１２ビッ
トのような記憶容量を持つ。ＲＡＭマクロ全体では上記
のようなメモリユニットが４個から構成されるから４６
７，７１２×４＝１，８７０，８４８ビットのような記
憶容量を持つ。
ユニット）は、５１２×８×７２＝４６７，７１２ビッ
トのような記憶容量を持つ。ＲＡＭマクロ全体では上記
のようなメモリユニットが４個から構成されるから４６
７，７１２×４＝１，８７０，８４８ビットのような記
憶容量を持つ。
【００３６】図５には、この発明に係る半導体集積回路
装置に設けられるＲＡＭマクロ部のの一実施例の概略構
成図が示されいてる。同図においては、３個のＲＡＭマ
クロが代表として例示的に示されている。
装置に設けられるＲＡＭマクロ部のの一実施例の概略構
成図が示されいてる。同図においては、３個のＲＡＭマ
クロが代表として例示的に示されている。
【００３７】同図の左側半分には、２つのＲＡＭマクロ
が上下対称的に配置される。上側のＲＡＭマクロは下端
にデータ出力回路が配置され、下側のＲＡＭマクロは上
端にデータ出力回路が配置される。つまり、ＲＡＭマク
ロのうちデータ出力回路が設けられる一端を互いに隣接
させるように上下対称的に２つのＲＡＭマクロが配置さ
れる。このような上下対称配置により、下側のＲＡＭマ
クロは、前記図２の実施例のＲＡＭマクロが上下が入れ
換えられて配置される。
が上下対称的に配置される。上側のＲＡＭマクロは下端
にデータ出力回路が配置され、下側のＲＡＭマクロは上
端にデータ出力回路が配置される。つまり、ＲＡＭマク
ロのうちデータ出力回路が設けられる一端を互いに隣接
させるように上下対称的に２つのＲＡＭマクロが配置さ
れる。このような上下対称配置により、下側のＲＡＭマ
クロは、前記図２の実施例のＲＡＭマクロが上下が入れ
換えられて配置される。
【００３８】同図の右側半分には、１つのＲＡＭマクロ
が配置される。このＲＡＭマクロは、上記左側の上側に
配置されるＲＡＭマクロと並べて配置される。この並べ
方は、同じ向きにするもの、あるいは左右対称的に配置
するもののいずれであってもよい。これらのＲＡＭマク
ロを構成する配線は、タングステン等のローカル配線Ｌ
１及びその上層の配線とされる第１ないし第３層目金属
配線Ｍ１〜Ｍ３で形成される。上記ＲＡＭマクロの中央
部に供給するアドレス信号や、ＲＡＭマクロのＹ座標中
央部に入力する書き込み信号を供給する信号が前記Ｍ２
を用いることができないならＭ４ないしＭ８配線が用い
られる。これらの配線を用いた場合には、システム側の
配線において禁止領域を定義する必要がある。
が配置される。このＲＡＭマクロは、上記左側の上側に
配置されるＲＡＭマクロと並べて配置される。この並べ
方は、同じ向きにするもの、あるいは左右対称的に配置
するもののいずれであってもよい。これらのＲＡＭマク
ロを構成する配線は、タングステン等のローカル配線Ｌ
１及びその上層の配線とされる第１ないし第３層目金属
配線Ｍ１〜Ｍ３で形成される。上記ＲＡＭマクロの中央
部に供給するアドレス信号や、ＲＡＭマクロのＹ座標中
央部に入力する書き込み信号を供給する信号が前記Ｍ２
を用いることができないならＭ４ないしＭ８配線が用い
られる。これらの配線を用いた場合には、システム側の
配線において禁止領域を定義する必要がある。
【００３９】上記ＲＡＭマクロが形成される上層配線
は、Ｙ座標方向にＭ４、Ｍ６及びＭ８の配線層が形成さ
れ、Ｘ座標方向にはＭ５とＭ７の配線層が形成される。
これらのＭ４〜Ｍ８は、第４層目金属配線〜第８層目金
属配線に対応している。これらの金属配線Ｍ１〜Ｍ８の
配線材料は、特に制限されないが、アルミニュウム又は
アルミニュウムを主成分とするものである。
は、Ｙ座標方向にＭ４、Ｍ６及びＭ８の配線層が形成さ
れ、Ｘ座標方向にはＭ５とＭ７の配線層が形成される。
これらのＭ４〜Ｍ８は、第４層目金属配線〜第８層目金
属配線に対応している。これらの金属配線Ｍ１〜Ｍ８の
配線材料は、特に制限されないが、アルミニュウム又は
アルミニュウムを主成分とするものである。
【００４０】図６には、この発明に係る半導体集積回路
装置の一実施例のレイアウト図が示されている。この実
施例の半導体集積回路装置は、ＲＡＭマクロと、ランダ
ムロジック及びＲＡＭマクロ以外の専用マクロセルの組
み合わせにより構成される。専用マクロセルは、演算器
やレジスタ等のような特定の回路機能を持つマクロセル
であり、ランダムロッジクは、特に制限されないが、ゲ
ートアレイにより構成される。
装置の一実施例のレイアウト図が示されている。この実
施例の半導体集積回路装置は、ＲＡＭマクロと、ランダ
ムロジック及びＲＡＭマクロ以外の専用マクロセルの組
み合わせにより構成される。専用マクロセルは、演算器
やレジスタ等のような特定の回路機能を持つマクロセル
であり、ランダムロッジクは、特に制限されないが、ゲ
ートアレイにより構成される。
【００４１】ＲＡＭマクロは、比較的大きな占有面積を
必要とするので、半導体チップの端部に沿って配置され
る。それ故、前記のようにデータ出力回路をＲＡＭマク
ロの下端部に配置した場合、かかるデータ出力回路が設
けられる部分が半導体チップの端部にならないように配
置される。例えば、半導体チップの上端に並べて配置さ
せるときには、当然データ出力回路が設けられる下端が
チップ中央寄りとなるように配置される。これに対し
て、半導体チップの下端に並べて配置させるときには、
上記とは逆に方向を逆転されてデータ出力回路が設けら
れる部分がチップ中央寄りとなるように配置される。
必要とするので、半導体チップの端部に沿って配置され
る。それ故、前記のようにデータ出力回路をＲＡＭマク
ロの下端部に配置した場合、かかるデータ出力回路が設
けられる部分が半導体チップの端部にならないように配
置される。例えば、半導体チップの上端に並べて配置さ
せるときには、当然データ出力回路が設けられる下端が
チップ中央寄りとなるように配置される。これに対し
て、半導体チップの下端に並べて配置させるときには、
上記とは逆に方向を逆転されてデータ出力回路が設けら
れる部分がチップ中央寄りとなるように配置される。
【００４２】特に制限されないが、２つのＲＡＭマクロ
を組み合わせて、１つのメモリ回路を構成する場合、図
面の上下に並べる場合には、前記のようにデータ出力回
路の部分を互いに向かい合わせるようにして上下対称的
に配置する。これに対して、２つのＲＡＭマクロを独立
した使用するときには、それぞれのＲＡＭマクロのデー
タ出力を受けるシステム論理に対応してデータ出力回路
が配置される。
を組み合わせて、１つのメモリ回路を構成する場合、図
面の上下に並べる場合には、前記のようにデータ出力回
路の部分を互いに向かい合わせるようにして上下対称的
に配置する。これに対して、２つのＲＡＭマクロを独立
した使用するときには、それぞれのＲＡＭマクロのデー
タ出力を受けるシステム論理に対応してデータ出力回路
が配置される。
【００４３】図７には、この発明に係る半導体集積回路
装置の一実施例のブロック図が示されている。この実施
例は、ＲＡＭ−ＢＩＳＴに組み込んだ半導体集積回路装
置に向けらている。この実施例の半導体集積回路装置
は、以下の各回路ブロックにより構成される。
装置の一実施例のブロック図が示されている。この実施
例は、ＲＡＭ−ＢＩＳＴに組み込んだ半導体集積回路装
置に向けらている。この実施例の半導体集積回路装置
は、以下の各回路ブロックにより構成される。
【００４４】１はＲＡＭテストパタン生成回路であり、
２はテスト対象ＲＡＭ選択回路である。つまり、１つの
半導体集積回路装置に複数のＲＡＭが搭載された場合、
各ＲＡＭ毎に同じテストパタン生成回路１で生成したテ
ストパタンを用い、上記テスト対象ＲＡＭ選択回路によ
り指定される複数のＲＡＭを順次に切り替えてテストを
実施するものである。
２はテスト対象ＲＡＭ選択回路である。つまり、１つの
半導体集積回路装置に複数のＲＡＭが搭載された場合、
各ＲＡＭ毎に同じテストパタン生成回路１で生成したテ
ストパタンを用い、上記テスト対象ＲＡＭ選択回路によ
り指定される複数のＲＡＭを順次に切り替えてテストを
実施するものである。
【００４５】３は、切替回路であり、テスト動作一シス
テム動作との切替動作を行う。つまり、切替回路３は、
ＲＡＭ１４に対して一般論理で形成された信号による通
常のメモリアクセスと、テストパタン生成回路１で生成
されたテストパタンによるメモリアクセスとの切替を行
う。４はＲＡＭ出力と出力期待値とを比較する判定回路
であり、出力期待値は上記テストパタン生成回路１によ
り形成されたものが伝えられる。５は、判定レジスタで
あり、上記判定回路４の判定結果（テスト結果）を格納
するレジスタである。
テム動作との切替動作を行う。つまり、切替回路３は、
ＲＡＭ１４に対して一般論理で形成された信号による通
常のメモリアクセスと、テストパタン生成回路１で生成
されたテストパタンによるメモリアクセスとの切替を行
う。４はＲＡＭ出力と出力期待値とを比較する判定回路
であり、出力期待値は上記テストパタン生成回路１によ
り形成されたものが伝えられる。５は、判定レジスタで
あり、上記判定回路４の判定結果（テスト結果）を格納
するレジスタである。
【００４６】６は、救済解析回路であり、不良ＲＡＭア
ドレスからフューズによるＲＡＭ欠陥救済方法（救済ア
ドレス）を計算する。この救済解析回路６で計算された
救済アドレスは、救済アドレスレジスタ７に格納され
る。８は不良アドレスを記憶するフューズ回路である。
フューズデータ転送制御回路９は、上記フューズ回路の
不良アドレスデータをＲＡＭ１４に転送する。
ドレスからフューズによるＲＡＭ欠陥救済方法（救済ア
ドレス）を計算する。この救済解析回路６で計算された
救済アドレスは、救済アドレスレジスタ７に格納され
る。８は不良アドレスを記憶するフューズ回路である。
フューズデータ転送制御回路９は、上記フューズ回路の
不良アドレスデータをＲＡＭ１４に転送する。
【００４７】１０はレジスタアドレス生成回路であり、
テスト対象ＲＡＭ選択回路２、テストパタン生成回路
１、判定レジスタ５及び救済アドレスレジスタ７を構成
するレジスタのアドレス信号を生成する。アドレスデコ
ーダ回路１１は、上記アドレス信号を解読して上記レジ
スタの選択信号を形成する。１２は、各レジスタの出力
信号の論理和を取るＯＲ回路であり、選択されたレジス
タの結果出力を行う。１３は、コントロール回路であ
り、以上のＲＡＭ一ＢＩＳＴの各要素回路の動作を制御
する。ＲＡＭ１４は、テスト対象のメモリ回路である。
なお、ＰＬＬはクロックを選択的に分周して、ＭＵＸ−
ＩＮ、ＭＵＸ−ＣよるＭＵＸ一ＳＣＡＮ方式での試験を
行うときのシステムクロックを形成する。
テスト対象ＲＡＭ選択回路２、テストパタン生成回路
１、判定レジスタ５及び救済アドレスレジスタ７を構成
するレジスタのアドレス信号を生成する。アドレスデコ
ーダ回路１１は、上記アドレス信号を解読して上記レジ
スタの選択信号を形成する。１２は、各レジスタの出力
信号の論理和を取るＯＲ回路であり、選択されたレジス
タの結果出力を行う。１３は、コントロール回路であ
り、以上のＲＡＭ一ＢＩＳＴの各要素回路の動作を制御
する。ＲＡＭ１４は、テスト対象のメモリ回路である。
なお、ＰＬＬはクロックを選択的に分周して、ＭＵＸ−
ＩＮ、ＭＵＸ−ＣよるＭＵＸ一ＳＣＡＮ方式での試験を
行うときのシステムクロックを形成する。
【００４８】図７のＲＡＭ一ＢＩＳＴ回路では、特に制
限されないが、ＲＡＭ一ＢＩＳＴの制御をコントロール
回路１３が統括する。コントロール回路１３は動作モー
ド選択信号で制御される。図７のＲＡＭ−ＢＩＳＴ回路
でのＲＡＭテストを行う手順は以下の通りである。
限されないが、ＲＡＭ一ＢＩＳＴの制御をコントロール
回路１３が統括する。コントロール回路１３は動作モー
ド選択信号で制御される。図７のＲＡＭ−ＢＩＳＴ回路
でのＲＡＭテストを行う手順は以下の通りである。
【００４９】動作モードを「レジスタ設定モード」にす
る。ＲＡＭ−ＢＩＳＴ回路によるＲＡＭテストを行なう
ために、以下の各回路のレジスタに対して条件（テスト
パタン）が設定される。ＲＡＭテストパタン生成回路１
に対しては発生させるテストパタンの内容、テスト対象
ＲＡＭ選択回路２に対してはテストを行なうＲＡＭの選
択（ＲＡＭが複数ある場合）、切替回路３に対してはテ
スト動作を行なうことを設定、判定レジスタ５と救済ア
ドレスレジスタは初期化される。
る。ＲＡＭ−ＢＩＳＴ回路によるＲＡＭテストを行なう
ために、以下の各回路のレジスタに対して条件（テスト
パタン）が設定される。ＲＡＭテストパタン生成回路１
に対しては発生させるテストパタンの内容、テスト対象
ＲＡＭ選択回路２に対してはテストを行なうＲＡＭの選
択（ＲＡＭが複数ある場合）、切替回路３に対してはテ
スト動作を行なうことを設定、判定レジスタ５と救済ア
ドレスレジスタは初期化される。
【００５０】動作モードを「ＲＡＭテストモード」にす
る。これにより、ＲＡＭ１４には、上記テストパタン生
成回路１で生成されたテストパタンによるメモリアクセ
スが行われる。図７の実施例では、ＲＡＭテスト開始ト
リガ信号が設けられ、 'Ｈ’パルスを入力することによ
り、ＲＡＭテストを開始することができる。
る。これにより、ＲＡＭ１４には、上記テストパタン生
成回路１で生成されたテストパタンによるメモリアクセ
スが行われる。図７の実施例では、ＲＡＭテスト開始ト
リガ信号が設けられ、 'Ｈ’パルスを入力することによ
り、ＲＡＭテストを開始することができる。
【００５１】ＲＡＭテストパタン生成回路１では、テス
トパタンを生成し、切替回路３によりテスト動作を選択
し、判定回路４によりＲＡＭ出力と出力期待値とを比較
し、判定レジスタ５に判定結果（テスト結果）を格納す
る。救済解析回路６は、不良ＲＡＭアドレス救済アドレ
スを計算し、救済アドレスレジスタ７に計算された救済
アドレスを格納する。「ＲＡＭテストモード」では、全
ての回路がクロックＣＫの周波数で動作する。
トパタンを生成し、切替回路３によりテスト動作を選択
し、判定回路４によりＲＡＭ出力と出力期待値とを比較
し、判定レジスタ５に判定結果（テスト結果）を格納す
る。救済解析回路６は、不良ＲＡＭアドレス救済アドレ
スを計算し、救済アドレスレジスタ７に計算された救済
アドレスを格納する。「ＲＡＭテストモード」では、全
ての回路がクロックＣＫの周波数で動作する。
【００５２】動作モードを「レジスタ回収モード」４に
する。ＲＡＭ一ＢＩＳＴによるＲＡＭテスト結果の判定
は、以下の各回路のレジスタ値を読み出すことにより行
なう。判定レジスタ５からは良品／不良品情報が、救済
アドレスレジスタ７からは救済アドレスが読み出され
る。そして、動作モードを「システム動作モード」にす
る。これに対応して切替回路３は、システム動作を選択
し、通常システム動作となる。
する。ＲＡＭ一ＢＩＳＴによるＲＡＭテスト結果の判定
は、以下の各回路のレジスタ値を読み出すことにより行
なう。判定レジスタ５からは良品／不良品情報が、救済
アドレスレジスタ７からは救済アドレスが読み出され
る。そして、動作モードを「システム動作モード」にす
る。これに対応して切替回路３は、システム動作を選択
し、通常システム動作となる。
【００５３】同図において、比較判定回路４、判定レジ
スタ５及び救済アドレスレジスタ７等は、同図のように
ＲＡＭマクロに設ける場合及びＲＡＭマクロに外部に設
ける場合のいずれにおいても、データ出力回路をＲＡＭ
マクロの一端（前記の例では下端）に設けることが、Ｒ
ＡＭ出力と期待値とを比較する比較判定回路４等におい
て好都合となる。つまり、期待値はテストパタン生成回
路１で形成されるから必然的にＲＡＭマクロの外部にあ
るため、上記のようにＲＡＭマクロの一端（前記の例で
は下端）にデータ出力回路が在ることが便利となる。
スタ５及び救済アドレスレジスタ７等は、同図のように
ＲＡＭマクロに設ける場合及びＲＡＭマクロに外部に設
ける場合のいずれにおいても、データ出力回路をＲＡＭ
マクロの一端（前記の例では下端）に設けることが、Ｒ
ＡＭ出力と期待値とを比較する比較判定回路４等におい
て好都合となる。つまり、期待値はテストパタン生成回
路１で形成されるから必然的にＲＡＭマクロの外部にあ
るため、上記のようにＲＡＭマクロの一端（前記の例で
は下端）にデータ出力回路が在ることが便利となる。
【００５４】図８には、この発明に係る半導体集積回路
装置の他の一実施例のブロック図が示されている。この
実施例の半導体集積回路装置は、特に制限されないが、
ＤＲＡＭ（ダイナミック型ＲＡＭ）とＳＲＡＭ（スタテ
ィック型ＲＡＭ）と、それを制御するためのユーザーロ
ジック（Ｕser Ｌogic) 及びテスト回路ＢＩＳＴとイン
ターフェイス回路ＪＴＡＧからなる。上記インターフェ
イス回路ＪＡＴＧは、クロック端子ＴＣＫに同期し、モ
ード設定信号ＴＭＳ及びテスト入力データＴＤＩ及びテ
スト出力データＴＤＯをシリアルに入出力する。
装置の他の一実施例のブロック図が示されている。この
実施例の半導体集積回路装置は、特に制限されないが、
ＤＲＡＭ（ダイナミック型ＲＡＭ）とＳＲＡＭ（スタテ
ィック型ＲＡＭ）と、それを制御するためのユーザーロ
ジック（Ｕser Ｌogic) 及びテスト回路ＢＩＳＴとイン
ターフェイス回路ＪＴＡＧからなる。上記インターフェ
イス回路ＪＡＴＧは、クロック端子ＴＣＫに同期し、モ
ード設定信号ＴＭＳ及びテスト入力データＴＤＩ及びテ
スト出力データＴＤＯをシリアルに入出力する。
【００５５】ＤＲＡＭは、特に制限されないが、６４Ｋ
ワード×２８８ビット（約１８．４Ｍビット）のような
大きな記憶容量を持つＤＲＡＭコアと、かかるＤＲＡＭ
コアに対して書き込み用に７２ビットずつの記憶容量を
持つ４つのレジスタと、読み出し用の７２ビットずつの
記憶容量を持つ４つのレジスタとを備える。ＳＲＡＭは
その入出力動作時のバッファレジスタとしての役割を持
ち、特に制限されないが、それぞれが１２８ワード×７
２ビット持つ書き込み用のポートが４個設けられ、それ
ぞれが１２８ワード×７２ビット持つ読み出し用のポー
トが４個設けられる。ユーザーロジックは、７２ビット
の単位で入出力する入出力インターフェイス部と、７２
ビットずつのデータを上記ＳＲＡＭとＤＲＡＭとの間で
伝達するマルチプレクサ等から構成される。
ワード×２８８ビット（約１８．４Ｍビット）のような
大きな記憶容量を持つＤＲＡＭコアと、かかるＤＲＡＭ
コアに対して書き込み用に７２ビットずつの記憶容量を
持つ４つのレジスタと、読み出し用の７２ビットずつの
記憶容量を持つ４つのレジスタとを備える。ＳＲＡＭは
その入出力動作時のバッファレジスタとしての役割を持
ち、特に制限されないが、それぞれが１２８ワード×７
２ビット持つ書き込み用のポートが４個設けられ、それ
ぞれが１２８ワード×７２ビット持つ読み出し用のポー
トが４個設けられる。ユーザーロジックは、７２ビット
の単位で入出力する入出力インターフェイス部と、７２
ビットずつのデータを上記ＳＲＡＭとＤＲＡＭとの間で
伝達するマルチプレクサ等から構成される。
【００５６】テスト回路ＢＩＳＴは、ユーザーロジック
部とにおいてチェーン状にされてレジスタを構成するよ
うにされたラッチ回路に対してシリアルにテストパター
ンを供給し、ユーザーロジック部及びＤＲＡＭやＳＲＡ
Ｍに対する動作を指示する信号をパラレルに送出させる
というＭＵＸ−ＳＣＡＮ経路を備える。これにより、Ｄ
ＲＡＭやＳＲＡＭ及びユーザーロジックは、必要に応じ
てＭＵＸ−ＳＣＡＮの動作モードによりテスト回路ＢＩ
ＳＴから供給されるテストパタンによって内部回路が動
作させられてその判定を行うようにすることができる。
部とにおいてチェーン状にされてレジスタを構成するよ
うにされたラッチ回路に対してシリアルにテストパター
ンを供給し、ユーザーロジック部及びＤＲＡＭやＳＲＡ
Ｍに対する動作を指示する信号をパラレルに送出させる
というＭＵＸ−ＳＣＡＮ経路を備える。これにより、Ｄ
ＲＡＭやＳＲＡＭ及びユーザーロジックは、必要に応じ
てＭＵＸ−ＳＣＡＮの動作モードによりテスト回路ＢＩ
ＳＴから供給されるテストパタンによって内部回路が動
作させられてその判定を行うようにすることができる。
【００５７】上記の実施例から得られる作用効果は、下
記の通りである。 （１） Ｘ及びＹ座標方向に４分割されたメモリアレイ
を配置し、かかる４つのメモリアレイの中央部に信号遅
延の最適化が必要な信号を受ける第１入力回路を配置
し、ワード線の延長方向に対応されたＹ座標中央部にデ
ータ入力及びそれに関連する制御信号を受ける第２入力
回路を配置し、データ線の延長方向に対応されたＹ座標
端部データ出力を含むそれ以外の信号に対応された入出
力回路を配置し、上記第１及び第２入力回路に上記ＲＡ
Ｍマクロの外部からの入力信号を伝える信号線は上記メ
モリアレイを構成する配線に対して上層の配線を用いて
形成することにより、ＲＡＭマクロの高速化と高密度及
び効率配置を実現することができるという効果が得られ
る。
記の通りである。 （１） Ｘ及びＹ座標方向に４分割されたメモリアレイ
を配置し、かかる４つのメモリアレイの中央部に信号遅
延の最適化が必要な信号を受ける第１入力回路を配置
し、ワード線の延長方向に対応されたＹ座標中央部にデ
ータ入力及びそれに関連する制御信号を受ける第２入力
回路を配置し、データ線の延長方向に対応されたＹ座標
端部データ出力を含むそれ以外の信号に対応された入出
力回路を配置し、上記第１及び第２入力回路に上記ＲＡ
Ｍマクロの外部からの入力信号を伝える信号線は上記メ
モリアレイを構成する配線に対して上層の配線を用いて
形成することにより、ＲＡＭマクロの高速化と高密度及
び効率配置を実現することができるという効果が得られ
る。
【００５８】（２） 上記に加えて、上記信号遅延の最
適化が必要な信号をアドレス信号と必要に応じて設けら
れるクロック信号及びクロックイネーブル信号とするこ
とにより、ＲＡＭマクロ全体に分配されるこのような信
号の入力端子をＲＡＭマクロの中央部に設けることによ
り、最遠端の回路に対してもＲＡＭマクロの大きさの半
分の距離となり、高速化を実現できるという効果が得ら
れる。
適化が必要な信号をアドレス信号と必要に応じて設けら
れるクロック信号及びクロックイネーブル信号とするこ
とにより、ＲＡＭマクロ全体に分配されるこのような信
号の入力端子をＲＡＭマクロの中央部に設けることによ
り、最遠端の回路に対してもＲＡＭマクロの大きさの半
分の距離となり、高速化を実現できるという効果が得ら
れる。
【００５９】（３） 上記に加えて、上記第２入力回路
が設けられるＹ座標中央部によって分けられるメモリア
レイのそれぞれのＹ座標中央部において２つに分け、カ
ラムスイッチとセンスアンプを設け、同じカラム選択ア
ドレスが当てられたセンスアンプの出力線を共通に接続
して上記データ出力回路に導くようにすることにより、
選択されるデータ線に接続されるメモリセルの数を少な
くして、メモリセルからの読み出しを高速とし、少ない
配線により効率よく信号出力用経路を構成することがで
きるという効果が得られる。
が設けられるＹ座標中央部によって分けられるメモリア
レイのそれぞれのＹ座標中央部において２つに分け、カ
ラムスイッチとセンスアンプを設け、同じカラム選択ア
ドレスが当てられたセンスアンプの出力線を共通に接続
して上記データ出力回路に導くようにすることにより、
選択されるデータ線に接続されるメモリセルの数を少な
くして、メモリセルからの読み出しを高速とし、少ない
配線により効率よく信号出力用経路を構成することがで
きるという効果が得られる。
【００６０】（４） 上記に加えて、上記センスアンプ
の出力線には低振幅のセンス出力が伝えられるようにす
ることにより、高速化とＲＡＭマクロの内部配線へのカ
ップリングノイズを低減させることができるという効果
が得られる。
の出力線には低振幅のセンス出力が伝えられるようにす
ることにより、高速化とＲＡＭマクロの内部配線へのカ
ップリングノイズを低減させることができるという効果
が得られる。
【００６１】（５） 上記に加えて、上記入出力回路は
テスト用の入出力信号に対応した回路を含むようにする
ことにより、テスト回路内蔵に好適な構成とすることが
できるという効果が得られる。
テスト用の入出力信号に対応した回路を含むようにする
ことにより、テスト回路内蔵に好適な構成とすることが
できるという効果が得られる。
【００６２】（６） 上記に加えて、上記ＲＡＭマクロ
を形作る４つの端部のうち上記入出力回路が設けられた
端部を除いていずれか少なくとも１つのが半導体チップ
の端部に隣接して配置させるようにすることにより比較
的大きな占有面積を持つＲＡＭマクロと、それを制御す
るシステム論理とを効率よく配置させることができると
いう効果が得られる。
を形作る４つの端部のうち上記入出力回路が設けられた
端部を除いていずれか少なくとも１つのが半導体チップ
の端部に隣接して配置させるようにすることにより比較
的大きな占有面積を持つＲＡＭマクロと、それを制御す
るシステム論理とを効率よく配置させることができると
いう効果が得られる。
【００６３】（７） 上記に加えて、上記入出力回路が
設けられた端部に対応してテスト用入出力回路を設ける
ことにより、ＲＡＭ出力と期待値との比較判定回路を効
率よく配置させることができるという効果が得られる。
設けられた端部に対応してテスト用入出力回路を設ける
ことにより、ＲＡＭ出力と期待値との比較判定回路を効
率よく配置させることができるという効果が得られる。
【００６４】（８） 上記に加えて、上記ＲＡＭマクロ
に供給されるテストパタンとその期待値を生成するテス
トパタン生成回路を更に設け、上記テスト用入出力回路
は、テストパタンの入力と、通常動作ときの入力とを切
り替える切替回路と、上記ＲＡＭマクロから読み出され
た出力信号と上記期待値とを比較する比較判定回路を含
むようにすることにより、テスト動作も容易に行えるよ
うにすることができるという効果が得られる。
に供給されるテストパタンとその期待値を生成するテス
トパタン生成回路を更に設け、上記テスト用入出力回路
は、テストパタンの入力と、通常動作ときの入力とを切
り替える切替回路と、上記ＲＡＭマクロから読み出され
た出力信号と上記期待値とを比較する比較判定回路を含
むようにすることにより、テスト動作も容易に行えるよ
うにすることができるという効果が得られる。
【００６５】（９） 上記に加えて、上記ＲＡＭマクロ
を複数個とし、そのうちテスト対象のＲＡＭマクロを指
定するＲＡＭマクロ選択回路を更に設け、かかるＲＡＭ
マクロ選択回路で選択されたＲＡＭマクロに対してテス
ト動作を実施することにより、様々なＲＡＭマクロを持
つ半導体集積回路装置のテストを容易に行うようにする
ことができるという効果が得られる。
を複数個とし、そのうちテスト対象のＲＡＭマクロを指
定するＲＡＭマクロ選択回路を更に設け、かかるＲＡＭ
マクロ選択回路で選択されたＲＡＭマクロに対してテス
ト動作を実施することにより、様々なＲＡＭマクロを持
つ半導体集積回路装置のテストを容易に行うようにする
ことができるという効果が得られる。
【００６６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＲＡ
Ｍマクロに対する入力信号は、必要に応じて追加した
り、あるいは不要なものを削除するものであってもよ
い。ＲＡＭマクロのメモリアレイの分割構成は、前記の
ような４分割あるいはセンスアンプによる８分割の他、
種々の実施形態を採ることができる。この発明は、論理
回路、ＲＡＭマクロのようなメモリ回路を含む各種半導
体集積回路装置に広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＲＡ
Ｍマクロに対する入力信号は、必要に応じて追加した
り、あるいは不要なものを削除するものであってもよ
い。ＲＡＭマクロのメモリアレイの分割構成は、前記の
ような４分割あるいはセンスアンプによる８分割の他、
種々の実施形態を採ることができる。この発明は、論理
回路、ＲＡＭマクロのようなメモリ回路を含む各種半導
体集積回路装置に広く利用できる。
【００６７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。Ｘ及びＹ座標方向に４分割されたメモ
リアレイを配置し、かかる４つのメモリアレイの中央部
に信号遅延の最適化が必要な信号を受ける第１入力回路
を配置し、ワード線の延長方向に対応されたＹ座標中央
部にデータ入力及びそれに関連する制御信号を受ける第
２入力回路を配置し、データ線の延長方向に対応された
Ｙ座標端部データ出力を含むそれ以外の信号に対応され
た入出力回路を配置し、上記第１及び第２入力回路に上
記ＲＡＭマクロの外部からの入力信号を伝える信号線は
上記メモリアレイを構成する配線に対して上層の配線を
用いて形成することにより、ＲＡＭマクロの高速化と高
密度及び効率配置を実現することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。Ｘ及びＹ座標方向に４分割されたメモ
リアレイを配置し、かかる４つのメモリアレイの中央部
に信号遅延の最適化が必要な信号を受ける第１入力回路
を配置し、ワード線の延長方向に対応されたＹ座標中央
部にデータ入力及びそれに関連する制御信号を受ける第
２入力回路を配置し、データ線の延長方向に対応された
Ｙ座標端部データ出力を含むそれ以外の信号に対応され
た入出力回路を配置し、上記第１及び第２入力回路に上
記ＲＡＭマクロの外部からの入力信号を伝える信号線は
上記メモリアレイを構成する配線に対して上層の配線を
用いて形成することにより、ＲＡＭマクロの高速化と高
密度及び効率配置を実現することができる。
【図１】この発明に係る半導体集積回路装置に搭載され
るＲＡＭマクロの一実施例を示す概略ブロック図であ
る。
るＲＡＭマクロの一実施例を示す概略ブロック図であ
る。
【図２】この発明に係る半導体集積回路装置に搭載され
るＲＡＭマクロの一実施例を示すブロック図である。
るＲＡＭマクロの一実施例を示すブロック図である。
【図３】図２のＲＡＭマクロ中央部に設けられたアドレ
スバッファ部の一実施例を示すレアイウト配置図であ
る。
スバッファ部の一実施例を示すレアイウト配置図であ
る。
【図４】図２のＲＡＭマクロの一実施例を示すブロック
図である。
図である。
【図５】この発明に係る半導体集積回路装置に設けられ
るＲＡＭマクロ部の一実施例を示す概略構成図である。
るＲＡＭマクロ部の一実施例を示す概略構成図である。
【図６】この発明に係る半導体集積回路装置の一実施例
を示すレイアウト図である。
を示すレイアウト図である。
【図７】この発明に係る半導体集積回路装置の一実施例
を示すブロック図である。
を示すブロック図である。
【図８】この発明に係る半導体集積回路装置の他の一実
施例を示すブロック図である。
施例を示すブロック図である。
ＭＣ…メモリセル、ＳＡ…センスアンプ、ＣＳ…カラム
スイッチ、ＥＱ…イコライズ回路、ＤＱ…データ出力回
路、１…テストパタン生成回路、２…テスト対象ＲＡＭ
選択回路、３…切替回路、４…比較判定回路、５…判定
レジスタ、６…救済解析回路、７…救済アドレスレジス
タ、８…フューズ回路、９…フューズデータ転送制御回
路、１０…レジスタアドレス生成回路、１１…アドレス
デコーダ回路、１２…オア回路、１３…コントロール回
路、１４…ＲＡＭ、１５…一般論理、１６…ＰＬＬ、Ｓ
ＲＡＭ…スタティック型ランダム・アクセス・メモリ、
ＤＲＡＭ…ダイナミック型ランダム・アクセス・メモ
リ、ＪＴＡＧ…インターフェイス回路、ＢＩＳＴ…テス
ト回路。
スイッチ、ＥＱ…イコライズ回路、ＤＱ…データ出力回
路、１…テストパタン生成回路、２…テスト対象ＲＡＭ
選択回路、３…切替回路、４…比較判定回路、５…判定
レジスタ、６…救済解析回路、７…救済アドレスレジス
タ、８…フューズ回路、９…フューズデータ転送制御回
路、１０…レジスタアドレス生成回路、１１…アドレス
デコーダ回路、１２…オア回路、１３…コントロール回
路、１４…ＲＡＭ、１５…一般論理、１６…ＰＬＬ、Ｓ
ＲＡＭ…スタティック型ランダム・アクセス・メモリ、
ＤＲＡＭ…ダイナミック型ランダム・アクセス・メモ
リ、ＪＴＡＧ…インターフェイス回路、ＢＩＳＴ…テス
ト回路。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/04 Ｔ ５Ｍ０２４
27/04 Ｕ
27/10 ４６１ 21/82 Ｂ
４８１ Ｍ
27/108 Ｗ
27/118 Ｇ１１Ｃ 11/34 ３６２Ａ
３７１Ａ
３７１Ｋ
３４５
(72)発明者 早乙女 隆雄
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 鈴木 武史
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
(72)発明者 田中 宏幸
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 中原 茂
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
(72)発明者 日下田 恵一
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
Ｆターム(参考） 5B015 HH01 HH03 JJ22 PP03 PP07
PP08 RR03
5F038 CA03 CA05 CA07 DF05 DT08
DT15 EZ20
5F064 AA03 AA06 BB14 DD14 DD20
DD25 EE24 HH12
5F083 AD00 BS00 GA01 JA36 JA39
KA20 LA01 LA04 LA05 LA06
LA07 LA11 ZA20
5L106 AA01 AA02 DD03
5M024 AA42 BB17 BB33 BB34 DD20
JJ30 KK32 KK35 LL11 MM05
PP01 PP02 PP04 PP05 QQ01
Claims (21)
- 【請求項１】 Ｘ及びＹ座標方向に４分割されてなるメ
モリアレイと、 上記４つのメモリアレイの中央部に設けられ、信号遅延
の最適化が必要な信号を受ける第１入力回路と、 上記４つのメモリアレイのうちワード線の延長方向に対
応されたＹ座標中央部に設けられ、データ入力及びそれ
に関連する制御信号を受ける第２入力回路とを備えたＲ
ＡＭマクロが搭載され、 上記第１及び第２入力回路に上記ＲＡＭマクロの外部か
らの入力信号を伝える信号線は、上記メモリアレイを構
成する配線に対して上層の配線を用いて形成され、かつ
かかる上層配線は、マクロ同士を接続するシステム配線
形式領域に形成されることを特徴とする半導体集積回路
装置。 - 【請求項２】 請求項１において、 上記ＲＡＭマクロは、上記４つのメモリアレイのうちデ
ータ線の延長方向に対応されたＹ座標端部に設けられ、
データ出力回路を含み、上記第１及び第２入力回路の入
力信号以外の信号に対応された入力、出力もしくは入出
力回路を更に備えてなることを特徴とする半導体集積回
路装置。 - 【請求項３】 請求項１又は２において、 上記信号遅延の最適化が必要な信号は、アドレス信号と
必要に応じて設けられるクロック信号及びクロックイネ
ーブル信号を含むものであることを特徴とする半導体集
積回路装置。 - 【請求項４】 請求項１ないし３のいずれかにおいて、 上記第２入力回路が設けられるＹ座標中央部によって分
けられるメモリアレイのそれぞれは、それぞれのＹ座標
中央部において２つに分けられて、カラムスイッチとセ
ンスアンプが設けられるものであり、 同じカラム選択アドレスが当てられたセンスアンプの出
力線は共通に接続されて上記データ出力回路に導かれる
ものであることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項４において、 上記センスアンプの出力線には低振幅のセンス出力が伝
えられるものであることを特徴とする半導体集積回路装
置。 - 【請求項６】 請求項２ないし５のいずれかにおいて、 上記入出力回路は、テスト用の入出力信号に対応した回
路を含むことを特徴とする半導体集積回路装置。 - 【請求項７】 請求項２ないし６のいずれかにおいて、 上記ＲＡＭマクロは、それを形作る４つの端部のうち上
記入出力回路が設けられた端部を除いていずれか少なく
とも１つのが半導体チップの端部に隣接して配置される
ものであることを特徴とする半導体集積回路装置。 - 【請求項８】 請求項７において、 上記入出力回路が設けられる端部に対応してテスト用入
出力回路が設けられるものであることを特徴とする半導
体集積回路装置。 - 【請求項９】 請求項８において、 上記ＲＡＭマクロに供給されるテストパタンとその期待
値を生成するテストパタン生成回路を更に備え、 上記テスト用入出力回路は、テストパタンの入力と、通
常動作ときの入力とを切り替える切替回路と、上記ＲＡ
Ｍマクロから読み出された出力信号と上記期待値とを比
較する比較判定回路を含むことを特徴とする半導体集積
回路装置。 - 【請求項１０】 請求項９において、 上記ＲＡＭマクロは複数個からなり、 上記テスト回路は、上記複数個のＲＡＭマクロのうち、
テスト対象のＲＡＭマクロを指定するＲＡＭマクロ選択
回路を更に備え、かかるＲＡＭマクロ選択回路で選択さ
れたＲＡＭマクロに対してテスト動作が実施されること
を特徴とする半導体集積回路装置。 - 【請求項１１】 その各々が四角形であり、第１方向に
その順序で連続して配置される第１、第２及び第３領域
と、 その各々が四角形であり、上記第１方向にその順序で連
続して配置される第４、第５及び第６領域と、 その各々が四角形であり、上記第１方向にその順序で連
続して配置される第７、第８及び第９領域と有するＲＡ
Ｍマクロを含み、 上記第１、第４及び第７領域は、上記第１方向に垂直な
第２方向にこの順序で連続して配置され、 上記第２、第５及び第８領域は、上記第２方向にこの順
序で連続して配置され、 上記第３、第６及び第９領域は、上記第２方向にこの順
序で連続して配置され、 上記第１領域には、複数の第１メモリセルを含む第１メ
モリアレイが形成され、 上記第３領域には、複数の第２メモリセルを含む第２メ
モリアレイが形成され、 上記第７領域には、複数の第３メモリセルを含む第３メ
モリアレイが形成され、 上記第９領域には、複数の第４メモリセルを含む第４メ
モリアレイが形成され、 上記第４領域、第５領域及び第６領域のうちのすくなく
とも１つの領域に上記ＲＡＭマクロの入力端子が配置さ
れることを特徴とする半導体集積回路装置。 - 【請求項１２】 請求項１１において、 上記ＲＡＭマクロの入力端子は、所定の配線層に形成さ
れ上記ＲＡＭマクロの外部から延在される信号線と接続
され、 上記信号線は、上記ＲＡＭマクロによって定義されない
ことを特徴とする半導体集積回路装置。 - 【請求項１３】 請求項１２において、 上記信号線は、チップ側自動配置配線により定義される
ことを特徴とする半導体集積回路装置。 - 【請求項１４】 請求項１１において、 上記第２及び第８領域には、ワード線ドライバが配置さ
れることを特徴とする半導体集積回路装置。 - 【請求項１５】 請求項１１において、 上記第１，第３、第７及び第９領域の各々より、上記第
２、第４、第５、第６、第８領域の各々は狭いことを特
徴とする半導体集積回路装置。 - 【請求項１６】 請求項１５において、 上記第５領域は上記ＲＡＭマクロの中心に配置されるこ
とを特徴とする半導体集積回路装置。 - 【請求項１７】 その各々が四角形であり、第１方向に
連続して配置される第１、第２及び第３領域と、 その各々が四角形であり、上記第１方向に連続して配置
される第４、第５及び第６領域と、 その各々が四角形であり、上記第１方向に連続して配置
される第７、第８及び第９領域を有し、 上記第１、第４及び第７領域は、上記第１方向に垂直な
第２方向にこの順序で連続して配置され、 上記第２、第５及び第８領域は、上記第２方向にこの順
序で連続して配置され、 上記第３、第６及び第９領域は、上記第２方向にこの順
序で連続して配置され、 上記第１領域には、複数の第１メモリセルを含む第１メ
モリアレイが形成され、 上記第３領域には、複数の第２メモリセルを含む第２メ
モリアレイが形成され、 上記第７領域には、複数の第３メモリセルを含む第３メ
モリアレイが形成され、 上記第９領域には、複数の第４メモリセルを含む第４メ
モリアレイが形成され、 上記第１，第３、第７及び第９領域の各々より、上記第
２、第４、第５、第６、第８領域の各々は狭く、 上記第５領域にアドレス入力回路が形成されることを特
徴とする半導体集積回路装置。 - 【請求項１８】 請求項１７において、 上記第５領域には、更にクロック信号発生回路が配置さ
れることを特徴とする半導体集積回路装置。 - 【請求項１９】 請求項１７において、 上記第２及び第８領域には、ワード線ドライバが配置さ
れることを特徴とする半導体集積回路装置。 - 【請求項２０】 請求項１７において、 上記第１、第２及び第３領域に接する第１０領域を更に
ふくみ、上記第１０領域にデータ出力回路が形成される
ことを特徴とする半導体集積回路装置。 - 【請求項２１】 請求項２０において、 上記第１０領域は、上記ＲＡＭマクロの端部であること
を特徴とする半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001242856A JP2003060049A (ja) | 2001-08-09 | 2001-08-09 | 半導体集積回路装置 |
| US10/177,044 US6727532B2 (en) | 2001-08-09 | 2002-06-24 | Semiconductor integrated circuit device |
| KR1020020045520A KR20030014584A (ko) | 2001-08-09 | 2002-08-01 | 반도체 집적회로장치 |
| US10/792,094 US20040170044A1 (en) | 2001-08-09 | 2004-03-04 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001242856A JP2003060049A (ja) | 2001-08-09 | 2001-08-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003060049A true JP2003060049A (ja) | 2003-02-28 |
Family
ID=19073063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001242856A Withdrawn JP2003060049A (ja) | 2001-08-09 | 2001-08-09 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6727532B2 (ja) |
| JP (1) | JP2003060049A (ja) |
| KR (1) | KR20030014584A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010080833A (ja) * | 2008-09-29 | 2010-04-08 | Oki Semiconductor Co Ltd | 半導体記憶装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7996292B2 (en) * | 2000-05-08 | 2011-08-09 | Option It, Inc. | Method and system for reserving future purchases of goods and services |
| JP4170600B2 (ja) * | 2001-03-29 | 2008-10-22 | 株式会社東芝 | 半導体集積回路及びその設計方法 |
| JP3834282B2 (ja) * | 2002-11-08 | 2006-10-18 | 松下電器産業株式会社 | メモリマクロおよび半導体集積回路 |
| US20060080632A1 (en) * | 2004-09-30 | 2006-04-13 | Mathstar, Inc. | Integrated circuit layout having rectilinear structure of objects |
| US20070247189A1 (en) * | 2005-01-25 | 2007-10-25 | Mathstar | Field programmable semiconductor object array integrated circuit |
| JP4010335B2 (ja) * | 2005-06-30 | 2007-11-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
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| JP2008091722A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| US7656726B2 (en) * | 2006-11-27 | 2010-02-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory with improved BIST |
| US20090144595A1 (en) * | 2007-11-30 | 2009-06-04 | Mathstar, Inc. | Built-in self-testing (bist) of field programmable object arrays |
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| JP5319641B2 (ja) * | 2010-10-14 | 2013-10-16 | 株式会社東芝 | 診断回路および半導体集積回路 |
| JP2023072960A (ja) * | 2021-11-15 | 2023-05-25 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208782A (en) * | 1989-02-09 | 1993-05-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having a plurality of memory blocks and a lead on chip (LOC) arrangement |
| JPH0346192A (ja) * | 1989-07-14 | 1991-02-27 | Hitachi Ltd | 半導体装置及び半導体メモリ装置 |
| JPH03116868A (ja) * | 1989-09-29 | 1991-05-17 | Hitachi Ltd | 半導体集積回路装置 |
| JPH03236263A (ja) * | 1990-02-14 | 1991-10-22 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0778874A (ja) | 1993-06-21 | 1995-03-20 | Hitachi Ltd | 半導体集積回路装置とそのレイアウト方法 |
| US5898636A (en) * | 1993-06-21 | 1999-04-27 | Hitachi, Ltd. | Semiconductor integrated circuit device with interleaved memory and logic blocks |
| US5790839A (en) | 1996-12-20 | 1998-08-04 | International Business Machines Corporation | System integration of DRAM macros and logic cores in a single chip architecture |
| JPH11195766A (ja) * | 1997-10-31 | 1999-07-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR100699421B1 (ko) * | 1999-02-23 | 2007-03-26 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체집적회로장치 |
| US6614714B2 (en) * | 2002-01-22 | 2003-09-02 | Ibm Corporation | Semiconductor memory system having a data clock system for reliable high-speed data transfers |
-
2001
- 2001-08-09 JP JP2001242856A patent/JP2003060049A/ja not_active Withdrawn
-
2002
- 2002-06-24 US US10/177,044 patent/US6727532B2/en not_active Expired - Lifetime
- 2002-08-01 KR KR1020020045520A patent/KR20030014584A/ko not_active Application Discontinuation
-
2004
- 2004-03-04 US US10/792,094 patent/US20040170044A1/en not_active Abandoned
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| JP2010080833A (ja) * | 2008-09-29 | 2010-04-08 | Oki Semiconductor Co Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6727532B2 (en) | 2004-04-27 |
| US20040170044A1 (en) | 2004-09-02 |
| KR20030014584A (ko) | 2003-02-19 |
| US20030030073A1 (en) | 2003-02-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050315 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060201 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060517 |