JP2010080833A - 半導体記憶装置 - Google Patents

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Abstract

【課題】配線層を多層化することなく、第３配線層がユニットセルや基本セルの配線に使用できない領域にゲートアレイを配置して、該領域を有効利用することできる半導体記憶装置を提供する。
【解決手段】積層された３つの配線層を有する半導体記憶装置であって、メモリアレイ領域を第１配線層、第２配線層、及び第３配線層を複数のメモリセルの配線に用いることが可能な領域に形成し、第１配線層、第２配線層、及び第３配線層を複数の基本セルの配線に用いることが可能な領域に第１のゲートアレイ領域を形成し、第１及び第２配線層の２つの配線層を複数のユニットセルの配線に用いることが可能な領域に第２のゲートアレイ領域を形成すると共に、第２のゲートアレイ領域の複数の基本セルを、第３配線層を用いて配設すべき配線を第１配線層を用いて配設するために必要な間隔を隔てて配列する。
【選択図】図２

Description

本発明は、この発明は、半導体記憶装置、特にゲートアレイが混載され３層配線で実現された半導体記憶装置に関するものである。
従来、３層配線（例えば、１層目縦配線、２層目横配線、３層目縦配線）の半導体記憶装置にゲートアレイを混載する場合には、配線層の全てが利用できる位置にゲートアレイ領域を配置して、この領域だけを使用して回路配線する方法が一般的であった。
なお、下記特許文献１には、電源配線下部に基本セルを配置して、電源配線下部を有効に利用する方法が知られている。この文献には、回路修正時に電源配線下部に基本セルを配置することによって、チップサイズや下層部を変更することなく、回路変更が可能なレイアウト方法が開示されている。
ところで、全体の処理時間を短縮するため、規則的な処理をハードウェアで行い、不規則な処理はソフトウェアで行う装置が提案されている（特許文献１参照。）。
特開２００８−７１８６５号公報
しかしながら、配線層の全てが利用できる位置にゲートアレイ領域を配置する方法では、回路規模に応じてゲートアレイ領域を拡張する必要があり、チップ面積の増大につながる。
また、上記特許文献１に記載の技術では、電源配線下部に基本セルを配置して電源配線下部を有効利用しているが、ここに配置される基本セルは、コンタクトホール工程以降の回路修正に使用するダミー基本セルに限定されている。また、電源配線下部に基本セルを配置してゲートアレイ領域としての使用する場合、その領域では、その電源配線により３層の配線層のうち１層が占領されているために回路の配線に利用できる配線層が２層となる。従って、配線の混雑によるバイオレーション（回路配線不可）が発生するなどして、通常のゲートアレイ領域としては使用できるものではなかった。
本発明は、上述した課題を解決するために提案されたものであり、配線層を多層化することなく、第３配線層がユニットセルや基本セルの配線に使用できない領域にゲートアレイを配置して、該領域を有効利用することできる半導体記憶装置を提供することを目的とする。
上記目的を達成するために、請求項１の発明の半導体記憶装置は、少なくとも第１方向の配線を行うための第１配線層、前記第１配線層上に積層され前記第１方向と交差する第２方向の配線を行うための第２配線層、及び前記第２配線層上に積層され前記第１方向の配線を行うための第３配線層を有する半導体記憶装置であって、複数のメモリセルが前記第１配線層に配列されて形成されたメモリアレイ領域であって、前記第１配線層、前記第２配線層、及び前記第３配線層を当該複数のメモリセルの配線に用いることが可能な領域に形成されたメモリアレイ領域と、複数のユニットセルが前記第１配線層に配列されて形成された第１のゲートアレイ領域であって、前記第１配線層、前記第２配線層、及び前記第３配線層を当該複数のユニットセルの配線に用いることが可能な領域に形成された第１のゲートアレイ領域と、複数のユニットセルが前記第１配線層に配列されて形成された第２のゲートアレイ領域であって、前記第１及び第２配線層の２つの配線層を当該複数のメモリセルの配線に用いることが可能な領域に形成されると共に、当該複数のユニットセルが前記第３配線層を用いて配設すべき配線を前記第１配線層を用いて配設するために必要な間隔を隔てて配列された第２のゲートアレイ領域と、を備えたものである。
このような構成によれば、配線層を多層化することなく、第３配線層が配線に使用できない領域にゲートアレイを配置して、該領域を有効利用することできる。
請求項２の発明の半導体記憶装置は、少なくとも第１方向の配線を行うための第１配線層、前記第１配線層上に積層され前記第１方向と交差する第２方向の配線を行うための第２配線層、及び前記第２配線層上に積層され前記第１方向の配線を行うための第３配線層を有する半導体記憶装置であって、複数のメモリセルが前記第１配線層に配列されて形成されたメモリアレイ領域であって、前記第１配線層、前記第２配線層、及び前記第３配線層を当該複数のメモリセルの配線に用いることが可能な領域に形成されたメモリアレイ領域と、複数のユニットセルにより構成された複数の基本セルが前記第１配線層に配列されて形成された第１のゲートアレイ領域であって、前記第１配線層、前記第２配線層、及び前記第３配線層を当該複数の基本セル及び当該複数の基本セルを構成するユニットセルの配線に用いることが可能な領域に形成された第１のゲートアレイ領域と、複数のユニットセルにより構成された複数の基本セルが前記第１配線層に配列されて形成された第２のゲートアレイ領域であって、前記第１及び第２配線層の２つの配線層を当該複数の基本セル及び当該複数の基本セルを構成するユニットセルの配線に用いることが可能な領域に形成されると共に、当該複数の基本セルが前記第３配線層を用いて配設すべき配線を前記第１配線層を用いて配設するために必要な間隔を隔てて配列された第２のゲートアレイ領域と、を備えたものである。
このような構成によれば、配線層を多層化することなく、第３配線層が配線に使用できない領域にゲートアレイを配置して、該領域を有効利用することできる。
請求項３の発明は、請求項１または２に記載の半導体記憶装置において、前記第３配線層に、前記メモリセルに電源電圧を供給する電源配線を配設した電源配線領域を形成し、前記第２のゲートアレイ領域を、前記電源配線領域の下部の領域に形成したものである。
このような構成によれば、配線層を多層化することなく、電源配線領域下部の領域をゲートアレイ領域に使用でき、該領域を有効利用することできる。
請求項４の発明は、請求項１または２に記載の半導体記憶装置において、前記第３配線層に、前記メモリセルに対して第１電源電圧を供給する第１電源配線を配設した第１電源配線領域と、前記メモリセルの書き込み時に接地電圧より高い第２電源電圧を供給し、読み出し時に接地電圧を供給する第２電源配線を配設した第２電源配線領域とを形成し、前記第２のゲートアレイ領域を、前記第２電源配線領域の下部に形成し、前記第２のゲートアレイ領域に、前記第２電源配線が前記第２電源電圧を供給するときには動作せず、前記第２電源配線が接地電圧を供給するときに動作する回路を形成したものである。
このような構成によれば、電源ノイズの影響による誤動作を回避して、第２電源配線領域の下部の領域を有効に利用することができる。
以上説明したように本発明によれば、配線層を多層化することなく、第３配線層がユニットセルや基本セルの配線に使用できない領域にゲートアレイを配置して、該領域を有効利用することできる、という効果を奏する。
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
［第１の実施の形態］
図１は、本発明の一実施形態であるゲートアレイ混載半導体記憶装置１０の構成図である。
ゲートアレイ混載半導体記憶装置１０は、メモリセルが配列された２つのメモリアレイ領域１２、１４と、電源配線領域（ＶＤＤ，ＶＳＳ）１６と、ＶＰＰ電源配線領域１８と、基本セル３０（図２も参照。）が複数配列されたゲートアレイ領域２０とが配置されて構成されている。このゲートアレイ混載半導体記憶装置１０は、３層の配線層で構成されており（断面図は省略）、本実施の形態では、３層の配線層のうち、１層目を縦配線用の配線層として、２層目を横配線用の配線層として、３層目を縦配線用の配線層として用いている。なお、１層目は、縦配線用の配線層としているが、後述するユニットセル４０内の接続において横配線を１層目の配線層に配設する場合もある。
また、以下では、３層の配線層のうち、３層目の配線層を最上層の配線層とし、１層目の配線層を最下層の配線層とし、２層目の配線層を１層目と３層目の配線層の間に設けられた配線層として説明する。
なお、基本セル３０は、１または複数のユニットセル４０（図４，５も参照。）から構成され、ＮＡＮＤやインバータ等の基本機能を実現する基本機能セルである。ユニットセル４０は、図示はここでは省略するが、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタがポリシリコンを介して接続されたものである。ＰＭＯＳトランジスタは、Ｎ型ウェル、Ｐ型インプランテーション層、アクティブ領域およびＰ型基板などで構成されていてもよいし、ＮＭＯＳトランジスタは、Ｐ型インプランテーション層、アクティブ領域およびＮ型基板などで構成されていてもよい。
ゲートアレイ領域２０は、３層の全ての配線層が利用可能な第１ゲートアレイ領域２０Ａと、電源配線領域１６及びＶＰＰ電源配線領域１８の下部の領域に形成され１、２層目の配線層が利用可能な第２ゲートアレイ領域２０Ｂとから構成されている。
図２は、ゲートアレイ領域２０における基本セル３０の配置図である。
第１ゲートアレイ領域２０Ａには、複数の基本セル３０が通常間隔で（例えば、互いに隣接させて）配置され、３つの配線層の全てを使用して、ユニットセル４０内の配線、基本セル３０を構成する各ユニットセル４０間の配線、及び基本セル３０間の配線がなされている。また、第２ゲートアレイ領域２０Ｂには、複数の基本セル３０が、縦配線に必要な最小間隔以上の間隔を横方向に確保した状態で配置され、１層目及び２層目の配線層を使用して、ユニットセル４０内の配線、基本セル３０を構成する各ユニットセル４０間の配線、及び基本セル３０間の配線がなされている。
ここで、ゲートアレイ混載半導体記憶装置１０の製造方法について説明する。
まず、図１に示すようにメモリアレイ領域１２、１４に３層全ての配線層を利用してメモリセルをアレイ状に配設する。具体的には、１層目の配線層にメモリセルをアレイ状に配列し、該メモリセルを第１〜第３の配線層を用いて配線する。以下、メモリアレイ領域に配列されたメモリセル群をメモリアレイと呼称する。また、メモリアレイの読み書きのための電源配線をメモリアレイ領域１２、１４の周囲に配設する。ここでは、メモリアレイに対して効率的に電源供給するため、電源配線領域１６及びＶＰＰ電源配線領域１８をメモリアレイ領域１２，１４の近傍に配置する。具体的には、電源配線領域１６にはＶＤＤ及びＶＳＳ電源配線を、ＶＰＰ電源配線領域１８には書き込み用高電圧電源配線を、それぞれ３層目の配線層を利用して引く。従って、３層目の配線層のうち電源配線領域１６およびＶＰＰ電源配線領域１８の領域は他の配線に使用することはできない。
次に、メモリアレイ領域１２、１４の周辺に、ゲートアレイ領域２０を設ける。ゲートアレイ領域２０のうち、電源配線領域１６およびＶＰＰ電源配線領域１８下部の領域を第２ゲートアレイ領域２０Ｂとし、それ以外の領域を第１ゲートアレイ領域２０Ａとする。
電源配線およびＶＰＰ電源配線が３層目の配線層の電源配線領域１６およびＶＰＰ電源配線領域１８に配線されるため、その下部に設けられる第２ゲートアレイ領域２０Ｂでは、１層目、および２層目の配線層が配線に利用可能であり３層目の配線層は利用不能となる。一方、第１ゲートアレイ領域２０Ａは、電源配線領域１６およびＶＰＰ電源配線領域１８下部に配設されていないため、全ての配線層を配線に利用できる。
３つの配線層のうち１層目の配線層のゲートアレイ領域２０には、複数の基本セル３０が配設される。
第１ゲートアレイ領域２０Ａでは、３層目の配線層を基本セル３０の結線に利用できるため、基本セル３０の配置間隔を広げることなく通常の間隔で基本セル３０を配置する。
第２ゲートアレイ領域２０Ｂでは、前述のとおり、３層目の配線層は縦配線に利用できないため、本来３層目の配線層で行うべき縦配線が１層目の配線層で可能となるように、図２に示すように基本セル３０間の横方向の間隔を通常よりも広い間隔にして各基本セル３０を配置する。このように間隔を広げて形成された領域を本来３層目の配線層で行うべき縦配線に使用する。これにより、３層目の配線層が利用できないことに起因する配線混雑によるバイオレーション（回路配線不可）を回避することができる。
最後に第１ゲートアレイ領域２０Ａでは、すべての配線層を利用して回路配線を行い、第２ゲートアレイ領域２０Ｂでは、１層目、２層目の配線層を利用して回路配線を行う。すなわち、第２ゲートアレイ領域２０Ｂでは、通常は３層目の配線層に配設される縦配線を、１層目の配線層の上記間隔を広げて形成した領域を利用して行う。従って、第２ゲートアレイ領域２０Ｂの基本セル３０の横方向の間隔は、その間を通過させる（その間に配置する）縦配線の数に応じて変更し、該配線に必要な最小間隔を確保できる範囲で最適化を行う。
ここで、第１ゲートアレイ領域２０Ａを使用した回路の結線例、および第２ゲートアレイ領域２０Ｂを使用した回路の具体的な結線例を、図３〜図５を用いて説明する。
図３は、回路図の一例である。図３に示される回路は、選択制御入力ｓの値に応じて、入力ａ及び入力ｂのいずれかを選択して出力（y）する２入力１出力のマルチプレクサ３０１、３０２、および２つのマルチプレクサ３０１、３０２からの出力ｙの各々を入力とする２入力１出力のＮＡＮＤ回路３０３で構成されている。
図４は、図３に示す回路を第１ゲートアレイ領域２０Ａに形成した場合の基本セル３０の配置例を示す図である。
まず、図４（Ａ）に示すように、１層目の配線層に複数配列されたユニットセル４０の各々に、３つの基本セル３０、すなわちマルチプレクサ３０１、３０２、及びＮＡＮＤ回路３０３の各々を構成するために必要な端子を設ける。
各マルチプレクサ３０１、３０２は、入力端子ａ、ｂを設けたユニットセル４０、選択制御入力端子ｓを設けたユニットセル４０、および出力端子ｙを設けたユニットセル４０の３つのユニットセル４０により構成される。
また、ＮＡＮＤ回路３０３は、２つの入力端子ａ、ｂ、及び１つの出力端子ｙを設けた１つのユニットセル４０により構成される。
次に、マルチプレクサ３０１、３０２、及びＮＡＮＤ回路３０３の各々を構成するための配線を行う。図４（Ａ）に示すように、３層の配線層のうち、縦配線は１層目の配線層を用い、横配線は２層目の配線層を用いて配線する。
次に、マルチプレクサ３０１、３０２、及びＮＡＮＤ回路３０３の各基本セル３０間を結線する。第１ゲートアレイ領域２０Ａでは、３つの配線層の全てを使用することができるため、図４（Ｂ）に示すように、各基本セル３０１、３０２、３０３の横方向の間隔を広げることなく、配線できる。
図５は、図３に示す回路を第２ゲートアレイ領域２０Ｂに形成した場合の基本セル３０の配置例を示す図である。
まず、図５（Ａ）に示すように、１層目の配線層に配置されたユニットセル４０の各々に、マルチプレクサ３０１、３０２、及びＮＡＮＤ回路３０３の各々を構成するために必要な端子を設ける。次に、マルチプレクサ３０１、３０２、及びＮＡＮＤ回路３０３の各々を構成するための配線を行う。なお、各々のユニットセル４０における端子の配置、及び各基本セル３０内の配線状態は図４（Ａ）と同じである。
ただし、第２ゲートアレイ領域２０Ｂでは、配線に使用できない３層目の配線層の代わりに１層目の配線層を縦配線に利用できるよう、隣り合う基本セル３０の横方向の間隔を、通常よりも広い間隔にする。以下、このように横方向の間隔を広げることにより形成された領域をセル間領域と呼称する。図５（Ａ）に示す例では、Ａ１〜Ａ５のセル間領域が形成されている。
次に、マルチプレクサ３０１、３０２、及びＮＡＮＤ回路３０３の各基本セル３０間を結線する。なお、第１ゲートアレイ領域２０Ａでは、図４（Ｂ）に示すように、マルチプレクサ３０１、３０２、の各々の入力端子ｂ及び選択制御入力端子ｓ、ＮＡＮＤ回路３０３の入力端子ａ及び出力端子ｙには３層目の配線層を使用して縦配線を直接配設することができたが、第２ゲートアレイ領域２０Ｂでは、３層目の配線層は使用できないため、これら縦配線を以下のようにして配設する。
各端子から各端子の近傍に形成されたセル間領域まで、２層目の配線層を使用して横配線を引く。次に、該横配線のセル間領域側端部から１層目の配線層を使用して縦配線を引く。１層目の縦配線と２層目の横配線はスルーホールを介して接続させる。
従って、各基本セルの横方向の間隔はその間を通過させる縦配線の数に応じて、配線に必要な最小間隔以上の間隔を確保する必要がある。
例えば、マルチプレクサ３０１、３０２の各々と、向かって左側の基本セル３０との間には縦配線を３本配設するため、少なくとも３本の縦配線に必要な間隔を確保する必要がある。また、マルチプレクサ３０１とＮＡＮＤ回路３０３との間には、縦配線を１本配設するため、少なくとも１本の縦配線に必要な間隔を確保する必要がある。
以上説明したように、第１の実施の形態によれば、通常ではデッドスペースとなってしまう電源配線下部や、ＶＰＰ電源配線下部の領域も、基本セルを通常より広い間隔で配置して配線混雑を緩和することにより、有効な領域として使用することできる。
その結果、配線層を多層化することなくチップの面積を縮小することができ、ウエハ毎の取れ数が増えることで、製造コストの削減、歩留まりの向上が可能となる。
なお、本実施の形態では、第２ゲートアレイ領域２０Ｂにおいて、複数の基本セルの横方向の間隔を広げて配置する例について説明したが、第２のゲートアレイ領域に配置する回路によっては、基本セル単位で間隔を広げるのではなく、ユニットセル単位で間隔を広げるようにしてもよい。すなわち、ユニットセル間の横方向の間隔を広げるようにしてもよい。これによっても、上記と同様の効果を奏する。
［第２の実施の形態］
図６は、本実施の形態のゲートアレイ混載半導体記憶装置２１の構成図である。
ゲートアレイ混載半導体記憶装置２１は、メモリアレイが設けられた２つのメモリアレイ領域１２、１４と、電源配線領域（ＶＤＤ，ＶＳＳ）１６と、ＶＰＰ電源配線領域１８と、基本セル３０が複数配列されたゲートアレイ領域２２とが配置されて構成されている。このゲートアレイ混載半導体記憶装置２１も、第１の実施の形態と同様に、３層の配線層で構成されており、３層の配線層のうち、１層目を縦配線用の配線層として、２層目を横配線用の配線層として、３層目を縦配線用の配線層として用いている。なお、１層目は、縦配線用の配線層としているが、ユニットセル４０内の接続において横配線を１層目の配線層に配設する場合もある。ここで、図５において、図１と同一もしくは同等の部分には同じ記号を付し、その説明を省略する。
本実施の形態のゲートアレイ領域２２も、３層の全ての配線層が利用可能な第１ゲートアレイ領域２２Ａと、配線層の１、２層目が利用可能な第２ゲートアレイ領域２２Ｂとから構成されるが、本実施の形態では、第２ゲートアレイ領域２２ＢをＶＰＰ電源配線領域１８の下部の領域にのみ配置している。
図７は、ゲートアレイ領域２２に配置した回路ブロック例である。同図に示すように、第２ゲートアレイ領域２２Ｂには、メモリアレイに対する読み出し動作（ＶＰＰ＝ＧＮＤ）しかサポートしないシステム回路５２が配設され、第１ゲートアレイ領域２２Ａには、メモリアレイに対する書き込み動作（ＶＰＰ＝ハイボルテージＨＶ）と読み出し動作（ＶＰＰ＝ＧＮＤ）の双方をサポートするテスト回路５４と、システム回路５２による動作とテスト回路５４による動作を切替える動作モード制御回路５６が配設されている。
ここで、ゲートアレイ混載半導体記憶装置２１の製造方法について説明する。
まず、メモリアレイ領域１２，１４を形成した後、ゲートアレイ領域２２を形成する。ここで、図６に示すように、ゲートアレイ領域２２の第２ゲートアレイ領域２２Ｂを、ＶＰＰ電源配線領域１８の下部に形成する。ここで、ＶＰＰ電源配線領域１８に配設されるＶＰＰ電源配線は、メモリアレイに対する書き込み時にハイボルテージ（ＨＶ）となり、読み出し時にはＧＮＤとなる電源である。
次に、図７に示すように、ゲートアレイ領域２２の各回路ブロックを配設する。すなわち、メモリアレイに対する書き込み動作と読み出し動作の双方をサポートするテスト回路５４と、ゲートアレイ混載半導体記憶装置２１がシステム回路５２による動作か、テスト回路４による動作かを切り替える動作モード制御回路５６と、を第１ゲートアレイ領域２２Ａに配置すると共に、メモリアレイに対する読み出し動作しかサポートしないシステム回路５２を第２ゲートアレイ領域２２Ｂに配置する。第１の実施の形態と同様に、第２ゲートアレイ領域２２Ｂには、基本セル３０を通常より広い間隔で配置して配線混雑を緩和する。
すなわち、第２ゲートアレイ領域２２Ｂには、ＶＰＰ電源がＨＶのときには非動作で、ＶＰＰ電源がＧＮＤのときだけ動作する回路を配置する。一方、第１ゲートアレイ領域２２Ａには、ＶＰＰ電源がＨＶ及びＧＮＤの双方で動作する回路を配置しているが、いずれか一方のときだけ動作する回路を配置してもよい。
最後に第１の実施の形態と同様に、第１ゲートアレイ領域２２Ａでは、全ての配線層を用いて、第２ゲートアレイ領域２２Ｂでは、１層目、２層目の配線層を用いて回路配線を行う。
電源配線領域下部やＶＰＰ電源配線領域下部にゲートアレイ領域を配置することによって、電源ノイズの影響による誤動作が懸念される場合があるが、以上説明したように、本実施の形態では、ＶＰＰ電源がハイボルテージ（ＨＶ）のときには非動作で、ＶＰＰ電源がＧＮＤのときだけ動作する回路を分離して、ＶＰＰ電源配線領域の下に配置するようにしたため、電源ノイズの影響による誤動作を回避して、この領域を有効に使用することができる。
［その他変形例］
なお、本発明は、上述した実施の形態に限定されるものではなく、特許請求の範囲に記載された発明の範囲内で様々な設計上の変更を行うことができる。
例えば、チップレイアウト例は、図１や図６に示す例に限定されず、例えば、図８に示すようなレイアウトであってもよい。図８に示すゲートアレイ混載半導体記憶装置６０は、メモリアレイが設けられたメモリアレイ領域６２と、ゲートアレイ領域６４とが配置されて構成されている。なお、図示は省略するが、３層目の配線層には、電源配線領域、ＶＰＰ電源配線領域が形成されている。
ゲートアレイ領域６４は、３層の全ての配線層が利用可能な２つの第１ゲートアレイ領域６４Ａ１、６４Ａ２と、電源配線領域及びＶＰＰ電源配線領域の下部の領域に形成され、１、２層目の配線層が利用可能な第２ゲートアレイ領域６４Ｂとから構成されている。
このような構成としても、上記実施の形態と同様の効果を奏する。
また、第１及び第２の実施の形態では、電源配線、ＶＰＰ電源配線の下の領域を有効に使う方法を説明したが、本発明はこれに限定されない。例えば、チップの製品名を入れる領域など、３層目の配線層が使用され、残りの配線層がデッドスペースになってしまうような領域であれば、該領域に第２ゲートアレイ領域を形成して、上記と同様の方法で有効に使用することができる。
また、第２の実施の形態では、第１ゲートアレイ領域２２Ａにテスト回路５４および動作モード制御回路５６を配置し、第２ゲートアレイ領域２２Ｂにシステム回路５２を配置したレイアウトを例を挙げて説明したが、本発明はこれに限定されず、ＶＰＰ電源配線領域の下に配置する回路がＶＰＰ電源がＧＮＤのときだけ動作する回路であれば、第２の実施の形態で例示した回路やレイアウトに限定されない。
また、第１及び第２の実施の形態では、３層の配線層のうち、１層目を縦配線用の配線層として、２層目を横配線用の配線層として、３層目を縦配線用の配線層として用いて構成したゲートアレイ混載半導体記憶装置を例に挙げて説明したが、本発明はこれに限定されない。
例えば、３層の配線層のうち、１層目を横配線用の配線層（ユニットセル４０内の接続において横配線の他に縦配線を１層目に配設する場合も含む）として、２層目を縦配線用の配線層として、３層目を横配線用の配線層として用いて構成したゲートアレイ混載半導体記憶装置に本発明を適用してもよい。この場合には、３層目の配線層が利用できず、１、２層目の配線層が利用可能な第２ゲートアレイ領域に基本セルを配列する際に、基本セル間の縦方向の間隔を通常よりも広い間隔にして配置する。すなわち、通常３層目の配線層を利用して行う横配線を１層目の配線層を利用して行うことができるよう、隣り合う基本セルの縦方向の間隔を、通常よりも広い間隔にする。この間隔は、その間を通過させる横配線の数に応じて変更し、配線に必要な最小間隔を確保できる範囲で最適化を行う。
第１の実施の形態のゲートアレイ混載半導体記憶装置の構成図である。 第１の実施の形態のゲートアレイ領域における基本セルの配置図である。 ゲ-ートアレイ領域に配置する回路図の一例である。 図３に示す回路を第１ゲートアレイ領域に形成した場合の基本セルの配置例を示す図である。 図３に示す回路を第２ゲートアレイ領域に形成した場合の基本セルの配置例を示す図である。 第２の実施の形態のゲートアレイ混載半導体記憶装置の構成図である。 第２の実施の形態のゲートアレイ領域に配置した回路ブロック例である。 ゲートアレイ混載半導体記憶装置の構成図の変形例である。
符号の説明
１０ ゲートアレイ混載半導体記憶装置
１２，１４ メモリアレイ領域
１６ 電源配線領域
１８ 電源配線領域
２０ ゲートアレイ領域
２０Ａ 第１ゲートアレイ領域
２０Ｂ 第２ゲートアレイ領域
２１ ゲートアレイ混載半導体記憶装置
２２ ゲートアレイ領域
２２Ａ ゲートアレイ領域
２２Ｂ ゲートアレイ領域
３０ 基本セル
４０ ユニットセル
５２ システム回路
５４ テスト回路
５６ 動作モード制御回路
６０ ゲートアレイ混載半導体記憶装置
６２ メモリアレイ領域
６４ ゲートアレイ領域
６４Ａ１、６４Ａ2 ゲートアレイ領域
６４Ｂ ゲートアレイ領域

Claims (4)

  1. 少なくとも第１方向の配線を行うための第１配線層、前記第１配線層上に積層され前記第１方向と交差する第２方向の配線を行うための第２配線層、及び前記第２配線層上に積層され前記第１方向の配線を行うための第３配線層を有する半導体記憶装置であって、
    複数のメモリセルが前記第１配線層に配列されて形成されたメモリアレイ領域であって、前記第１配線層、前記第２配線層、及び前記第３配線層を当該複数のメモリセルの配線に用いることが可能な領域に形成されたメモリアレイ領域と、
    複数のユニットセルが前記第１配線層に配列されて形成された第１のゲートアレイ領域であって、前記第１配線層、前記第２配線層、及び前記第３配線層を当該複数のユニットセルの配線に用いることが可能な領域に形成された第１のゲートアレイ領域と、
    複数のユニットセルが前記第１配線層に配列されて形成された第２のゲートアレイ領域であって、前記第１及び第２配線層の２つの配線層を当該複数のメモリセルの配線に用いることが可能な領域に形成されると共に、当該複数のユニットセルが前記第３配線層を用いて配設すべき配線を前記第１配線層を用いて配設するために必要な間隔を隔てて配列された第２のゲートアレイ領域と、
    を備えた半導体記憶装置。
  2. 少なくとも第１方向の配線を行うための第１配線層、前記第１配線層上に積層され前記第１方向と交差する第２方向の配線を行うための第２配線層、及び前記第２配線層上に積層され前記第１方向の配線を行うための第３配線層を有する半導体記憶装置であって、
    複数のメモリセルが前記第１配線層に配列されて形成されたメモリアレイ領域であって、前記第１配線層、前記第２配線層、及び前記第３配線層を当該複数のメモリセルの配線に用いることが可能な領域に形成されたメモリアレイ領域と、
    複数のユニットセルにより構成された複数の基本セルが前記第１配線層に配列されて形成された第１のゲートアレイ領域であって、前記第１配線層、前記第２配線層、及び前記第３配線層を当該複数の基本セル及び当該複数の基本セルを構成するユニットセルの配線に用いることが可能な領域に形成された第１のゲートアレイ領域と、
    複数のユニットセルにより構成された複数の基本セルが前記第１配線層に配列されて形成された第２のゲートアレイ領域であって、前記第１及び第２配線層の２つの配線層を当該複数の基本セル及び当該複数の基本セルを構成するユニットセルの配線に用いることが可能な領域に形成されると共に、当該複数の基本セルが前記第３配線層を用いて配設すべき配線を前記第１配線層を用いて配設するために必要な間隔を隔てて配列された第２のゲートアレイ領域と、
    を備えた半導体記憶装置。
  3. 前記第３配線層に、前記メモリセルに電源電圧を供給する電源配線を配設した電源配線領域を形成し、
    前記第２のゲートアレイ領域を、前記電源配線領域の下部の領域に形成した、
    請求項１または２に記載の半導体記憶装置。
  4. 前記第３配線層に、前記メモリセルに対して第１電源電圧を供給する第１電源配線を配設した第１電源配線領域と、前記メモリセルの書き込み時に接地電圧より高い第２電源電圧を供給し、読み出し時に接地電圧を供給する第２電源配線を配設した第２電源配線領域とを形成し、
    前記第２のゲートアレイ領域を、前記第２電源配線領域の下部に形成し、
    前記第２のゲートアレイ領域に、前記第２電源配線が前記第２電源電圧を供給するときには動作せず、前記第２電源配線が接地電圧を供給するときに動作する回路を形成した、
    請求項１または２に記載の半導体記憶装置。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11338892A (ja) * 1998-05-22 1999-12-10 Fujitsu Ltd セル配置装置及び方法並びにセル配置プログラムを記録したコンピュータ読取り可能な記録媒体
JP2003060049A (ja) * 2001-08-09 2003-02-28 Hitachi Ltd 半導体集積回路装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112994B2 (en) * 2002-07-08 2006-09-26 Viciciv Technology Three dimensional integrated circuits
US7402897B2 (en) * 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
US7486111B2 (en) * 2006-03-08 2009-02-03 Tier Logic, Inc. Programmable logic devices comprising time multiplexed programmable interconnect
JP2008071865A (ja) 2006-09-13 2008-03-27 Ricoh Co Ltd 半導体集積回路の配置配線手法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11338892A (ja) * 1998-05-22 1999-12-10 Fujitsu Ltd セル配置装置及び方法並びにセル配置プログラムを記録したコンピュータ読取り可能な記録媒体
JP2003060049A (ja) * 2001-08-09 2003-02-28 Hitachi Ltd 半導体集積回路装置

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