JP3922712B2 - 半導体装置 - Google Patents
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Description
また、前記非隣接トランジスタのゲート、前記ダミーワードライン裏打ち配線および前記ダミービットラインの全てが互いに電気的に接続されている構成とすることができる。
本発明の実施の形態1に係る半導体装置について、図面を参照しながら説明する。図1は本発明の実施の形態1に係る半導体装置の平面図である。
また、ソースライン8と活性領域14は、ソースコンタクト9によって接続されている。さらに、ワードライン6をゲートとして、本体トランジスタ19が形成されている。
本発明の実施の形態2に係る半導体装置について、図面を参照しながら説明する。図6は本発明の実施の形態2に係る半導体装置の平面図である。
本発明の実施の形態3に係る半導体装置について、図面を参照しながら説明する。図8は本発明の実施の形態3に係る半導体装置の平面図である。なお、実施の形態3の本体セルおよびダミーセルの基本セル構造は、2トランジスタ型である。
2、2a 本体セル領域
3、3a、3b メモリセルアレイ
31、31a 外周ダミーセル領域
4 内部ダミーワードライン
5 内部ダミーワードライン裏打ち配線
6、56a、56b ワードライン
7、57a、57b ワードライン裏打ち配線
8、58 ソースライン
9、59 ソースコンタクト
10、60、16、17、18、20、21、23、66、71、72、74、75 コンタクト
11 内部ダミービットライン
12、62、14、64、33 活性領域
13、63 本体ビットライン
15、65 基板コンタクト用配線
19、69 本体トランジスタ
22、24、25、25a、73、76、77 アルミ層
30a、30b、80a、80b 境界
32、61 外周ダミービットライン
34、54a、54b 外周ダミーワードライン
35、55a、55b 外周ダミーワードライン裏打ち配線
81、82、83、84、85 ダミートランジスタ
101 外周ダミーセル領域
102 本体セル領域
103 メモリセルアレイ
104 外周ダミーワードライン
105 外周ダミーワードライン裏打ち配線
106 本体ワードライン
107 本体ワードライン裏打ち配線
108 ソースライン
109 ソースコンタクト
110、116、121、123 コンタクト
111 外周ダミービットライン
112、114 活性領域
113 本体ビットライン
115 基板コンタクト用配線
117、122 アルミ外部配線
119 アルミ層
120a、120b 境界
131 本体トランジスタ
132a、132b ダミートランジスタ
Claims (10)
- 複数の本体セルと、前記本体セルの加工寸法の変動の影響を吸収するために設けられた複数のダミーセルとが形成されたメモリセルアレイを具備する半導体装置であって、
前記各本体セルは、本体トランジスタと、前記本体トランジスタのゲートに電気的に接続されたワードライン裏打ち配線、前記本体トランジスタのドレインに電気的に接続されたビットラインおよび前記本体トランジスタのソースに接続されたソースラインのうちの少なくとも1つからなる本体配線とを含んでおり、
前記各ダミーセルは、ダミートランジスタと、前記ダミートランジスタのゲートと電気的に絶縁されたダミーワードライン裏打ち配線および前記ダミートランジスタのドレインと電気的に絶縁されたダミービットラインのうちの少なくとも一方からなるダミー配線とを含んでおり、
前記ダミー配線は、印加された所定のバイアス電圧を、前記本体セルに含まれる前記本体トランジスタへ供給するように、基板コンタクト用配線または前記本体セルのコントロールゲートと電気的に接続されていることを特徴とする半導体装置。 - 前記ダミー配線は、コンタクトを介して、前記本体配線と電気的に接続されている、請求項1に記載の半導体装置。
- 前記各ダミーセルは、前記メモリセルアレイの外周部に配置されている、請求項1に記載の半導体装置。
- 前記メモリセルアレイは、同一の規則性に従って形成された複数の前記本体セルが配置されている本体セル領域を複数有しており、
前記各本体セル領域の外周には、複数の前記ダミーセルが配置されているダミーセル領域が配置されている、請求項1に記載の半導体装置。 - 前記メモリセルアレイは、同一の規則性に従って形成された複数の前記本体セルが配置されている本体セル領域を複数有しており、
前記メモリセルアレイの外周部を除く、前記各本体セル領域の外周には、複数の前記ダミーセルが配置されている、請求項1に記載の半導体装置。 - 前記ダミーセル領域は、前記本体セル領域から、少なくとも1ワードライン分形成されている、請求項1ないし請求項4のいずれかに記載の半導体装置。
- 前記ダミーセル領域は、前記本体セル領域から、少なくとも1ビットライン分形成されている、請求項1ないし請求項5のいずれかに記載の半導体装置。
- 前記各ダミーセルおよび前記各本体セルの基本セル構造は、1トランジスタ型または2トランジスタ型である、請求項1ないし請求項7のいずれかに記載の半導体装置。
- 複数の本体セルと、前記本体セルの加工寸法の変動の影響を吸収するために設けられた複数のダミーセルとが形成されたメモリセルアレイを具備する半導体装置であって、
前記各本体セルは、本体トランジスタと、前記本体トランジスタのゲートに電気的に接続されたワードライン裏打ち配線、前記本体トランジスタのドレインに電気的に接続されたビットラインおよび前記本体トランジスタのソースに接続されたソースラインのうちの少なくとも1つからなる本体配線とを含んでおり、
前記ダミーセルの基本セル構造は2トランジスタ型であり、
前記ダミーセルは、前記本体セルと隣接して形成された隣接ダミートランジスタと、前記本体セルとは隣接していない非隣接ダミートランジスタと、前記非隣接ダミートランジスタに対応するダミーワードライン裏打ち配線と、前記非隣接ダミートランジスタに対応するダミービットラインとを備え、
前記隣接ダミートランジスタのゲートには、前記隣接ダミートランジスタを動作させないような電圧が印加されていて、
前記非隣接トランジスタのゲート、前記ダミーワードライン裏打ち配線および前記ダミービットラインのうちの少なくとも1つは、印加された所定のバイアス電圧を、前記本体セルに含まれる前記本体トランジスタへ供給するように、基板コンタクト用配線、前記本体セルのコントロールゲートまたは前記本体セルのソースラインのうちのいずれかと電気的に接続されていることを特徴とする半導体装置。 - 前記非隣接トランジスタのゲート、前記ダミーワードライン裏打ち配線および前記ダミービットラインの全てが互いに電気的に接続されている請求項9に記載の半導体装置。
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JP2003335604A JP3922712B2 (ja) | 2003-09-26 | 2003-09-26 | 半導体装置 |
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JP2005101453A JP2005101453A (ja) | 2005-04-14 |
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2003
- 2003-09-26 JP JP2003335604A patent/JP3922712B2/ja not_active Expired - Lifetime
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