JP2005101453A - 半導体装置 - Google Patents

Abstract

【課題】チップコストを増大させずに電圧供給用の配線を有している半導体装置を提供する。
【解決手段】複数の本体セルと、本体セルの加工寸法の変動の影響を吸収するために設けられた複数のダミーセルとが形成されたメモリセルアレイを具備する半導体装置であって、各本体セルは、本体トランジスタ１９と、本体トランジスタ１９と電気的に接続された本体配線６、７、８、１３とを含んでおり、各ダミーセルは、ダミートランジスタ８３、８４と、ダミートランジスタ８３、８４と電気的に絶縁されたダミー配線５、１１とを含んでおり、ダミー配線５、１１は、印加された所定のバイアス電圧を、本体セルに含まれる本体トランジスタ１９へ供給するように、本体配線６、７、８、１３と電気的に接続されている。
【選択図】 図７

Description

本発明は、半導体集積回路に用いられる半導体装置に関する。特に、メモリセルアレイ中にダミーセルが形成されている半導体装置に関するものである。

ＤＲＡＭ、フラッシュメモリ、マスクＲＯＭ等のメモリを備えた従来の半導体装置において、メモリセルアレイには、複数のセルが形成されている。全てのセルは、同一の配列にしたがって規則的に形成されているのではなく、複数の異なる配列となっている。

ここで、メモリセルアレイの外周部や、内部であってもセルの配列が異なる箇所には、一般的にダミーセルと呼ばれるセルが配置されている。ダミーセルとは、実際に電気的に使用するセルと基本的に同一のセルレイアウトを形成してはいるが、電気的には使用しないセルである。ダミーセルは、各セル形成時の加工寸法変動の影響を吸収するために形成されている。前述のように、メモリセルアレイ上には異なる配列のセルが複数形成されている。異なる配列のセルを形成するということは、つまりセルの寸法変動が発生しているということである。そのため、異なる配列のセルを隣接して形成した場合に、その隣接付近では、加工精度に誤差が生じる可能性がある。

加工精度の誤差は、電気的特性にも影響を及ぼす。そこで、寸法変動が生じる付近に形成したセルは、電気的に使用しないダミーセルとする。このダミーセルから十分間隔を置いて、加工精度の誤差が無くなってから、実際に電気的に使用するセル（以下、本体セルという）を形成する。このようにすることで、加工精度の高い本体セルが形成され、半導体装置の電気的特性が低下することはない。例えば、ダミーセルは、メモリセルアレイ内部の基板コンタクト部、ソースライン引出し部、ワードライン裏打ちコンタクト部、またはアレイブロック境界等の規則性が異なる箇所に形成されている。

従来の半導体装置について図を用いて説明する（例えば、特許文献１参照）。図１３は従来の半導体装置のメモリセルアレイを示す平面図である。メモリセルアレイ１０３には、図１３に示しているように、メモリセルアレイ１０３の外周部に面した部分に形成された外周ダミーセル領域１０１と本体セル領域１０２とが形成されている。なお、外周ダミーセル領域１０１には、ダミーセルが形成されていて、動作しないダミートランジスタおよびダミー配線等が含まれる。また、本体セル領域１０２には、本体セルが形成されていて、メモリとして動作するための本体トランジスタおよび配線が含まれている。ダミーセル領域１０１は、本体セル領域１０２と同一の配列であり隣接しているため、両者は接続している。

図１４は従来のメモリセルアレイ１０３の一部分（図１３の左上部分）のレイアウト図である。外周ダミーセル領域１０１においては、行方向（横方向）であるワードライン方向に、ゲートである外周ダミーワードライン１０４が形成されていて、それに沿って上層に、外周ダミーワードライン裏打ち配線１０５も形成されている。また、外周ダミー領域１０１の列方向（縦方向）であるビットライン方向に、外周ダミービットライン１１１が形成されている。また、外周ダミービットライン１１１の下層には、活性領域１１２が形成されている。外周ダミーセル領域１０１には、例えば、ダミートランジスタ１３２ａやダミートランジスタ１３２ｂのようなダミートランジスタが形成されている。

本体セル領域１０２においては、ワードライン方向に、本体トランジスタ１３１のゲートであるワードライン１０６が形成されていて、それに沿って上層にワードライン裏打ち配線１０７も形成されている。なお、図１４の見やすさを考慮して、ワードライン裏打ち配線１０７は、図の左端および、基板コンタクト用配線１１５周辺のみに図示するようにした。また、ワードライン方向には、ソースライン１０８も形成されている。ワードライン１０６およびワードライン裏打ち配線１０７が複数行形成されていて、それらの間に１つ置きに、ソースライン１０８が１行形成されるという配置が繰り返されている。また、本体セル領域１０２のビットライン方向には、ビットライン１１３が形成されている。また、ビットライン１１３の下層には、本体トランジスタ１３１を形成するための活性領域１１４が形成されていて、コンタクト１１０によってビットライン１１３（ドレイン）と接続されている。また、ソースライン１０８は、ソースコンタクト１０９によって活性領域１１４と接続されている。

ビットライン方向に、さらに基板電位を充放電するための基板コンタクト用配線１１５が形成されている。基板コンタクト用配線１１５は、コンタクト１１６によってアルミ層１１９を介して基板と接続されている。また、コンタクト１２３はワードライン１０６とワードライン裏打ち配線１０７とを接続している。

また、外周ダミー領域１０１の外部には、基板コンタクト用配線１１５と同層に、アルミ外部配線１１７が設置され、基板コンタクト用配線１１５と接続されている。

なお、境界１２０ａは、ワード方向に形成されたセルの配列の異なる箇所である。また、境界１２０ｂは、ビット方向に形成されたセルの配列の異なる箇所である。図１４で示している半導体装置は、セルの配列が異なる箇所にはダミーセル領域を設置せず、外周部のみにダミーセル領域を形成している。

先に述べたように、外周ダミーセル領域１０１は主に加工上の問題を解決する目的で形成されている。そのため、外周ダミーセル領域１０１によって電気的な問題が生じないことが第一優先である。つまり、外周ダミーセル領域１０１に形成されたダミー配線である外周ダミーワードライン裏打ち配線１０５および外周ダミービットライン１１１と、外周ダミーワード配線１０４と、本体セル領域１０２中に形成された本体トランジスタ１３１の任意の端子に接続された配線（例えば、基板コンタクト用配線１１５）とは接続されていない構成とする。また、ダミーセル領域１０１は、本体セル領域１０２に隣接しているため、ダミートランジスタ１３２ａおよび１３２ｂは本体セル領域１０２と接続されている。しかし、外周ダミーワード配線１０４は、ダミー配線と同様に、基本的にフローティング状態か基板と同電位に保たれている。そのため、ダミートランジスタ１３２ａおよび１３２ｂが動作することはなく、本体セル領域１０２の、例えばソースライン１０８に、電気的影響を与えることはない。
特開平０２−１３３９５８号公報（第１頁〜第３頁、第１図）

このような半導体装置において、例えば、基板電位を高速に充放電するためには、メモリセルアレイ１０３全体の基板コンタクト用配線１１５を電位固定強化する必要がある。そのため、メモリセルアレイ１０３全体に複数設置されている基板コンタクト用配線１１５を全て接続して、所望のバイアス電圧を印加する。そこで、図１４に示している従来の半導体装置においては、基板コンタクト用配線１１５に接続されている、バイアス電圧を印加するためのアルミ外部配線１１７が設けられている。アルミ外部配線１１７がメモリセルアレイ１０３の全体に配置され、各基板コンタクト用配線１１５どうしを接続する配線となるので、すべての本体トランジスタ１３１の基板コンタクト用配線１１５が接続される。

また、図１５に示すように、アルミ外部配線１１７の代りに、基板コンタクト用配線１１５の上層に、アルミ外部配線１２２を設けてもよい。アルミ外部配線１２２は、コンタクト１２１によって、基板コンタクト用配線１１５に接続されている。それにより、アルミ外部配線１２２は、基板コンタクト用配線１１５どうしを接続するための配線となる。

しかし、アルミ外部配線１１７を用いると、メモリセルアレイ１０３の面積が大きくなり、半導体装置が小型化できないという問題がある。また、アルミ外部配線１２２を用いると、層が増えてしまい、半導体装置が小型化できないという問題がある。さらに、アルミ外部配線１１７またはアルミ外部配線１２２を形成することで、半導体装置の製造において、プロセスステップ数を増加させねばならず、チップコストが増大してしまうという問題がある。

本発明は、上記の課題に鑑みてなされたもので、チップコストを増大させずに印加電圧供給用の配線を有している半導体装置を提供することを目的とする。

本発明の半導体装置は、複数の本体セルと、前記本体セルの加工寸法の変動の影響を吸収するために設けられた複数のダミーセルとが形成されたメモリセルアレイを具備する半導体装置であって、前記各本体セルは、本体トランジスタと、前記本体トランジスタと電気的に接続された本体配線とを含んでおり、前記各ダミーセルは、ダミートランジスタと、前記ダミートランジスタと電気的に絶縁されたダミー配線とを含んでおり、前記ダミー配線は、印加された所定のバイアス電圧を、前記本体セルに含まれる前記本体トランジスタへ供給するように、前記本体配線と電気的に接続されていることを特徴とする。

また、本発明の他の半導体装置は、複数の本体セルと、前記本体セルの加工寸法の変動の影響を吸収するために設けられた複数のダミーセルとが形成されたメモリセルアレイを具備する半導体装置であって、前記各本体セルは、本体トランジスタと、前記本体トランジスタと電気的に接続された本体配線とを含んでおり、前記ダミーセルの基本セル構造は２トランジスタ型であり、前記ダミーセルは、前記本体セルと隣接して形成された隣接ダミートランジスタと、前記本体セルとは隣接していない非隣接ダミートランジスタと、前記隣接ダミートランジスタおよび前記非隣接ダミートランジスタと電気的に絶縁されたダミー配線とを備え、前記隣接ダミートランジスタのゲートには、前記隣接ダミートランジスタを動作させないような電圧が印加されていて、前記非隣接トランジスタのゲートおよび前記ダミー配線の少なくとも１つは、印加された所定のバイアス電圧を、前記本体セルに含まれる前記本体トランジスタへ供給するように、前記本体配線と電気的に接続されていることを特徴とする。

本発明の半導体装置によれば、メモリセルアレイ内部の、加工寸法変動による誤差を無くすために設けているダミーセルを、電圧供給用の配線として用いるので、新たに配線を追加しなくてよい。それにより、チップ面積増大や、配線を追加するためのプロセスステップの増加が不要であり、プロセスコストが増加しない。したがって、チップコストも増大することがない。

本実施の形態の半導体装置によれば、ダミートランジスタと電気的に絶縁された接続されていないダミー配線を用いて、本体トランジスタに所定のバイアスを供給している。それにより、本体トランジスタに所定のバイアスを供給するための配線を新たに設ける必要が無く、チップ面積増大や、配線を追加するためのプロセスステップの増加が不要であり、プロセスコストが増加しない。したがって、チップコストも増大することがない。

また、本実施の形態の他の半導体装置によれば、非隣接トランジスタに接続されている配線を用いて、本体トランジスタに所定のバイアス電圧を供給している。非隣接トランジスタの配線全てを用いることができる。配線の数を増やすことにより、抵抗を低下させることができ、効率よく、電圧を供給することができる。

また、好ましくは、前記ダミー配線は、コンタクトを介して、前記本体配線と電気的に接続されている。それにより、容易に、ダミー配線と本体配線とを接続することができる。

また、前記各ダミーセルは、前記メモリセルアレイの外周部に配置されている構造としてもよい。

また、好ましくは、前記メモリセルアレイは、同一の規則性に従って形成された複数の前記本体セルが配置されている本体セル領域を複数有しており、前記各本体セル領域の外周には、複数の前記ダミーセルが配置されているダミーセル領域が配置されている。それにより、所望のバイアス電圧を供給する配線の数を増やすことができるので、抵抗を低下させることができ、効率よく、電圧を供給することができる。

また、前記メモリセルアレイは、同一の規則性に従って形成された複数の前記本体セルが配置されている本体セル領域を複数有しており、前記メモリセルアレイの外周部を除く、前記各本体セル領域の外周には、複数の前記ダミーセルが配置されている構造としてもよい。

また、好ましくは、前記ダミーセル領域は、前記本体セル領域から、少なくとも１ワードライン分形成されていればよい。それにより、ダミートランジスタと電気的に絶縁された接続されていないダミー配線を用いて、本体トランジスタに所定のバイアスを供給することが十分できる。

また、前記ダミーセル領域は、前記本体セル領域から、少なくとも１ビットライン分形成されていればよい。

また、前記各ダミーセルおよび前記各本体セルの基本セル構造は、１トランジスタ型または２トランジスタ型である。基本セル構造が、どちらであってもよい。なお、１トランジスタ型とは、基本セルに、トランジスタが１つ形成されているセルのことであり、２トランジスタ型とは、基本セルに、トランジスタが２つ形成されているセルのことである。

以下、本発明の実施形態のさらに具体的な例について、図を用いて説明する。

（実施の形態１）
本発明の実施の形態１に係る半導体装置について、図面を参照しながら説明する。図１は本発明の実施の形態１に係る半導体装置の平面図である。

図１に示しているように、実施の形態１の半導体装置のメモリセルアレイ３は、複数のダミーセルが形成されている内部ダミーセル領域１、および複数の本体セルが形成されている本体セル領域２を備えている。各本体セル領域２には、複数の本体セルが規則的に配列されている。また、配列の異なる本体セルが形成される本体セル領域２どうしが隣接する箇所には、内部ダミーセル領域１が形成されている。

内部ダミーセル領域１は、異なる配列のセルを隣接して形成した場合に、加工寸法変動の影響により生じる加工精度の誤差を吸収するために設置されている。内部ダミーセル領域１のダミーセルは、ダミートランジスタや配線等を有している。

内部ダミーセル領域１は、メモリセルアレイ３の内部に形成されていて、動作しないダミートランジスタやダミー配線等を有し、例えば、メモリセルアレイ３内部の基板コンタクト部やソースライン引出し部やワードライン裏打ちコンタクト部やアレイブロック境界等の規則性が異なる箇所に形成されている。また、本体セル領域２は、例えば、メモリとして機能する各本体セルが複数形成されて、構成されている。各本体セルは、本体トランジスタや配線等を含んでいる。これらの具体的なレイアウトは、例えば、図２に示すようになっている。

図２は図１に示す半導体装置のメモリセルアレイ３の一部分（図１の左上部分）のレイアウトを示す平面図である。図２の上側および左側は、メモリセルアレイ３の外周領域側である。下側および右側は、内部ダミーセル領域１が形成されている。図示していないが、内部ダミーセル領域１のさらに下側および右側には、図示している本体セル領域２とは異なる本体セルが形成されている。また、図３は図２のＡ−Ａ′断面図であり、図４は図２のＢ−Ｂ′断面図であり、図５は図２のＣ−Ｃ′断面図である。

本体セル領域２は、規則的な配列を有する複数の本体セルによって構成されている。すなわち、行方向（横方向）であるワードライン方向に、ワードライン６（ゲート）が形成されている。なお、実施の形態１のゲート構造はスタック型であるため、ワードライン６は、上層にコントロールゲート電極が形成され、下層にフローティングゲートが形成された構成である。ワードライン６に沿って上層に、ワードライン裏打ち配線７が形成されている。なお、図２の見やすさを考慮して、ワードライン裏打ち配線７は左端のみ図示している。ワードライン裏打ち配線７は、例えばアルミ等の低抵抗（例えば、０．０７Ω）配線であって、ワードライン６に裏打ちされることで、ゲートの抵抗を下げることができる。ワードライン６のコントロールゲートとワードライン裏打ち配線７とは、例えば基板コンタクト用配線１５の下層に形成されたコンタクト２３によって接続されている。また、ワードライン方向には、ソースライン８も形成されている。ワードライン６およびワードライン裏打ち配線７が複数行形成されていて、それらの間に１つ置きに、ソースライン８が１行形成されるという配置が繰り返されている。

また、それらと直交している、列方向（縦方向）であるビットライン方向には、ビットライン１３が形成されている。ビットライン１３の下層には、トランジスタを構成するための活性領域１４が形成されていて、ビットライン１３（ドレイン）と活性領域１４とはコンタクト１０で接続されている。なお、このコンタクト１０は、中間にアルミ層２２を介している。アルミ層２２を設ける理由は、ビットライン１３と活性領域１４とを直接コンタクトでつなぐことがプロセス上困難であるためである。
また、ソースライン８と活性領域１４は、ソースコンタクト９によって接続されている。さらに、ワードライン６をゲートとして、本体トランジスタ１９が形成されている。

さらに、ビットライン方向には、基板コンタクト用配線１５が形成され、コンタクト１６によって、基板コンタクト用配線１５と本体トランジスタ１９とは電気的に接続されている。なお、このコンタクト１６は、中間にアルミ層２４を介している。アルミ層２４を設ける理由は、上記アルミ層２２を設ける理由と同様に、直接コンタクトでつなぐことがプロセス上困難であるためである。

ワードライン方向には、セルの配列の規則性が異なるソースライン引出し部である境界３０ａが形成されていて、内部ダミーセル領域１が形成されている。また、ビットライン方向には、基板コンタクト配線１５が形成されていて、セルの配列の規則性が異なる箇所が形成されている。つまり、基板コンタクト用配線１５の両隣の境界３０ｂにも、内部ダミーセル領域１が形成されている。

内部ダミーセル領域１には、例えば、ダミートランジスタ８１やダミートランジスタ８２等のダミートランジスタが形成されている。ダミーセルが形成されていて、ダミートランジスタやダミー配線等で構成されている。内部ダミーセル領域１には、ワードライン方向に、ダミートランジスタのゲートである内部ダミーワードライン４が形成されている。なお、内部ダミーワードライン４は、上層にコントロールゲート電極が形成され、下層にフローティングゲートが形成された構成である。内部ダミーワードライン４に沿って上層に、内部ダミーワードライン裏打ち配線５が形成されている。なお、図２の見やすさを考慮して、内部ワードライン裏打ち配線５は左端のみ図示している。また、ビットライン方向には、内部ダミービットライン１１が形成されていて、その下層にはダミートランジスタを形成する活性領域１２が形成されている。内部ダミービットライン１１と活性領域１２とは接続されていない。

また、内部ダミーワードライン裏打ち配線５は、コンタクト１７およびコンタクト１８によって基板コンタクト用配線１５および内部ダミービットライン１１に接続されている。なお、内部ダミーワードライン４は、基板コンタクト用配線１５とは接続されていない。つまり、ダミートランジスタと電気的に絶縁されている内部ダミーワードライン裏打ち配線５および内部ダミービットライン１１と、本体セルの本体トランジスタ１９に電気的に接続されている基板コンタクト用配線１５とが、コンタクト１７およびコンタクト１８を設けることで、電気的に接続されている。なお、内部ダミーセル領域１においてワードライン裏打ち配線７どうしの間で、ソースライン８が存在しない箇所には、内部ダミービットライン１１および活性領域１２の両方に接続されていないアルミ層２５が設置されている。

例えば、メモリセルアレイ３を有する半導体装置において、基板電位を高速に充放電する場合には、メモリセルアレイ３内に複数存在する基板コンタクト用配線１５を電位固定強化し、さらに、基板コンタクト用配線１５を通じて、本体トランジスタ１９の基板に所望のバイアス電圧を供給する。

実施の形態１の半導体装置においては、内部ダミーワードライン裏打ち配線５および内部ダミービットライン１１は、コンタクト１７およびコンタクト１８によって、基板コンタクト用配線１５に電気的に接続されている。そこで、これら内部ダミーワードライン裏打ち配線５および内部ダミービットライン１１は、基板コンタクト用配線１５を用いて、メモリセルアレイ３内に複数存在する基板コンタクト用配線１５どうしを電気的に接続している。また、所望のバイアス電圧を、これら内部ダミーワードライン裏打ち配線５および内部ダミービットライン１１を介して、基板コンタクト用配線１５に供給するようにしている。

また、内部ダミーセル領域１のダミートランジスタのゲートである内部ダミーワードライン４と内部ダミーワードライン裏打ち配線５とは接続されていない。そのため、内部ダミーワードライン４に、内部ダミーワードライン裏打ち配線５を介して、電圧が印加されることはない。また、内部ダミービットライン１１は、活性領域１２とは接続されていない。それにより、ダミートランジスタのゲートおよび活性領域１２にバイアスがかかることはない。したがって、ダミートランジスタが動作することはなく、本体セル領域２に何ら電気的な影響を与えることはない。

上述の構成により、基板コンタクト用配線１５どうしを電気的に接続し、かつ、バイアス電圧を供給するための配線を新たに追加する必要がない。そのため、チップ面積増大や、上層の配線を導入するためのプロセスステップの増加が不要であり、プロセスコストが増加しない。したがって、チップコストも増大することがない。

また、メモリセルアレイ外周部に面した部分に形成された外周ダミーセルだけを配線として用いてもよい。しかし、特に大規模のメモリアレイの場合、外周ダミーセルは、メモリアレイの内部から離れてしまうため、外周ダミーセルだけを配線として用いた場合には、基板電位の充放電において時間がかかる。そのため、外周ダミーセルだけを配線として用いるよりも、実施の形態１のように内部ダミーセルだけを配線として用いる方が、より効率的に基板電位を高速に充放電することができ、望ましい。

また、実施の形態１のように、内部ダミーセル領域１が、ワードライン方向、ビットライン方向の双方に対して形成されているが、内部ダミーセル領域１がワードライン方向に対してだけ、あるいはビットライン方向に対してだけ形成されていてもよい。

なお、実施の形態１では、内部ダミーセル領域１は、本体セル領域２からワードライン１つ分およびビットライン１つ分形成されている。しかし、ワードライン２つ分以上であったり、ビットライン２つ分以上であってもよい。そうすることで、基板コンタクト配線１５どうしを接続するための配線が増加することになり、抵抗が低下し、さらに効率的に基板電位を高速に充放電することができるという効果を有する。

また、本体トランジスタ１９に電気的に接続されている基板コンタクト配線１５以外の配線と、内部ダミーワードライン裏打ち配線５および内部ダミービットライン１１とを接続してバイアス電圧を供給してもよい。

なお、実施の形態１では、図１のレイアウト図の左上の本体セル領域２について説明したが、この箇所に限定されるわけではなく、メモリセルアレイ３上の他の本体セル領域２についても同様の構成とすればよい。

（実施の形態２）
本発明の実施の形態２に係る半導体装置について、図面を参照しながら説明する。図６は本発明の実施の形態２に係る半導体装置の平面図である。

実施の形態２の半導体装置は、メモリセルアレイ３ａの外周に、外周ダミーセル領域３１が形成されている点が、実施の形態１の半導体装置と異なるが、その他は略同一の構成である。実施の形態２の半導体装置のメモリセルアレイ３ａは、図６に示しているように、各本体セル領域２は、内部ダミーセル領域１および外周ダミーセル領域３１で囲まれている。

図７は図６に示す半導体装置のメモリセルアレイ３ａの一部分のレイアウト図（図６の左上部分）である。図７に示すように、実施の形態２のメモリセルアレイ３ａは、上記図２のレイアウト図の上側および左側に、外周ダミーセル領域３１が追加配置された構成である。外周ダミーセル領域３１は、メモリセルアレイ３ａの外周部に面した部分に形成され、複数のダミーセルが形成されている。外周ダミーセル領域３１のダミーセルは、ダミートランジスタや配線等を有している。内部ダミーセル領域３１には、例えば、ダミートランジスタ８３やダミートランジスタ８４等のダミートランジスタが形成されている。

外周ダミーセル領域３１には、ワードライン方向に、外周ダミーワードライン３４が形成されていて、それに沿って上層に、外周ダミーワードライン裏打ち配線３５が形成されている。ビットライン方向には、外周ダミービットライン３２が形成されていて、その下層にはダミートランジスタを形成する活性領域３３が形成されている。外周ダミービットライン３２と活性領域３３とは接続されていない。

また、外周ダミーワードライン裏打ち配線３５と基板コンタクト用配線１５とは、コンタクト２７で接続されている。また、外周ダミーワードライン裏打ち配線３５と外周ダミービットライン３２とは、コンタクト３８で接続されている。また、外周ダミーワードライン裏打ち配線３５と内部ダミービットライン１１とは、コンタクト２０で接続されている。また、外周ダミービットライン３２と内部ダミーワードライン裏打ち配線５とは、コンタクト２１で接続されている。つまり、ダミートランジスタと電気的に絶縁されている外周ダミーワードライン裏打ち配線３５および外周ダミービットライン３２と、本体セルの本体トランジスタ１９に電気的に接続されている基板コンタクト用配線１５とが、コンタクト２１とコンタクト３８とを設けることで、電気的に接続されている。

例えば、メモリセルアレイ３ａを有する半導体装置において、基板電位を高速に充放電する場合には、メモリセルアレイ３ａ内に複数存在する基板コンタクト用配線１５を電位固定強化し、さらに、基板コンタクト用配線１５を通じて、本体トランジスタ１９の基板に所望のバイアス電圧を供給する。

また、基板コンタクト用配線１５は、外周ダミーワードライン裏打ち配線３５と接続され、外周ダミーワードライン裏打ち配線３５は、外周ダミービットライン３２と接続されている。また、基板コンタクト用配線１５は、内部ダミーワードライン裏打ち配線５と接続され、内部ダミーワードライン裏打ち配線５は、内部ダミービットライン１１と接続されている。さらに、外周ダミーワードライン裏打ち配線３５は、内部ダミービットライン１１と接続されている。さらに、外周ダミービットライン３２は、内部ダミーワードライン裏打ち配線５と接続されている。なお、内部ダミーセル領域３１においてワードライン裏打ち配線７どうしの間で、ソースライン８が存在しない箇所には、外周ダミービットライン３２および活性領域３３の両方に接続されていないアルミ層２５ａが設置されている。

実施の形態２の半導体装置においては、内部ダミーワードライン裏打ち配線５、内部ダミービットライン１１、外周ダミーワードライン裏打ち配線３５および外周ダミービットライン３２は、コンタクト１７、１８、２０および２７によって、基板コンタクト用配線１５と電気的に接続されている。そこで、これら内部ダミーワードライン裏打ち配線５、内部ダミービットライン１１、外周ダミーワードライン裏打ち配線３５および外周ダミービットライン３２を用いて、メモリセルアレイ３ａ内に複数存在する基板コンタクト用配線１５どうしを電気的に接続している。また、所望のバイアス電圧を、これら内部ダミーワードライン裏打ち配線５および内部ダミービットライン１１を介して、基板コンタクト用配線１５に供給するようにしている。

一方、外周ダミーワードライン裏打ち配線３５は、上層に形成された外周ダミーワードライン３４と電気的には接続されていない。外周ダミーワードライン３４は、ダミートランジスタのゲートである。また、外周ダミービットライン３２は下層に形成された活性領域３３と電気的には接続されていない。さらに、内部ダミーワードライン裏打ち配線５はその下層に形成された内部ダミーワードライン４と電気的には接続されていない。また、内部ダミービットライン１１はその下層に形成された活性領域１２とは電気的には接続されていない。そのため、外周ダミーセル領域３１および内部ダミーセル領域１に形成されたダミートランジスタのゲートおよび活性領域１２、３３にバイアス電圧がかかることはない。したがって、ダミートランジスタが動作することはなく、本体セル領域２に何ら電気的な影響を与えることはない。

上述の構成により、基板コンタクト用配線１５どうしを電気的に接続し、かつ、バイアス電圧を供給するための配線を新たに追加する必要がない。そのため、チップ面積増大や、上層の配線を導入するためのプロセスステップの増加が不要であり、プロセスコストが増加しない。したがって、チップコストも増大することがない。

実施の形態２においては、外周ダミーセル領域３１の配線である外周ダミーワードライン裏打ち配線３５および外周ダミービットライン３２と、内部ダミーセル領域１の配線である内部ダミーワードライン裏打ち配線５および内部ダミービットライン１１とを、基板コンタクト用配線１５どうしを接続し、かつ、バイアス電圧を供給するための配線として用いるので、低抵抗な配線が実現できる。

したがって、実施の形態１に比べて、さらに効果的に基板コンタクト用配線１５を電位固定強化することができる。なお、例えば、内部ダミーセル領域１の配線は用いず、外周ダミーセル領域３１の配線のみを基板コンタクト用配線１５どうしを接続し、所望のバイアス電圧を供給するための配線として用いてもよい。

また、例えば、基板コンタクト用配線１５と同層である内部ダミービットライン１１等と、基板コンタクト用配線１５とを、接続する場合は、同層であるため、コンタクトを用いずに接続することができるため、より低抵抗に接続できる。このように、本体セル領域２に何ら電気的な影響を与えないように接続することで、さらにより一層、メモリセルアレイ３ａ内部全体の基板コンタクト用配線１５を電位固定強化することができる。

実施の形態２では、外周ダミーセル領域３１および内部ダミーセル領域１が、ワードライン、ビットラインの双方に対して形成されているが、それらがワードライン方向に対してだけ、あるいはビットライン方向に対してだけ形成されていても、同様に、チップ面積増大やプロセスコスト増加を防ぎ、チップコストが増大することがない。

なお、実施の形態２では、外周ダミーセル領域３１は、本体セル領域２からワードライン１つ分およびビットライン１つ分形成されている。しかし、ワードライン２つ分以上であったり、ビットライン２つ分以上であってもよい。そうすることで、基板コンタクト配線１５どうしを接続するための配線が増加することになり、さら効率的に基板電位を高速に充放電することができるという効果を有する。

さらに、内部ダミーセル領域１についても同様に、本体セル領域２からワードライン２つ分以上であったり、ビットライン２つ分以上であってもよい。そうすることで、基板コンタクト配線１５どうしを接続するための配線が増加することになり、さら効率的に基板電位を高速に充放電することができるという効果を有する。

また、本体トランジスタ１９に電気的に接続されている、基板コンタクト配線１５以外の配線と、内部ダミーワードライン裏打ち配線５、内部ダミービットライン１１、外周ダミーワードライン裏打ち配線３５および外周ダミービットライン３２とを接続してバイアス電圧を供給してもよい。

なお、実施の形態２では、図６のレイアウト図の左上の本体セル領域２について説明したが、この箇所に限定されるわけではなく、メモリセルアレイ３ａ上の他の本体セル領域２についても同様の構成とすればよい。

実施の形態１および実施の形態２においては、外周ダミーセル領域３１、内部ダミーセル領域１、本体セル領域２の基本セル構造を特に規定していないが、１トランジスタ型の基本セル構造であっても、２トランジスタ型の基本セル構造であってもよく、チップ面積増大やプロセスコスト増加を抑制することができ、その結果、いずれも、チップコスト増大を抑制することができるようになる。

（実施の形態３）
本発明の実施の形態３に係る半導体装置について、図面を参照しながら説明する。図８は本発明の実施の形態３に係る半導体装置の平面図である。なお、実施の形態３の本体セルおよびダミーセルの基本セル構造は、２トランジスタ型である。

図８に示しているように、実施の形態３の半導体装置のメモリセルアレイ３ｂは、複数のダミーセルが形成されている外周ダミーセル領域３１ａ、および複数の本体セルが形成されている本体セル領域２ａを備えている。各本体セル領域２ａには、複数の本体セルが規則的に配列されている。外周ダミーセル領域３１ａは、メモリセルアレイ３ｂの外周に形成されている。

図９は、図８に示す半導体装置のメモリセルアレイの一部分（図８の左上部分）のレイアウトを示す平面図である。図９に示しているように、実施の形態３の半導体装置のメモリセルアレイ３ｂは、１つの基本セルに２つのトランジスタを有する、２トランジスタ型の本体セルおよびダミーセルを備えている。

図９の上側および左側は、メモリセルアレイ３ｂの外周領域側であり、外周ダミーセル領域３１ａが形成されている。また、メモリセルアレイ３ｂ内部において、境界８０ａは、ワードライン方向でセルの規則性が異なる箇所であり、境界８０ｂは、ビットライン方向でセルの規則性が異なる箇所である。

また、図１０は図９のＤ−Ｄ′断面図であり、図１１は図９のＥ−Ｅ′断面図であり、図１２は図９のＦ−Ｆ′断面図である。

本体セル領域２ａは、規則的な配列を有する複数の本体セルによって構成されている。すなわち、ワードライン方向に、ワードライン５６ａが形成されている。なお、実施の形態３のゲート構造はスタック型であるため、ワードライン５６ａは、上層にコントロールゲート電極が形成され、下層にフローティングゲートが形成された構成である。ワードライン５６ａに沿って上層に、ワードライン裏打ち配線５７ａが形成されている。また、それらに並んで、ワードライン５６ｂが形成されている。ワードライン５６ｂは、上層にコントロールゲート電極が形成され、下層にフローティングゲートが形成された構成である。ワードライン５６ｂに沿って上層に、ワードライン裏打ち配線５７ｂが形成されている。なお、図９の見やすさを考慮して、ワードライン裏打ち配線５７ａおよび５７ｂは左端および基板コンタクト用配線６５周辺のみ図示している。

また、ワードライン方向には、ソースライン５８も形成されている。ワードライン５６ａおよびワードライン裏打ち配線５７ａと、ワードライン５６ｂおよびワードライン裏打ち配線５７ｂとは、２行一組として、複数組形成され、それらの間に１つ置きに、ソースライン５８が形成されるという配置が繰り返されている。これは、いわゆる２トランジスタ型の基本セル構造であり、１つのセル中に２つのトランジスタである本体トランジスタ６９が形成されている構造である。ワードライン５６ａ、５６ｂは、本体トランジスタ６９のそれぞれのゲートである。なお、ワードライン裏打ち配線５７ａおよびワードライン裏打ち配線５７ｂは、ワードライン５６ａおよびワードライン５６ｂに裏打ちされていて、それにより、それぞれのゲートの抵抗を下げることができる。ワードライン裏打ち配線５７ａとワードライン５６ａとは基板コンタクト用配線６５の下層に形成されたコンタクト７４によって接続され、ワードライン裏打ち配線５７ｂとワードライン５６ｂのコントロールゲートとは基板コンタクト用配線６５の下層に形成されたコンタクト７５によって接続されている。

また、それらと直交して、ビットライン方向には、ビットライン６３が形成されている。ビットライン６３の下層には、トランジスタを構成するための活性領域６４が形成されている。ビットライン６３（ドレイン）と活性領域６４とは、コンタクト６０で接続されている。なお、このコンタクト６０は、中間にアルミ層７３を介している。アルミ層７３を設ける理由は、ビットライン６３と活性領域６４とを直接コンタクトでつなぐことがプロセス上困難であるためである。

また、ソースライン５８は、ソースコンタクト５９によって活性領域６４と接続されている。前述したように、ワードライン５６ａ、５６ｂはゲートであり、これらで、本体トランジスタ６９を形成している。

さらに、ビットライン方向には、基板電位を充放電するための基板コンタクト用配線６５が形成され、基板コンタクト６６によって本体トランジスタ６９の基板と接続されている。なお、このコンタクト６６は、中間にアルミ層７７を介している。アルミ層７７を設ける理由は、上記アルミ層７３を設ける理由と同様に、直接コンタクトでつなぐことがプロセス上困難であるためである。基板コンタクト用配線６５の下層においては、ワードライン５６ａと外周ダミーワードライン５４ａとは一層構造であって、セレクトトランジスタゲート電極を形成している。

外周ダミーセル領域３１ａには、ダミーセルが形成されていて、ダミートランジスタやダミー配線等で構成されている。例えば、ダミートランジスタ８５やダミートランジスタ８６等のダミートランジスタが形成されている。ワードライン方向には、外周ダミーワードライン５４ａが形成されている。外周ダミーワードライン５４ａは、上層にコントロールゲート電極が形成され、下層にフローティングゲートが形成された構成である。外周ダミーワードライン５４ａに沿って上層に、外周ダミーワードライン裏打ち配線５５ａが形成されている。なお、図９の見やすさを考慮して、外周ダミーワードライン裏打ち配線５５ａは左端および基板コンタクト用配線６５周辺のみ図示している。

外周ダミーワードライン５４ａと並んで、外周ダミーワードライン５４ｂが形成されている。外周ダミーワードライン５４ｂは上層にコントロールゲート電極が形成され、下層にフローティングゲートが形成された構成である。また、外周ダミーワードライン５４ｂに沿って上層に、外周ダミーワードライン裏打ち配線５５ｂが形成されている。なお、図９の見やすさを考慮して、外周ダミーワードライン裏打ち配線５５ｂは左端および基板コンタクト用配線６５周辺のみ図示している。また、ビットライン方向には、外周ダミービットライン６１が形成されていて、その下層には活性領域６２が形成されている。外周ダミーセル領域３１ａには、本体セル領域２に隣接している外周ダミーワードライン５４ａ（隣接ゲート）をゲートとする隣接ダミートランジスタが形成されている。また、外周ダミーセル領域３１ａには、本体セル領域２には隣接していない外周ダミーワードライン５４ｂ（非隣接ゲート）をゲートとする非隣接ダミートランジスタも形成されている。

さらに、外周ダミーワードライン裏打ち配線５５ｂと外周ダミーワードライン５４ｂのコントロールゲートは、コンタクト７１およびコンタクト７２によって、外周ダミービットライン６１および内部基板コンタクト用配線６５に接続されている。なお、外周ダミーワードライン裏打ち配線５５ａと外周ダミーワードライン５４ａとは、外周ダミービットライン６１および基板コンタクト用配線６５とは接続されていない。なお、外周ダミーセル領域３１ａにおいて、ワードライン裏打ち配線５７ａとワードライン裏打ち配線５７ｂとを２行一組として、それら各組どうしの間で、ソースライン５８が存在しない箇所には、外周ダミービットライン６１および活性領域６２の両方に接続されていないアルミ層７６が設置されている。

例えば、メモリセルアレイ３ｂを有する半導体装置において、基板電位を高速に充放電する場合には、メモリセルアレイ３ｂ内に複数存在する基板コンタクト用配線６５を電位固定強化し、さらに、基板コンタクト用配線６５を通じて、本体トランジスタ６９の基板に所望のバイアス電圧を供給する。

実施の形態３では、基板コンタクト用配線６５、外周ダミーワードライン裏打ち配線５５ｂおよび外周ダミーワードライン５４ｂのコントロールゲートは、コンタクト７２によって接続されている。また、外周ダミービットライン６１、外周ダミーワードライン裏打ち配線５５ｂおよび外周ダミーワードライン５４ｂのコントロールゲートは、コンタクト７１によって接続されている。

つまり、外周ダミーワードライン裏打ち配線５５ｂ、外周ダミーワードライン５４ｂのコントロールゲートおよび外周ダミービットライン６１は、基板コンタクト用配線６５に電気的に接続されている。そこで、これら外周ダミーワードライン裏打ち配線５５ｂ、外周ダミーワードライン５４ｂのコントロールゲートおよび外周ダミービットライン６１を用いて、メモリセルアレイ３ｂ中に複数本存在する基板コンタクト用配線６５どうしを、接続している。また、所望のバイアス電圧を、これら外周ダミーワードライン裏打ち配線５５ｂ、外周ダミーワードライン５４ｂのコントロールゲートおよび外周ダミービットライン６１を介して、基板コンタクト用配線６５に供給するようにしている。

非隣接ダミートランジスタのゲートである外周ダミーワードライン５４ｂを、基板コンタクト用配線６５にバイアス電圧を供給する配線として用いている。外周ダミーワードライン５４ｂにバイアス電圧がかかると、非隣接ダミートランジスタが動作するため、本体セル領域２ａに電気的な影響をおよぼす可能性がある。しかし、非隣接ダミートランジスタと本体セル領域２ａとの間に形成されている隣接ダミートランジスタが動作していなければ、本体セル領域２ａには、電気的な影響を及ぼすことはない。隣接ダミートランジスタのゲートである外周ダミーワードライン５４ａは、基板コンタクト用配線６５を接続するための配線として用いていない。例えば、外周ダミーワードライン５４ａには、例えば、基板と同電位になるバイアスを印加しておけば、隣接ダミートランジスタは動作しないので、本体セル領域２ａには、電気的な影響を及ぼすことはない。

上述の構成により、基板コンタクト用配線６５どうしを電気的に接続し、かつ、バイアス電圧を供給するための配線を新たに追加する必要がない。そのため、チップ面積増大や、上層の配線を導入するためのプロセスステップの増加が不要であり、プロセスコストが増加しない。したがって、チップコストも増大することがない。

実施の形態３では、外周ダミーワードライン裏打ち配線５５ｂと外周ダミービットライン６１だけでなく、外周ダミーワードライン５４ｂのコントロールゲートも、基板コンタクト用配線６５どうしを接続し、かつ、バイアス電圧を供給するための配線として用いるので、基板コンタクト用配線６５間の配線抵抗を低くできる。

なお、本体セル領域２ａに電気的影響を与えなければよいので、例えば、外周ダミー裏打ち配線５５ａと基板コンタクト用配線６５とをコンタクトで接続して、バイアス電圧を供給するための配線としてもよい。

実施の形態３では、外周ダミーセル領域３１ａが、ワードライン、ビットラインの双方に対して形成されているが、それらがワードライン方向に対してだけ、あるいはビットライン方向に対してだけ形成されていても、同様に、チップ面積増大やプロセスコスト増加を防ぎ、チップコストが増大することがない。

なお、実施の形態３では、外周ダミーセル領域３１ａは、本体セル領域２ａからワードライン１つ分およびビットライン１つ分形成されている。しかし、ワードライン２つ分以上でもよい。また、ビットライン２つ分以上であってもよい。そうすることで、基板コンタクト配線６５どうしを接続するための配線が増加することになり、さら効率的に基板電位を高速に充放電することができるという効果を有する。

また、本体トランジスタ６９に電気的に接続されている基板コンタクト配線６５以外の配線と、外周ダミーワードライン裏打ち配線５５ｂ、外周ダミービットライン６１および外周ダミーワードライン５４ｂとを接続してバイアス電圧を供給してもよい。

実施の形態３では、外周ダミーセル領域３１ａが設けられたメモリセルアレイについて説明したが、内部ダミーセル領域が設けられたメモリセルアレイでは、内部ダミーセル領域の配線を用いて、基板コンタクト配線どうしを接続すればよい。

なお、実施の形態３では、図８に示すレイアウト図の左上の本体セル領域２ａについて説明したが、この箇所に限定されるわけではなく、メモリセルアレイ３ｂ上の他の本体セル領域２ａについても同様の構成とすればよい。

なお、実施の形態１〜３において、メモリセルアレイの構成等はこれらに限定されるわけではない。

本発明の半導体装置は、チップコストが少なく、印加電圧供給用の配線を有している、半導体装置として有用である。

本発明の実施の形態１に係る半導体装置の平面図 図１に示す半導体装置のメモリセルアレイの一部分（図１の左上部分）のレイアウトを示す平面図 図２のＡ−Ａ′断面図 図２のＢ−Ｂ′断面図 図２のＣ−Ｃ′断面図 本発明の実施の形態２に係る半導体装置の平面図 図６に示す半導体装置のメモリセルアレイの一部分（図６の左上部分）のレイアウトを示す平面図 本発明の実施の形態３に係る半導体装置の平面図 図８に示す半導体装置のメモリセルアレイの一部分（図８の左上部分）のレイアウトを示す平面図 図９のＤ−Ｄ′断面図 図９のＥ−Ｅ′断面図 図９のＦ−Ｆ′断面図 従来の半導体装置の平面図 従来の半導体装置のメモリセルアレイの一部分のレイアウトを示す平面図 従来の他の半導体装置のメモリセルアレイの一部分のレイアウトを示す平面図

符号の説明

１ 内部ダミーセル領域
２、２ａ 本体セル領域
３、３ａ、３ｂ メモリセルアレイ
３１、３１ａ 外周ダミーセル領域
４ 内部ダミーワードライン
５ 内部ダミーワードライン裏打ち配線
６、５６ａ、５６ｂ ワードライン
７、５７ａ、５７ｂ ワードライン裏打ち配線
８、５８ ソースライン
９、５９ ソースコンタクト
１０、６０、１６、１７、１８、２０、２１、２３、６６、７１、７２、７４、７５ コンタクト
１１ 内部ダミービットライン
１２、６２、１４、６４、３３ 活性領域
１３、６３ 本体ビットライン
１５、６５ 基板コンタクト用配線
１９、６９ 本体トランジスタ
２２、２４、２５、２５ａ、７３、７６、７７ アルミ層
３０ａ、３０ｂ、８０ａ、８０ｂ 境界
３２、６１ 外周ダミービットライン
３４、５４ａ、５４ｂ 外周ダミーワードライン
３５、５５ａ、５５ｂ 外周ダミーワードライン裏打ち配線
８１、８２、８３、８４、８５ ダミートランジスタ
１０１ 外周ダミーセル領域
１０２ 本体セル領域
１０３ メモリセルアレイ
１０４ 外周ダミーワードライン
１０５ 外周ダミーワードライン裏打ち配線
１０６ 本体ワードライン
１０７ 本体ワードライン裏打ち配線
１０８ ソースライン
１０９ ソースコンタクト
１１０、１１６、１２１、１２３ コンタクト
１１１ 外周ダミービットライン
１１２、１１４ 活性領域
１１３ 本体ビットライン
１１５ 基板コンタクト用配線
１１７、１２２ アルミ外部配線
１１９ アルミ層
１２０ａ、１２０ｂ 境界
１３１ 本体トランジスタ
１３２ａ、１３２ｂ ダミートランジスタ

Claims (9)

1. 複数の本体セルと、前記本体セルの加工寸法の変動の影響を吸収するために設けられた複数のダミーセルとが形成されたメモリセルアレイを具備する半導体装置であって、
   前記各本体セルは、本体トランジスタと、前記本体トランジスタと電気的に接続された本体配線とを含んでおり、
   前記各ダミーセルは、ダミートランジスタと、前記ダミートランジスタと電気的に絶縁されたダミー配線とを含んでおり、
   前記ダミー配線は、印加された所定のバイアス電圧を、前記本体セルに含まれる前記本体トランジスタへ供給するように、前記本体配線と電気的に接続されていることを特徴とする半導体装置。
2. 前記ダミー配線は、コンタクトを介して、前記本体配線と電気的に接続されている、請求項１に記載の半導体装置。
3. 前記各ダミーセルは、前記メモリセルアレイの外周部に配置されている、請求項１に記載の半導体装置。
4. 前記メモリセルアレイは、同一の規則性に従って形成された複数の前記本体セルが配置されている本体セル領域を複数有しており、
   前記各本体セル領域の外周には、複数の前記ダミーセルが配置されているダミーセル領域が配置されている、請求項１に記載の半導体装置。
5. 前記メモリセルアレイは、同一の規則性に従って形成された複数の前記本体セルが配置されている本体セル領域を複数有しており、
   前記メモリセルアレイの外周部を除く、前記各本体セル領域の外周には、複数の前記ダミーセルが配置されている、請求項１に記載の半導体装置。
6. 前記ダミーセル領域は、前記本体セル領域から、少なくとも１ワードライン分形成されている、請求項１ないし請求項４のいずれかに記載の半導体装置。
7. 前記ダミーセル領域は、前記本体セル領域から、少なくとも１ビットライン分形成されている、請求項１ないし請求項５のいずれかに記載の半導体装置。
8. 前記各ダミーセルおよび前記各本体セルの基本セル構造は、１トランジスタ型または２トランジスタ型である、請求項１ないし請求項７のいずれかに記載の半導体装置。
9. 複数の本体セルと、前記本体セルの加工寸法の変動の影響を吸収するために設けられた複数のダミーセルとが形成されたメモリセルアレイを具備する半導体装置であって、
   前記各本体セルは、本体トランジスタと、前記本体トランジスタと電気的に接続された本体配線とを含んでおり、
   前記ダミーセルの基本セル構造は２トランジスタ型であり、前記ダミーセルは、前記本体セルと隣接して形成された隣接ダミートランジスタと、前記本体セルとは隣接していない非隣接ダミートランジスタと、前記隣接ダミートランジスタおよび前記非隣接ダミートランジスタと電気的に絶縁されたダミー配線とを備え、
   前記隣接ダミートランジスタのゲートには、前記隣接ダミートランジスタを動作させないような電圧が印加されていて、
   前記非隣接トランジスタのゲートおよび前記ダミー配線の少なくとも１つは、印加された所定のバイアス電圧を、前記本体セルに含まれる前記本体トランジスタへ供給するように、前記本体配線と電気的に接続されていることを特徴とする半導体装置。

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