JP2008300677A - 半導体集積回路 - Google Patents

Abstract

【課題】スタンダードセルを用いた半導体集積回路設計において、電源ノイズ抑制効果を有し、電源安定化の実現が可能な半導体集積回路を提供する。
【解決手段】２つの基準となる電位を持ち、第１又は第２の電位を供給するための電源配線上のいずれか一方に電位固定された拡散領域とゲート電極の部分要素とを持つスタンダードセル６０４，６０５を２個１組で隣接して配置することで、ノイズ抑制及び電源安定化のための電源容量を形成する。
【選択図】図６

Description

本発明は、スタンダードセルを用いて配置配線して作成する半導体集積回路とその設計方法に関するものである。

一般に、半導体装置内の半導体集積回路を設計する際には、一度に半導体集積回路の全体を構築するのではなく、スタンダードセルと呼ばれる機能ブロックを所定の規則のもとに複数組み合せることにより、半導体集積回路を構築する。このようにスタンダードセルを複数組み合せる手法は、セルベース設計と呼ばれている。

スタンダードセルを用いたセルベース設計における半導体集積回路としては、インバータ回路、ＡＮＤ回路、ＮＡＮＤ回路をはじめとする基本ゲート回路のほかに、フリップフロップ回路等のやや複雑な回路、更に加算器等の比較的規模の大きいブロック回路等、様々な種類の回路が必要に応じて用いられる（特許文献１参照）。

セルベース設計のルールとしては、スタンダードセル同士をなるべく近くに隣接して配置できるように、スタンダードセル高さ、電源線太さ、入出力ピン位置等の統一が図られる。また、幅が同じスタンダードセルも多く存在する。

図１は従来のスタンダードセルの概略平面図であり、図５は図１のスタンダードセルで構成された回路ブロックの概略平面図である。図１のスタンダードセル１００において、１０１及び１１１はＶＤＤ電源配線、１０２及び１１２はＶＳＳ電源配線、１０３及び１０９は基板コンタクト、１０４はゲート電極、１０６はセル枠、１０７はＰチャネルトランジスタ形成領域、１０８はＮチャネルトランジスタ形成領域、１１０はＰチャネルトランジスタ拡散領域、１１３はＮチャネルトランジスタ拡散領域である。

図１中のゲート電極１０４はインバータ回路の入力端子電極であって、ゲート電極１０４がＰ型の拡散領域１１０と交わる部分がＰチャネルトランジスタであり、Ｎ型の拡散領域１１３と交わる部分がＮチャネルトランジスタである。スタンダードセル１００の領域を示すものとしてセル枠１０６を実線で示す。

Ｐチャネルトランジスタの電源配線１０１上には、基板電位を固定する基板コンタクト１０３を配置している。また、ＰチャネルトランジスタやＮチャネルトランジスタのソース電位を供給する配線１１１，１１２の近傍には、スタンダードセル１００の動作に関わる構成要素を持たない空き領域が存在する場合がある。

他の従来技術によれば、スタンダードセル内に電源容量を構成するトランジスタを配置することで、電源ノイズ抑制効果が得られる（特許文献２参照）。
特開２００２−２６１２５号公報 特開２００２−１１０７９８号公報

上記のとおり従来は、第１の電位（ＶＤＤ）を供給する配線１０１上及び第２の電位（ＶＳＳ）を供給する配線１０２上に基板コンタクト１０３，１０９のみ配置される構成を持つスタンダードセル１００を使用することが一般的であった。

ところで、近年のプロセスの微細化に伴って、電源配線上に生じる配線抵抗と電流との積による電圧降下は大きくなる一方である。電圧降下が大きくなると回路ブロックの電源電圧が下がり、電源ノイズの影響を受けやすくなる。最悪の場合には、誤動作が生じることもあり得る。

またレイアウト設計のタイミングの修正中、又は修正後にこれらの対策を施す場合、膨大な工数を要し、最悪の場合、配置配線工程の前に戻らなければならず、設計のＴＡＴの面でも非常に大きな影響が発生する。

本発明は、上記課題を解決するために、スタンダードセルを用いた半導体集積回路設計において、スタンダードセル内部の電源配線上とスタンダードセル内部の空き領域とを有効活用しつつ、チップ面積への影響と設計の後戻り工数が増加しないように電源ノイズを効果的に抑制し、電源安定化の実現が可能な半導体集積回路を提供することを目的とする。

上記課題を解決するため、本発明は、２つの基準となる電位を持ち、第１又は第２の電位を供給するための電源配線上の両方又はいずれか一方に電位固定された拡散領域とゲート電極の部分要素とを持つスタンダードセルを２個１組で隣接して配置することで形成される電源容量を持つことを特徴とする半導体集積回路である。

また、本発明は、既に配置が完了したスタンダードセル群の中から、２つの基準となる電位を持ち、前記２つの電位を供給するための２つの電源配線上にそれぞれ電位固定された拡散領域とゲート電極の部分要素とを持つ第１のスタンダードセル、又は前記２つの基準電位のうち第１又は第２の電位を供給するための電源配線上のいずれか一方に電位固定された拡散領域とゲート電極の部分要素とを持つ第２のスタンダードセルを、２個１組で配置することで電源容量が形成できる箇所を検出する第１のステップと、この第１のステップで検出された箇所に配置されているスタンダードセルを前記第１又は第２のスタンダードセルに置換する第２のステップと、この第２のステップで形成された電源容量の回路情報を出力する第３のステップとを有する回路設計方法である。

また、本発明は、電源容量成分を形成する第１のトランジスタを有し、前記第１のトランジスタのソース電位は前記第１のトランジスタの近傍に配置される第２のトランジスタと共有することを特徴とするスタンダードセルを用いて構成された半導体集積回路である。

本発明に係る半導体集積回路によれば、セルベース設計において、電源配線を有する端面に電源容量成分を形成するゲート電極を形成することによって、面積を増やすことなく電源ノイズを抑制することができる。

また、本発明に係る半導体集積回路の設計方法によれば、配置配線後のセルベースレイアウトであってもセルを置き換えることで、タイミング設計やセルの配置への影響を最小限に抑え容易に設計でき、かつ面積を増やすことなく電源容量を構成するトランジスタを配置でき、電源ノイズを抑制できる。

以下、図面を参照しつつ、インバータ回路のスタンダードセルを例として、本発明の実施の形態を詳細に説明する。

図２は、本発明に係るスタンダードセルの概略平面図である。図２のスタンダードセル２００において、２０１はＶＤＤ電源配線、２０２及び２１１はＰチャネルトランジスタ拡散領域、２０３及び２１０は基板コンタクト、２０４は電源容量となるトランジスタのゲート電極、２０５はセル枠、２０６はゲート電極、２０７はＰチャネルトランジスタ形成領域、２０８はＮチャネルトランジスタ形成領域、２０９はＶＳＳ電源配線、２１２はＮチャネルトランジスタ拡散領域である。図２のスタンダードセル２００は、ＶＤＤを供給する配線２０１上にＶＳＳに電位固定された電極２０４とＶＤＤに固定された拡散領域２０２とを持つことを特徴とする。

図３は、本発明に係る他のスタンダードセルの概略平面図である。図３のスタンダードセル３００において、３０１はＶＤＤ電源配線、３０２及び３０９は基板コンタクト、３０４はＰチャネルトランジスタ形成領域、３０５はセル枠、３０６はゲート電極、３０８はＮチャネルトランジスタ形成領域、３１０は電源容量となるトランジスタのゲート電極、３１１はＶＳＳ電源配線、３１２及び３１４はＮチャネルトランジスタ拡散領域、３１３はＰチャネルトランジスタ拡散領域である。図３のスタンダードセル３００は、ＶＳＳを供給する配線３１１上に基準となるＶＤＤに電位固定された電極３１０とＶＳＳに固定された拡散領域３１２とを持つことを特徴とする。

図４は、本発明に係る更に他のスタンダードセルの概略平面図である。図４のスタンダードセル４００において、４０１及び４０５はＶＤＤ電源配線、４０２及び４１６はＰチャネルトランジスタ拡散領域、４０３及び４１５は基板コンタクト、４０４及び４１４は電源容量となるトランジスタのゲート電極、４０６はＰチャネルトランジスタ形成領域、４０７はセル枠、４０８はゲート電極、４０９はドレイン配線、４１０はＮチャネルトランジスタ形成領域、４１２はＶＳＳ電源配線、４１３及び４１７はＮチャネルトランジスタ拡散領域である。図４のスタンダードセル４００は、ＶＤＤを供給する配線４０１上に基準となるＶＳＳに電位固定された電極４０４とＶＤＤに固定された拡散領域４０２とを持ち、かつＶＳＳを供給する配線４１２上に基準となるＶＤＤに電位固定された電極４１４とＶＳＳに固定された拡散領域４１３とを持つことを特徴とする。

図６は、図２のスタンダードセルで構成された回路ブロックの概略平面図である。図６の回路ブロック６００において、６０１は電源容量となるトランジスタのゲート電極、６０２及び６０３はＶＤＤ電源配線、６０４及び６０５はスタンダードセルである。

図６において、スタンダードセル６０４及び６０５はブロック面積増大の抑制と電源配線の抵抗値の削減とを達成するため、第１の電位（ＶＤＤ）を供給する配線６０２，６０３を共有するように、下側のスタンダードセル６０４は順方向に、上側のスタンダードセル６０５は高さ方向に反転して、両スタンダードセル６０４，６０５を隣接して配置している。このような場合において、それぞれのスタンダードセル６０４，６０５が配置される回路ブロック６００内の横方向の配置座標が同じで、かつ電源配線を共有する面のスタンダードセルの幅が同じである場合に、図２のスタンダードセルの構成を使用することで、ＶＤＤ配線上にＶＳＳに電位固定されたＰチャネルトランジスタのゲート電極を２個１組で配置することとなり、更にそのＰチャネルトランジスタの両側にＶＤＤに電位固定された拡散領域を配置することで、ＶＤＤについての電源容量成分を形成するトランジスタのゲート電極６０１が形成される。

図６のように、スタンダードセル６０４，６０５を２個１組で配置し、その配置されたスタンダードセル群の接する面にまたがって形成されるゲート電極を電位固定し配置することで、電源配線上に電源容量を構成するトランジスタとして有効活用することができ、ブロック面積を増やすことなく電源ノイズを抑制することができる。また、ブロック面積を増やすことなく電源ノイズを抑制した回路ブロックを容易に設計することができる。

図７は、図３のスタンダードセルで構成された回路ブロックの概略平面図である。図７の回路ブロック７００において、７０１及び７０２はスタンダードセルである。

図６の形態では、スタンダードセルの接する面の電源配線上に配置する電位固定されたゲート電極を、ＶＤＤを供給する配線上に形成されたＰチャネルトランジスタとしたが、ＶＳＳを供給する配線上に配置されたＮチャネルトランジスタ、又はＶＤＤを供給する配線上に形成されたＰチャネルトランジスタとＶＳＳを供給する配線上に配置されたＮチャネルトランジスタとの両方であっても構わない。例えば、図７に示す回路ブロック７００のように、ブロックの上端又は下端において隣り合うスタンダードセルがなく、端面がＰチャネルトランジスタ形成領域である場合には、Ｎチャネルトランジスタにより容量成分を形成する要素を持つ図３のスタンダードセルを用いる。

図８は、図３のスタンダードセルで構成された他の回路ブロックの概略平面図である。図８の回路ブロック８００において、８０１及び８０２はスタンダードセルである。図８に示すように、隣接するスタンダードセル８０１，８０２のいずれかが、横方向に反転されて配置されても構わない。

図９は、図２〜図４のスタンダードセルで構成された回路ブロックの概略平面図である。図９の回路ブロック９００において、９０１、９０２及び９０３はスタンダードセルである。中央のスタンダードセル９０１の上下両側に隣り合うスタンダードセル９０２，９０３を有する場合には、中央及び上側のスタンダードセル９０１，９０２のＶＤＤ配線上に形成されたＰチャネルトランジスタと、中央及び下側のスタンダードセル９０１，９０３のＶＳＳ配線上に形成されたＮチャネルトランジスタとによりそれぞれ容量成分を形成できるよう、図２、図３、図４のスタンダードセルを用いることができる。

なお、以上の説明では、隣り合うスタンダードセルの配置をセル枠が接するように配置したが、セル枠を重ねて配置する場合であっても構わない。

次に、本発明に係る半導体集積回路のレイアウト設計方法について、図面を参照しながら説明する。ここでは、図２〜図４のように構成したスタンダードセルを、既存のレイアウトに適用する方法を図１０に示す。

図１０のステップＳ１では、図１で示した基準となる電位を供給する配線上に容量成分を形成するための構成要素を持たない通常のスタンダードセルを使用し、配置配線を行い、スタンダードセルを形成する。

ステップＳ２では、スタンダードセルの基準となる電位を供給する配線を有する面の幅の情報と、ステップＳ１で形成された半導体集積回路とをもとに、配置されたスタンダードセル群からなる半導体集積回路内の横方向の配置座標が同じで、かつ電源配線を共有する面のスタンダードセルの幅が同じである配置された２個のスタンダードセルが共有する電源配線の接する面の横方向と、縦方向の相対配置位置が同じで、かつ幅が同じスタンダードセルを使用している箇所を検出する。

ステップＳ３では、ステップＳ２で検出されたスタンダードセルを、容量成分を形成するための構成要素を有するスタンダードセルに置換する。

ステップＳ４ではステップＳ３で形成された電源容量トランジスタのサイズと個数を、ＬＶＳ検証に用いるための回路情報として出力する。

以上のように、配置されたスタンダードセルの電源ラインを共有し、接する面の幅が同じスタンダードセルを検出し、検出されたスタンダードセルと同一論理で電源配線上に容量成分を形成するゲート電極を持つスタンダードセルに置き換えることによって、ブロック面積を増やすことなく、レイアウト設計を容易に行うことができ、電源ノイズを抑制することができる。

なお、図１０では、スタンダードセル配置後に置換に要するステップを設けたが、配置配線後のレイアウトが対象であっても構わない。この場合において、基準となる電位を供給する配線上に容量成分を形成するための構成要素を持たない通常のスタンダードセルと、電源配線上に容量成分を形成するための構成要素を有するスタンダードセルとのピン位置を一致させておくことで、配線パターンの修正によるタイミングへの影響と設計工数の増大をより少なくすることができる。

最後に、図１１を参照して、他のスタンダードセルの構造を説明する。図１１は、本発明に係る更に他のスタンダードセルの概略平面図である。図１１のスタンダードセル１１００において、１１０１及び１１１４はＶＤＤ電源配線、１１０２、１１０４及び１１０９はＶＳＳ電源配線、１１０３は電源容量となるトランジスタのゲート電極、１１０５及び１１１３は基板コンタクト、１１０６はＰチャネルトランジスタ形成領域、１１０７はＰチャネルトランジスタ拡散領域、１１０８はセル枠、１１１０はゲート電極、１１１１はＮチャネルトランジスタ拡散領域、１１１２はＮチャネルトランジスタ形成領域である。

図１１のスタンダードセル１１００では、インバータ回路の一部を構成するようにゲート電極１１１０を持つＮチャネルトランジスタへソース電位ＶＳＳを供給する配線１１０４の近傍に空き領域がある場合に、当該スタンダードセル１１００が持つ論理には影響のないＮチャネルトランジスタ１１０３を付加配置する。この付加配置されたＮチャネルトランジスタ１１０３はソース電位にＶＳＳを供給する配線１１０４と同電位の配線１１０２をドレイン配線として持ち、当該Ｎチャネルトランジスタ１１０３のゲート電極の電位は、もう１つの基準となる電位ＶＤＤに配線１１１４を用いて固定されており、ＶＳＳについての電源容量成分を形成するＮチャネルトランジスタの構成となる。

なお、図１１では、スタンダードセル内部に配置されるトランジスタをＮチャネルトランジスタとして説明したが、Ｐチャネルトランジスタの場合や、ＰチャネルトランジスタとＮチャネルトランジスタとの両方が形成される場合であっても構わない。

また、以上の説明では、使用するスタンダードセルにインバータ回路を用いたが、フリップフロップ回路や、ＡＮＤ、ＯＲ等の他の論理回路を構成するスタンダードセルであっても構わない。

本発明は、スタンダードセルを用いたＬＳＩ設計における半導体集積回路のレイアウト構造とその設計方法に有用である。

従来のスタンダードセルの概略平面図である。 本発明に係るスタンダードセルの概略平面図である。 本発明に係る他のスタンダードセルの概略平面図である。 本発明に係る更に他のスタンダードセルの概略平面図である。 図１のスタンダードセルで構成された回路ブロックの概略平面図である。 図２のスタンダードセルで構成された回路ブロックの概略平面図である。 図３のスタンダードセルで構成された回路ブロックの概略平面図である。 図３のスタンダードセルで構成された他の回路ブロックの概略平面図である。 図２〜図４のスタンダードセルで構成された回路ブロックの概略平面図である。 本発明に係る回路設計方法の概略フローチャートである。 本発明に係る更に他のスタンダードセルの概略平面図である。

符号の説明

１００，２００，３００，４００，１１００ スタンダードセル
１０１，１１１，２０１，３０１，４０１，４０５，４１１，６０２，６０３，１１０１，１１１４ ＶＤＤ電源配線
１０２，１１２，２０９，３１１，４１２，１１０２，１１０４，１１０９ ＶＳＳ電源配線
１０３，１０９，２０３，２１０，３０２，３０９，４０３，４１５，１１０５，１１１３ 基板コンタクト
１０４，２０６，３０６，４０８，１１１０ ゲート電極
１０６，２０５，３０５，４０７，１１０８ セル枠
１０７，２０７，３０４，４０６，１１０６ Ｐチャネルトランジスタ形成領域
１０８，２０８，３０８，４１０，１１１２ Ｎチャネルトランジスタ形成領域
１１０，２０２，２１１，３１３，４０２，４１６，１１０７ Ｐチャネルトランジスタ拡散領域
１１３，２１２，３１２，３１４，４１３，４１７，１１１１ Ｎチャネルトランジスタ拡散領域
２０４，３１０，４０４，４１４，６０１，１１０３ 電源容量となるトランジスタのゲート電極
４０９ ドレイン配線
５００，６００，７００，８００，９００ 回路ブロック
６０４，６０５，７０１，７０２，８０１，８０２，９０１，９０２，９０３ スタンダードセル

Claims (11)

1. ２つの基準となる電位を持ち、前記２つの電位を供給するための２つの電源配線上にそれぞれ電位固定された拡散領域とゲート電極の部分要素とを持つスタンダードセルを２個１組で隣接して配置することで形成される電源容量を持つことを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   第１及び第２の電位を供給する電源配線は、Ｐチャネルトランジスタ形成領域とＮチャネルトランジスタ形成領域との境界線に対して平行に設けられかつ上下に配置され、スタンダードセル枠の端面に隣接していることを特徴とする半導体集積回路。
3. 請求項１記載の半導体集積回路において、
   第１の電位を供給する電源配線上に形成されたゲート電極は第２の電位で固定され、第２の電位を供給する電源配線上に形成されたゲート電極は第１の電位で固定されていることを特徴とする半導体集積回路。
4. ２つの基準となる電位を持ち、第１又は第２の電位を供給するための電源配線上のいずれか一方に電位固定された拡散領域とゲート電極の部分要素とを持つスタンダードセルを２個１組で隣接して配置することで形成される電源容量を持つことを特徴とする半導体集積回路。
5. 請求項４記載の半導体集積回路において、
   前記第１又は第２の電位を供給する電源配線は、Ｐチャネルトランジスタ形成領域とＮチャネルトランジスタ形成領域との境界線に対して平行に設けられる形でスタンダードセル枠の端面に隣接していることを特徴とする半導体集積回路。
6. 請求項４記載の半導体集積回路において、
   第１の電位を供給する電源配線上に形成されたゲート電極は第２の電位で固定され、第２の電位を供給する電源配線上に形成されたゲート電極は第１の電位で固定されていることを特徴とする半導体集積回路。
7. ２つの基準となる電位を持ち、前記２つの電位を供給するための２つの電源配線上にそれぞれ電位固定された拡散領域とゲート電極の部分要素とを持つ第１のスタンダードセルと、
   ２つの基準となる電位を持ち、第１又は第２の電位を供給するための電源配線上のいずれか一方に電位固定された拡散領域とゲート電極の部分要素とを持つ第２のスタンダードセルとのうち少なくとも一方を構成要素として持つことを特徴とするセルライブラリ。
8. 既に配置が完了したスタンダードセル群の中から、２つの基準となる電位を持ち、前記２つの電位を供給するための２つの電源配線上にそれぞれ電位固定された拡散領域とゲート電極の部分要素とを持つ第１のスタンダードセル、又は前記２つの基準電位のうち第１又は第２の電位を供給するための電源配線上のいずれか一方に電位固定された拡散領域とゲート電極の部分要素とを持つ第２のスタンダードセルを、２個１組で配置することで電源容量が形成できる箇所を検出する第１のステップと、
   前記第１のステップで検出された箇所に配置されているスタンダードセルを、前記第１又は第２のスタンダードセルに置換する第２のステップと、
   前記第２のステップで形成された電源容量の回路情報を出力する第３のステップとを有することを特徴とする回路設計方法。
9. 電源容量成分を形成する第１のトランジスタを有し、前記第１のトランジスタのソース電位は前記第１のトランジスタの近傍に配置される第２のトランジスタと共有することを特徴とするスタンダードセル。
10. 請求項９記載のスタンダードセルを用いて構成されたセルライブラリ。
11. 請求項９記載のスタンダードセルを用いて構成された半導体集積回路。

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