JP7157350B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
JP7157350B2
JP7157350B2 JP2020565071A JP2020565071A JP7157350B2 JP 7157350 B2 JP7157350 B2 JP 7157350B2 JP 2020565071 A JP2020565071 A JP 2020565071A JP 2020565071 A JP2020565071 A JP 2020565071A JP 7157350 B2 JP7157350 B2 JP 7157350B2
Authority
JP
Japan
Prior art keywords
power supply
cells
cell
strap
correction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020565071A
Other languages
English (en)
Other versions
JPWO2020144767A1 (ja
Inventor
広宣 落合
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of JPWO2020144767A1 publication Critical patent/JPWO2020144767A1/ja
Application granted granted Critical
Publication of JP7157350B2 publication Critical patent/JP7157350B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G06F30/3953—Routing detailed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本開示は、スタンダードセルを備えた半導体集積回路装置、特にスタンダードセルとしてデカップリング容量セルおよび修正用セルを備えた半導体集積回路装置に関するものである。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
また、近年、ＬＳＩの大規模化、高速化、低電圧化に伴い、電源電圧降下や電源ノイズの影響が大きくなってきており、これらを抑制するためのスタンダードセルとしてデカップリング容量セルが半導体集積回路装置内に配置される。
また、半導体集積回路装置の設計後に動作不具合や機能追加への対応をより少ないマスクの修正（たとえば一部のメタル配線層のマスクの修正）によって可能とするためのスタンダードセルとして、修正用セルが半導体集積回路装置内に配置される。
特許文献１では、複数のスタンダードセル列で構成された半導体集積回路装置において、デカップリング容量セル（以下、適宜、単に容量セルともいう）と修正用セルとが複数のセル列に配置された半導体集積回路装置およびその設計方法が開示されている。
特開２００７－２３４８５７号公報
ところで、特許文献１では、デカップリング容量セルおよび修正用セルの配置順については開示されているが、デカップリング容量セルおよび修正用セルの配置パターンについては開示されていない。
スタンダードセルで構成された半導体集積回路装置において、各スタンダードセル列に含まれる電源配線に生じる電源電圧降下や電源ノイズを抑制するために、電源配線ごとにデカップリング容量セルを備える方が好ましい。また、修正用セルに対する配線による配線遅延を抑制するために、動作不具合や機能追加を行いたい部分の近傍に修正用セルを備える方が好ましい。しかし、これらを満たすためには、多数のデカップリング容量セルおよび修正用セルを半導体集積回路装置に備える必要があり、半導体集積回路装置の面積が大きくなる。
本開示は、これらの課題を解決する、修正用セルおよびデカップリング容量セルを用いた半導体集積回路装置を提供する。
本開示では、第１方向に延びる複数の電源配線と、前記第１方向に並ぶ複数のスタンダードセルをそれぞれ備え、前記電源配線同士の間にそれぞれ配置された、複数のセル列と、前記複数のセル列の上方において、前記第１方向と垂直をなす第２方向に延びており、前記第１方向において離間して隣り合う、同一電源電圧を供給する第１および第２ストラップ電源配線とを備え、前記複数の電源配線は、第１電源電圧を供給する第１電源配線、および、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線を含み、前記第１電源配線と前記第２電源配線とは、前記第２方向において交互に配置されており、前記複数のセル列は、前記第１ストラップ電源配線と前記第２ストラップ電源配線との間の第１領域において、容量セルおよび修正用セルのうち容量セルのみが配置された第１セル列と、前記第１領域において容量セルおよび修正用セルのうち修正用セルのみが配置された第２セル列とを含み、前記第１セル列と前記第２セル列とは、前記第２方向において交互に配置されている。
この態様によると、複数のセル列は、第１ストラップ電源配線と第２ストラップ電源配線との間の第１領域において、容量セルおよび修正用セルのうち容量セルのみが配置された第１セル列と、第１領域において容量セルおよび修正用セルのうち修正用セルのみが配置された第２セル列とを含む。第１セル列と第２セル列とは、第２方向において、交互に配置される。すなわち、容量セルおよび修正用セルは、第２方向に並んで配置されたセル列において、交互に配置される。これにより、半導体集積回路装置に配置される容量セルおよび修正用セルの数を抑えつつ、容量セルおよび修正用セルを半導体集積回路装置に確実に配置することができる。
また、容量セルが配置された第１セル列は、第２方向において、一列おきに配置される。これにより、いずれの電源配線も容量セルと接続されるため、回路ブロック内の局所的な電源電圧降下や電源ノイズの発生を抑制することができる。
また、修正用セルが配置された第２セル列は、第２方向において、一列おきに配置される。これにより、動作不具合や機能追加を行いたい部分の近傍に修正用セルが配置される可能性が高くなり、修正用セルに対する配線による配線遅延を抑制することができる。
本開示によると、半導体集積回路装置の面積を抑えつつ、電源配線に生じる電源効果や電源ノイズを抑制し、かつ、修正用セルに対する配線遅延を抑制することができる。
デカップリング容量セルの一例を示す回路図。 （ａ），（ｂ）は、修正用セルの一例を示す回路図。 第１実施形態に係る半導体集積回路装置のレイアウト構造を示す平面図。 半導体集積回路装置の設計手順を示すフローチャート。 第１実施形態におけるステップＳ２実行後の半導体集積回路装置のレイアウト構造を示す平面図。 第１実施形態におけるステップＳ３実行後の半導体集積回路装置のレイアウト構造を示す平面図。 第１実施形態におけるステップＳ５実行後の半導体集積回路装置のレイアウト構造を示す平面図。 第２実施形態に係る半導体集積回路装置のレイアウト構造を示す平面図。 第２実施形態におけるステップＳ５実行後の半導体集積回路装置のレイアウト構造を示す平面図。
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（以下、適宜、単にセルともいう）を備える。
まず、デカップリング容量セル（以下、適宜、単に容量セルともいう）および修正用セルについて説明する。図１はデカップリング容量セルの構成例を示す回路図であり、図２（ａ），（ｂ）は修正用セルの構成例を示す回路図である。なお、図１および図２では、構成を回路記号によって図示しているが、実際には、拡散領域やゲート配線、メタル配線等からなるレイアウトが形成される。
「デカップリング容量セル」は、半導体集積回路装置内の電源電圧降下や電源ノイズを抑制するために設けられるスタンダードセルである。デカップリング容量セルは、Ｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＰＭＯＳ）およびＮ型ＭＯＳトランジスタ（ＮＭＯＳ）を用いて構成される。Ｐ型およびＮ型ＭＯＳトランジスタ（以下、単にＰ型およびＮ型トランジスタという）は、それぞれのドレインおよびソースに電源ＶＤＤ，ＶＳＳのいずれか一方が接続され、ゲートに逆極性の電源が印加されるように構成される。なお、本明細書において、ＶＤＤ，ＶＳＳは、電源および電源から供給される電圧を示すものとする。
図１に示すように、デカップリング容量セルには、デカップリング容量セル回路２１が構成されている。デカップリング容量セル回路２１は、固定値出力部２２と、デカップリング容量部２３とを備える。
固定値出力部２２は、Ｐ型トランジスタＰ１と、Ｎ型トランジスタＮ１とを備える。デカップリング容量部２３は、Ｐ型トランジスタＰ２と、Ｎ型トランジスタＮ２とを備える。Ｐ型トランジスタＰ１は、ソースが電源ＶＤＤに、ゲートがＰ型トランジスタＰ２のゲートおよびＮ型トランジスタＮ１のドレインに、ドレインがＮ型トランジスタＮ１のゲートおよびＮ型トランジスタＮ２のゲートにそれぞれ接続されている。Ｎ型トランジスタＮ１は、ソースが電源ＶＳＳに接続されている。Ｐ型トランジスタＰ２は、ソースおよびドレインがそれぞれ電源ＶＤＤに接続されている。Ｎ型トランジスタＮ２は、ドレインおよびソースがそれぞれ電源ＶＳＳに接続されている。また、固定値出力部２２により、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のゲートには、それぞれ、電圧ＶＳＳ，ＶＤＤが常に印加される。これにより、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２が常にオン状態となり、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のゲート酸化膜部分が容量として機能する。
なお、デカップリング容量セル回路２１に固定値出力部２２が設けられていなくてもよい。この場合、Ｐ型トランジスタＰ２のゲート、および、Ｎ型トランジスタＮ２のゲートが、それぞれ、電源ＶＳＳ，ＶＤＤに直接接続される。また、デカップリング容量セルは、トランジスタを用いずに、配線間容量を利用した構成であってもよい。
「修正用セル」は、論理ブロックにおけるセル配置配線が実施された後、動作不具合や機能追加が発生した場合に使用されるスタンダードセルである。
図２（ａ）に示すように、修正用セルには、修正用セル回路３１が構成されている。修正用セル回路３１は、Ｐ型トランジスタＰ３と、Ｎ型トランジスタＮ３とを備える。
Ｐ型トランジスタＰ３は、ソースが電源ＶＤＤに、ゲートが入力端子ＡおよびＮ型トランジスタＮ３のゲートに、ドレインが出力端子ＹおよびＮ型トランジスタＮ３のドレインに、それぞれ接続されている。Ｎ型トランジスタＮ３は、ソースが電源ＶＳＳに接続されている。すなわち、修正用セル回路３１は、入力端子Ａに入力された信号を反転して出力端子Ｙから出力するインバータ回路である。
図２（ａ）に示すように、修正用セル回路３１では、予め、入力端子Ａに電源ＶＳＳを接続しておき、出力端子Ｙを未接続にしておく。そして、半導体集積回路装置の修正時に、インバータ回路の追加が必要となるとき、入力端子Ａから電源ＶＳＳを切り離して、入力端子Ａおよび出力端子Ｙを他の回路に接続する。これにより、半導体集積回路装置を所望の回路に修正することができる。
また、修正用セルに構成される論理回路は、インバータ回路として機能する修正用セル回路３１以外の論理回路であってもよいし、特定の機能を持った論理回路でなくてもよい。例えば、図２（ｂ）に示すように、修正用セルにＰ型トランジスタＰ４およびＮ型トランジスタＮ４を備える修正用セル回路３２を構成してもよい。Ｐ型トランジスタＰ４は、ゲートが端子Ａ１に、ソースが端子Ｙ１に、ドレインが端子Ｙ２にそれぞれ接続されている。Ｎ型トランジスタＮ４は、ゲートが端子Ａ２に、ソースが端子Ｙ３に、ドレインが端子Ｙ４にそれぞれ接続されている。修正用セル回路３２では、予め、端子Ａ１，Ａ２，Ｙ１～Ｙ４を未接続にしておき、半導体集積回路装置を修正するときに、端子Ａ１，Ａ２，Ｙ１～Ｙ４を所望の回路を構成するように接続することで修正を実現する。
（第１実施形態）
次に、第１実施形態に係る半導体集積回路装置の構造を説明する。
図３は第１実施形態に係る半導体集積回路装置の構成を示す平面図であり、容量セルおよび修正用セルが配置された回路ブロックにおけるレイアウトパターンを簡略化して図示している（以降の平面図も同様）。図３に示す半導体集積回路装置１０は、基板に、複数のスタンダードセル１が配置されている。また、Ｘ方向（図面横方向、第１方向）に並べて配置された複数のスタンダードセル１を備えたスタンダードセル列ＣＲが、Ｙ方向（図面縦方向、第１方向と垂直をなす第２方向）に複数列（図３では、６列）配置されている。スタンダードセル１は、例えばインバータや論理回路等の機能を有する基本回路素子であり、スタンダードセルを組み合わせて配置配線することによって、所定の機能を実現する半導体集積回路装置を設計・製造することができる。
スタンダードセル列ＣＲは、図面下部から図面上部にかけて、スタンダードセル列ＣＲ１～ＣＲ６の順で配置されている。なお、図３等において、図面下部から数えて奇数番目に配置されたスタンダードセル列ＣＲ（ＣＲ１，ＣＲ３，ＣＲ５）を奇数列のスタンダードセル列ＣＲとし、図面下部から数えて偶数番目に配置されたスタンダードセル列ＣＲ（ＣＲ２，ＣＲ４，ＣＲ６）を偶数列のスタンダードセル列ＣＲとする。
スタンダードセル列ＣＲ同士の間に、スタンダードセル１に電源電位ＶＤＤを供給する電源配線６（右横にＶＤＤと記す）と、スタンダードセル１に電源電位ＶＳＳを供給する電源配線７（右横にＶＳＳと記す）とが、交互に、配置されている。電源配線６，７はともに、Ｘ方向に延びるように配置されている。電源配線６は、そのＹ方向両側のスタンダードセル列ＣＲに電源電位ＶＤＤを供給する。また、電源配線７は、そのＹ方向両側のスタンダードセル列ＣＲに電源電位ＶＳＳを供給する。
半導体集積回路装置１０には、電源配線６，７の上層に、Ｙ方向に延びるように配置されたストラップ電源配線８，９が設けられている。ストラップ電源配線８は、コンタクトを介して電源配線６と接続されており、その下方に配置されたスタンダードセル１に電源電位ＶＤＤを供給する。また、ストラップ電源配線９は、コンタクトを介して電源配線７と接続されており、その下方に配置されたスタンダードセル１に電源電位ＶＳＳを供給する。なお、図３では、電源配線６とストラップ電源配線８とのコンタクト、および、電源配線７とストラップ電源配線９とのコンタクトについては、省略して図示している。
図３に示すように、ストラップ電源配線８，９は、Ｘ方向において、交互に、配置されている。例えば、ストラップ電源配線８（８ａ，８ｂ，８ｃ）は、等ピッチで離間して配置されており、ストラップ電源配線９（９ａ，９ｂ，９ｃ）は、等ピッチで離間して配置されている。
また、図３では、ストラップ電源配線８ａ，９ａ、ストラップ電源配線８ｂ，９ｂ、および、ストラップ電源配線８ｃ，９ｃは、それぞれ、互いに隣接して配置されている。ただし、電源電位ＶＤＤを供給するストラップ電源配線と、電源電位ＶＳＳを供給するストラップ電源配線とは、隣接して配置されなくてもよい。
また、スタンダードセル列ＣＲに配置されるスタンダードセル１には、容量セル２と、修正用セル３と、論理セル４と、フィラーセル５とが含まれる。
容量セル２は、上述したとおり、半導体集積回路装置１０内の電源電圧降下や電源ノイズを抑制するために設けられるスタンダードセルである。図３に示すように、容量セル２には、Ｘ方向の寸法が異なる複数種類の容量セルが含まれる。
修正用セル３は、上述したとおり、論理ブロックにおけるセル配置配線が実施された後、動作不具合や機能追加が発生した場合に使用されるスタンダードセルである。図３に示すように、修正用セル３には、Ｘ方向の寸法が異なる複数種類の修正用セルが含まれる。各修正用セル３は、それぞれの内部に含まれる論理回路によって、Ｘ方向の寸法が異なる。
論理セル４は、所望の回路を実現するために基板上に配置されるスタンダードセルである。論理セル４は、例えば、Ｐ型トランジスタやＮ型トランジスタ等で構成され、それぞれが所定の論理機能を有する。
フィラーセル５は、論理機能を有しておらず、回路ブロックの論理機能に寄与せず、論理セル、容量セル、修正用セルの間に生じた隙間を埋めるために配置されたスタンダードセルである。フィラーセル５は、論理機能を有さないトランジスタ（ダミートランジスタ）が含まれることがある。
次に、図３～図７を参照しながら、第１実施形態に係る半導体集積回路装置の設計方法を説明する。
図４は半導体集積回路装置の設計方法を示すフローチャートである。図５～図７は、それぞれ、図４のフローにおけるステップＳ２、ステップＳ３およびステップＳ５実行後の半導体集積回路装置のレイアウト構造を示す平面図である。
半導体集積回路装置の設計には、入力されたネットリストデータに基づき、所望の回路を実現する半導体集積回路装置のレイアウトデータを出力する装置、例えば、半導体集積回路装置の設計用コンピュータが用いられる。
具体的には、ステップＳ１において、所望の回路を構成する論理セル４と、論理セル４間の接続とを記載したネットリストデータを設計用コンピュータに入力する。
ステップＳ２において、レイアウトデータの基板上に電源配線６，７が配置される。図５に示すように、Ｘ方向に延びる電源配線６，７が、Ｙ方向において、交互に配置される。電源配線６，７は、それぞれ、Ｙ方向に隣接する電源配線６，７との間にスタンダードセル列ＣＲが配置可能な間隔を空けて配置される。
また、電源配線６，７の上層には、Ｙ方向に延びるストラップ電源配線８，９がＸ方向に交互に配置される。図５に示すように、図面左側にストラップ電源配線８ａ，９ａが、図面中央にストラップ電源配線８ｂ，９ｂが、図面右側にストラップ電源配線８ｃ，９ｃが、それぞれ、配置される。また、図示は省略するが、ストラップ電源配線８ａ～８ｃは、それぞれ、コンタクトを介して電源配線６と接続され、ストラップ電源配線９ａ～９ｃは、それぞれ、コンタクトを介して電源配線７と接続される。
ステップＳ３において、ネットリストデータに基づいて、基板上に論理セル４が配置される。図６に示すように、論理セル４は、ネットリストデータに含まれる所望の回路構成を実現するように、スタンダードセル列ＣＲ１～ＣＲ６に配置される。
ステップＳ４において、ネットリストデータに基づいて、信号配線が行われる。図示は省略するが、ネットリストデータに基づき、基板上に配置された論理セル４間の信号配線が行われる。
ステップＳ５において、容量セル２が配置される。図６に示すように、スタンダードセル列ＣＲには、論理セル４が配置されていない空き領域（スタンダードセル列ＣＲ１～ＣＲ６における白色部分）が存在する。この空き領域に容量セル２が配置される。図７に示すように、容量セル２は、奇数列のスタンダードセル列ＣＲであるスタンダードセル列ＣＲ１，ＣＲ３，ＣＲ５の空き領域にのみ配置される。すなわち、容量セル２は、Ｙ方向に並べて配置されたスタンダードセル列ＣＲにおいて、一列おきに配置される。なお、容量セル２は、奇数列のスタンダードセル列ＣＲの空き領域に可能な限り配置される。
ステップＳ６において、修正用セル３が配置される。図７に示すように、スタンダードセル列ＣＲには、容量セル２および論理セル４が配置されていない空き領域（スタンダードセル列ＣＲ１～ＣＲ６における白色部分）が存在する。この空き領域に修正用セル３が配置される。具体的には、修正用セル３は、偶数列のスタンダードセル列ＣＲであるスタンダードセル列ＣＲ２，ＣＲ４，ＣＲ６の、論理セル４が配置されていない空き領域に配置される。すなわち、修正用セル３は、容量セル２が配置されていない偶数列のスタンダードセル列ＣＲ２，ＣＲ４，ＣＲ６にのみ配置される。このため、修正用セル３は、Ｙ方向に並べて配置されたスタンダードセル列ＣＲにおいて、一列おきに配置される。なお、修正用セル３は、偶数列のスタンダードセル列ＣＲの空き領域に可能な限り配置される。
ステップＳ７において、フィラーセル５が配置される。容量セル２、修正用セル３、論理セル４およびフィラーセル５が基板上に配置されると、図３のようなレイアウト構造となる。フィラーセル５は、容量セル２、修正用セル３および論理セル４のいずれも配置されていないスタンダードセル列ＣＲの空き領域に配置される。フィラーセル５は、容量セル２、修正用セル３および論理セル４のいずれも配置できないようなスタンダードセル列ＣＲの極小の空き領域に配置される。
ステップＳ８において、設計用コンピュータから、容量セル２、修正用セル３、論理セル４およびフィラーセル５が配置された半導体集積回路装置１０のレイアウトデータが出力される。
以上の構成により、Ｘ方向に隣り合う、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間、および、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間において、容量セル２は奇数列のスタンダードセル列ＣＲ（ＣＲ１，ＣＲ３，ＣＲ５）に配置され、修正用セル３は偶数列のスタンダードセル列ＣＲ（ＣＲ２，ＣＲ４，ＣＲ６）に配置される。すなわち、容量セル２および修正用セル３のうち容量セル２のみが配置されたスタンダードセル列ＣＲ（ＣＲ１，ＣＲ３，ＣＲ５）と、容量セル２および修正用セル３のうち容量セル２のみが配置されたスタンダードセル列ＣＲ（ＣＲ２，ＣＲ４，ＣＲ６）とが、Ｙ方向において、交互に配置される。これにより、容量セル２および修正用セル３が、Ｙ方向に並べて配置されたスタンダードセル列ＣＲにおいて、交互に配置されるため、半導体集積回路装置１０に配置される容量セル２および修正用セル３の数を抑えつつ、容量セル２および修正用セル３を確実に半導体集積回路装置１０内に配置することができる。
また、容量セル２は、隣接する電源配線６，７の間に配置され、その電源配線６，７に接続される。また、容量セル２は、Ｙ方向に並べて配置されたスタンダードセル列ＣＲにおいて、一列おきに配置される。すなわち、いずれの電源配線６，７も容量セル２と接続されることになる。これにより、回路ブロック内の局所的な電源電圧降下や電源ノイズの発生を抑制することができる。
また、修正用セル３は、Ｙ方向に並べて配置されたスタンダードセル列ＣＲにおいて、一列おきに配置される。これにより、動作不具合や機能追加を行いたい部分の近傍に修正用セルが配置される可能性が高くなり、修正用セルに対する配線による配線遅延を抑制することができる。
なお、容量セル２が奇数列のスタンダードセル列ＣＲに配置され、修正用セル３が偶数列のスタンダードセル列ＣＲに配置されているが、これに限られない。容量セル２が偶数列のスタンダードセル列ＣＲに配置され、修正用セル３が奇数列のスタンダードセル列ＣＲに配置されてもよい。
（第２実施形態）
図８は第２実施形態に係る半導体集積回路装置の構成を示す平面図である。スタンダードセル列ＣＲ１～ＣＲ６、電源配線６，７、ストラップ電源配線８，９、および、論理セル４の配置に関しては、図３と同様であるので、説明を省略する。
図３では、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間、および、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間において、容量セル２は奇数列のスタンダードセル列ＣＲに配置され、修正用セル３は偶数列のスタンダードセル列ＣＲに配置されている。すなわち、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間において、容量セル２および修正用セル３は、それぞれ、同じ配置方法で配置される。
これに対して、図８では、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間において、容量セル２および修正用セル３は、それぞれ、異なる配置方法で配置される。
具体的には、容量セル２は、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間においては、奇数列のスタンダードセル列ＣＲ（ＣＲ１，ＣＲ３，ＣＲ５）に配置され、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間においては、偶数列のスタンダードセル列ＣＲ（ＣＲ２，ＣＲ４，ＣＲ６）に配置される。
また、修正用セル３は、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間において、偶数列のスタンダードセル列ＣＲ（ＣＲ２，ＣＲ４，ＣＲ６）に配置され、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間において、奇数列のスタンダードセル列ＣＲに配置される。
次に、図４、図６、図８および図９を参照しながら、第２実施形態に係る半導体集積回路装置の設計方法について説明する。図９はステップＳ５実行後の半導体集積回路装置のレイアウト構造である。図４において、ステップＳ１～Ｓ４，Ｓ７，Ｓ８は第１実施形態と同様であるので、説明を省略する。
ステップＳ５において、容量セル２が配置される。図６および図９に示すように、容量セル２は、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間においては、奇数列のスタンダードセル列ＣＲ（ＣＲ１，ＣＲ３，ＣＲ５）の空き領域に配置され、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間においては、偶数列のスタンダードセル列ＣＲ（ＣＲ２，ＣＲ４，ＣＲ６）の空き領域に配置される。すなわち、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｃ，９ｃとの間において、電源配線６，７それぞれのＹ方向両側には、容量セル２が配置される。
ステップＳ６において、修正用セル３が配置される。図８および図９に示すように、修正用セル３は、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間において、偶数列のスタンダードセル列ＣＲ（ＣＲ２，ＣＲ４，ＣＲ６）の空き領域に配置され、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間において、奇数列のスタンダードセル列ＣＲ（ＣＲ１，ＣＲ３，ＣＲ５）の空き領域に配置される。
図９の構成によって、図３と同様の効果を得ることができる。
また、例えば、スタンダードセル列ＣＲ３，ＣＲ４の間に配置された電源配線６において電源ノイズが発生した場合、電源配線６に接続された容量セル２を介して、電源配線６の両隣に配置された電源配線７（スタンダードセル列ＣＲ２，ＣＲ３の間に配置された電源配線７、および、スタンダードセル列ＣＲ４，ＣＲ５の間に配置された電源配線７）に電源ノイズが伝搬する。すなわち、電源配線６，７のいずれかで電源ノイズが発生した場合に、容量セル２を介して、両隣に配置された電源配線６，７に電源ノイズが伝搬する。これにより、電源配線６，７において発生した電源ノイズが分散されるので、電源ノイズの影響を低減することができる。
なお、容量セル２と修正用セル３とを逆に配置してもよい。この場合、容量セル２は、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間においては、奇数列のスタンダードセル列ＣＲに配置され、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間においては、偶数列のスタンダードセル列ＣＲに配置される。また、修正用セル３は、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間においては、偶数列のスタンダードセル列ＣＲに配置され、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間においては、奇数列のスタンダードセル列ＣＲに配置される。
なお、上記各実施形態では、容量セル２が配置された後、修正用セル３が配置されるとしたが、これに限られず、修正用セル３が配置された後、容量セル２が配置されてもよい。
また、上記各実施形態では、Ｙ方向に並べて配置されるスタンダードセル列は６列としたが、これに限られず、スタンダードセル列は２列以上であればよい。
本開示では、スタンダードセルを備えた半導体集積回路装置について、デカップリング容量セルおよび修正用セルを、半導体集積回路装置の面積を抑えつつ、配置することができる。
１ スタンダードセル
２ デカップリング容量セル
３ 修正用セル
６，７ 電源配線
８，９（８ａ～８ｃ，９ａ～９ｃ） ストラップ電源配線
ＣＲ（ＣＲ１～ＣＲ６） スタンダードセル列

Claims (3)

  1. 第１方向に延びる複数の電源配線と、
    前記第１方向に並ぶ複数のスタンダードセルをそれぞれ備え、前記電源配線同士の間にそれぞれ配置された、複数のセル列と、
    前記複数のセル列の上方において、前記第１方向と垂直をなす第２方向に延びており、前記第１方向において離間して隣り合う、同一電源電圧を供給する第１および第２ストラップ電源配線とを備え、
    前記複数の電源配線は、第１電源電圧を供給する第１電源配線、および、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線を含み、前記第１電源配線と前記第２電源配線とは、前記第２方向において交互に配置されており、
    前記複数のセル列は、前記第１ストラップ電源配線と前記第２ストラップ電源配線との間の第１領域において、容量セルおよび修正用セルのうち容量セルのみが配置された第１セル列と、前記第１領域において容量セルおよび修正用セルのうち修正用セルのみが配置された第２セル列とを含み、前記第１セル列と前記第２セル列とは、前記第２方向において交互に配置されていることを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記複数のセル列の上方において前記第２方向に延びており、前記第１方向において前記第２ストラップ電源配線と、前記第１ストラップ電源配線と反対側に、離間して隣り合う、前記第１および第２ストラップ電源配線と同一電源電圧を供給する第３ストラップ電源配線を備え、
    前記第２ストラップ電源配線と前記第３ストラップ電源配線との間の領域において、前記第１セル列は、容量セルおよび修正用セルのうち容量セルのみが配置されており、前記第２セル列は、容量セルおよび修正用セルのうち修正用セルのみが配置されていることを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記複数のセル列の上方において前記第２方向に延びており、前記第１方向において前記第２ストラップ電源配線と、前記第１ストラップ電源配線と反対側に、離間して隣り合う、前記第１および第２ストラップ電源配線と同一電源電圧を供給する第３ストラップ電源配線を備え、
    前記第２ストラップ電源配線と前記第３ストラップ電源配線との間の領域において、前記第１セル列は、容量セルおよび修正用セルのうち修正用セルのみが配置されており、前記第２セル列は、容量セルおよび修正用セルのうち容量セルのみが配置されている
    ことを特徴とする半導体集積回路装置。
JP2020565071A 2019-01-09 2019-01-09 半導体集積回路装置 Active JP7157350B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/000367 WO2020144767A1 (ja) 2019-01-09 2019-01-09 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPWO2020144767A1 JPWO2020144767A1 (ja) 2021-11-18
JP7157350B2 true JP7157350B2 (ja) 2022-10-20

Family

ID=71521516

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020565071A Active JP7157350B2 (ja) 2019-01-09 2019-01-09 半導体集積回路装置

Country Status (3)

Country Link
US (1) US20210335774A1 (ja)
JP (1) JP7157350B2 (ja)
WO (1) WO2020144767A1 (ja)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001148464A (ja) 1999-11-18 2001-05-29 Toshiba Microelectronics Corp 半導体集積回路
JP2001358221A (ja) 2000-06-14 2001-12-26 Fujitsu Ltd レイアウト方法、レイアウト装置及び記録媒体
JP2002110798A (ja) 2000-09-27 2002-04-12 Hitachi Ltd 半導体装置およびそのレイアウト方法
JP2005142226A (ja) 2003-11-04 2005-06-02 Matsushita Electric Ind Co Ltd 半導体集積回路およびその設計方法
JP2007234857A (ja) 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体集積回路および半導体集積回路の設計方法
JP2008277788A (ja) 2007-04-05 2008-11-13 Nec Electronics Corp 半導体装置
WO2013132841A1 (ja) 2012-03-08 2013-09-12 パナソニック株式会社 半導体集積回路装置
JP2016130919A (ja) 2015-01-13 2016-07-21 株式会社ソシオネクスト 半導体装置の設計方法及び半導体装置の製造方法
WO2017090389A1 (ja) 2015-11-25 2017-06-01 株式会社ソシオネクスト 半導体集積回路装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001148464A (ja) 1999-11-18 2001-05-29 Toshiba Microelectronics Corp 半導体集積回路
JP2001358221A (ja) 2000-06-14 2001-12-26 Fujitsu Ltd レイアウト方法、レイアウト装置及び記録媒体
JP2002110798A (ja) 2000-09-27 2002-04-12 Hitachi Ltd 半導体装置およびそのレイアウト方法
JP2005142226A (ja) 2003-11-04 2005-06-02 Matsushita Electric Ind Co Ltd 半導体集積回路およびその設計方法
JP2007234857A (ja) 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体集積回路および半導体集積回路の設計方法
JP2008277788A (ja) 2007-04-05 2008-11-13 Nec Electronics Corp 半導体装置
WO2013132841A1 (ja) 2012-03-08 2013-09-12 パナソニック株式会社 半導体集積回路装置
JP2016130919A (ja) 2015-01-13 2016-07-21 株式会社ソシオネクスト 半導体装置の設計方法及び半導体装置の製造方法
WO2017090389A1 (ja) 2015-11-25 2017-06-01 株式会社ソシオネクスト 半導体集積回路装置

Also Published As

Publication number Publication date
US20210335774A1 (en) 2021-10-28
WO2020144767A1 (ja) 2020-07-16
JPWO2020144767A1 (ja) 2021-11-18

Similar Documents

Publication Publication Date Title
USRE48831E1 (en) Semiconductor integrated circuit
US7469389B2 (en) Standard cell library, method of designing semiconductor integrated circuit, semiconductor integrated circuit pattern, and semiconductor integrated circuit
US7538368B2 (en) Standard cell, standard cell library, and semiconductor integrated circuit with suppressed variation in characteristics
US7500211B2 (en) Unit cell of semiconductor integrated circuit and wiring method and wiring program using unit cell
JP2008182058A (ja) 半導体装置および半導体装置形成方法
JP2006173478A (ja) 半導体集積回路装置及びその設計方法
WO2013065080A1 (ja) 半導体集積回路装置
KR102552279B1 (ko) 반도체 장치
JP2012227395A (ja) 半導体集積回路装置
JP5896682B2 (ja) 半導体集積回路装置
JP2013120852A (ja) スタンダードセル、および、半導体集積回路
JP7157350B2 (ja) 半導体集積回路装置
CN110392922B (zh) 半导体集成电路装置
JP6965721B2 (ja) 回路素子及び回路素子の使用方法
JP4761914B2 (ja) スタンダードセルライブラリ、半導体集積回路の設計方法、半導体集積回路パターンおよび半導体集積回路
JP6010308B2 (ja) 半導体集積回路および電子機器
WO2021192265A1 (ja) 半導体集積回路装置
JP5630856B2 (ja) 半導体装置
JP4471776B2 (ja) 半導体装置、半導体装置の製造方法
JP2008300677A (ja) 半導体集積回路
JP7323847B2 (ja) 半導体集積回路装置
TWI405093B (zh) 半導體元件庫之鄰接圖樣樣板結構
WO2023112682A1 (ja) 半導体集積回路装置
JP5201148B2 (ja) 半導体集積回路装置
JP2016046479A (ja) 半導体装置及び半導体装置の設計方法とプログラム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220906

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220919

R150 Certificate of patent or registration of utility model

Ref document number: 7157350

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150