JP2005142226A - 半導体集積回路およびその設計方法 - Google Patents

Abstract

【課題】 半導体集積回路では、電源配線に抵抗成分が含まれているために、クロック経路上にあるセルに供給される電源電圧が降下して、クロックスキューが発生する。
【解決手段】 クロック経路上にあるセル１０に対して、セル１０を中心としたセル配置禁止領域を設定し、セル配置禁止領域には、論理動作を行うセルを配置しないようにする。また、密接して配置される複数のセルからなるセル群については、セル群ごとにセル配置禁止領域を設定してもよく、セル配置禁止領域に容量セルを配置してもよい。
【選択図】 図１

Description

本発明は、半導体集積回路、およびその設計方法に関し、より特定的には、電源配線のＩＲ−ドロップを考慮して設計された半導体集積回路、およびその設計方法に関する。

ロジック回路を含んだ半導体集積回路の多くは、外部から供給されたクロック信号、あるいは、外部から供給された信号に基づき内部で生成したクロック信号に同期して動作する。一般に半導体集積回路は、複数のフリップフロップと、与えられたクロック信号に基づき各フリップフロップに供給されるクロック信号を生成する回路（以下、クロック回路という）とを備えている。半導体集積回路を正しく動作させるためには、各フリップフロップにクロック信号を正しく供給することが必要である。また、半導体集積回路の消費電力を低減するためには、動作させない回路ブロックに対するクロック信号の供給を停止することが有効である。このため、クロック回路の構成やクロック信号の供給方法は、半導体集積回路の設計上の重要な課題であると認識されている。

ロジック回路を設計するときには、論理素子に対応した矩形状のセルを２次元領域内に配置する、セルベース方式による設計が広く用いられている。特に、セルベース方式による設計では、セルの配置を容易に行うために、共通の高さを有するセル（スタンダードセル）が使用される場合が多い。図１９は、従来の半導体集積回路のレイアウト結果を示す図である。図１９において、文字Ｃを付した矩形領域は、１つのセル（スタンダードセル）を表す。セルは、２次元領域内に互いに平行に設けられた複数の帯状領域９１内に、高さを揃えて配置される。２つの帯状領域９１の間には、各セルに電源を供給するための電源配線９２が設けられる。電源配線９２には、電源電圧ＶＤＤが印加される電源配線９２ａと、接地電圧ＶＳＳが印加される電源配線９２ｂとが含まれる。これら２種類の電源配線９２ａ、９２ｂは、帯状領域９１が並ぶ２次元領域内に交互に配置される。

近年の半導体集積回路では、電源配線に抵抗成分が含まれているために、電源配線経由で各セルに電源を供給した場合に、各セルに供給される電圧が半導体集積回路の外部から供給される電圧よりも低くなる現象（以下、ＩＲ−ドロップという）が問題となっている。図２０は、ＩＲ−ドロップが発生する様子を示す図である。図２０には、半導体集積回路９３の電源端子９４から３．０Ｖの電源電圧を供給した場合に、半導体集積回路９３に含まれる各セルに供給される電源電圧の分布が示されている。電源端子９４から３．０Ｖの電源電圧を供給しても、電源配線９５に抵抗成分９６が含まれているために、半導体集積回路９３に含まれる各セルには、３．０Ｖより低い電源電圧しか供給されない。例えば、セル９７には、約２．７Ｖの電源電圧しか供給されない。

このようなＩＲ−ドロップが発生する理由は、セルが動作し、セルの出力信号の値が変化するときに、セルに含まれるトランジスタの端子に電源配線から電流が流れ、半導体集積回路の外部から供給される電圧は、各セルに到達した時点では、流れた電流と電源配線の抵抗成分との積に相当する分だけ降下しているからである。特に、クロック経路上にあるセルに供給される電源電圧にＩＲ−ドロップが発生すると、クロック経路上にあるセルの実動作時の遅延時間が、ＩＲ−ドロップが発生しない場合の遅延時間と異なることとなり、回路設計時に想定していた量を超えたクロックスキューが発生する。このようなクロックスキューが発生すると、回路が誤動作する可能性が生じる。

半導体集積回路に含まれるセルの配置およびＩＲ−ドロップ対策に関しては、従来から、種々の技術が知られている。このうち、本発明と関連を有する技術としては、例えば、特許文献１〜３に記載されたものがある。特許文献１には、配置配線後にタイミング解析を行い、タイミング制約を満たさない場合には、遅延セルの挿入、交換、削除を自動的に行う自動配置設計方法および装置が記載されている。特許文献２には、複数のセルにクロック信号を供給するためのクロックバッファを、その複数のセルのいずれよりも電源配線に近い位置に配置する方法が記載されている。特許文献３には、配置配線後にタイミング解析と電源配線の電圧降下解析とを行い、電圧降下があれば、論理素子とともに配置された電圧降下対策用素子と電圧供給用Ｉ／Ｏとの間に補強用電源配線を配線するレイアウト装置および方法が記載されている。
特開平７−１４９２７号公報 特開平１１−２５１４３９号公報 特開２００２−１１０８０２号公報

しかしながら、近年の半導体集積回路では、微細化の進行に伴い、電源配線の幅が狭くなったため、電源配線の単位長あたりの抵抗値が増加し、ＩＲ−ドロップが発生しやすくなっている。また、回路の大規模化および低電圧化に伴い、クロックスキューも発生しやすくなっている。このため、近年の半導体集積回路では、従来よりも高いレベルで、ＩＲ−ドロップに起因するクロックスキューの発生を抑制することが必要とされている。

それ故に、本発明は、ＩＲ−ドロップに起因するクロックスキューの発生を抑制した半導体集積回路、およびその設計方法を提供することを目的とする。

上記課題を解決する第１の発明は、複数のセルと複数の配線とを備え、クロック経路上にあるセルの全部または一部に、各セルを中心としたセル配置禁止領域が設定されており、論理動作を行うセルは、セル配置禁止領域が設定されていない部分に配置されている半導体集積回路である。

この場合、ある帯状領域内に配置されているセルを中心としたセル配置禁止領域が、すぐ上およびすぐ下の帯状領域とセルの幅以上の幅で重なることとしてもよく、その帯状領域とセルの幅の３倍以上の幅で重なることとしてもよい。

また、同一の帯状領域内に密接して配置される複数のセルからなるセル群であって、クロック経路上にあるものの全部または一部に、セル群ごとにセル配置禁止領域が設定されていてもよい。

また、セル配置禁止領域内に容量セルが配置されていてもよく、より好ましくは、ある帯状領域内に配置されているセルを中心としたセル配置禁止領域がすぐ上およびすぐ下の帯状領域と重なり、容量セルはその重なり部分に配置されていてもよい。

第２の発明は、クロック経路上にあるセルの全部または一部を配置し、その配置位置にセルより大きいダミーセルを仮想的に配置し、未配置のセルをダミーセルが配置されていない位置に配置する、半導体集積回路の設計方法である。

第３の発明は、セルを配置し、クロック経路上にあるセルの全部または一部について、セルの配置位置に、セルより大きいセル配置禁止領域を設定し、セル配置禁止領域内に配置されている論理動作を行うセルをセル配置禁止領域の外部に再配置する、半導体集積回路の設計方法である。

第４の発明は、クロック経路上にあるセルの全部または一部について、各セルと容量セルとを含む複合セルを生成し、生成した複合セルを配置し、未配置のセルを複合セルが配置されていない位置に配置する、半導体集積回路の設計方法である。

上記第２から第４の発明では、同一の帯状領域内に密接して配置される複数のセルからなるセル群を、１つのセルとして扱うこととしてもよい。

第５の発明は、セルを配置し、クロック経路上にあるセルの全部または一部について、セルに供給される電源電圧が電源配線の抵抗に起因して降下する程度を求め、求めた程度が所定の基準を満たさない場合に、クロック経路上にあるセルの近傍に配置されたセルを、クロック経路上にあるセルから離れる位置に再配置する、半導体集積回路の設計方法である。

第６の発明は、複数のセルと、クロック経路上にあるのセルの全部または一部に電源を供給する第１の電源配線と、残余のセルに電源を供給する第２の電源配線とを備え、第１の電源配線は第２の電源配線とは別個に設けられている半導体集積回路である。

第７の発明は、複数のセルと、セルに電源を供給する電源配線と、電源配線よりも高い電圧が印加される補強用電源配線と、補強用電源配線上の電圧をセルに供給すべき電源電圧にまで降下させて、電源配線に印加する電圧変換部とを備えた半導体集積回路である。この場合、電圧変換部は、例えば、パワートランジスタで構成される。

上記第１の発明によれば、クロック経路上にあるセルの近傍には、論理動作を行うセルが配置されていないので、クロック経路上にあるセルが電源配線と接続する点は、論理動作を行うセルが電源配線と接続する点から一定の距離以上離れることになる。このため、クロック経路上にあるセルは、論理動作を行うセルが動作したときに発生するＩＲ−ドロップの影響を受けにくくなる。よって、他のセルが動作したときにクロック経路上にあるセルに供給される電源電圧が降下して、クロックスキューが発生し、回路が誤動作する不具合を防止することができる。

上記容量セルを備えることとすれば、電源配線経由で供給される電源を安定化させることができるので、上記不具合をより効果的に防止することができる。

上記第２から第４の発明によれば、クロック経路上にあるセルの近傍に、論理動作を行うセルが配置されていないことを特徴とする半導体集積回路を設計することができる。また、クロック経路上にあるセルに対して、一括してダミーセルの配置、セル配置禁止領域の設定、容量セルの配置などを行うことにより、処理を簡略化することができる。

上記第５の発明によれば、クロック経路上にあるセルを移動させることなく、ＩＲ−ドロップに起因するクロックスキューの発生を抑制した半導体集積回路を設計することができる。

上記第６の発明によれば、クロック経路上にあるセル以外のセルが動作したときでも、その影響が、クロック経路上にあるセルに電源を供給するための電源配線に及ぶことがないので、ＩＲ−ドロップに起因するクロックスキューの発生を抑制することができる。

上記第７の発明によれば、チップの中央部分で発生するＩＲ−ドロップを効果的に抑制し、ＩＲ−ドロップに起因するクロックスキューの発生を抑制することができる。

（第１の実施形態）
本発明の第１の実施形態では、ＩＲ−ドロップに起因するクロックスキューの発生を抑制した半導体集積回路、およびその設計方法を説明する。図１は、本実施形態に係る半導体集積回路のレイアウト結果を示す図である。図１に示す半導体集積回路は、複数のセル（文字Ｃを付した矩形領域）と、セル間を接続する配線とを備えている。なお、図１および以降の図面では、ハッチングを付したセルは、クロック経路上にあるセルを表すこととし、図面の簡略化のために、セル間を接続する配線は適宜省略することとする。

図１に示すセルは、共通の高さを有するスタンダードセルであり、２次元領域内に互いに平行に設けられた複数の帯状領域１１内に、高さを揃えて配置される。２つの帯状領域１１の間には、各セルに電源を供給するための電源配線１２が設けられる。電源配線１２には、電源電圧ＶＤＤが印加される電源配線１２ａと、接地電圧ＶＳＳが印加される電源配線１２ｂとが含まれる。これら２種類の電源配線１２ａ、１２ｂは、帯状領域１１が並ぶ２次元領域内に交互に配置される。なお、半導体集積回路のチップサイズを縮小し、製造コストを削減するためには、セルはできるだけ詰めて配置することが望ましいが、セル間を接続する配線の状況などによっては、セル間に隙間が生じることもある。

図１に示す半導体集積回路は、クロック経路上にあるセルの全部または一部に、各セルを中心とした、論理動作を行うセルを配置できない領域（以下、セル配置禁止領域という）が設定されており、論理動作を行うセルは帯状領域１１内でセル配置禁止領域を除く部分に配置されていることを特徴とする。

以下、ｎ番目（ｎは整数、以下同じ）の帯状領域１１内に配置された、クロック経路上にあるセル１０に対して、セル１０を中心としたセル配置禁止領域を設定する場合について説明する。セル１０は、クロック経路上にある、任意の種類のセルである。一般にクロック経路上にあるセルは、それ以外のセルと比べて、ＩＲ−ドロップの影響をより受けにくくすることが必要とされる。そこで、本実施形態に係る半導体集積回路では、セル１０を中心としたセル配置禁止領域に、論理動作を行うセルを配置しないようにする。

例えば、図１に示す半導体集積回路では、セル１０に対するセル配置禁止領域として、
（１）セル１０が占める第１の矩形領域、
（２）セル１０をセルの高さ方向に（ｎ−１）番目の帯状領域まで平行移動させたときに移動後のセルが占める第２の矩形領域、
（３）セル１０をセルの高さ方向に（ｎ＋１）番目の帯状領域まで平行移動させたときに移動後のセルが占める第３の矩形領域、
（４）第１および第２の矩形領域に挟まれた第４の矩形領域、および
（５）第１および第３の矩形領域に挟まれた第５の矩形領域
を合わせた領域が設定されている。このため、この半導体集積回路では、上記第２および第３の矩形領域内には、論理動作を行うセルは配置されない。このことは、図１では、セル１０の真上および真下に、論理動作を行うセルが配置されていないことによって示されている。

セル配置禁止領域の設定方法には、図１に示す方法を含めて、種々の方法が考えられる。セル１０の高さをＨ、幅をＷ、電源配線１２の幅をｈとすると、セル１０に対しては、例えば、図２に示すセル配置禁止領域１３を設定することができる。この場合、図２に示す幅ＡおよびＢは、適切な値に決定される。セル配置禁止領域１３は、
（１）ｎ番目の帯状領域内でセル１０と同じ位置にある、高さＨ、幅（Ｗ＋２Ｂ）の第１の矩形領域、
（２）（ｎ−１）番目の帯状領域内でセル１０とセルの幅方向の位置が等しい、高さＨ、幅Ａの第２の矩形領域、
（３）（ｎ＋１）番目の帯状領域内でセル１０とセルの幅方向の位置が等しい、高さＨ、幅Ａの第３の矩形領域、
（４）第１および第２の矩形領域に挟まれた高さｈ、幅（Ｗ＋２Ｂ）の第４の矩形領域、および
（５）第１および第３の矩形領域に挟まれた高さｈ、幅（Ｗ＋２Ｂ）の第５の矩形領域
を合わせたものである。なお、電源配線１２が配置されている領域にはセルを配置できないので、上記第４および第５の矩形領域をセル配置禁止領域１３に含めなくてもよく、また、含める場合であってもその幅は任意でよい（例えば、幅Ａとしてもよい）。

幅ＡおよびＢは、少なくとも一方が正の数であるように決定される。セル配置禁止領域１３の形状は、幅Ａが幅（Ｗ＋２Ｂ）より小さい場合には、図２（ａ）に示すように十字型（領域１３ａ）となり、幅Ａが幅（Ｗ＋２Ｂ）より大きい場合には、図２（ｂ）に示すようにＨ型（領域１３ｂ）となる。幅Ａがセル１０の幅Ｗ以上である場合には、セル配置禁止領域１３は、（ｎ−１）番目および（ｎ＋１）番目の帯状領域１１と、セル１０の幅以上の幅で重なる。また、幅Ｂがセル１０の幅Ｗ以上である場合には、セル配置禁止領域１３は、ｎ番目の帯状領域１１と、セル１０の幅の３倍以上の幅で重なる。

図１に示すレイアウト結果は、幅ＡをＷ（セル１０の幅）、幅Ｂを０とした場合に得られたものである。これ以外にも、例えば、幅Ａを２Ｗ、幅Ｂを０とした場合には、図３（ａ）に示すレイアウト結果が得られ、幅Ａおよび幅ＢをいずれもＷとした場合には、図３（ｂ）に示すレイアウト結果が得られ、幅Ａを２Ｗ、幅ＢをＷとした場合には、図３（ｃ）に示すレイアウト結果が得られる。これらいずれのレイアウト結果においても、セル１０を中心としたセル配置禁止領域には、論理動作を行うセルは配置されていない。

半導体集積回路のクロック経路上には、所定の態様で接続された複数のセル（以下、セル群という）が含まれる場合がある。セル群の典型例は、複数の遅延セルを直列に接続して構成された遅延セル群（後述する図４を参照）である。セルを配置するときには、セル群は１つの固まりとして１つの帯状領域内に配置され、セル群に含まれるセルは、１つの帯状領域内に密接して配置される。セル群に含まれるセルを同一の帯状領域内に密接して配置する理由は、セル間を接続する配線の遅延がセル群の遅延時間に与える影響を最小限に抑えるためである。

上記セル群がクロック経路上にある場合にも、図１および図３に示したレイアウト結果と同じように、セル群に含まれるセルに対して、セル配置禁止領域を設定することが望ましい。ところが、上述したように、セル群に含まれるセルは１つの帯状領域内に密接して配置されるので、セルごとに、各セルを中心としたセル配置禁止領域を設定することができない。そこで、クロック経路上にあるセル群については、セル群の全体を１個のセルと見なし、クロック経路上にある１個のセルと同じように取り扱うこととする。

以下、ｎ番目の帯状領域に配置された、クロック経路上にある遅延セル群１４（図４）に対して、遅延セル群１４を中心としたセル配置禁止領域を設定する場合について説明する。遅延セル群１４は、図４（ａ）に示すように、複数（図４では３個）の遅延セルを直列に接続した回路である。遅延セル群１４に含まれる遅延セルの個数をＤ、各遅延セルの高さをＨ、幅をＷとすると、配置された遅延セル群１４は、図４（ｂ）に示すように、高さＨ、幅ＤＷの矩形領域を占める。

遅延セル群１４に対しては、図２に示すセル配置禁止領域１３において、セル１０の部分に遅延セル群１４を当てはめたセル配置禁止領域を設定すればよい。言い換えると、遅延セル群１４に対しては、幅ＡおよびＢを適宜決定した上で、図２に示すセル配置禁止領域１３において、幅Ｗを幅ＤＷとしたセル配置禁止領域を設定すればよい。

遅延セル群１４に対して上記のようなセル配置禁止領域を設定する際に、例えば、幅ＡをＤＷ（遅延セル群１４全体の幅）、幅Ｂを０とした場合には、図５（ａ）に示すレイアウト結果が得られる。また、幅Ａを（Ｄ＋２）Ｗ、幅Ｂを０とした場合には、図５（ｂ）に示すレイアウト結果が得られ、幅Ａを（Ｄ−１）Ｗ、幅Ｂを０とした場合には、図５（ｃ）に示すレイアウト結果が得られ、幅ＡをＤＷ、幅ＢをＷとした場合には、図５（ｄ）に示すレイアウト結果が得られ、幅Ａを（Ｄ＋２）Ｗ、幅ＢをＷとした場合には、図５（ｅ）に示すレイアウト結果が得られる。これらいずれのレイアウト結果においても、遅延セル群１４を中心としたセル配置禁止領域には、論理動作を行うセルは配置されていない。

次に、図１、図３および図５に示すように、クロック経路上にあるセル（またはセル群）の近傍に、論理動作を行うセルを配置しないことによる効果を説明する。論理動作を行うセルＣが動作し、セルの出力信号の値が変化するときには、セルＣの近傍の電源配線やセルＣ内部の電源接続部（ＶＤＤ部およびＶＳＳ部）などに蓄えられていた電荷が移動することにより、電源配線からセルＣに電流が流れ込む。このときに電源配線を流れる電流の量は、セルＣが電源配線に接続されている部分（以下、セルＣに対する電源供給点という）で最大となる。このため、論理動作を行うセルＣとクロック経路上にあるセルＣ’とが、ある電源配線を挟んで対向する位置に配置された場合には、セルＣに対する電源供給点とセルＣ’に対する電源供給点とが近くなるために、セルＣ’は、セルＣが動作したときに、ＩＲ−ドロップの影響を受けやすくなる。この点は、論理動作を行うセルＣとクロック経路上にあるセルＣ’とが、同一の帯状領域内に隣接して配置された場合も同様である。

このような状況下で、クロック経路上にあるセルＣ’がＩＲ−ドロップの影響を受けないようにするためには、セルＣ’に対する電源供給点を、セルＣに対する電源供給点から十分に離しておけばよい。本実施形態に係る半導体集積回路では、クロック経路上にあるセルの近傍には、論理動作を行うセルが配置されていないので、クロック経路上にあるセルに対する電源供給点は、論理動作を行うセルに対する電源供給点から一定の距離以上離れることになる。このため、クロック経路上にあるセルは、論理動作を行うセルが動作したときに発生するＩＲ−ドロップの影響を受けにくくなる。したがって、本実施形態に係る半導体集積回路によれば、他のセルが動作したときにクロック経路上にあるセルに供給される電源電圧が降下して、クロックスキューが発生し、回路が誤動作する不具合を防止することができる。

本実施形態に係る半導体集積回路では、クロック経路上にあるセル（およびセル群）に対して、いかなるセル配置禁止領域を設定するかが問題となる。セル配置禁止領域のサイズを大きくすれば、ＩＲ−ドロップに起因するクロックスキューの発生を抑制する効果を高めることができる一方で、チップサイズが大きくなり、回路の製造コストが上昇する。逆に、セル配置禁止領域のサイズを小さくし過ぎると、上記効果を十分に上げられなくなる。したがって、クロック経路上にあるセルに対して、セル配置禁止領域の形状およびサイズを決定する際には、回路の電源電圧、ＩＲ−ドロップが及ぼす影響、回路設計の際に設定されたタイミング制約などを考慮して、適切な形状およびサイズを決定する必要がある。また、クロック経路上にあるセルに対する電源供給点を、論理動作を行うセルに対する電源供給点から離すためには、ｎ段目の帯状領域に配置された、クロック経路上にあるセルに対して設定されるセル配置禁止領域は、（ｎ−２）番目より前の帯状領域および（ｎ＋２）番目より後の帯状領域と重なり部分を有する必要はない。図２に示すセル配置禁止領域１３は、このような点を考慮して考案されたものである。

また、本実施形態に係る半導体集積回路では、クロック経路上にあるセル（およびセル群）の全部に対して、セル配置禁止領域を設定してもよく、あるいは、クロック経路上にあるセル（およびセル群）の一部に対して、セル配置禁止領域を設定してもよい。クロック経路上にあるセルの全体から、セル配置禁止領域を設定するセルを選択するときには、何らかの基準を設定した上で、セルの選択を実行すればよい。例えば、クロック経路上にあるセルの全体から、セルの遅延時間が所定のしきい値以上であるセルを選択し、選択したセルに対してのみ、セル配置禁止領域を設定することとしてもよい。

次に、本実施形態に係る半導体集積回路を設計する２種類の方法を説明する。図６は、本実施形態に係る半導体集積回路の第１の設計方法を示すフローチャートである。この第１の設計方法は、典型的には、半導体集積回路の設計装置であるＥＤＡ（Electronic Design Automation）システムを用いて実行される。

図６に示す方法では、まず、設計対象回路に含まれるセルのうち、クロック経路上にあるセルを配置する（ステップＳ１０１）。クロック経路上にあるセルの配置位置は、クロック回路のフロアプラン情報などに基づき、その他のセルの配置位置を決定する前に決定される。より詳細には、ステップＳ１０１では、クロック経路上にあるセルの全体から、セル配置禁止領域を設定すべきセルが選択され、選択されたセルが、半導体集積回路の２次元領域内に互いに平行に設けられた複数の帯状領域内に、高さを揃えて配置される。ステップＳ１０１では、クロック経路上にあるセルの全部を選択してもよく、あるいは、その一部を選択してもよい。

次に、ステップＳ１０１でセルが配置された位置に、各セルより大きいダミーセルを仮想的に配置する（ステップＳ１０２）。ステップＳ１０２で配置されるダミーセルの形状およびサイズは、各セルを中心としたセル配置禁止領域の形状およびサイズに一致させておく。

例えば、図７（ａ）に示す高さＨ、幅Ｗのセル１５に対して、図２と同様の手法でセル配置禁止領域を設定する場合において、幅ＡをＷ（セル１５の幅）、幅Ｂを０とした場合には、ステップＳ１０２では、セル１５と同じ位置に、図７（ｂ）に示す高さ（３Ｈ＋２ｈ）、幅Ｗのダミーセル１６ｂが配置される。なお、高さｈは、電源配線の幅である。また、同様の場合において、幅Ａを２Ｗ、幅Ｂを０とした場合には、セル１５と同じ位置に、図７（ｃ）に示すＨ型の形状を有するダミーセル１６ｃが配置される。また、図８（ａ）に示す高さＨ、幅ＷのＤ個の遅延セルからなる遅延セル群１７に対して、図２と同様の手法でセル配置禁止領域を設定する場合において、幅ＡをＤＷ（遅延セル群１７全体の幅）、幅Ｂを０とした場合には、ステップＳ１０２では、遅延セル群１７と同じ位置に、図８（ｂ）に示す高さ（３Ｈ＋２ｈ）、幅ＤＷのダミーセル１８ｂが配置される。また、同様の場合において、幅Ａを（Ｄ＋２）Ｗ、幅Ｂを０とした場合には、遅延セル群１７と同じ位置に、図８（ｃ）に示すＨ型の形状を有するダミーセル１８ｃが配置される。クロック経路上にあるセル（またはセル群）について、上記以外の形状を有するセル配置禁止領域を設定する場合も、これと同様である。

次に、設計対象回路に含まれるセルのうち、ステップＳ１０１で配置されなかったセルを配置する（ステップＳ１０３）。ステップＳ１０３では、既にダミーセルが配置された領域に、セルが配置されることはない。したがって、ステップＳ１０３では、未配置のセルは、ステップＳ１０１でセルを配置した複数の帯状領域内でダミーセルを配置された領域を除く部分に、高さを揃えて配置される。このようにして図６に示す第１の設計方法によれば、クロック経路上にあるセルの近傍に、論理動作を行うセルが配置されていないことを特徴とする、本実施形態に係る半導体集積回路を設計することができる。

図９は、本実施形態に係る半導体集積回路の第２の設計方法を示すフローチャートである。この第２の設計方法は、第１の設計方法（図６）と同様に、典型的には、ＥＤＡシステムを用いて実行される。

図９に示す方法では、まず、設計対象回路に含まれるすべてのセルを配置する（ステップＳ２０１）。より詳細には、ステップＳ２０１では、設計対象回路に含まれるすべてのセルが、２次元領域内に互いに平行に設けられた複数の帯状領域内に、高さを揃えて配置される。

次に、ステップＳ２０１で配置されたセルのうちでクロック経路上にあるセルに対して、各セルの配置位置に、各セルより大きいセル配置禁止領域を設定する（ステップＳ２０２）。より詳細には、ステップＳ２０２では、クロック経路上にあるセルの全体から、セル配置禁止領域を設定すべきセルが選択され、選択されたセルに対して、例えば、図２に示すセル配置禁止領域１３が設定される。ステップＳ２０２では、クロック経路上にあるセルの全部を選択してもよく、あるいは、その一部を選択してもよい。

次に、ステップＳ２０２で設定したセル配置禁止領域内に配置されている、論理動作を行うセルを、セル配置禁止領域の外部に再配置する（ステップＳ２０３）。より詳細には、ステップＳ２０３では、セル配置禁止領域に配置されている、論理動作を行うセルを、セルが配置されている帯状領域内でセル配置禁止領域を除く部分に再配置する。ステップＳ２０３では、セル配置禁止領域内に配置されているセルだけを再配置してもよく、あるいは、セル配置禁止領域内に配置されているセルを再配置することに伴い、他のセルを再配置することとしてもよい。このようにして図９に示す第２の設計方法によれば、クロック経路上にあるセルの近傍に、論理動作を行うセルが配置されていないことを特徴とする、本実施形態に係る半導体集積回路を設計することができる。

上記第１および第２の設計方法は、以下の効果を奏する。設計対象回路に含まれるセルを配置するときに、特定の領域内にセルが配置されることを禁止する方法として、配置ブロッケージと呼ばれる領域を設定する方法が、従来から知られている。この配置ブロッケージは、本実施形態に係る半導体集積回路におけるセル配置禁止領域に相当するが、従来の方法では、配置ブロッケージは、セルの配置を禁止する領域の１つ１つに対して個別に設定する必要がある。これに対して、上記第１および第２の設計方法では、クロック経路上にあるセルの全部あるいは一部に対して、一括してセル配置禁止領域が設定される。したがって、上記第１および第２の設計方法によれば、クロック経路上にある多数のセルの１つ１つに対して個別に配置ブロッケージを設定することなく、クロック経路上にあるセルの近傍に、論理動作を行うセルが配置されていないことを特徴とする、本実施形態に係る半導体集積回路を設計することができる。

なお、上記第１および第２の設計方法と、配置ブロッケージを用いて特定の領域内にセルが配置されることを禁止する方法とを併用することも可能である。すなわち、上記第１および第２の設計方法において、セルの配置を行う前に、セルの配置を禁止すべき領域に配置ブロッケージを設定し、セルの配置を行うときには、設定された配置ブロッケージ内にセルを配置しないこととしてもよい。

（第２の実施形態）
本発明の第２の実施形態では、ＩＲ−ドロップに起因するクロックスキューの発生を抑制した半導体集積回路、およびその設計方法を説明する。図１０は、本実施形態に係る半導体集積回路のレイアウト結果を示す図である。図１０に示す半導体集積回路は、第１の実施形態に係る半導体集積回路（図１）に、容量セル２１ａ、２１ｂを追加したものである。本実施形態の構成要素のうち、容量セル２１ａ、２１ｂ以外の構成要素は、第１の実施形態と同じであるので、同一の参照符号を付して、説明を省略する。

図１０において、セル１０は、クロック経路上にある、任意の種類のセルである。セル１０に対しては、図２に示すセル配置禁止領域１３において、幅ＡをＷ（セル１０の幅）、幅Ｂを０としたセル配置禁止領域が設定されており、このセル配置禁止領域には、論理動作を行うセルは配置されていない。また、本実施形態に係る半導体集積回路では、セル配置禁止領域には、容量セル２１ａ、２１ｂが配置されている。より詳細には、ｎ番目の帯状領域１１内に配置された、クロック経路上にあるセル１０に対して、セル１０を中心としたセル配置禁止領域を設定する場合には、（ｎ−１）番目の帯状領域１１内で、セル１０とセルの幅方向の位置が等しくなる位置に容量セル２１ａが配置され、（ｎ＋１）番目の帯状領域１１内で、セル１０とセルの幅方向の位置が等しくなる位置に容量セル２１ｂが配置される。容量セル２１ａは、容量セル２１ａを挟む２本の電源配線１２ａ、１２ｂに接続される。容量セル２１ｂも、これと同様である。

本実施形態に係る半導体集積回路は、クロック経路上にあるセルを中心とした、セル配置禁止領域が設定されていることに加えて、セル配置禁止領域内に容量セル２１ａ、２１ｂが配置されていることを特徴とする。容量セル２１ａ、２１ｂの両端は、図１０に示すように、電源電圧ＶＤＤが印加される電源配線１２ａと、接地電圧ＶＳＳが印加される電源配線１２ｂとに接続される。このような容量セル２１ａ、２１ｂは、電源配線１２ａ、１２ｂ経由で供給される電源を安定化させる機能を有する。したがって、本実施形態に係る半導体集積回路によれば、セル配置禁止領域内に容量セルを備えることにより、電源配線経由で供給される電源が安定するので、ＩＲ−ドロップに起因するクロックスキューが発生し、回路が誤動作する不具合をより効果的に防止することができる。容量セルを備えた半導体集積回路と容量セルを備えていない半導体集積回路で、ＩＲ−ドロップを同じ程度に抑制するとした場合、容量セルを備えた半導体集積回路のほうが、セル配置禁止領域を小さくできるので、チップサイズを小さくすることができる。

なお、以上の説明では、本実施形態に係る半導体集積回路の一例として、クロック経路上にあるセル１０に対して、図２に示すセル配置禁止領域１３において、幅ＡをＷ（セル１０の幅）、幅Ｂを０としたセル配置禁止領域を設定することとした。これに代えて、クロック経路上にあるセル１０に対して、上記以外の形状およびサイズを有するセル配置禁止領域を設定してもよく、あるいは、クロック経路上にあるセル群に対して、セル群ごとにセル配置禁止領域を設定してもよい。また、第１の実施形態と同様に、クロック経路上にあるセル（またはセル群）の全部に対してセル配置禁止領域を設定してもよく、あるいは、クロック経路上にあるセル（またはセル群）の一部に対してセル配置禁止領域を設定してもよい。

次に、本実施形態に係る半導体集積回路を設計する方法を説明する。図１１は、本実施形態に係る半導体集積回路を設計する方法を示すフローチャートである。図１１に示す設計方法は、第１の実施形態で述べた設計方法と同様に、典型的には、ＥＤＡシステムを用いて実行される。

図１１に示す方法では、まず、設計対象回路に含まれるクロック経路上にあるセルについて、各セルと容量セルと含む複合セルを生成する（ステップＳ３０１）。ステップＳ３０１では、クロック経路上にあるセルの全部について複合セルを生成してもよく、クロック経路上にあるセルの一部について複合セルを生成してもよい。

例えば、図１２（ａ）に示す高さＨ、幅Ｗのセル２２に対して、図２と同様の手法でセル配置禁止領域を設定する場合において、幅ＡをＷ（セル２２の幅）、幅Ｂを０とした場合には、ステップＳ３０１では、図１２（ｂ）に示す高さ（３Ｈ＋２ｈ）、幅Ｗの複合セル２５ｂが生成される。複合セル２５ｂには、セル２２と容量セル２３ａ、２３ｂとが含まれ、複合セル２５ｂの内部では、セル２２と容量セル２３ａ、２３ｂとは、セルの幅方向の位置が等しくなるように一列に並べて配置される。また、図１２（ｃ）に示す高さＨ、幅ＷのＤ個の遅延セルからなる遅延セル群２４に対して、図２と同様の手法でセル配置禁止領域を設定する場合において、幅Ａを（Ｄ＋２）Ｗ、幅Ｂを０とした場合には、ステップＳ３０１では、図１２（ｃ）に示すＨ型の形状を有する複合セル２５ｄが生成される。複合セル２５ｄには、遅延セル群２４と容量セル２３ｃ、２３ｄとが含まれ、複合セル２５ｄの内部では、遅延セル群２４と容量セル２３ｃ、２３ｄとは、セルの幅方向の位置が等しくなるように一列に並べて配置される。クロック経路上にあるセル（またはセル群）について、上記以外の形状を有するセル配置禁止領域を設定する場合も、これと同様である。

次に、ステップＳ３０１で生成した複合セルを配置する（ステップＳ３０２）。ステップＳ３０１では、複合セルに含まれるセルが、互いに平行に設けられた複数の帯状領域内に、セルの高さを揃えて配置されるように、複合セルが配置される。これにより、クロック経路上にあるセルと容量セルとを配置したレイアウト結果が得られる。

次に、設計対象回路に含まれるセルのうち、ステップＳ３０２で配置されなかったセルを配置する（ステップＳ３０３）。ステップＳ３０３では、既に複合セルが配置された領域に、セルが配置されることはない。したがって、ステップＳ３０３では、未配置のセルは、ステップＳ３０２で複合セルを配置した複数の帯状領域内で複合セルが配置された領域を除く部分に、高さを揃えて配置される。このようにして図１１に示す設計方法によれば、クロック経路上にあるセルの近傍に、論理動作を行うセルが配置されておらず、容量セルが配置されていることを特徴とする、本実施形態に係る半導体集積回路を設計することができる。

また、図１１に示す設計方法では、クロック経路上にあるセルの全部または一部に対して、一括してセル配置禁止領域が設定されるとともに容量セルが配置される。したがって、図１１に示す設計方法によれば、クロック経路上にある多数のセルの１つ１つに対して個別に配置ブロッケージを設定して、さらに容量セルを配置する処理を行うことなく、クロック経路上にあるセルの近傍に、論理動作を行うセルが配置されておらず、容量セルが配置されていることを特徴とする、本実施形態に係る半導体集積回路を設計することができる。

（第３の実施形態）
本発明の第３の実施形態では、ＩＲ−ドロップに起因するクロックスキューの発生を抑制した半導体集積回路を設計する方法を説明する。図１３は、本実施形態に係る半導体集積回路の設計方法を示すフローチャートである。図１３に示す設計方法は、第１および第２の実施形態で述べた設計方法と同様に、典型的には、ＥＤＡシステムを用いて実行される。

図１３に示す方法では、まず、設計対象回路に含まれるすべてのセルを配置する（ステップＳ４０１）。ステップＳ４０１を実行することにより、例えば、図１９に示すレイアウト結果が得られる。次に、設計対象回路に含まれるセルのうち、クロック経路上にあるセルについて、ＩＲ−ドロップ量を求める（ステップＳ４０２）。ここで、ＩＲ−ドロップ量とは、半導体集積回路の外部から所定の電源電圧が供給された場合に、セルに供給される電源電圧が電源配線の抵抗に起因して降下するときの降下量をいう。ＩＲ−ドロップ量は、半導体集積回路のレイアウト結果に基づき求めることができる。なお、ステップＳ４０２では、クロック経路上にあるセルの全部についてＩＲ−ドロップ量を求めてもよく、クロック経路上にあるセルの一部についてＩＲ−ドロップ量を求めてもよい。

次に、求めたすべてのＩＲ−ドロップ量が所定の許容値以下であるか否かを判断する（ステップＳ４０３）。ステップＳ４０３において、求めたすべてのＩＲ−ドロップ量が所定の許容値以下である場合と判断した場合には（ステップＳ４０３のＹＥＳ）、処理は終了する。それ以外の場合には（ステップＳ４０３のＮＯ）、処理はステップＳ４０４に進む。この場合、ＩＲ−ドロップ量が許容値を超えたセルをＣｘとしたときに、セルＣｘの最も近くに配置されているセルを、セルＣｘから離れる位置に再配置する（ステップＳ４０４）。次に、処理はステップＳ４０２に進む。これにより、ステップＳ４０３において、求めたすべてのＩＲ−ドロップ量が許容値以下である場合と判断されるまで、セルの再配置、ＩＲ−ドロップ量の算出、およびＩＲ−ドロップ量に対する判定の３つのステップが繰り返し実行される。

なお、上記ステップＳ４０４では、セルＣｘのＩＲ−ドロップ量が許容値を超えているときには、セルＣｘの最も近く配置されているセルを、セルＣｘから離れる位置に再配置することとしたが、一般的に言えば、セルを再配置するステップでは、セルＣｘの近傍に配置されているセルを、セルＣから離れる位置に再配置することとすればよい。例えば、セルを再配置するステップでは、セルＣｘのＩＲ−ドロップ量に最も影響を与えているセルを検出し、そのセルをセルＣｘから離れる位置に再配置することとしてもよい。

図１４を参照して、本実施形態に係る半導体集積回路の設計方法の実行例を説明する。例えば、設計対象回路に対してステップＳ４０１を実行した結果、図１４（ａ）に示すレイアウト結果が得られたとする。図１４（ａ）において、セル３１、３２、３３は、クロック経路上にある、任意の種類のセルである。次に、ステップＳ４０２では、回路のレイアウト結果に基づき、クロック経路上にあるセル３１、３２、３３について、ＩＲ−ドロップ量が算出される。例えば、回路の３．０Ｖの電源電圧が供給された場合に、セル３１、３２、３３に供給される電源電圧が、それぞれ、２．９Ｖ、２．８Ｖ、２．５Ｖであるとすると、セル３１、３２、３３のＩＲ−ドロップ量ΔＶは、それぞれ、０．１Ｖ、０．２Ｖ、０．５Ｖとなる（図１４（ｂ）を参照）。

次に、ステップＳ４０３では、セル３１、３２、３３のＩＲ−ドロップ量が所定の許容値以下であるか否かが判断される。例えば、ＩＲ−ドロップ量の許容値を０．３Ｖとした場合には、セル３３のＩＲ−ドロップ量が許容値を超えていると判断される。そこで、ステップＳ４０４では、セル３３の近傍に配置されているセル３４、３５、３６の中から、セル３３の最も近くに配置されているセル３６が選択され、セル３６は、図１４（ｃ）に示すように、セル３３から離れる位置に再配置される。図１４（ｃ）には、再配置前のセル３６の位置が破線で、再配置後のセル３６の位置が実線で示されている。

以上に示すように、本実施形態に係る半導体集積回路の設計方法は、クロック経路上にあるセルのＩＲ−ドロップ量が許容値を超えている場合には、ＩＲ−ドロップ量が許容値以下となるまで、クロック経路上にあるセルの近傍に配置されているセルを、クロック経路上にあるセルから離れる位置に再配置する。したがって、本実施形態に係る設計方法によれば、クロック経路上にあるセルを移動させることなく、ＩＲ−ドロップに起因するクロックスキューの発生を抑制した半導体集積回路を設計することができる。

（第４の実施形態）
本発明の第４の実施形態では、ＩＲ−ドロップに起因するクロックスキューの発生を抑制した半導体集積回路について説明する。図１５は、本実施形態に係る半導体集積回路のレイアウト結果を示す図である。図１５に示す半導体集積回路は、複数のセル（文字Ｃを付した矩形領域）と、セル間を接続する配線とを備えている。なお、図１５では、図面の簡略化のために、一部のセルのみが示されており、セル間を接続する電源配線以外の配線は省略されている。

図１５に示すセルがスタンダードセルである点、セルが複数の帯状領域４１内に高さを揃えて配置される点、および、帯状領域４１が並ぶ２次元領域内に２種類の電源配線４２ａ、４２ｂが設けられる点は、第１の実施形態に係る半導体集積回路と同じである。電源配線４２ａ、４２ｂは、コンタクト（図１５では、×印を付した矩形）を介して、セルの高さ方向に伸びる電源配線４３ａ、４３ｂと接続される。電源配線４２ａ、４３ａには電源電圧ＶＤＤが印加され、電源配線４２ｂ、４３ｂには接地電圧ＶＳＳが印加される。このようにして、半導体集積回路の外部から供給された電源電圧は、電源配線４２ａ、４２ｂ、４３ａ、４３ｂ経由で、セル４０を除く各セルに供給される。

図１５において、セル４０は、クロック経路上にある、任意の種類のセルである。第１の実施形態でも述べたように、クロック経路上にあるセルは、それ以外のセルと比べて、ＩＲ−ドロップの影響をより受けにくくすることが必要とされる。そこで、本実施形態に係る半導体集積回路は、セル４０に電源を供給するための専用の電源配線を備えることを特徴とする。

このため、本実施形態に係る半導体集積回路は、クロック専用電源配線４５ａ、４５ｂを備えている。クロック専用電源配線４５ａ、４５ｂは、セルの高さ方向に伸びる配線であり、セル４０の近傍に設けられる。セル４０を挟む電源配線４２ａ、４２ｂは、セル４０を電源配線４２ａ、４２ｂから切り離すために、セル４０の近傍４箇所（図１５において、矢印を付した箇所）で切断される。これにより、セル４０の近傍に、両端が切断された比較的短い電源配線４４ａ、４４ｂが形成される。セル４０は電源配線４４ａ、４４ｂに接続され、電源配線４４ａ、４４ｂは、コンタクトを介して、クロック専用電源配線４５ａ、４５ｂに接続される。このようにして、半導体集積回路の外部から供給された電源電圧は、クロック専用電源配線４５ａ、４５ｂ、および、電源配線４４ａ、４４ｂ経由で、セル４０に供給される。

以上をまとめると、本実施形態に係る半導体集積回路は、クロック経路上にあるセル４０に電源を供給する第１の電源配線４４ａ、４４ｂ、４５ａ、４５ｂと、セル４０以外のセルに電源を供給する第２の電源配線４２ａ、４２ｂ、４３ａ、４３ｂとを備えている。また、第１の電源配線は、セル４０に対して電源を供給するために、第２の電源配線とは別個に設けられた配線である。例えば、第１および第２の電源配線は別々の電源端子に接続され、これら２種類の電源配線は、半導体集積回路の内部では接続されないこととしてもよい。あるいは、第１および第２の電源配線は、セルが配置されている２次元領域内では接続されず、セルが配置されている２次元領域の外部で接続されることとしてもよい。

従来の半導体集積回路（図１９）では、すべてのセルが、同じ電源配線から電源の供給を受ける。このため、クロック経路上にあるセル以外のセルが動作したときに、電源配線に電流が流れ、クロック経路上にあるセルに供給される電源電圧が降下して、クロックスキューが発生する。このようなクロックスキューが発生すると、回路が誤動作する可能性が生じる。

これに対して、本実施形態に係る半導体集積回路は、クロック経路上にあるセルに対して電源を供給するために専用の電源配線を備え、この電源配線には他のセルを接続しないようにしている。したがって、クロック経路上にあるセル以外のセルが動作したときでも、その影響が、上記専用の電源配線に及ぶことがないので、ＩＲ−ドロップに起因するクロックスキューの発生を抑制することができる。

なお、以上の説明では、例として、クロック経路上にあるセル４０に電源を供給するために専用の電源配線を設けることとしたが、半導体集積回路に含まれるクロック経路上には、通常、多数のセルが含まれている。したがって、一般的な半導体集積回路では、クロック経路上にあるセルの全部に専用の電源配線を設けることに代えて、クロック経路上にあるセルの一部に専用の電源配線を設けることが行われる。

また、すべてのセルを配置した後で、上記専用の電源配線を設ける場合において、専用の電源配線を設けるべき箇所にセルが既に配置されている場合には、例えばＥＣＯ（Engineering Change Order）処理（配置されたセルを個別に再配置する処理）により、当該セルを再配置することとしてもよい。例えば、図１６（ａ）に示すレイアウト結果が得られた後で、クロック経路上にあるセル４６の近傍（図１６（ａ）では、セル４６のすぐ右）に、クロック専用電源配線４７ａ、４７ｂを設ける場合には、セル４８が邪魔になる。この場合、図１６（ｂ）に示すように、クロック専用電源配線４７ａ、４７ｂにとって邪魔にならない位置に、セル４８を再配置すればよい。図１６（ｂ）には、再配置前のセル４８の位置が破線で、再配置後のセル４８の位置が実線で示されている。

（第５の実施形態）
本発明の第５の実施形態では、ＩＲ−ドロップに起因するクロックスキューの発生を抑制した半導体集積回路について説明する。図１７は、本実施形態に係る半導体集積回路における電源供給方法を示す図である。図１７に示す半導体集積回路は、複数のセル（図示せず）、セル間を接続する配線（図示せず）、電源端子５１、所定の方向（図１７では縦方向）に伸びる電源配線５２、および、電源配線５２と直交する方向（図１７では横方向）に伸びる電源配線５３を備えている。電源端子５１は電源配線５２に接続され、電源配線５２はコンタクト５４を介して電源配線５３に接続され、電源配線５３には図示しないセルが接続されている。電源端子５１には、例えば３．０Ｖの電源電圧が印加される。これにより、半導体集積回路に含まれるセルには、３．０Ｖの電源電圧が供給される。

また、図１７に示す半導体集積回路は、上述した各構成要素に加えて、電源端子５５、電源配線５２と平行に伸びる補強用電源配線５６、および、パワートランジスタ５７を備えている。電源端子５５は補強用電源配線５６に接続され、補強用電源配線５６はパワートランジスタ５７を介して電源配線５３に接続される。電源端子５５には、電源端子５１に印加される電源電圧よりも高い電源電圧、例えば５．０Ｖが印加される。

図１８は、パワートランジスタ５７の詳細を示す図である。パワートランジスタ５７は、図１８に示すように、ソース端子、ゲート端子およびドレイン端子を有している。パワートランジスタ５７のソース端子は補強用電源配線５６に接続され、ゲート端子は接地され、ドレイン端子は電源配線５３に接続される。このようにゲート接地されたパワートランジスタ５７は、レベルシフト回路として機能し、ソース端子に接続された補強用電源配線５６上の５．０Ｖの電源電圧を、セルに供給すべき電圧３．０Ｖまで降下させて、ドレイン端子に接続された電源配線５３に印加する。

従来の半導体集積回路では、図２０に示すように、チップの中央部分で大きなＩＲ−ドロップが発生する。そこで、ＩＲ−ドロップが発生しても回路が誤動作しないことを保証するために、ＩＲ−ドロップを考慮した設計マージンを設定した上で、回路設計を行う方法が採用されている。

また、チップの中央部分で発生するＩＲ−ドロップの影響を排除するために、チップの中央部分に直接電源配線を追加する方法（裏打ち法）も、従来から知られている。しかし、裏打ち法を用いても、追加した電源配線にも抵抗成分が含まれているので、追加した電源配線経由で各セルに供給される電源電圧も、やはり降下する。したがって、元の電源配線と同じレベルの電源電圧を、追加した電源配線に印加したのでは、チップの中央部分で発生するＩＲ−ドロップを抑制する効果は限られたものとなる。

これに対して、本実施形態に係る半導体集積回路では、追加した電源配線には、元の電源配線よりも高いレベルの電源電圧が印加され、追加した電源配線に印加された電源電圧は、パワートランジスタの作用により、セルに供給すべき電源電圧にまで降下させられる。したがって、本実施形態に係る半導体集積回路によれば、チップの中央部分で発生するＩＲ−ドロップを効果的に抑制し、ＩＲ−ドロップに起因するクロックスキューの発生を抑制することができる。

なお、以上の説明では、半導体集積回路は、電源端子５５、補強用電源配線５６、および、パワートランジスタをそれぞれ１つずつ備えることとしたが、これらの構成要素を複数個備えることしてもよい。

本発明の半導体集積回路、およびその設計方法は、ＩＲ−ドロップに起因するクロックスキューの発生を防止できるという効果を奏するので、セルベース方式で設計された半導体集積回路、一部の回路がセルベース方式で設計された半導体集積回路など、各種の半導体集積回路に利用することができる。

本発明の第１の実施形態に係る半導体集積回路のレイアウト結果を示す図 本発明の第１の実施形態に係る半導体集積回路におけるセル配置禁止領域を示す図 本発明の第１の実施形態に係る半導体集積回路における他のレイアウト結果を示す図 本発明の第１の実施形態に係る半導体集積回路に含まれる遅延セル群を示す図 本発明の第１の実施形態に係る半導体集積回路における他のレイアウト結果を示す図 本発明の第１の実施形態に係る半導体集積回路の第１の設計方法を示すフローチャート 本発明の第１の実施形態に係る半導体集積回路の第１の設計方法で使用されるダミーセルを示す図 本発明の第１の実施形態に係る半導体集積回路の第１の設計方法で使用される他のダミーセルを示す図 本発明の第１の実施形態に係る半導体集積回路の第２の設計方法を示すフローチャート 本発明の第２の実施形態に係る半導体集積回路のレイアウト結果を示す図 本発明の第２の実施形態に係る半導体集積回路の設計方法を示すフローチャート 本発明の第２の実施形態に係る半導体集積回路の設計方法で使用される複合セルを示す図 本発明の第３の実施形態に係る半導体集積回路の設計方法を示すフローチャート 本発明の第３の実施形態に係る半導体集積回路の設計方法の実行例を示す図 本発明の第４の実施形態に係る半導体集積回路のレイアウト結果を示す図 本発明の第４の実施形態に係る半導体集積回路を得るために、セルを再配置する様子を示す図 本発明の第５の実施形態に係る半導体集積回路における電源供給方法を示す模式図 本発明の第５の実施形態に係る半導体集積回路に含まれるパワートランジスタを示す図 従来の半導体集積回路のレイアウト結果を示す図 従来の半導体集積回路においてＩＲ−ドロップが発生する様子を示す図

符号の説明

１０、１５、２２、３１〜３６、４０、４６、４８…セル
１１、４１…帯状領域
１２、４２〜４４、５２、５３…電源配線
１３…セル配置禁止領域
１４、１７、２４…遅延セル群
１６、１８…ダミーセル
２１、２３…容量セル
２５…複合セル
４５、４７…クロック専用電源配線
５１、５５…電源端子
５４…コンタクト
５６…補強用電源配線
５７…パワートランジスタ
９１…帯状領域
９２、９５…電源配線
９３…半導体集積回路
９４…電源端子
９６…抵抗成分
９７…セル

Claims (16)

1. セルベース方式で設計された半導体集積回路であって、
   互いに平行に設けられた複数の帯状領域内に高さを揃えて配置される複数のセルと、
   前記セル間を接続する複数の配線とを備え、
   前記セルのうちクロック経路上にあるセルの全部または一部に、各セルを中心としたセル配置禁止領域が設定されており、
   前記セルのうち論理動作を行うセルは、前記帯状領域内で前記セル配置禁止領域を除く部分に配置されていることを特徴とする、半導体集積回路。
2. ｎ番目（ｎは整数、以下同じ）の前記帯状領域内に配置されているセルを中心とした前記セル配置禁止領域が、（ｎ−１）番目および（ｎ＋１）番目の前記帯状領域と、各セルの幅以上の幅で重なることを特徴とする、請求項１に記載の半導体集積回路。
3. ｎ番目の前記帯状領域内に配置されているセルを中心とした前記セル配置禁止領域が、ｎ番目の前記帯状領域と、各セルの幅の３倍以上の幅で重なることを特徴とする、請求項１に記載の半導体集積回路。
4. 同一の前記帯状領域内に密接して配置される複数のセルからなるセル群であって、クロック経路上にあるものの全部または一部について、セル群ごとに前記セル配置禁止領域が設定されていることを特徴とする、請求項１に記載の半導体集積回路。
5. 前記セル配置禁止領域内に容量セルが配置されていることを特徴とする、請求項１に記載の半導体集積回路。
6. ｎ番目の前記帯状領域内に配置されているセルを中心とした前記セル配置禁止領域が、（ｎ−１）番目および（ｎ＋１）番目の前記帯状領域と重なり領域を形成し、
   前記容量セルは、前記重なり領域内に配置されていることを特徴とする、請求項５に記載の半導体集積回路。
7. セルベース方式で半導体集積回路を設計する方法であって、
   互いに平行に設けられた複数の帯状領域内に、設計対象回路に含まれるセルのうちクロック経路上にあるセルの全部または一部を、高さを揃えて配置するステップと、
   配置されたセルと同じ位置に、各セルより大きいダミーセルを仮想的に配置するステップと、
   前記設計対象回路に含まれるセルのうち未配置のセルを、前記帯状領域内で前記ダミーセルが配置されている領域を除く部分に、高さを揃えて配置するステップとを備えた、半導体集積回路の設計方法。
8. クロック経路上にあるセルを配置するステップは、クロック経路上にある複数のセルからなるセル群の全部または一部について、各セル群に含まれるセルを同一の前記帯状領域内に密接して配置し、
   前記ダミーセルを配置するステップは、前記セル群ごとに各セル群より大きいダミーセルを仮想的に配置することを特徴とする、請求項７に記載の半導体集積回路の設計方法。
9. セルベース方式で半導体集積回路を設計する方法であって、
   互いに平行に設けられた複数の帯状領域内に、設計対象回路に含まれるセルを、高さを揃えて配置するステップと、
   前記セルのうちクロック経路上にあるセルの全部または一部について、各セルの配置位置に、各セルより大きいセル配置禁止領域を設定するステップと、
   前記セル配置禁止領域内に配置されている論理動作を行うセルを、前記帯状領域内で前記セル配置禁止領域を除く部分に再配置するステップとを備えた、半導体集積回路の設計方法。
10. 前記セルを配置するステップは、複数のセルからなるセル群に含まれるセルを同一の前記帯状領域内に密接して配置し、
    前記セル配置禁止領域を設定するステップは、クロック経路上にある前記セル群の全部または一部について、セル群ごとに前記セル配置禁止領域を設定することを特徴とする、請求項９に記載の半導体集積回路の設計方法。
11. セルベース方式で半導体集積回路を設計する方法であって、
    設計対象回路に含まれるセルのうちクロック経路上にあるセルの全部または一部について、各セルと容量セルとを含む複合セルを生成するステップと、
    前記複合セルに含まれるセルが、互いに平行に設けられた複数の帯状領域内にセルの高さを揃えて配置されるように、前記複合セルを配置するステップと、
    前記設計対象回路に含まれるセルのうち未配置のセルを、前記帯状領域内で前記複合セルが配置されている領域を除く部分に、高さを揃えて配置するステップとを備えた、半導体集積回路の設計方法。
12. 前記複合セルを生成するステップは、クロック経路上にある複数のセルからなるセル群の全部または一部について、前記容量セルを含み、各セル群に含まれるセルが同一の前記帯状領域内に密接して配置されるように構成された復号セルを生成することを特徴とする、請求項１１に記載の半導体集積回路の設計方法。
13. セルベース方式で半導体集積回路を設計する方法であって、
    設計対象回路に含まれるセルを配置するステップと、
    前記設計対象回路に所定の電源電圧が供給されたときに、前記セルのうちクロック経路上にあるセルの全部または一部について、各セルに供給される電源電圧が電源配線の抵抗に起因して降下する程度を求めるステップと、
    前記求めた程度が所定の基準を満たさない場合に、クロック経路上にあるセルの近傍に配置されたセルを、クロック経路上にあるセルから離れる位置に再配置するステップとを備えた、半導体集積回路の設計方法。
14. セルベース方式で設計された半導体集積回路であって、
    互いに平行に設けられた複数の帯状領域に、高さを揃えて配置される複数のセルと、
    前記セルのうちクロック経路上にあるのセルの全部または一部に電源を供給する第１の電源配線と、
    前記セルのうち残余のセルに電源を供給する第２の電源配線とを備え、
    前記第１の電源配線は、前記第２の電源配線とは別個に設けられていることを特徴とする、半導体集積回路。
15. セルベース方式で設計された半導体集積回路であって、
    ２次元領域内に配置される複数のセルと、
    前記２次元領域内に設けられ、前記セルに電源を供給する電源配線と、
    前記２次元領域内に前記電源配線とは別個に設けられ、前記電源配線よりも高い電圧が印加される補強用電源配線と、
    前記２次元領域内に設けられ、前記補強用電源配線上の電圧を前記セルに供給すべき電源電圧にまで降下させて、前記電源配線に印加する電圧変換部とを備えた、半導体集積回路。
16. 前記電圧変換部は、パワートランジスタを含むことを特徴とする、請求項１５に記載の半導体集積回路。
    

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