JP4765259B2 - 半導体集積回路とその設計装置、設計方法および設計プログラム - Google Patents
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Description
回路セル1,2は、電源線VDDとグランド線VSSとの間に接続されており、常に電源が供給される。これに対し、回路セル3,4は、電源線VDDと仮想グランド線VSSAとの間に接続されており、これらに電源が供給されるのは、仮想グランド線VSSAとグランド線VSSとが高しきい電圧トランジスタ5によって接続される場合に限られる。
すなわち、従来のMTCMOS型の半導体集積回路では、既にレイアウトが決まった回路ブロックの外側にトランジスタスイッチを後から配置するため、トランジスタスイッチのレイアウトが回路ブロックの動作にどのような影響を及ぼすかは、設計対象ごとに様々に異なる。そのため、回路ブロックの動作への影響を考慮した適切なトランジスタスイッチのレイアウトを決定する統一的な設計方法を見出すことができず、レイアウトの自動設計を実現することが難しい。
従来のMTCMOS型の半導体集積回路では、回路ブロック内部の電源配線パターンが設計対象ごとに様々に異なるため、トランジスタスイッチの挿入位置によって各回路セルの信号遅延がどのように影響を受けるかについても、設計対象ごとに様々に異なる。
上記複数の回路セルは、上記分岐線群に沿い、かつ、上記分岐線群の抵抗と回路セルの全電源電流の上限から求めた上記電源スイッチセルと上記回路セルとの間に生じる電源電圧の降下の最大値に、上記縞状電源線群のパターンの周辺部と中心部とにおける電源降下の差を加算して求めた上記回路セルの信号遅延が所定の範囲以内に収めた上記最大間隔以下になる個数で配置され、上記分岐線群から電源供給を受ける、半導体集積回路である。
そのため、上記電源スイッチセルとその電源遮断対象の回路セルとを接続する分岐線群の長さは、上記最大間隔によって上限が規定される。
例えば、上記電源スイッチセルは、電源供給を遮断する回路セルの数に応じた数のスイッチ用トランジスタが並列に接続されたトランジスタ並列回路を有しても良い。
図1は、本発明の第1の実施形態に係る半導体集積回路の構成の一例を示す図である。同図においては、電源に関連する配線と、これに接続される回路セルとが概略的に図解されている。
分岐線群BL2は、本発明の分岐線群の一実施形態である。
回路セル10は、本発明の回路セルの一実施形態である。
電源スイッチセル20は、本発明の電源スイッチセルの一実施形態である。
そして、この縦縞状の電源線群PL1と横縞状の電源線群PL2とが互いに交わり合って、格子縞状の電源線パターンを形成している。
電源線VSSおよびVDDには、この電源入力用セル41および42を介して、半導体集積回路の外部から電源電圧が供給される。
半導体集積回路に含まれる回路セル10は、基本的に、こうした分岐線群から電源供給を受ける。ただし、常時動作する等により電源線の遮断が不要な回路については、例えば図1に示す回路ブロック30のように、分岐線群を経由せず、電源線群から直接電源供給を受けるものも含まれる。
一方、分岐線群BL2も、2つの分岐線(VDDBおよびVSSB)を有する。分岐線VDDBは電源線VDD、分岐線VSSBは電源線VSSにそれぞれ接続される。
分岐線群BL1とBL2との違いは、電源スイッチセル20の挿入の有無にある。すなわち、両者のうち、分岐線群BL2上には、電源スイッチセル20が挿入される。図1の例では、上記電源線群と上記分岐線群との分岐点に電源スイッチセル20が配置される。
例えば、電源スイッチセル20は、スイッチ用トランジスタを含んでおり、入力される制御信号に応じて、分岐線群BL2の少なくとも一方の分岐線を切断する。
同図に示すように、本実施形態に係る半導体集積回路では、縦縞状に配置された電源線群PL1の間隔が、所定の最大間隔Xmax以下に設定される。
すなわち、分岐線BL2の上限の長さが決まると、これ応じて、分岐線群BL2の抵抗が決まるとともに、分岐線群BL2に接続される回路セル10の最大数が決まる。また、回路セル10の最大数が決まると、これに応じて、1つの電源スイッチセル20に接続される回路セル10の全電源電流の上限が決まる。
分岐線群BL2の抵抗と、回路セル10の全電源電流の上限とが決まると、これに応じて、電源スイッチセル20と回路セル10との間に生じる電源電圧降下の最大値が決まる。この最大値に応じて、回路セル10の信号遅延のおおよその最悪値を見積もることが可能になる。
また、上述した最大値に、格子縞状電源パターンの周縁部と中心部とにおける電源電圧降下の差を加算することによって、回路セル10の信号遅延の最悪値を更に精度よく見積もることが可能になる。
例えば、電源遮断を行う回路ブロックの全体の横幅X1が
Xmax < X1 < 2Xmax
の場合、図3に示すように、2列の電源スイッチセル20が最大間隔Xmaxで配置され、残りの1列が最大間隔Xmaxより狭い間隔X2で配置される。
また、例えば電源遮断を行う回路ブロックの全体の横幅X1が
2Xmax < X1 < 3Xmax
の場合、図4に示すように、3列の電源スイッチセル20が最大間隔Xmaxで配置され、残りの1列が最大間隔Xmaxより狭い間隔X2で配置される。
そのため、電源スイッチセル20とその電源遮断対象の回路セル10とを接続する分岐線群BL2の長さは、最大間隔Xmaxによって上限が規定される。分岐線群BL2の上限が規定されると、電源スイッチセル20から回路セル10までの電源配線抵抗の上限、ならびに、1つの分岐線群BL2に接続し得る回路セル10の最大数が決まるため、電源スイッチセル20から回路セル10までの電圧降下の最大値が決まる。この最大値より、回路セル10の信号遅延のおおよその最悪値を見積もることが可能になる。
すなわち、一定の配置構造のもとで、回路セル10の信号遅延が予め想定した範囲に入るように、電源スイッチセル20や回路セル10の配置を決定することができる。
このように、設計手順が明確になるため、設計の自動化を容易に実現することができる。
これにより、回路ブロックの外側に電源スイッチを設ける従来の配置構造に比べて、電源スイッチセル20に流れる電源電流が減少して、その電源電圧降下が小さくなるため、電源スイッチセル20で生じる電圧降下が信号遅延に与える影響を緩和でき、電源電圧の更なる低電圧化に対応できる。
次に、本発明の第2の実施形態について述べる。
電源スイッチセル20Aは、3つのスイッチ用トランジスタの並列回路によって電源線VSSと分岐線BSSBとを導通/遮断する。
電源スイッチセル20Bは、1つのスイッチ用トランジスタによって電源線VSSと分岐線BSSBとを導通/遮断する。
仮に、両者のトランジスタのスイッチ用トランジスタが全て同一サイズであるとすると、電源スイッチセル20Aは電源スイッチセル20Bに対して3倍の駆動能力を有することになる。
次に、本発明の第3の実施形態について述べる。
図7に示す集積回路設計装置は、コンピュータ110と、プログラム記憶部120と、データ記憶部130と、表示装置140と、インターフェース部150とを有する。
図8に示す半導体集積回路設計装置は、レイアウト部210と、スイッチ駆動能力決定部220とを有する。
レイアウト部210は、本発明のレイアウト手段の一実施形態である。
スイッチ駆動能力決定部220は、本発明のスイッチ駆動能力決定手段の一実施形態である。
複数の電源線群PL1を、所定の最大間隔Xmax以下の間隔で縦縞状に配置し、複数の電源線群PL2を、電源線群PL1に直交する向きで、横縞状に配置する。電源線群PL1から分岐する複数の分岐線群BL1,BL2を、分岐元の電源線群PL1から隣の電源線群PL1までの範囲において横縞状に配置する。
電源線群PL1から分岐線群BL2への電源供給を遮断する電源スイッチセル20を、電源線群PL1と分岐線群BL2との分岐点に配置する。電源スイッチセル20によって電源供給を遮断する回路セル10(すなわち分岐線群BL2から電源供給を受ける回路セル10)を、分岐線群BL2に沿って配置する。電源供給を遮断しない回路セル10(すなわち分岐線群BL1から電源供給を受ける回路セル10)を、分岐線群BL1に沿って配置する。
例えば図6に示すように、電源スイッチセル20には駆動能力が異なる複数の種類が有り、スイッチ駆動能力決定部220は、各電源スイッチセル20の種類を、電源遮断する回路セル10の数に応じて決定する。
レイアウト部210は、与えられた回路データD1の記述に従って、例えば次に述べるように、電源配線のレイアウトとセルの配置配線を行う。
なお、分岐線群BL1と分岐線群BL2との区別は、電源スイッチセル20の配置が決まったときに確定するため、初期の段階では未定である。
電源スイッチセル20および回路セル10の配置配線が決まると、スイッチ駆動能力決定部220は、それぞれの電源スイッチセル20に分岐線BL2を介して接続される回路セル10の数を調べ、この回路セル数に応じて、電源スイッチセル20の駆動能力をそれぞれ決定する。
Claims (5)
- 複数の回路セルと、それぞれが少なくとも1つの該回路セルへの電源供給を遮断する複数の電源スイッチセルとを有する半導体集積回路であって、
所定の最大間隔以下の間隔で縦縞状に配置された複数の電源線群と、
上記電源線群から分岐し、該分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置される複数の分岐線群と、
を有し、
上記電源スイッチセルは、上記回路セルに流れる電源電流に基づいて決められた駆動能力であって電源供給を遮断する上記回路セルの数に応じた駆動能力を有し、上記電源線群と上記分岐線群との分岐点に配置され、上記電源線群から上記分岐線群への電源供給を遮断し、
上記複数の回路セルは、上記分岐線群に沿い、かつ、上記分岐線群の抵抗と回路セルの全電源電流の上限から求めた上記電源スイッチセルと上記回路セルとの間に生じる電源電圧の降下の最大値に、上記縞状電源線群のパターンの周辺部と中心部とにおける電源降下の差を加算して求めた上記回路セルの信号遅延が所定の範囲以内に収めた上記最大間隔以下になる個数で配置され、上記分岐線群から電源供給を受ける、
半導体集積回路。 - 上記電源スイッチセルは、電源供給を遮断する回路セルの数に応じた数のスイッチ用トランジスタが並列に接続されたトランジスタ並列回路を有する、
請求項1に記載の半導体集積回路。 - 複数の回路セルと、それぞれが少なくとも1つの該回路セルへの電源供給を遮断する複数の電源スイッチセルとを有する半導体集積回路を設計する半導体集積回路設計装置であって、
複数の電源線群を、所定の最大間隔以下の間隔で縦縞状に配置し、上記電源線群から分岐する複数の分岐線群を、該分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置し、上記電源線群から上記分岐線群への電源供給を遮断する上記電源スイッチセルは、上記回路セルに流れる電源電流に基づいて決められた駆動能力を有し、該電源スイッチセルを上記電源線群と上記分岐線群との分岐点に配置し、上記分岐線群から電源供給を受ける上記複数の回路セルを、上記分岐線群に沿い、かつ、上記分岐線群の抵抗と回路セルの全電源電流の上限から求めた上記電源スイッチセルと上記回路セルとの間に生じる電源電圧の降下の最大値に、上記縞状電源線群のパターンの周辺部と中心部とにおける電源降下の差を加算して求めた上記回路セルの信号遅延を所定の範囲以内に収めた上記最大間隔以下になる個数とするレイアウト手段と、
それぞれの電源スイッチセルの駆動能力を、該電源スイッチセルによって電源供給が遮断される回路セルの数に応じて決定するスイッチ駆動能力決定手段と
を有する、
半導体集積回路設計装置。 - 複数の回路セルと、それぞれが少なくとも1つの該回路セルへの電源供給を遮断する複数の電源スイッチセルとを有する半導体集積回路を設計する半導体集積回路設計方法であって、
複数の電源線群を、所定の最大間隔以下の間隔で縦縞状に配置し、上記電源線群から分岐する複数の分岐線群を、該分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置し、上記電源線群から上記分岐線群への電源供給を遮断する上記電源スイッチセルは、上記回路セルに流れる電源電流に基づいて決められた駆動能力を有し、該電源スイッチセルを上記電源線群と上記分岐線群との分岐点に配置し、上記分岐線群から電源供給を受ける上記複数の回路セルを、上記分岐線群に沿い、かつ、上記分岐線群の抵抗と回路セルの全電源電流の上限から求めた上記電源スイッチセルと上記回路セルとの間に生じる電源電圧の降下の最大値に、上記縞状電源線群のパターンの周辺部と中心部とにおける電源降下の差を加算して求めた上記回路セルの信号遅延を所定の範囲以内に収めた上記最大間隔以下になる個数とするレイアウト工程と、
それぞれの電源スイッチセルの駆動能力を、該電源スイッチセルによって電源供給が遮断される回路セルの数に応じて決定するスイッチ駆動能力決定工程と
を有する、
半導体集積回路設計方法。 - 複数の回路セルと、それぞれが少なくとも1つの該回路セルへの電源供給を遮断する複数の電源スイッチセルとを有する半導体集積回路の設計をコンピュータに実行させる半導体集積回路設計プログラムであって、
複数の電源線群を、所定の最大間隔以下の間隔で縦縞状に配置し、上記電源線群から分岐する複数の分岐線群を、該分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置し、上記電源線群から上記分岐線群への電源供給を遮断する上記電源スイッチセルは、上記回路セルに流れる電源電流に基づいて決められた駆動能力を有し、該電源スイッチセルを上記電源線群と上記分岐線群との分岐点に配置し、上記分岐線群から電源供給を受ける上記複数の回路セルを、上記分岐線群に沿い、かつ、上記分岐線群の抵抗と回路セルの全電源電流の上限から求めた上記電源スイッチセルと上記回路セルとの間に生じる電源電圧の降下の最大値に、上記縞状電源線群のパターンの周辺部と中心部とにおける電源降下の差を加算して求めた上記回路セルの信号遅延を所定の範囲以内に収めた上記最大間隔以下になる個数とするレイアウト処理ステップと、
それぞれの電源スイッチセルの駆動能力を、該電源スイッチセルによって電源供給が遮断される回路セルの数に応じて決定するスイッチ駆動能力決定処理ステップと
を有する、
半導体集積回路設計プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004082433A JP4765259B2 (ja) | 2004-03-22 | 2004-03-22 | 半導体集積回路とその設計装置、設計方法および設計プログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004082433A JP4765259B2 (ja) | 2004-03-22 | 2004-03-22 | 半導体集積回路とその設計装置、設計方法および設計プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005268695A JP2005268695A (ja) | 2005-09-29 |
JP4765259B2 true JP4765259B2 (ja) | 2011-09-07 |
Family
ID=35092883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004082433A Expired - Fee Related JP4765259B2 (ja) | 2004-03-22 | 2004-03-22 | 半導体集積回路とその設計装置、設計方法および設計プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4765259B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5198785B2 (ja) * | 2007-03-30 | 2013-05-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP5307427B2 (ja) * | 2007-04-05 | 2013-10-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9786685B2 (en) | 2015-08-26 | 2017-10-10 | Samsung Electronics Co., Ltd. | Power gate switching system |
US10318694B2 (en) | 2016-11-18 | 2019-06-11 | Qualcomm Incorporated | Adaptive multi-tier power distribution grids for integrated circuits |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3209972B2 (ja) * | 1999-01-14 | 2001-09-17 | 沖電気工業株式会社 | 半導体集積回路装置 |
JP2001298090A (ja) * | 2000-04-17 | 2001-10-26 | Nec Corp | 半導体装置 |
JP3847147B2 (ja) * | 2001-11-22 | 2006-11-15 | 富士通株式会社 | マルチスレショールド電圧mis集積回路装置及びその回路設計方法 |
JP2003338545A (ja) * | 2002-05-22 | 2003-11-28 | Matsushita Electric Ind Co Ltd | 半導体集積回路の配線方法 |
-
2004
- 2004-03-22 JP JP2004082433A patent/JP4765259B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2005268695A (ja) | 2005-09-29 |
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A977 | Report on retrieval |
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A521 | Written amendment |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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